JPH06163700A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH06163700A JPH06163700A JP31702192A JP31702192A JPH06163700A JP H06163700 A JPH06163700 A JP H06163700A JP 31702192 A JP31702192 A JP 31702192A JP 31702192 A JP31702192 A JP 31702192A JP H06163700 A JPH06163700 A JP H06163700A
- Authority
- JP
- Japan
- Prior art keywords
- power source
- wiring
- power supply
- board
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】基板の複数辺に設けた機能回路と外部電源端
子、外部ＧＮＤ端子との間の接続電源配線抵抗を低く抑
える。 【構成】基板上辺Ｓ１、左辺Ｓ２、右辺Ｓ３近傍に、外
部電源端子６と低抵抗のパッケージ内配線８でつながる
電源用パッドＰ１、Ｐ２、Ｐ３をそれぞれ設け、内部回
路７を機能させるための機能回路４、５と、それに最も
近い位置の電源用パッドとの間を短い金属膜配線で接続
する。 【効果】外部電源端子または外部ＧＮＤ端子と低い抵抗
のパッケージ内配線で接続される電源用パッドを基板四
辺に分散して設けることにより、抵抗値の大きい金属膜
配線を短くして抵抗値を減らし、外部電源端子と機能回
路との間の総合配線抵抗を小さくし、電源配線の電圧降
下を小さくできる。
子、外部ＧＮＤ端子との間の接続電源配線抵抗を低く抑
える。 【構成】基板上辺Ｓ１、左辺Ｓ２、右辺Ｓ３近傍に、外
部電源端子６と低抵抗のパッケージ内配線８でつながる
電源用パッドＰ１、Ｐ２、Ｐ３をそれぞれ設け、内部回
路７を機能させるための機能回路４、５と、それに最も
近い位置の電源用パッドとの間を短い金属膜配線で接続
する。 【効果】外部電源端子または外部ＧＮＤ端子と低い抵抗
のパッケージ内配線で接続される電源用パッドを基板四
辺に分散して設けることにより、抵抗値の大きい金属膜
配線を短くして抵抗値を減らし、外部電源端子と機能回
路との間の総合配線抵抗を小さくし、電源配線の電圧降
下を小さくできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板にＭＯＳトラ
ンジスタによる内部回路および基板周辺に前記内部回路
を機能させるための機能回路が形成された集積回路装置
に関する。
ンジスタによる内部回路および基板周辺に前記内部回路
を機能させるための機能回路が形成された集積回路装置
に関する。
【０００２】
【従来の技術】従来の集積回路装置は図３に示すよう
に、矩形の半導体基板の四辺のうちの上近Ｓ１近傍に、
前記基板の外部に在る外部電源端子または外部ＧＮＤ端
子６とパッケージ内配線８で接続された電源用パッドＰ
１が設けられている。また、上辺Ｓ１近傍に配置されて
いるところの、基板中央部の内部回路７を機能させるた
めの機能回路４は、基板上の金属膜配線Ｌ１によりパッ
ドＰ１に接続されている。金属膜配線Ｌ１には抵抗成分
Ｒ１が存在する。上辺Ｓ１と対向する下辺Ｓ４近傍に設
けられている機能回路５は、電源用パッドＰ１から離れ
ており、基板左辺Ｓ２側の直列金属膜配線Ｌ９と配線Ｌ
１、および右辺Ｓ３に沿った金属配線Ｌ１０との並列配
線で接続されている。金属膜配線Ｌ９、Ｌ１０にはそれ
ぞれ抵抗成分Ｒ９、Ｒ１０が存在する。したがって、パ
ッドＰ１と機能回路５との間の配線抵抗はＲ１＋Ｒ９と
Ｒ１０の並列抵抗となる。しかして、Ｒ１＜Ｒ９＜Ｒ１
０の関係にある。
に、矩形の半導体基板の四辺のうちの上近Ｓ１近傍に、
前記基板の外部に在る外部電源端子または外部ＧＮＤ端
子６とパッケージ内配線８で接続された電源用パッドＰ
１が設けられている。また、上辺Ｓ１近傍に配置されて
いるところの、基板中央部の内部回路７を機能させるた
めの機能回路４は、基板上の金属膜配線Ｌ１によりパッ
ドＰ１に接続されている。金属膜配線Ｌ１には抵抗成分
Ｒ１が存在する。上辺Ｓ１と対向する下辺Ｓ４近傍に設
けられている機能回路５は、電源用パッドＰ１から離れ
ており、基板左辺Ｓ２側の直列金属膜配線Ｌ９と配線Ｌ
１、および右辺Ｓ３に沿った金属配線Ｌ１０との並列配
線で接続されている。金属膜配線Ｌ９、Ｌ１０にはそれ
ぞれ抵抗成分Ｒ９、Ｒ１０が存在する。したがって、パ
ッドＰ１と機能回路５との間の配線抵抗はＲ１＋Ｒ９と
Ｒ１０の並列抵抗となる。しかして、Ｒ１＜Ｒ９＜Ｒ１
０の関係にある。
【０００３】
【発明が解決しようとする課題】上記従来の集積回路装
置では、基板外の一つの外部電源端子または外部ＧＮＤ
端子とパッケージ内配線で接続される基板上の電源用パ
ッドは、基板の一つの辺近傍にだけ設けられている。そ
のため、電源用パッドが設けられている辺と対向した辺
近傍に形成されている機能回路と電源用パッドとを接続
する金属膜配線の長さが長くなり、その結果配線抵抗が
大きくなり、当然配線電圧降下も増大し、回路動作にも
支障を来たすという問題があった。
置では、基板外の一つの外部電源端子または外部ＧＮＤ
端子とパッケージ内配線で接続される基板上の電源用パ
ッドは、基板の一つの辺近傍にだけ設けられている。そ
のため、電源用パッドが設けられている辺と対向した辺
近傍に形成されている機能回路と電源用パッドとを接続
する金属膜配線の長さが長くなり、その結果配線抵抗が
大きくなり、当然配線電圧降下も増大し、回路動作にも
支障を来たすという問題があった。
【０００４】
【課題を解決するための手段】上記課題に対して本発明
では、基板外の外部電源端子と低抵抗のパッケージ内配
線で接続されている基板上の電源用パッドを基板の複数
の縁辺に設け、この電源用パッドの位置する辺の近傍に
ある機能回路と電源用パッドとの間の金属膜配線はでき
るだけ短くし、低抵抗で接続している。
では、基板外の外部電源端子と低抵抗のパッケージ内配
線で接続されている基板上の電源用パッドを基板の複数
の縁辺に設け、この電源用パッドの位置する辺の近傍に
ある機能回路と電源用パッドとの間の金属膜配線はでき
るだけ短くし、低抵抗で接続している。
【０００５】
【実施例】つぎに図面を参照して本発明を説明する。図
１は本発明の一実施例の基板の外の一つの外部電源端子
と基板上の概略の回路構成を示す平面図である。図にお
いて、基板中央部には内部回路、例えば、多数のＭＯＳ
トランジスタによるメモリセルアレイ７が形成されてい
る。また、一つの外部電源端子６と、矩形基板上辺Ｓ
１、左辺Ｓ２、右辺Ｓ３の近傍にそれぞれ設けられた電
源用パッドＰ１、Ｐ２、Ｐ３とは、パッケージ内配線８
により接続されている。パッケージ内配線８の抵抗は、
チップ（基板）上の金属膜配線に比べて無視できるほど
の低い抵抗値である。メモリセルアレイなどの内部回路
を機能させるための、上辺Ｓ１側の、例えば入出力回路
やアドレスデコーダなどの機能回路４と、同じＳ１側の
電源用パッドＰ１とは基板上金属膜配線Ｌ１により、左
辺側の電源用パッドＰ２とは配線Ｌ１とＬ２により、右
辺側の電源用パッドＰ３とは配線Ｌ５によりそれぞれ接
続されている。下辺Ｓ４近傍の機能回路５とパッドＰ２
とは配線Ｌ３により、右辺側のパッドＰ３とは配線Ｌ４
によりそれぞれ接続されている。金属膜配線Ｌ１、Ｌ
２、Ｌ３、Ｌ４、Ｌ５にはそれぞれ抵抗成分Ｒ１、Ｒ
２、Ｒ３、Ｒ４、Ｒ５が存在する。
１は本発明の一実施例の基板の外の一つの外部電源端子
と基板上の概略の回路構成を示す平面図である。図にお
いて、基板中央部には内部回路、例えば、多数のＭＯＳ
トランジスタによるメモリセルアレイ７が形成されてい
る。また、一つの外部電源端子６と、矩形基板上辺Ｓ
１、左辺Ｓ２、右辺Ｓ３の近傍にそれぞれ設けられた電
源用パッドＰ１、Ｐ２、Ｐ３とは、パッケージ内配線８
により接続されている。パッケージ内配線８の抵抗は、
チップ（基板）上の金属膜配線に比べて無視できるほど
の低い抵抗値である。メモリセルアレイなどの内部回路
を機能させるための、上辺Ｓ１側の、例えば入出力回路
やアドレスデコーダなどの機能回路４と、同じＳ１側の
電源用パッドＰ１とは基板上金属膜配線Ｌ１により、左
辺側の電源用パッドＰ２とは配線Ｌ１とＬ２により、右
辺側の電源用パッドＰ３とは配線Ｌ５によりそれぞれ接
続されている。下辺Ｓ４近傍の機能回路５とパッドＰ２
とは配線Ｌ３により、右辺側のパッドＰ３とは配線Ｌ４
によりそれぞれ接続されている。金属膜配線Ｌ１、Ｌ
２、Ｌ３、Ｌ４、Ｌ５にはそれぞれ抵抗成分Ｒ１、Ｒ
２、Ｒ３、Ｒ４、Ｒ５が存在する。
【０００６】このような本発明の集積回路装置では、外
部電源端子６とパッケージ内配線８で接続されている左
辺側および右辺側の電源用パッドＰ２、Ｐ３と、下辺Ｓ
４側の機能回路５との間を接続している金属膜配線の抵
抗は、配線Ｌ３の抵抗Ｒ３と配線Ｌ４の抵抗Ｒ４との並
列抵抗である。しかるに、パッドＰ２とＰ３の設けられ
ていない従来例の図３では、機能回路５と外部電源端子
６との間の抵抗は（Ｒ１＋Ｒ２＋Ｒ３）と（Ｒ４＋Ｒ
５）との並列抵抗であるから、本発明により外部電源端
子と基板下辺側の機能回路５との間の全体の合計配線抵
抗を小さくすることができる。
部電源端子６とパッケージ内配線８で接続されている左
辺側および右辺側の電源用パッドＰ２、Ｐ３と、下辺Ｓ
４側の機能回路５との間を接続している金属膜配線の抵
抗は、配線Ｌ３の抵抗Ｒ３と配線Ｌ４の抵抗Ｒ４との並
列抵抗である。しかるに、パッドＰ２とＰ３の設けられ
ていない従来例の図３では、機能回路５と外部電源端子
６との間の抵抗は（Ｒ１＋Ｒ２＋Ｒ３）と（Ｒ４＋Ｒ
５）との並列抵抗であるから、本発明により外部電源端
子と基板下辺側の機能回路５との間の全体の合計配線抵
抗を小さくすることができる。
【０００７】図２は本発明の実施例２の一つの外部電源
端子と基板上の概略の回路構成を示す平面図である。図
において、外部電源端子６と低い抵抗のパッケージ内配
線８で接続されている電源用パッドＰ１とＰ４が基板上
辺Ｓ１と基板下辺Ｓ４の近傍にそれぞれ設けられてい
る。本例では機能回路５とパッドＰ４との間は極めて短
い金属膜配線Ｌ６で接続されているから、その間の抵抗
は極めて小さいことは明らかである。
端子と基板上の概略の回路構成を示す平面図である。図
において、外部電源端子６と低い抵抗のパッケージ内配
線８で接続されている電源用パッドＰ１とＰ４が基板上
辺Ｓ１と基板下辺Ｓ４の近傍にそれぞれ設けられてい
る。本例では機能回路５とパッドＰ４との間は極めて短
い金属膜配線Ｌ６で接続されているから、その間の抵抗
は極めて小さいことは明らかである。
【０００８】なお、図１、図２に示す実施例において、
一つの外部電源端子のみ示し、電源端子と対となる外部
ＧＮＤ端子については省略しているが、外部ＧＮＤ端子
に対しても外部電源端子と同様に、基板の複数周辺にそ
れぞれ電源用パッドを設けて、機能回路とパッドとの間
の金属膜配線を短くし、電源配線による電圧降下を小さ
くすることも本考案には含んでいる。
一つの外部電源端子のみ示し、電源端子と対となる外部
ＧＮＤ端子については省略しているが、外部ＧＮＤ端子
に対しても外部電源端子と同様に、基板の複数周辺にそ
れぞれ電源用パッドを設けて、機能回路とパッドとの間
の金属膜配線を短くし、電源配線による電圧降下を小さ
くすることも本考案には含んでいる。
【０００９】
【発明の効果】上記のような本発明では、基板外の外部
電源端子または外部ＧＮＤ端子と接続される基板上の電
源用パッドを、この集積回路基板の複数の辺近傍に設け
ているので、基板周辺の機能回路と外部電源または外部
ＧＮＤ端子との間を短い低抵抗のパッケージ内配線によ
り接続されている電源用パッドとの間を短い金属膜配線
で接続しているので、その間の電圧降下も小さくて済
み、回路動作が不安定になるというようなことがなくな
る。また、基板上の金属膜配線を少なくできるので、そ
れだけチップ面積の縮小に役立つという効果もある。
電源端子または外部ＧＮＤ端子と接続される基板上の電
源用パッドを、この集積回路基板の複数の辺近傍に設け
ているので、基板周辺の機能回路と外部電源または外部
ＧＮＤ端子との間を短い低抵抗のパッケージ内配線によ
り接続されている電源用パッドとの間を短い金属膜配線
で接続しているので、その間の電圧降下も小さくて済
み、回路動作が不安定になるというようなことがなくな
る。また、基板上の金属膜配線を少なくできるので、そ
れだけチップ面積の縮小に役立つという効果もある。
【図１】本発明の一実施例に係る基板上回路構成の概略
を示す平面図である。
を示す平面図である。
【図２】本発明の実施例２に係る基板上回路構成の概略
を示す平面図である。
を示す平面図である。
【図３】従来の集積回路基板上回路構成の概略を示す平
面図である。
面図である。
Ｓ１ 基板上辺 Ｓ２ 基板左辺 Ｓ３ 基板右辺 Ｓ４ 基板下辺 Ｌ１、Ｌ２… 基板上の金属膜配線 Ｐ１ 基板上辺の電源用パッド Ｐ２ 基板左辺の電源用パッド Ｐ３ 基板右辺の電源用パッド Ｐ４ 基板下辺の電源用パッド ４，５ 機能回路 ６ 電源用外部端子 ７ 内部回路（メモリセルアレイ） ８ パッケージ内配線
Claims (1)
- 【請求項１】 中央部に内部回路が形成され、さらにこ
の内部回路を機能させるための機能回路が周辺に形成さ
れた半導体基板を有する集積回路装置において、パッケ
ージ内配線により基板外の一つの外部電源端子または外
部ＧＮＤ端子と接続された基板上の電源用パッドが前記
基板の複数の辺に設けられ、これらのパッドとその近く
に在る前記機能回路とが基板上金属膜配線により接続さ
れていることを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31702192A JPH06163700A (ja) | 1992-11-26 | 1992-11-26 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31702192A JPH06163700A (ja) | 1992-11-26 | 1992-11-26 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163700A true JPH06163700A (ja) | 1994-06-10 |
Family
ID=18083539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31702192A Withdrawn JPH06163700A (ja) | 1992-11-26 | 1992-11-26 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163700A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939780A (en) * | 1996-08-12 | 1999-08-17 | Nec Corporation | Power supply circuit for a semiconductor integrated circuit |
| KR100711531B1 (ko) * | 2002-08-21 | 2007-04-27 | 모토로라 인코포레이티드 | 통신 시스템에서 자원 할당을 위한 장치 및 방법 |
| JP2009200308A (ja) * | 2008-02-22 | 2009-09-03 | Oki Semiconductor Co Ltd | 半導体パッケージ |
| US7725124B2 (en) | 2004-10-19 | 2010-05-25 | Renesas Technology Corp. | Semiconductor device and module having a transceiver with a built-in regulator |
| JP2016136751A (ja) * | 2011-12-28 | 2016-07-28 | 株式会社ニコン | 撮像素子および撮像装置 |
-
1992
- 1992-11-26 JP JP31702192A patent/JPH06163700A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939780A (en) * | 1996-08-12 | 1999-08-17 | Nec Corporation | Power supply circuit for a semiconductor integrated circuit |
| KR100711531B1 (ko) * | 2002-08-21 | 2007-04-27 | 모토로라 인코포레이티드 | 통신 시스템에서 자원 할당을 위한 장치 및 방법 |
| US7725124B2 (en) | 2004-10-19 | 2010-05-25 | Renesas Technology Corp. | Semiconductor device and module having a transceiver with a built-in regulator |
| JP2009200308A (ja) * | 2008-02-22 | 2009-09-03 | Oki Semiconductor Co Ltd | 半導体パッケージ |
| JP2016136751A (ja) * | 2011-12-28 | 2016-07-28 | 株式会社ニコン | 撮像素子および撮像装置 |
| US9712769B2 (en) | 2011-12-28 | 2017-07-18 | Nikon Corporation | Imaging device |
| US10256263B2 (en) | 2011-12-28 | 2019-04-09 | Nikon Corporation | Imaging device |
| US10734418B2 (en) | 2011-12-28 | 2020-08-04 | Nikon Corporation | Imaging device and imaging sensor having a plurality of pixels |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910000623B1 (ko) | 반도체 장치 | |
| JPH06163700A (ja) | 集積回路装置 | |
| EP0041844B1 (en) | Semiconductor integrated circuit devices | |
| JPH0212027B2 (ja) | ||
| JPH07106521A (ja) | セルベース設計半導体集積回路装置 | |
| JP4285792B2 (ja) | 半導体集積回路装置における静電破壊保護回路 | |
| JP3304283B2 (ja) | 半導体集積回路装置 | |
| JP2662156B2 (ja) | 集積回路のノイズ低減装置 | |
| JPH03203363A (ja) | 半導体装置 | |
| JPH06232328A (ja) | Ｌｏｃ型半導体装置 | |
| JPH0536774A (ja) | マスタスライス型半導体集積回路装置 | |
| JPH0110936Y2 (ja) | ||
| JPS635551A (ja) | 半導体集積回路装置 | |
| JPH0455333B2 (ja) | ||
| JPS5821848A (ja) | 集積回路装置用容器 | |
| JPH0396253A (ja) | 半導体集積回路装置 | |
| KR940003377B1 (ko) | 반도체 집적회로장치 | |
| JPS613430A (ja) | 半導体装置 | |
| JPH0210582B2 (ja) | ||
| JPH06140564A (ja) | 静電保護チップを具えた半導体装置 | |
| JPH0536946A (ja) | マスタスライス型半導体集積回路装置 | |
| JPH0774196A (ja) | 半導体集積回路装置 | |
| JPH08125124A (ja) | 半導体集積回路 | |
| JPH0982928A (ja) | マスタスライス集積回路 | |
| JPH04914A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |