JPH08306796A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08306796A JPH08306796A JP7106158A JP10615895A JPH08306796A JP H08306796 A JPH08306796 A JP H08306796A JP 7106158 A JP7106158 A JP 7106158A JP 10615895 A JP10615895 A JP 10615895A JP H08306796 A JPH08306796 A JP H08306796A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- positive power
- supply line
- semiconductor device
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＤＣＦＬ回路において、接地電源ラインから
のノイズの影響を低減し、回路の誤動作を防止した半導
体装置を提供する． 【構成】 負荷用のＤ（ディプリーション）ＦＥＴと、
少なくとも１つ以上のスイッチング用のＥ（エンハンス
メント）ＦＥＴよりなり、該Ｄ−ＦＥＴのドレインが正
電源ラインＶｄｄに、ソースおよびゲートが出力端子Ｏ
ＵＴに接続され、該Ｅ−ＦＥＴのソースが接地ラインＶ
ｓｓに、ゲートが入力端子ＩＮに、ドレインが出力端子
ＯＵＴに接続されている半導体装置において、前記正電
源ラインＶｄｄ側のインピーダンスＺ２が前記接地ライ
ンＶｓｓ側のインピーダンスＺ１より高いことを特徴と
する半導体装置。
のノイズの影響を低減し、回路の誤動作を防止した半導
体装置を提供する． 【構成】 負荷用のＤ（ディプリーション）ＦＥＴと、
少なくとも１つ以上のスイッチング用のＥ（エンハンス
メント）ＦＥＴよりなり、該Ｄ−ＦＥＴのドレインが正
電源ラインＶｄｄに、ソースおよびゲートが出力端子Ｏ
ＵＴに接続され、該Ｅ−ＦＥＴのソースが接地ラインＶ
ｓｓに、ゲートが入力端子ＩＮに、ドレインが出力端子
ＯＵＴに接続されている半導体装置において、前記正電
源ラインＶｄｄ側のインピーダンスＺ２が前記接地ライ
ンＶｓｓ側のインピーダンスＺ１より高いことを特徴と
する半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体を用いた
半導体装置に関し、特に、ＤＣＦＬ（DirectCoupled FE
T Logic）回路による半導体装置に関する。
半導体装置に関し、特に、ＤＣＦＬ（DirectCoupled FE
T Logic）回路による半導体装置に関する。
【０００２】
【従来の技術】ＤＣＦＬ（Direct Coupled FET Logic）
回路による半導体装置は、ＧａＡｓなどの化合物半導体
を用いたＩＣやＬＳＩに好適な回路構成の一つである。
この回路は、構成が簡単で、高速動作し、低消費電力で
あり、ゲート当たりの素子数が少なく小面積なことから
ＬＳＩに適している。例えば、論理回路として最も基本
的なインバータ回路の場合、図６に示すように、スイッ
チングトランジスタとなるＥ（エンハンスメント）ＦＥ
Ｔと、負荷抵抗となるＤ（ディプリーション）ＦＥＴと
の２つからなる。また、ＮＯＲ回路の場合、図７に示す
ように、その入力ＩＮの数と同じ数のスイッチング用Ｅ
−ＦＥＴと、負荷用の１つのＤ−ＦＥＴにより構成され
る。
回路による半導体装置は、ＧａＡｓなどの化合物半導体
を用いたＩＣやＬＳＩに好適な回路構成の一つである。
この回路は、構成が簡単で、高速動作し、低消費電力で
あり、ゲート当たりの素子数が少なく小面積なことから
ＬＳＩに適している。例えば、論理回路として最も基本
的なインバータ回路の場合、図６に示すように、スイッ
チングトランジスタとなるＥ（エンハンスメント）ＦＥ
Ｔと、負荷抵抗となるＤ（ディプリーション）ＦＥＴと
の２つからなる。また、ＮＯＲ回路の場合、図７に示す
ように、その入力ＩＮの数と同じ数のスイッチング用Ｅ
−ＦＥＴと、負荷用の１つのＤ−ＦＥＴにより構成され
る。
【０００３】
【発明が解決しようとする課題】しかしながら、このＤ
ＣＦＬ回路をＧａＡｓなどの化合物半導体により製造し
た場合、そのＦＥＴのしきい値電圧は、シリコンによる
ＭＯＳＦＥＴと比較して低く、０．１〜０．４Ｖ程度で
ある。このため、接地ラインや電源ラインにノイズが乗
ると、誤動作を起こし易いといった問題があった。
ＣＦＬ回路をＧａＡｓなどの化合物半導体により製造し
た場合、そのＦＥＴのしきい値電圧は、シリコンによる
ＭＯＳＦＥＴと比較して低く、０．１〜０．４Ｖ程度で
ある。このため、接地ラインや電源ラインにノイズが乗
ると、誤動作を起こし易いといった問題があった。
【０００４】そこで、本発明の目的は、ＤＣＦＬ回路に
おいて、接地ラインや電源ラインからのノイズの影響を
低減し、回路の誤動作を防止した半導体装置を提供する
ことである。
おいて、接地ラインや電源ラインからのノイズの影響を
低減し、回路の誤動作を防止した半導体装置を提供する
ことである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明は、負荷用のディプリーション電界効果トラン
ジスタと、少なくとも１つ以上のスイッチング用のエン
ハンスメント電界効果トランジスタよりなり、該ディプ
リーション電界効果トランジスタのドレインが正電源ラ
インに、ソースおよびゲートが出力端子に接続され、該
エンハンスメント電界効果トランジスタのソースが接地
ラインに、ゲートが入力端子に、ドレインが出力端子に
接続されている半導体装置において、前記正電源ライン
側のインピーダンスが前記接地ライン側のインピーダン
スより高いことを特徴とする半導体装置である。
の本発明は、負荷用のディプリーション電界効果トラン
ジスタと、少なくとも１つ以上のスイッチング用のエン
ハンスメント電界効果トランジスタよりなり、該ディプ
リーション電界効果トランジスタのドレインが正電源ラ
インに、ソースおよびゲートが出力端子に接続され、該
エンハンスメント電界効果トランジスタのソースが接地
ラインに、ゲートが入力端子に、ドレインが出力端子に
接続されている半導体装置において、前記正電源ライン
側のインピーダンスが前記接地ライン側のインピーダン
スより高いことを特徴とする半導体装置である。
【０００６】また、本発明は、前記半導体装置におい
て、前記正電源ライン側の前記ディプリーション電界効
果トランジスタのドレインへ至る配線の一部が、前記接
地ライン側の配線より細いことを特徴とする。
て、前記正電源ライン側の前記ディプリーション電界効
果トランジスタのドレインへ至る配線の一部が、前記接
地ライン側の配線より細いことを特徴とする。
【０００７】また、本発明は、前記半導体装置におい
て、前記正電源ライン側の配線と、前記接地ライン側の
配線とが、少なくとも２層以上の多重配線よりなり、前
記正電源ライン側の配線の方が前記接地ライン側の配線
より上層の配線層によって形成されていることを特徴と
する。
て、前記正電源ライン側の配線と、前記接地ライン側の
配線とが、少なくとも２層以上の多重配線よりなり、前
記正電源ライン側の配線の方が前記接地ライン側の配線
より上層の配線層によって形成されていることを特徴と
する。
【０００８】また、本発明は、前記半導体装置におい
て、前記正電源ライン側の前記ディプリーション電界効
果トランジスタのドレインへ至る配線に抵抗素子を設け
たことを特徴とする。
て、前記正電源ライン側の前記ディプリーション電界効
果トランジスタのドレインへ至る配線に抵抗素子を設け
たことを特徴とする。
【０００９】また、本発明は、前記半導体装置におい
て、前記正電源ライン側の前記ディプリーション電界効
果トランジスタのドレインへ至る配線に第１の抵抗素子
を設け、前記接地ライン側の前記エンハンスメント電界
効果トランジスタのソースへ至る配線に第２の抵抗素子
を設け、該第１の抵抗素子が該第２の抵抗素子より高抵
抗であることを特徴とする。
て、前記正電源ライン側の前記ディプリーション電界効
果トランジスタのドレインへ至る配線に第１の抵抗素子
を設け、前記接地ライン側の前記エンハンスメント電界
効果トランジスタのソースへ至る配線に第２の抵抗素子
を設け、該第１の抵抗素子が該第２の抵抗素子より高抵
抗であることを特徴とする。
【００１０】
【作用】上述のように構成された本発明の半導体装置
は、図１に示すようなＤＣＦＬ回路において、スイッチ
ングトランジスタであるＥ−ＦＥＴが接続されている接
地ラインＶｓｓ側のインピーダンスＺ１に対して、正電
源ラインＶｄｄ側のインピーダンスＺ２を高くすること
により、スイッチング電流による電位変動や、外来雑音
による電位変動などのノイズが、正電源ライン側の方に
多く現れる。このため、ノイズが正電源ラインに吸収さ
れて、接地ライン側にあるＥ−ＦＥＴ側では、ノイズに
よる影響が小さくなりノイズによる回路の誤動作などを
防止する。
は、図１に示すようなＤＣＦＬ回路において、スイッチ
ングトランジスタであるＥ−ＦＥＴが接続されている接
地ラインＶｓｓ側のインピーダンスＺ１に対して、正電
源ラインＶｄｄ側のインピーダンスＺ２を高くすること
により、スイッチング電流による電位変動や、外来雑音
による電位変動などのノイズが、正電源ライン側の方に
多く現れる。このため、ノイズが正電源ラインに吸収さ
れて、接地ライン側にあるＥ−ＦＥＴ側では、ノイズに
よる影響が小さくなりノイズによる回路の誤動作などを
防止する。
【００１１】本発明において、このような正電源ライン
側と、接地ライン側とで、そのインピーダンスを違える
には、例えば、正電源側のＤ−ＦＥＴのドレインに至る
配線の幅を接地ライン側の配線より狭くすることで、そ
の配線抵抗を大きくして、正電源側のインピーダンスを
高くする。
側と、接地ライン側とで、そのインピーダンスを違える
には、例えば、正電源側のＤ−ＦＥＴのドレインに至る
配線の幅を接地ライン側の配線より狭くすることで、そ
の配線抵抗を大きくして、正電源側のインピーダンスを
高くする。
【００１２】また、半導体装置が多層配線によりなる場
合には、正電源ライン側のＤ−ＦＥＴのドレインに至る
配線を接地ライン側のＥ−ＦＥＴのソースへ至る配線よ
り上の層となるようにする。これにより、配線と半導体
表面までの距離（その間の絶縁層の厚み）が正電源ライ
ン側の方が厚くなるので、配線による容量成分が小さく
なる。このため、そのインピーダンスは正電源ライン側
の方が高くなる。
合には、正電源ライン側のＤ−ＦＥＴのドレインに至る
配線を接地ライン側のＥ−ＦＥＴのソースへ至る配線よ
り上の層となるようにする。これにより、配線と半導体
表面までの距離（その間の絶縁層の厚み）が正電源ライ
ン側の方が厚くなるので、配線による容量成分が小さく
なる。このため、そのインピーダンスは正電源ライン側
の方が高くなる。
【００１３】さらに、本発明においては、正電源ライン
側に抵抗素子を入れることによって、インピーダンスの
違いを出してもよく、その場合、正電源ライン側にのみ
抵抗素子を設けるか、または、正電源ライン側と接地ラ
イン側の両方に抵抗素子を入れて、その内の正電源ライ
ン側に抵抗値を大きなものを設ける。
側に抵抗素子を入れることによって、インピーダンスの
違いを出してもよく、その場合、正電源ライン側にのみ
抵抗素子を設けるか、または、正電源ライン側と接地ラ
イン側の両方に抵抗素子を入れて、その内の正電源ライ
ン側に抵抗値を大きなものを設ける。
【００１４】なお、本発明において、接地ラインとは、
正電源ラインの電位に対してそれより低い電位の電源ラ
インの一方を表すものであり、必ずしもグランド（ＧＮ
Ｄまたはアース）接地されていることを示すものではな
い（もちろんＧＮＤ接地されていてもよい）。
正電源ラインの電位に対してそれより低い電位の電源ラ
インの一方を表すものであり、必ずしもグランド（ＧＮ
Ｄまたはアース）接地されていることを示すものではな
い（もちろんＧＮＤ接地されていてもよい）。
【００１５】
【実施例】以下、添付した図面を参照して、本発明の一
実施例を説明する。
実施例を説明する。
【００１６】実施例１ 図２は本発明を適用した半導体装置の平面図である。な
お、図２ａは実際の配線パターンであり、図２ｂはその
回路図であるこの半導体装置は、ＧａＡｓ基板上に形成
されたＤＣＦＬ回路構成による３入力ＮＯＲ回路で、図
示するように、負荷となるＤ−ＦＥＴのドレインが正電
源Ｖｄｄに、ゲートおよびソースが出力端子ＯＵＴに接
続されており、スイッチングトランジスタとなる３つの
Ｅ−ＦＥＴのソースが接地ラインＶｓｓに、ドレインが
出力端子ＯＵＴに、ゲートが３つの入力端子ＩＮ１、Ｉ
Ｎ２、ＩＮ３にそれぞれ接続されている。
お、図２ａは実際の配線パターンであり、図２ｂはその
回路図であるこの半導体装置は、ＧａＡｓ基板上に形成
されたＤＣＦＬ回路構成による３入力ＮＯＲ回路で、図
示するように、負荷となるＤ−ＦＥＴのドレインが正電
源Ｖｄｄに、ゲートおよびソースが出力端子ＯＵＴに接
続されており、スイッチングトランジスタとなる３つの
Ｅ−ＦＥＴのソースが接地ラインＶｓｓに、ドレインが
出力端子ＯＵＴに、ゲートが３つの入力端子ＩＮ１、Ｉ
Ｎ２、ＩＮ３にそれぞれ接続されている。
【００１７】ここで、正電源ラインＶｄｄの配線は、接
地ラインＶｓｓの配線より線幅を細くして約３．５μｍ
程度とし（接地ラインＶｓｓ側は６μｍ）、その線幅を
接地ライン側に対して約４０％程度細くしたことによ
り、その配線抵抗が高くなる。したがって、正電源側で
のインピーダンスは、接地ライン側と比較して約７０％
程度高くなり、回路図としては、図１に示したものと同
じことになる。
地ラインＶｓｓの配線より線幅を細くして約３．５μｍ
程度とし（接地ラインＶｓｓ側は６μｍ）、その線幅を
接地ライン側に対して約４０％程度細くしたことによ
り、その配線抵抗が高くなる。したがって、正電源側で
のインピーダンスは、接地ライン側と比較して約７０％
程度高くなり、回路図としては、図１に示したものと同
じことになる。
【００１８】これにより、この半導体装置のノイズは、
正電源ラインに多く現れることとなり、接地ライン側で
は出現するノイズが少なくなる。したがって、ノイズに
よる影響が大きいＥ−ＦＥＴの誤動作を防止できる。
正電源ラインに多く現れることとなり、接地ライン側で
は出現するノイズが少なくなる。したがって、ノイズに
よる影響が大きいＥ−ＦＥＴの誤動作を防止できる。
【００１９】実施例２ 図３は、本発明を適用した他の半導体装置の断面図であ
る。この半導体装置は、ＧａＡｓ基板上に形成されたＨ
ＥＭＴ（高電子移動度トランジスタ）を用いたＤＣＦＬ
回路構成によるインバータで、その断面が図示するよう
に２層配線によって形成されており、第１層目の配線
が、接地ラインＶｓｓとしてＥ−ＨＥＭＴのソース電極
と接続しており、第２層目の配線が、電源ラインＶｄｄ
として、Ｄ−ＨＥＭＴのドレイン電極と接続している。
る。この半導体装置は、ＧａＡｓ基板上に形成されたＨ
ＥＭＴ（高電子移動度トランジスタ）を用いたＤＣＦＬ
回路構成によるインバータで、その断面が図示するよう
に２層配線によって形成されており、第１層目の配線
が、接地ラインＶｓｓとしてＥ−ＨＥＭＴのソース電極
と接続しており、第２層目の配線が、電源ラインＶｄｄ
として、Ｄ−ＨＥＭＴのドレイン電極と接続している。
【００２０】図示するように、正電源ラインＶｄｄの配
線は、接地ラインＶｓｓの配線よりＧａＡｓ基板１表面
より、その距離が離れている。すなわち基板１表面と配
線との間の絶縁膜１０の厚みが大きくなっている（正電
源ラインＶｄｄの下は絶縁膜１０ａおよび１０ｂの２層
であるのに対し、接地ラインＶｓｓ側は絶縁膜１０ａの
みである）。本実施例においては正電源ラインＶｄｄ側
の配線下で、約３μｍ程度の絶縁膜１０ａおよび１０ｂ
の厚さがあり、これに対し、接地ラインＶｓｓ側の配線
ではその下の絶縁膜１０ａの厚みが約１μｍである。こ
のため、正電源ラインＶｄｄ側の配線による容量成分
は、約１μｍ2 あたり０．０１２ｆＦであり、接地ライ
ンＶｓｓ側の容量１μｍ2 あたり０．０３５ｆＦと比較
して小さくなる。このため、正電源ラインＶｄｄ側のイ
ンピーダンスが接地ラインＶｓｓ側より高くなり、その
等価回路図としては、図１に示したものと同じになる。
これにより、ノイズが正電源ラインに多く現れることと
なって、接地ライン側では出現するノイズが少なくな
る。したがって、ノイズによる影響が大きいＥ−ＨＥＭ
Ｔの誤動作を防止できる。
線は、接地ラインＶｓｓの配線よりＧａＡｓ基板１表面
より、その距離が離れている。すなわち基板１表面と配
線との間の絶縁膜１０の厚みが大きくなっている（正電
源ラインＶｄｄの下は絶縁膜１０ａおよび１０ｂの２層
であるのに対し、接地ラインＶｓｓ側は絶縁膜１０ａの
みである）。本実施例においては正電源ラインＶｄｄ側
の配線下で、約３μｍ程度の絶縁膜１０ａおよび１０ｂ
の厚さがあり、これに対し、接地ラインＶｓｓ側の配線
ではその下の絶縁膜１０ａの厚みが約１μｍである。こ
のため、正電源ラインＶｄｄ側の配線による容量成分
は、約１μｍ2 あたり０．０１２ｆＦであり、接地ライ
ンＶｓｓ側の容量１μｍ2 あたり０．０３５ｆＦと比較
して小さくなる。このため、正電源ラインＶｄｄ側のイ
ンピーダンスが接地ラインＶｓｓ側より高くなり、その
等価回路図としては、図１に示したものと同じになる。
これにより、ノイズが正電源ラインに多く現れることと
なって、接地ライン側では出現するノイズが少なくな
る。したがって、ノイズによる影響が大きいＥ−ＨＥＭ
Ｔの誤動作を防止できる。
【００２１】実施例３ 図４は、本発明を適用した他の半導体装置の回路図であ
る。この半導体装置は、ＧａＡｓ基板上に形成されたＤ
ＣＦＬ回路構成によるインバータであり、図４に示すよ
うに、その回路上、正電源ラインＶｄｄからＤ−ＦＥＴ
のドレインへ至る配線部分に抵抗素子Ｒを挿入したもの
である。
る。この半導体装置は、ＧａＡｓ基板上に形成されたＤ
ＣＦＬ回路構成によるインバータであり、図４に示すよ
うに、その回路上、正電源ラインＶｄｄからＤ−ＦＥＴ
のドレインへ至る配線部分に抵抗素子Ｒを挿入したもの
である。
【００２２】この抵抗素子Ｒによって、正電源ラインＶ
ｄｄ側のインピーダンスは、接地ラインＶｓｓ側のイン
ピーダンスより高くなって、ノイズが正電源ラインに多
く現れることとなり、接地ライン側では出現するノイズ
が少なくなる。したがって、ノイズによる影響が大きい
Ｅ−ＦＥＴの誤動作を防止できる。
ｄｄ側のインピーダンスは、接地ラインＶｓｓ側のイン
ピーダンスより高くなって、ノイズが正電源ラインに多
く現れることとなり、接地ライン側では出現するノイズ
が少なくなる。したがって、ノイズによる影響が大きい
Ｅ−ＦＥＴの誤動作を防止できる。
【００２３】実施例４ 図５は、本発明を適用した他の半導体装置の回路図であ
る。この半導体装置は、ＧａＡｓ基板上に形成されたＤ
ＣＦＬ回路構成によるインバータであり、図５に示すよ
うに、その回路上、正電源ラインＶｄｄからＤ−ＦＥＴ
のドレインへ至る配線部分に抵抗素子Ｒ２を挿入し、接
地ラインＶｓｓからＥ−ＦＥＴのソースに至る配線上に
抵抗素子Ｒ１を挿入し、抵抗素子Ｒ２の抵抗値を抵抗素
子Ｒ１の抵抗値より高くしたものである。
る。この半導体装置は、ＧａＡｓ基板上に形成されたＤ
ＣＦＬ回路構成によるインバータであり、図５に示すよ
うに、その回路上、正電源ラインＶｄｄからＤ−ＦＥＴ
のドレインへ至る配線部分に抵抗素子Ｒ２を挿入し、接
地ラインＶｓｓからＥ−ＦＥＴのソースに至る配線上に
抵抗素子Ｒ１を挿入し、抵抗素子Ｒ２の抵抗値を抵抗素
子Ｒ１の抵抗値より高くしたものである。
【００２４】これにより、正電源ラインＶｄｄ側のイン
ピーダンスは、接地ラインＶｓｓ側のインピーダンスよ
り高くなって、ノイズが正電源ラインに多く現れること
となり、接地ライン側のでは出現するノイズが少なくな
る。したがって、ノイズによる影響が大きいＥ−ＦＥＴ
では、出現するノイズが減るので、そのための誤動作を
防止できる。
ピーダンスは、接地ラインＶｓｓ側のインピーダンスよ
り高くなって、ノイズが正電源ラインに多く現れること
となり、接地ライン側のでは出現するノイズが少なくな
る。したがって、ノイズによる影響が大きいＥ−ＦＥＴ
では、出現するノイズが減るので、そのための誤動作を
防止できる。
【００２５】以上説明した各実施例においては、インバ
ータの半導体装置を示したが、本発明はインバータに限
られるものではなく、例えば、図７に示したような複数
入力のＮＯＲ回路においても実施することができ、実施
例１〜４のいずれかによって、またはその他の方法によ
り正電源ラインＶｄｄ側のインピーダンスを接地ライン
Ｖｓｓ側のインピーダンスより高くすれば、上記各実施
例と同様に、正電源ライン側にノイズが多く現れて、結
果的にこの正電源ラインによりノイズを吸収し、スイッ
チングトランジスタであるＥ−ＦＥＴ側のノイズが減少
して、それによる誤動作が防止できる。
ータの半導体装置を示したが、本発明はインバータに限
られるものではなく、例えば、図７に示したような複数
入力のＮＯＲ回路においても実施することができ、実施
例１〜４のいずれかによって、またはその他の方法によ
り正電源ラインＶｄｄ側のインピーダンスを接地ライン
Ｖｓｓ側のインピーダンスより高くすれば、上記各実施
例と同様に、正電源ライン側にノイズが多く現れて、結
果的にこの正電源ラインによりノイズを吸収し、スイッ
チングトランジスタであるＥ−ＦＥＴ側のノイズが減少
して、それによる誤動作が防止できる。
【００２６】
【発明の効果】以上説明したように発明によれば、ＤＣ
ＦＬ回路構成の半導体装置において、例えば正電源ライ
ン側の配線を細くしたり、多層配線の場合、正電源ライ
ン側の配線をより上層にしたり、また、正電源ライン側
の配線中に抵抗素子を入れる、もしくは接地ライン側に
も抵抗素子をいれる場合に正電源側をより高抵抗とする
などよって、正電源ライン側のインピーダンスを接地ラ
イン側より高くすることで、正電源ライン側にノイズが
多く現れるようにし、結果的にこの回路に発生するノイ
ズを正電源ラインにより吸収させて、接地ライン側に生
ずるノイズを減少させスイッチング用Ｅ−ＦＥＴの誤動
作を防止する。
ＦＬ回路構成の半導体装置において、例えば正電源ライ
ン側の配線を細くしたり、多層配線の場合、正電源ライ
ン側の配線をより上層にしたり、また、正電源ライン側
の配線中に抵抗素子を入れる、もしくは接地ライン側に
も抵抗素子をいれる場合に正電源側をより高抵抗とする
などよって、正電源ライン側のインピーダンスを接地ラ
イン側より高くすることで、正電源ライン側にノイズが
多く現れるようにし、結果的にこの回路に発生するノイ
ズを正電源ラインにより吸収させて、接地ライン側に生
ずるノイズを減少させスイッチング用Ｅ−ＦＥＴの誤動
作を防止する。
【図１】 本発明の作用を説明するための回路図であ
る。
る。
【図２】 本発明を適用した実施例１の半導体装置の平
面図である。
面図である。
【図３】 本発明を適用した実施例２の半導体装置の断
面図である。
面図である。
【図４】 本発明を適用した実施例３の半導体装置の回
路図である。
路図である。
【図５】 本発明を適用した実施例４の半導体装置の回
路図である。
路図である。
【図６】 ＤＣＦＬ回路構成によるインバータの回路図
である。
である。
【図７】 ＤＣＦＬ回路構成によるＮＯＲ回路の回路図
である。
である。
Ｄ−ＦＥＴ…ディプリーション電界効果トランジスタ、
Ｅ−ＦＥＴ…エンハンスメント電界効果トランジスタ、
Ｖｄｄ…正電源ライン、 Ｖｓｓ…接地ライン、
Ｒ，Ｒ１，Ｒ２…抵抗素子、 Ｚ１，Ｚ２…インピーダ
ンス、
Ｅ−ＦＥＴ…エンハンスメント電界効果トランジスタ、
Ｖｄｄ…正電源ライン、 Ｖｓｓ…接地ライン、
Ｒ，Ｒ１，Ｒ２…抵抗素子、 Ｚ１，Ｚ２…インピーダ
ンス、
Claims (5)
- 【請求項１】 負荷用のディプリーション電界効果トラ
ンジスタと、少なくとも１つ以上のスイッチング用のエ
ンハンスメント電界効果トランジスタよりなり、 該ディプリーション電界効果トランジスタのドレインが
正電源ラインに、ソースおよびゲートが出力端子に接続
され、 該エンハンスメント電界効果トランジスタのソースが接
地ラインに、ゲートが入力端子に、ドレインが出力端子
に接続されている半導体装置において、 前記正電源ライン側のインピーダンスが前記接地ライン
側のインピーダンスより高いことを特徴とする半導体装
置。 - 【請求項２】 前記半導体装置において、 前記正電源ライン側の前記ディプリーション電界効果ト
ランジスタのドレインへ至る配線の一部が、前記接地ラ
イン側の配線より細いことを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記半導体装置において、 前記正電源ライン側の配線と、前記接地ライン側の配線
とが、少なくとも２層以上の多重配線よりなり、前記正
電源ライン側の配線の方が前記接地ライン側の配線より
上層の配線層によって形成されていることを特徴とする
請求項１記載の半導体装置。 - 【請求項４】 前記半導体装置において、 前記正電源ライン側の前記ディプリーション電界効果ト
ランジスタのドレインへ至る配線に抵抗素子を設けたこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記半導体装置において、 前記正電源ライン側の前記ディプリーション電界効果ト
ランジスタのドレインへ至る配線に第１の抵抗素子を設
け、前記接地ライン側の前記エンハンスメント電界効果
トランジスタのソースへ至る配線に第２の抵抗素子を設
け、 該第１の抵抗素子が該第２の抵抗素子より高抵抗である
ことを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7106158A JPH08306796A (ja) | 1995-04-28 | 1995-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7106158A JPH08306796A (ja) | 1995-04-28 | 1995-04-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306796A true JPH08306796A (ja) | 1996-11-22 |
Family
ID=14426496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7106158A Withdrawn JPH08306796A (ja) | 1995-04-28 | 1995-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08306796A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124272A (ja) * | 2009-12-08 | 2011-06-23 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| JP2018061269A (ja) * | 2009-09-16 | 2018-04-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1995
- 1995-04-28 JP JP7106158A patent/JPH08306796A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018061269A (ja) * | 2009-09-16 | 2018-04-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10360831B2 (en) | 2009-09-16 | 2019-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10977977B2 (en) | 2009-09-16 | 2021-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| JP2011124272A (ja) * | 2009-12-08 | 2011-06-23 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6307250B1 (en) | Electronic switch for decoupling capacitor | |
| KR100302529B1 (ko) | 박막반도체집적회로 | |
| US4663646A (en) | Gate array integrated circuit using Schottky-barrier FETs | |
| JP3450909B2 (ja) | 半導体装置 | |
| JPH08306796A (ja) | 半導体装置 | |
| US20070257316A1 (en) | Semiconductor device | |
| KR940004455B1 (ko) | Cmos 반도체 집적 회로 장치 | |
| JPH0595273A (ja) | 半導体装置及びこれを用いた集積回路 | |
| US4868627A (en) | Complementary semiconductor integrated circuit device capable of absorbing noise | |
| JPH0410225B2 (ja) | ||
| JP2840150B2 (ja) | 半導体集積回路及びその層間接続方法 | |
| US5875089A (en) | Input protection circuit device | |
| JPH07193193A (ja) | 半導体装置 | |
| EP0496360A2 (en) | Semiconductor memory cell | |
| JP2002076271A (ja) | 半導体集積回路 | |
| KR100528777B1 (ko) | 정전기 방전 회로_ | |
| JP3018794B2 (ja) | 出力回路 | |
| JPS61224348A (ja) | 半導体集積回路装置 | |
| JPH08316323A (ja) | 電源配線の形成方法及びそれを用いた回路装置 | |
| JP3189797B2 (ja) | 半導体集積回路の製造方法 | |
| JP3175678B2 (ja) | 半導体集積回路装置 | |
| JPH0553075B2 (ja) | ||
| JPH0244153B2 (ja) | ||
| JPH05206278A (ja) | 半導体装置 | |
| JPS61166060A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020702 |