JPH08306796A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08306796A JPH08306796A JP7106158A JP10615895A JPH08306796A JP H08306796 A JPH08306796 A JP H08306796A JP 7106158 A JP7106158 A JP 7106158A JP 10615895 A JP10615895 A JP 10615895A JP H08306796 A JPH08306796 A JP H08306796A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- positive power
- supply line
- semiconductor device
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 DCFL回路において、接地電源ラインから
のノイズの影響を低減し、回路の誤動作を防止した半導
体装置を提供する. 【構成】 負荷用のD(ディプリーション)FETと、
少なくとも1つ以上のスイッチング用のE(エンハンス
メント)FETよりなり、該D−FETのドレインが正
電源ラインVddに、ソースおよびゲートが出力端子O
UTに接続され、該E−FETのソースが接地ラインV
ssに、ゲートが入力端子INに、ドレインが出力端子
OUTに接続されている半導体装置において、前記正電
源ラインVdd側のインピーダンスZ2が前記接地ライ
ンVss側のインピーダンスZ1より高いことを特徴と
する半導体装置。
のノイズの影響を低減し、回路の誤動作を防止した半導
体装置を提供する. 【構成】 負荷用のD(ディプリーション)FETと、
少なくとも1つ以上のスイッチング用のE(エンハンス
メント)FETよりなり、該D−FETのドレインが正
電源ラインVddに、ソースおよびゲートが出力端子O
UTに接続され、該E−FETのソースが接地ラインV
ssに、ゲートが入力端子INに、ドレインが出力端子
OUTに接続されている半導体装置において、前記正電
源ラインVdd側のインピーダンスZ2が前記接地ライ
ンVss側のインピーダンスZ1より高いことを特徴と
する半導体装置。
Description
【0001】
【産業上の利用分野】本発明は、化合物半導体を用いた
半導体装置に関し、特に、DCFL(DirectCoupled FE
T Logic)回路による半導体装置に関する。
半導体装置に関し、特に、DCFL(DirectCoupled FE
T Logic)回路による半導体装置に関する。
【0002】
【従来の技術】DCFL(Direct Coupled FET Logic)
回路による半導体装置は、GaAsなどの化合物半導体
を用いたICやLSIに好適な回路構成の一つである。
この回路は、構成が簡単で、高速動作し、低消費電力で
あり、ゲート当たりの素子数が少なく小面積なことから
LSIに適している。例えば、論理回路として最も基本
的なインバータ回路の場合、図6に示すように、スイッ
チングトランジスタとなるE(エンハンスメント)FE
Tと、負荷抵抗となるD(ディプリーション)FETと
の2つからなる。また、NOR回路の場合、図7に示す
ように、その入力INの数と同じ数のスイッチング用E
−FETと、負荷用の1つのD−FETにより構成され
る。
回路による半導体装置は、GaAsなどの化合物半導体
を用いたICやLSIに好適な回路構成の一つである。
この回路は、構成が簡単で、高速動作し、低消費電力で
あり、ゲート当たりの素子数が少なく小面積なことから
LSIに適している。例えば、論理回路として最も基本
的なインバータ回路の場合、図6に示すように、スイッ
チングトランジスタとなるE(エンハンスメント)FE
Tと、負荷抵抗となるD(ディプリーション)FETと
の2つからなる。また、NOR回路の場合、図7に示す
ように、その入力INの数と同じ数のスイッチング用E
−FETと、負荷用の1つのD−FETにより構成され
る。
【0003】
【発明が解決しようとする課題】しかしながら、このD
CFL回路をGaAsなどの化合物半導体により製造し
た場合、そのFETのしきい値電圧は、シリコンによる
MOSFETと比較して低く、0.1〜0.4V程度で
ある。このため、接地ラインや電源ラインにノイズが乗
ると、誤動作を起こし易いといった問題があった。
CFL回路をGaAsなどの化合物半導体により製造し
た場合、そのFETのしきい値電圧は、シリコンによる
MOSFETと比較して低く、0.1〜0.4V程度で
ある。このため、接地ラインや電源ラインにノイズが乗
ると、誤動作を起こし易いといった問題があった。
【0004】そこで、本発明の目的は、DCFL回路に
おいて、接地ラインや電源ラインからのノイズの影響を
低減し、回路の誤動作を防止した半導体装置を提供する
ことである。
おいて、接地ラインや電源ラインからのノイズの影響を
低減し、回路の誤動作を防止した半導体装置を提供する
ことである。
【0005】
【課題を解決するための手段】上記目的を達成するため
の本発明は、負荷用のディプリーション電界効果トラン
ジスタと、少なくとも1つ以上のスイッチング用のエン
ハンスメント電界効果トランジスタよりなり、該ディプ
リーション電界効果トランジスタのドレインが正電源ラ
インに、ソースおよびゲートが出力端子に接続され、該
エンハンスメント電界効果トランジスタのソースが接地
ラインに、ゲートが入力端子に、ドレインが出力端子に
接続されている半導体装置において、前記正電源ライン
側のインピーダンスが前記接地ライン側のインピーダン
スより高いことを特徴とする半導体装置である。
の本発明は、負荷用のディプリーション電界効果トラン
ジスタと、少なくとも1つ以上のスイッチング用のエン
ハンスメント電界効果トランジスタよりなり、該ディプ
リーション電界効果トランジスタのドレインが正電源ラ
インに、ソースおよびゲートが出力端子に接続され、該
エンハンスメント電界効果トランジスタのソースが接地
ラインに、ゲートが入力端子に、ドレインが出力端子に
接続されている半導体装置において、前記正電源ライン
側のインピーダンスが前記接地ライン側のインピーダン
スより高いことを特徴とする半導体装置である。
【0006】また、本発明は、前記半導体装置におい
て、前記正電源ライン側の前記ディプリーション電界効
果トランジスタのドレインへ至る配線の一部が、前記接
地ライン側の配線より細いことを特徴とする。
て、前記正電源ライン側の前記ディプリーション電界効
果トランジスタのドレインへ至る配線の一部が、前記接
地ライン側の配線より細いことを特徴とする。
【0007】また、本発明は、前記半導体装置におい
て、前記正電源ライン側の配線と、前記接地ライン側の
配線とが、少なくとも2層以上の多重配線よりなり、前
記正電源ライン側の配線の方が前記接地ライン側の配線
より上層の配線層によって形成されていることを特徴と
する。
て、前記正電源ライン側の配線と、前記接地ライン側の
配線とが、少なくとも2層以上の多重配線よりなり、前
記正電源ライン側の配線の方が前記接地ライン側の配線
より上層の配線層によって形成されていることを特徴と
する。
【0008】また、本発明は、前記半導体装置におい
て、前記正電源ライン側の前記ディプリーション電界効
果トランジスタのドレインへ至る配線に抵抗素子を設け
たことを特徴とする。
て、前記正電源ライン側の前記ディプリーション電界効
果トランジスタのドレインへ至る配線に抵抗素子を設け
たことを特徴とする。
【0009】また、本発明は、前記半導体装置におい
て、前記正電源ライン側の前記ディプリーション電界効
果トランジスタのドレインへ至る配線に第1の抵抗素子
を設け、前記接地ライン側の前記エンハンスメント電界
効果トランジスタのソースへ至る配線に第2の抵抗素子
を設け、該第1の抵抗素子が該第2の抵抗素子より高抵
抗であることを特徴とする。
て、前記正電源ライン側の前記ディプリーション電界効
果トランジスタのドレインへ至る配線に第1の抵抗素子
を設け、前記接地ライン側の前記エンハンスメント電界
効果トランジスタのソースへ至る配線に第2の抵抗素子
を設け、該第1の抵抗素子が該第2の抵抗素子より高抵
抗であることを特徴とする。
【0010】
【作用】上述のように構成された本発明の半導体装置
は、図1に示すようなDCFL回路において、スイッチ
ングトランジスタであるE−FETが接続されている接
地ラインVss側のインピーダンスZ1に対して、正電
源ラインVdd側のインピーダンスZ2を高くすること
により、スイッチング電流による電位変動や、外来雑音
による電位変動などのノイズが、正電源ライン側の方に
多く現れる。このため、ノイズが正電源ラインに吸収さ
れて、接地ライン側にあるE−FET側では、ノイズに
よる影響が小さくなりノイズによる回路の誤動作などを
防止する。
は、図1に示すようなDCFL回路において、スイッチ
ングトランジスタであるE−FETが接続されている接
地ラインVss側のインピーダンスZ1に対して、正電
源ラインVdd側のインピーダンスZ2を高くすること
により、スイッチング電流による電位変動や、外来雑音
による電位変動などのノイズが、正電源ライン側の方に
多く現れる。このため、ノイズが正電源ラインに吸収さ
れて、接地ライン側にあるE−FET側では、ノイズに
よる影響が小さくなりノイズによる回路の誤動作などを
防止する。
【0011】本発明において、このような正電源ライン
側と、接地ライン側とで、そのインピーダンスを違える
には、例えば、正電源側のD−FETのドレインに至る
配線の幅を接地ライン側の配線より狭くすることで、そ
の配線抵抗を大きくして、正電源側のインピーダンスを
高くする。
側と、接地ライン側とで、そのインピーダンスを違える
には、例えば、正電源側のD−FETのドレインに至る
配線の幅を接地ライン側の配線より狭くすることで、そ
の配線抵抗を大きくして、正電源側のインピーダンスを
高くする。
【0012】また、半導体装置が多層配線によりなる場
合には、正電源ライン側のD−FETのドレインに至る
配線を接地ライン側のE−FETのソースへ至る配線よ
り上の層となるようにする。これにより、配線と半導体
表面までの距離(その間の絶縁層の厚み)が正電源ライ
ン側の方が厚くなるので、配線による容量成分が小さく
なる。このため、そのインピーダンスは正電源ライン側
の方が高くなる。
合には、正電源ライン側のD−FETのドレインに至る
配線を接地ライン側のE−FETのソースへ至る配線よ
り上の層となるようにする。これにより、配線と半導体
表面までの距離(その間の絶縁層の厚み)が正電源ライ
ン側の方が厚くなるので、配線による容量成分が小さく
なる。このため、そのインピーダンスは正電源ライン側
の方が高くなる。
【0013】さらに、本発明においては、正電源ライン
側に抵抗素子を入れることによって、インピーダンスの
違いを出してもよく、その場合、正電源ライン側にのみ
抵抗素子を設けるか、または、正電源ライン側と接地ラ
イン側の両方に抵抗素子を入れて、その内の正電源ライ
ン側に抵抗値を大きなものを設ける。
側に抵抗素子を入れることによって、インピーダンスの
違いを出してもよく、その場合、正電源ライン側にのみ
抵抗素子を設けるか、または、正電源ライン側と接地ラ
イン側の両方に抵抗素子を入れて、その内の正電源ライ
ン側に抵抗値を大きなものを設ける。
【0014】なお、本発明において、接地ラインとは、
正電源ラインの電位に対してそれより低い電位の電源ラ
インの一方を表すものであり、必ずしもグランド(GN
Dまたはアース)接地されていることを示すものではな
い(もちろんGND接地されていてもよい)。
正電源ラインの電位に対してそれより低い電位の電源ラ
インの一方を表すものであり、必ずしもグランド(GN
Dまたはアース)接地されていることを示すものではな
い(もちろんGND接地されていてもよい)。
【0015】
【実施例】以下、添付した図面を参照して、本発明の一
実施例を説明する。
実施例を説明する。
【0016】実施例1 図2は本発明を適用した半導体装置の平面図である。な
お、図2aは実際の配線パターンであり、図2bはその
回路図であるこの半導体装置は、GaAs基板上に形成
されたDCFL回路構成による3入力NOR回路で、図
示するように、負荷となるD−FETのドレインが正電
源Vddに、ゲートおよびソースが出力端子OUTに接
続されており、スイッチングトランジスタとなる3つの
E−FETのソースが接地ラインVssに、ドレインが
出力端子OUTに、ゲートが3つの入力端子IN1、I
N2、IN3にそれぞれ接続されている。
お、図2aは実際の配線パターンであり、図2bはその
回路図であるこの半導体装置は、GaAs基板上に形成
されたDCFL回路構成による3入力NOR回路で、図
示するように、負荷となるD−FETのドレインが正電
源Vddに、ゲートおよびソースが出力端子OUTに接
続されており、スイッチングトランジスタとなる3つの
E−FETのソースが接地ラインVssに、ドレインが
出力端子OUTに、ゲートが3つの入力端子IN1、I
N2、IN3にそれぞれ接続されている。
【0017】ここで、正電源ラインVddの配線は、接
地ラインVssの配線より線幅を細くして約3.5μm
程度とし(接地ラインVss側は6μm)、その線幅を
接地ライン側に対して約40%程度細くしたことによ
り、その配線抵抗が高くなる。したがって、正電源側で
のインピーダンスは、接地ライン側と比較して約70%
程度高くなり、回路図としては、図1に示したものと同
じことになる。
地ラインVssの配線より線幅を細くして約3.5μm
程度とし(接地ラインVss側は6μm)、その線幅を
接地ライン側に対して約40%程度細くしたことによ
り、その配線抵抗が高くなる。したがって、正電源側で
のインピーダンスは、接地ライン側と比較して約70%
程度高くなり、回路図としては、図1に示したものと同
じことになる。
【0018】これにより、この半導体装置のノイズは、
正電源ラインに多く現れることとなり、接地ライン側で
は出現するノイズが少なくなる。したがって、ノイズに
よる影響が大きいE−FETの誤動作を防止できる。
正電源ラインに多く現れることとなり、接地ライン側で
は出現するノイズが少なくなる。したがって、ノイズに
よる影響が大きいE−FETの誤動作を防止できる。
【0019】実施例2 図3は、本発明を適用した他の半導体装置の断面図であ
る。この半導体装置は、GaAs基板上に形成されたH
EMT(高電子移動度トランジスタ)を用いたDCFL
回路構成によるインバータで、その断面が図示するよう
に2層配線によって形成されており、第1層目の配線
が、接地ラインVssとしてE−HEMTのソース電極
と接続しており、第2層目の配線が、電源ラインVdd
として、D−HEMTのドレイン電極と接続している。
る。この半導体装置は、GaAs基板上に形成されたH
EMT(高電子移動度トランジスタ)を用いたDCFL
回路構成によるインバータで、その断面が図示するよう
に2層配線によって形成されており、第1層目の配線
が、接地ラインVssとしてE−HEMTのソース電極
と接続しており、第2層目の配線が、電源ラインVdd
として、D−HEMTのドレイン電極と接続している。
【0020】図示するように、正電源ラインVddの配
線は、接地ラインVssの配線よりGaAs基板1表面
より、その距離が離れている。すなわち基板1表面と配
線との間の絶縁膜10の厚みが大きくなっている(正電
源ラインVddの下は絶縁膜10aおよび10bの2層
であるのに対し、接地ラインVss側は絶縁膜10aの
みである)。本実施例においては正電源ラインVdd側
の配線下で、約3μm程度の絶縁膜10aおよび10b
の厚さがあり、これに対し、接地ラインVss側の配線
ではその下の絶縁膜10aの厚みが約1μmである。こ
のため、正電源ラインVdd側の配線による容量成分
は、約1μm2 あたり0.012fFであり、接地ライ
ンVss側の容量1μm2 あたり0.035fFと比較
して小さくなる。このため、正電源ラインVdd側のイ
ンピーダンスが接地ラインVss側より高くなり、その
等価回路図としては、図1に示したものと同じになる。
これにより、ノイズが正電源ラインに多く現れることと
なって、接地ライン側では出現するノイズが少なくな
る。したがって、ノイズによる影響が大きいE−HEM
Tの誤動作を防止できる。
線は、接地ラインVssの配線よりGaAs基板1表面
より、その距離が離れている。すなわち基板1表面と配
線との間の絶縁膜10の厚みが大きくなっている(正電
源ラインVddの下は絶縁膜10aおよび10bの2層
であるのに対し、接地ラインVss側は絶縁膜10aの
みである)。本実施例においては正電源ラインVdd側
の配線下で、約3μm程度の絶縁膜10aおよび10b
の厚さがあり、これに対し、接地ラインVss側の配線
ではその下の絶縁膜10aの厚みが約1μmである。こ
のため、正電源ラインVdd側の配線による容量成分
は、約1μm2 あたり0.012fFであり、接地ライ
ンVss側の容量1μm2 あたり0.035fFと比較
して小さくなる。このため、正電源ラインVdd側のイ
ンピーダンスが接地ラインVss側より高くなり、その
等価回路図としては、図1に示したものと同じになる。
これにより、ノイズが正電源ラインに多く現れることと
なって、接地ライン側では出現するノイズが少なくな
る。したがって、ノイズによる影響が大きいE−HEM
Tの誤動作を防止できる。
【0021】実施例3 図4は、本発明を適用した他の半導体装置の回路図であ
る。この半導体装置は、GaAs基板上に形成されたD
CFL回路構成によるインバータであり、図4に示すよ
うに、その回路上、正電源ラインVddからD−FET
のドレインへ至る配線部分に抵抗素子Rを挿入したもの
である。
る。この半導体装置は、GaAs基板上に形成されたD
CFL回路構成によるインバータであり、図4に示すよ
うに、その回路上、正電源ラインVddからD−FET
のドレインへ至る配線部分に抵抗素子Rを挿入したもの
である。
【0022】この抵抗素子Rによって、正電源ラインV
dd側のインピーダンスは、接地ラインVss側のイン
ピーダンスより高くなって、ノイズが正電源ラインに多
く現れることとなり、接地ライン側では出現するノイズ
が少なくなる。したがって、ノイズによる影響が大きい
E−FETの誤動作を防止できる。
dd側のインピーダンスは、接地ラインVss側のイン
ピーダンスより高くなって、ノイズが正電源ラインに多
く現れることとなり、接地ライン側では出現するノイズ
が少なくなる。したがって、ノイズによる影響が大きい
E−FETの誤動作を防止できる。
【0023】実施例4 図5は、本発明を適用した他の半導体装置の回路図であ
る。この半導体装置は、GaAs基板上に形成されたD
CFL回路構成によるインバータであり、図5に示すよ
うに、その回路上、正電源ラインVddからD−FET
のドレインへ至る配線部分に抵抗素子R2を挿入し、接
地ラインVssからE−FETのソースに至る配線上に
抵抗素子R1を挿入し、抵抗素子R2の抵抗値を抵抗素
子R1の抵抗値より高くしたものである。
る。この半導体装置は、GaAs基板上に形成されたD
CFL回路構成によるインバータであり、図5に示すよ
うに、その回路上、正電源ラインVddからD−FET
のドレインへ至る配線部分に抵抗素子R2を挿入し、接
地ラインVssからE−FETのソースに至る配線上に
抵抗素子R1を挿入し、抵抗素子R2の抵抗値を抵抗素
子R1の抵抗値より高くしたものである。
【0024】これにより、正電源ラインVdd側のイン
ピーダンスは、接地ラインVss側のインピーダンスよ
り高くなって、ノイズが正電源ラインに多く現れること
となり、接地ライン側のでは出現するノイズが少なくな
る。したがって、ノイズによる影響が大きいE−FET
では、出現するノイズが減るので、そのための誤動作を
防止できる。
ピーダンスは、接地ラインVss側のインピーダンスよ
り高くなって、ノイズが正電源ラインに多く現れること
となり、接地ライン側のでは出現するノイズが少なくな
る。したがって、ノイズによる影響が大きいE−FET
では、出現するノイズが減るので、そのための誤動作を
防止できる。
【0025】以上説明した各実施例においては、インバ
ータの半導体装置を示したが、本発明はインバータに限
られるものではなく、例えば、図7に示したような複数
入力のNOR回路においても実施することができ、実施
例1〜4のいずれかによって、またはその他の方法によ
り正電源ラインVdd側のインピーダンスを接地ライン
Vss側のインピーダンスより高くすれば、上記各実施
例と同様に、正電源ライン側にノイズが多く現れて、結
果的にこの正電源ラインによりノイズを吸収し、スイッ
チングトランジスタであるE−FET側のノイズが減少
して、それによる誤動作が防止できる。
ータの半導体装置を示したが、本発明はインバータに限
られるものではなく、例えば、図7に示したような複数
入力のNOR回路においても実施することができ、実施
例1〜4のいずれかによって、またはその他の方法によ
り正電源ラインVdd側のインピーダンスを接地ライン
Vss側のインピーダンスより高くすれば、上記各実施
例と同様に、正電源ライン側にノイズが多く現れて、結
果的にこの正電源ラインによりノイズを吸収し、スイッ
チングトランジスタであるE−FET側のノイズが減少
して、それによる誤動作が防止できる。
【0026】
【発明の効果】以上説明したように発明によれば、DC
FL回路構成の半導体装置において、例えば正電源ライ
ン側の配線を細くしたり、多層配線の場合、正電源ライ
ン側の配線をより上層にしたり、また、正電源ライン側
の配線中に抵抗素子を入れる、もしくは接地ライン側に
も抵抗素子をいれる場合に正電源側をより高抵抗とする
などよって、正電源ライン側のインピーダンスを接地ラ
イン側より高くすることで、正電源ライン側にノイズが
多く現れるようにし、結果的にこの回路に発生するノイ
ズを正電源ラインにより吸収させて、接地ライン側に生
ずるノイズを減少させスイッチング用E−FETの誤動
作を防止する。
FL回路構成の半導体装置において、例えば正電源ライ
ン側の配線を細くしたり、多層配線の場合、正電源ライ
ン側の配線をより上層にしたり、また、正電源ライン側
の配線中に抵抗素子を入れる、もしくは接地ライン側に
も抵抗素子をいれる場合に正電源側をより高抵抗とする
などよって、正電源ライン側のインピーダンスを接地ラ
イン側より高くすることで、正電源ライン側にノイズが
多く現れるようにし、結果的にこの回路に発生するノイ
ズを正電源ラインにより吸収させて、接地ライン側に生
ずるノイズを減少させスイッチング用E−FETの誤動
作を防止する。
【図1】 本発明の作用を説明するための回路図であ
る。
る。
【図2】 本発明を適用した実施例1の半導体装置の平
面図である。
面図である。
【図3】 本発明を適用した実施例2の半導体装置の断
面図である。
面図である。
【図4】 本発明を適用した実施例3の半導体装置の回
路図である。
路図である。
【図5】 本発明を適用した実施例4の半導体装置の回
路図である。
路図である。
【図6】 DCFL回路構成によるインバータの回路図
である。
である。
【図7】 DCFL回路構成によるNOR回路の回路図
である。
である。
D−FET…ディプリーション電界効果トランジスタ、
E−FET…エンハンスメント電界効果トランジスタ、
Vdd…正電源ライン、 Vss…接地ライン、
R,R1,R2…抵抗素子、 Z1,Z2…インピーダ
ンス、
E−FET…エンハンスメント電界効果トランジスタ、
Vdd…正電源ライン、 Vss…接地ライン、
R,R1,R2…抵抗素子、 Z1,Z2…インピーダ
ンス、
Claims (5)
- 【請求項1】 負荷用のディプリーション電界効果トラ
ンジスタと、少なくとも1つ以上のスイッチング用のエ
ンハンスメント電界効果トランジスタよりなり、 該ディプリーション電界効果トランジスタのドレインが
正電源ラインに、ソースおよびゲートが出力端子に接続
され、 該エンハンスメント電界効果トランジスタのソースが接
地ラインに、ゲートが入力端子に、ドレインが出力端子
に接続されている半導体装置において、 前記正電源ライン側のインピーダンスが前記接地ライン
側のインピーダンスより高いことを特徴とする半導体装
置。 - 【請求項2】 前記半導体装置において、 前記正電源ライン側の前記ディプリーション電界効果ト
ランジスタのドレインへ至る配線の一部が、前記接地ラ
イン側の配線より細いことを特徴とする請求項1記載の
半導体装置。 - 【請求項3】 前記半導体装置において、 前記正電源ライン側の配線と、前記接地ライン側の配線
とが、少なくとも2層以上の多重配線よりなり、前記正
電源ライン側の配線の方が前記接地ライン側の配線より
上層の配線層によって形成されていることを特徴とする
請求項1記載の半導体装置。 - 【請求項4】 前記半導体装置において、 前記正電源ライン側の前記ディプリーション電界効果ト
ランジスタのドレインへ至る配線に抵抗素子を設けたこ
とを特徴とする請求項1記載の半導体装置。 - 【請求項5】 前記半導体装置において、 前記正電源ライン側の前記ディプリーション電界効果ト
ランジスタのドレインへ至る配線に第1の抵抗素子を設
け、前記接地ライン側の前記エンハンスメント電界効果
トランジスタのソースへ至る配線に第2の抵抗素子を設
け、 該第1の抵抗素子が該第2の抵抗素子より高抵抗である
ことを特徴とする請求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7106158A JPH08306796A (ja) | 1995-04-28 | 1995-04-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7106158A JPH08306796A (ja) | 1995-04-28 | 1995-04-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08306796A true JPH08306796A (ja) | 1996-11-22 |
Family
ID=14426496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7106158A Withdrawn JPH08306796A (ja) | 1995-04-28 | 1995-04-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08306796A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011124272A (ja) * | 2009-12-08 | 2011-06-23 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
JP2018061269A (ja) * | 2009-09-16 | 2018-04-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1995
- 1995-04-28 JP JP7106158A patent/JPH08306796A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018061269A (ja) * | 2009-09-16 | 2018-04-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US10360831B2 (en) | 2009-09-16 | 2019-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
US10977977B2 (en) | 2009-09-16 | 2021-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
JP2011124272A (ja) * | 2009-12-08 | 2011-06-23 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6307250B1 (en) | Electronic switch for decoupling capacitor | |
KR100302529B1 (ko) | 박막반도체집적회로 | |
US4663646A (en) | Gate array integrated circuit using Schottky-barrier FETs | |
JP3450909B2 (ja) | 半導体装置 | |
JPH08306796A (ja) | 半導体装置 | |
US20070257316A1 (en) | Semiconductor device | |
KR940004455B1 (ko) | Cmos 반도체 집적 회로 장치 | |
JPH0595273A (ja) | 半導体装置及びこれを用いた集積回路 | |
US4868627A (en) | Complementary semiconductor integrated circuit device capable of absorbing noise | |
JPH0410225B2 (ja) | ||
JP2840150B2 (ja) | 半導体集積回路及びその層間接続方法 | |
US5875089A (en) | Input protection circuit device | |
JPH07193193A (ja) | 半導体装置 | |
EP0496360A2 (en) | Semiconductor memory cell | |
JP2002076271A (ja) | 半導体集積回路 | |
KR100528777B1 (ko) | 정전기 방전 회로_ | |
JP3018794B2 (ja) | 出力回路 | |
JPS61224348A (ja) | 半導体集積回路装置 | |
JPH08316323A (ja) | 電源配線の形成方法及びそれを用いた回路装置 | |
JP3189797B2 (ja) | 半導体集積回路の製造方法 | |
JP3175678B2 (ja) | 半導体集積回路装置 | |
JPH0553075B2 (ja) | ||
JPH0244153B2 (ja) | ||
JPH05206278A (ja) | 半導体装置 | |
JPS61166060A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020702 |