JPH0715977B2 - マスタスライス方式半導体集積回路 - Google Patents
マスタスライス方式半導体集積回路Info
- Publication number
- JPH0715977B2 JPH0715977B2 JP60074813A JP7481385A JPH0715977B2 JP H0715977 B2 JPH0715977 B2 JP H0715977B2 JP 60074813 A JP60074813 A JP 60074813A JP 7481385 A JP7481385 A JP 7481385A JP H0715977 B2 JPH0715977 B2 JP H0715977B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- circuit
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000010354 integration Effects 0.000 claims description 6
- 230000002542 deteriorative effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 48
- 230000000694 effects Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多層配線によつて回路ブロツク間を接続する構
造を有するマスタスライス方式半導体集積回路に関す
る。
造を有するマスタスライス方式半導体集積回路に関す
る。
従来、この種のマスタスライス方式半導体集積回路にお
いては、回路ブロツク間接続の配線については、各配線
層の配線をランダムに使用して回路接続が行なわれてい
た。
いては、回路ブロツク間接続の配線については、各配線
層の配線をランダムに使用して回路接続が行なわれてい
た。
ところで、半導体集積回路における信号配線について考
慮しなければならない項目は表−１の３点である。
慮しなければならない項目は表−１の３点である。
表−１においてl,w,tは各々配線長，配線幅，配線厚を
表わし、Coは配線の単位面積当りの容量は配線の比抵
抗率を表わす。また、Zoは出力側回路ブロツクの出力イ
ンピーダンス、Iiは入力側回路ブロツク群の入力電流
和、は配線を流れる実効平均電流を表わす。（着目信
号配線につながる回路ブロツクのうち、信号を出力する
側の回路ブロツクを出力側回路ブロツク、信号を入力す
る側の回路ブロツクを入力側回路ブロツクと称すことに
する。−以下同様） Zo,Ii,は互いに関係し、直流的には＝Ii、また出力
インピーダンスZoが小さければ実効平均電流は増加す
る傾向にある。配線遅延は出力側ブロツクの駆動能力と
配線容量のRC積であり、ノイズマージンは配線における
電位降下によつて減じられる。また、エレクトロマイグ
レーシヨンは配線を流れる電流の電流密度に関係する。
表−１の３項目はいずれも小さくすることが望ましいの
であるが、例えば配線構造を固定したまま、すなわちC
o,w,l,tを一定にしたまま配線遅延を小さく設定しよう
としても、ノイズマージンの確保とエレクトロマイグレ
ーシヨンの防止を図るために、出力インピーダンスZoの
下限は制限される。また、入力電流和Iiは入力側回路ブ
ロツク自身の遅延（入力応答）に関わるのであまり小さ
く設定することはできない。さらに、入力電流和Iiは入
力側回路ブロツクの数、即ちフアンアウト数に比例する
ので、入力電流和Iiを小さく設定するとフアンアウト数
の制限が厳しくなる。しかし、逆に入力電流和Iiを大き
くすると配線のエレクトロマイグレーシヨンが起こり、
信頼性上問題である。従つて、出力側回路ブロツクの出
力インピーダンスZo、入力側回路ブロツク群の入力電流
和Ii,回路ブロツク配置と回路ブロツク間の接続で決ま
る配線長ｌに応じて配線幅ｗを変化させるのが望まし
い。
表わし、Coは配線の単位面積当りの容量は配線の比抵
抗率を表わす。また、Zoは出力側回路ブロツクの出力イ
ンピーダンス、Iiは入力側回路ブロツク群の入力電流
和、は配線を流れる実効平均電流を表わす。（着目信
号配線につながる回路ブロツクのうち、信号を出力する
側の回路ブロツクを出力側回路ブロツク、信号を入力す
る側の回路ブロツクを入力側回路ブロツクと称すことに
する。−以下同様） Zo,Ii,は互いに関係し、直流的には＝Ii、また出力
インピーダンスZoが小さければ実効平均電流は増加す
る傾向にある。配線遅延は出力側ブロツクの駆動能力と
配線容量のRC積であり、ノイズマージンは配線における
電位降下によつて減じられる。また、エレクトロマイグ
レーシヨンは配線を流れる電流の電流密度に関係する。
表−１の３項目はいずれも小さくすることが望ましいの
であるが、例えば配線構造を固定したまま、すなわちC
o,w,l,tを一定にしたまま配線遅延を小さく設定しよう
としても、ノイズマージンの確保とエレクトロマイグレ
ーシヨンの防止を図るために、出力インピーダンスZoの
下限は制限される。また、入力電流和Iiは入力側回路ブ
ロツク自身の遅延（入力応答）に関わるのであまり小さ
く設定することはできない。さらに、入力電流和Iiは入
力側回路ブロツクの数、即ちフアンアウト数に比例する
ので、入力電流和Iiを小さく設定するとフアンアウト数
の制限が厳しくなる。しかし、逆に入力電流和Iiを大き
くすると配線のエレクトロマイグレーシヨンが起こり、
信頼性上問題である。従つて、出力側回路ブロツクの出
力インピーダンスZo、入力側回路ブロツク群の入力電流
和Ii,回路ブロツク配置と回路ブロツク間の接続で決ま
る配線長ｌに応じて配線幅ｗを変化させるのが望まし
い。
一般に、マスタスライス方式半導体集積回路において
は、回路ブロツクの配置と回路ブロツク間の接続は、電
子計算機を用いた自動処理システムを利用することが多
く、このため自動処理システムに適合するように一定の
ピツチの配線チヤネルを用意し、これら配線チャネルに
沿つて回路ブロツク間接続が行われている。
は、回路ブロツクの配置と回路ブロツク間の接続は、電
子計算機を用いた自動処理システムを利用することが多
く、このため自動処理システムに適合するように一定の
ピツチの配線チヤネルを用意し、これら配線チャネルに
沿つて回路ブロツク間接続が行われている。
このような構成の半導体集積回路において前記の回路ブ
ロツク，回路種類あるいは配線長に応じた配線幅の変化
を導入することを考えると、例えばチツプ上のいかなる
箇所においてもエレクトロマイグレーシヨンが起こらな
いようにするために出力インピーダンスZoがもつとも低
い回路ブロツクの出力電流に見合うだけの配線幅を必要
とし、配線ピツチもこの配線幅に合わせて設定する必要
がある。このように設定した配線ピツチは、出力インピ
ーダンスZoの高い回路ブロツクにとつては冗長になつて
しまい、集積度の向上を図る上での障害のひとつとなつ
ていた。
ロツク，回路種類あるいは配線長に応じた配線幅の変化
を導入することを考えると、例えばチツプ上のいかなる
箇所においてもエレクトロマイグレーシヨンが起こらな
いようにするために出力インピーダンスZoがもつとも低
い回路ブロツクの出力電流に見合うだけの配線幅を必要
とし、配線ピツチもこの配線幅に合わせて設定する必要
がある。このように設定した配線ピツチは、出力インピ
ーダンスZoの高い回路ブロツクにとつては冗長になつて
しまい、集積度の向上を図る上での障害のひとつとなつ
ていた。
本発明の目的は、集積度の向上を図つたマスタスライス
方式半導体集積回路を提供することである。
方式半導体集積回路を提供することである。
本発明のマスタスライス方式集積回路は、回路ブロツク
間接続の配線について、配線につながる回路ブロツクの
回路種類、回路ブロツク間接続の配線の長さ、フアンア
ウト数の少なくとも１つに応じて長さの異なる配線層が
使い分けられていることを特徴とする。
間接続の配線について、配線につながる回路ブロツクの
回路種類、回路ブロツク間接続の配線の長さ、フアンア
ウト数の少なくとも１つに応じて長さの異なる配線層が
使い分けられていることを特徴とする。
出力インピーダンスの高い回路ブロツクから配線長が短
い回路ブロツクへの接続は配線遅延の問題はなく、比較
的薄い配線層でもノイズマージン，エレクトロマイグレ
ーシヨンとも問題がない。出力インピーダンスの低い回
路ブロツクから他の回路ブロツクへの接続は、配線を流
れる電流が多く、薄い配線層ではエレクトロマイグレー
シヨンを起こす危険性があるため、比較的層の厚い配線
層を用いる。また、配線長が長く、フアンアウトが多い
場合、薄い配線では配線の層抵抗/tの高くなり配線に
おける電位降下による誤動作の危険があるために、層の
厚い配線層を用いる。
い回路ブロツクへの接続は配線遅延の問題はなく、比較
的薄い配線層でもノイズマージン，エレクトロマイグレ
ーシヨンとも問題がない。出力インピーダンスの低い回
路ブロツクから他の回路ブロツクへの接続は、配線を流
れる電流が多く、薄い配線層ではエレクトロマイグレー
シヨンを起こす危険性があるため、比較的層の厚い配線
層を用いる。また、配線長が長く、フアンアウトが多い
場合、薄い配線では配線の層抵抗/tの高くなり配線に
おける電位降下による誤動作の危険があるために、層の
厚い配線層を用いる。
このように、回路ブロツクの回路種類、回路ブロツク間
接続の配線の長さ、フアンアウト数の少なくとも１つに
応じて厚さの異なる配線層を使い分けることによつて集
積度の向上を図ることができる。
接続の配線の長さ、フアンアウト数の少なくとも１つに
応じて厚さの異なる配線層を使い分けることによつて集
積度の向上を図ることができる。
本発明の実施例について図面を参照して説明する。
第１図は本発明によるマスタスライス方式半導体集積回
路の一実施例（３層配線構造）の構成図である。
路の一実施例（３層配線構造）の構成図である。
回路セルCij（ｉ＝１〜4,j＝１〜４）は複数個の素子か
らなり、行列状に並んでいる。本実施例においては説明
を簡単にするために回路ブロツクCijは１セル構成とな
つている。回路ブロツクCijは入力端子１と出力端子２
を有し、第１層配線3,第２層配線4,第３層配線5,第１層
配線３−第２層配線４間絶縁膜のスルーホール6,第２層
配線４−第３層配線５間絶縁膜のスルーホール７、第１
層配線３−第３層配線５間絶縁膜のスルーホール８によ
つて回路ブロツク間が接続されている。図には記されて
いないが、配線層の厚さは第１層配線３＜第２層配線４
＜第３層配線５の関係になつている。また、斜線のはい
つている回路ブロツクC13は、他の回路ブロツクよりも
低い出力インピーダンスZoになつている。回路ブロツク
C11の出力端子２から回路ブロツクC22の入力端子１への
接続は第１層配線３と第２層配線４を用いて行なわれて
いる。これは、回路ブロツクC11の出力インピーダンス
が高く配線長も短かいために、配線遅延の問題はなくま
た比較的薄い配線層でも、ノイズマージンエレクトロマ
イグレーシヨンともに問題がないためである。一方、回
路ブロツクC13の出力端子２から回路ブロツクC32の入力
端子１への接続は、エレクトロマイグレーシヨンを防止
する目的で第２層配線４と第３層配線５を用いて行なわ
れている。これは回路ブロツクC13の出力インピーダン
スが低いため、配線を流れる電流が多く、薄い第１層配
線３ではエレクトロマイグレーシヨンを起す危険がある
ためである。また、回路ブロツクC14の出力端子２から
回路ブロツクC31，C41，C44の入力端子１への接続はノ
イズマージンの確保を図るために第２層配線４と第３層
配線５を用いて行なわれている。これは配線長が長く、
しかもフアンアウトが多いために入力電流が大きく、薄
い第１層配線３では配線の層抵抗（/t）が高くなり配
線における電位降下による誤動作の危険があるためであ
る。
らなり、行列状に並んでいる。本実施例においては説明
を簡単にするために回路ブロツクCijは１セル構成とな
つている。回路ブロツクCijは入力端子１と出力端子２
を有し、第１層配線3,第２層配線4,第３層配線5,第１層
配線３−第２層配線４間絶縁膜のスルーホール6,第２層
配線４−第３層配線５間絶縁膜のスルーホール７、第１
層配線３−第３層配線５間絶縁膜のスルーホール８によ
つて回路ブロツク間が接続されている。図には記されて
いないが、配線層の厚さは第１層配線３＜第２層配線４
＜第３層配線５の関係になつている。また、斜線のはい
つている回路ブロツクC13は、他の回路ブロツクよりも
低い出力インピーダンスZoになつている。回路ブロツク
C11の出力端子２から回路ブロツクC22の入力端子１への
接続は第１層配線３と第２層配線４を用いて行なわれて
いる。これは、回路ブロツクC11の出力インピーダンス
が高く配線長も短かいために、配線遅延の問題はなくま
た比較的薄い配線層でも、ノイズマージンエレクトロマ
イグレーシヨンともに問題がないためである。一方、回
路ブロツクC13の出力端子２から回路ブロツクC32の入力
端子１への接続は、エレクトロマイグレーシヨンを防止
する目的で第２層配線４と第３層配線５を用いて行なわ
れている。これは回路ブロツクC13の出力インピーダン
スが低いため、配線を流れる電流が多く、薄い第１層配
線３ではエレクトロマイグレーシヨンを起す危険がある
ためである。また、回路ブロツクC14の出力端子２から
回路ブロツクC31，C41，C44の入力端子１への接続はノ
イズマージンの確保を図るために第２層配線４と第３層
配線５を用いて行なわれている。これは配線長が長く、
しかもフアンアウトが多いために入力電流が大きく、薄
い第１層配線３では配線の層抵抗（/t）が高くなり配
線における電位降下による誤動作の危険があるためであ
る。
本発明は４層配線構造を有するマスタスライス方式半導
体集積回路にも適用できる。この場合、配線を流れる電
流の小さい回路ブロツク間配線は第１配線層と第２配線
層を利用し、電流の大きい回路ブロツク間配線は第３配
線層と第４配線層を利用する。この方法はバイポーラト
ランジスタとCMOS回路が混在している場合のように、回
路電流の大きく異なる時に適用するとチツプ面積の低減
の効果が大きい。
体集積回路にも適用できる。この場合、配線を流れる電
流の小さい回路ブロツク間配線は第１配線層と第２配線
層を利用し、電流の大きい回路ブロツク間配線は第３配
線層と第４配線層を利用する。この方法はバイポーラト
ランジスタとCMOS回路が混在している場合のように、回
路電流の大きく異なる時に適用するとチツプ面積の低減
の効果が大きい。
以上説明したように本発明は、回路ブロツク間接続の配
線について、回路ブロツクの回路種類、回路ブロツク間
接続の配線の長さ、フアンアウト数の少なくとも１つに
応じて厚さの異なる配線層を使い分けることにより、集
積度を向上できるという効果がある。
線について、回路ブロツクの回路種類、回路ブロツク間
接続の配線の長さ、フアンアウト数の少なくとも１つに
応じて厚さの異なる配線層を使い分けることにより、集
積度を向上できるという効果がある。
第１図は本発明の一実施例で、３層配線構造を有するマ
スタスライス方式半導体集積回路の構成を示す図であ
る。 Cij……回路セル １……入力端子 ２……出力端子 ３……第１層配線 ４……第２層配線 ５……第３層配線 ６……第１層配線３−第２層配線４間絶縁膜のスルーホ
ール ７……第２層配線４−第３層配線５間絶縁膜のスルーホ
ール ８……第１層配線３−第３層配線５間絶縁膜のスルーホ
ール
スタスライス方式半導体集積回路の構成を示す図であ
る。 Cij……回路セル １……入力端子 ２……出力端子 ３……第１層配線 ４……第２層配線 ５……第３層配線 ６……第１層配線３−第２層配線４間絶縁膜のスルーホ
ール ７……第２層配線４−第３層配線５間絶縁膜のスルーホ
ール ８……第１層配線３−第３層配線５間絶縁膜のスルーホ
ール
Claims (2)
- 【請求項１】多層配線によって回路ブロック間を接続す
る構造を有するマスタスライス方式半導体集積回路にお
いて、回路ブロック間接続の配線について、前記配線を
駆動する回路ブロックの出力インピーダンスが低い場合
には厚い配線層に設けられた汎用配線チャネルを用いて
配線し、前記配線を駆動する回路ブロックの出力インピ
ーダンスが高い場合には薄い配線層に設けられた汎用配
線チャネルを用いて配線することで、集積度の低下をも
たらすことなくエレクトロマイグレーション耐量を向上
させることを特徴とするマスタスライス方式半導体集積
回路。 - 【請求項２】多層配線によって回路ブロック間を接続す
る構造を有するマスタスライス方式半導体集積回路にお
いて、回路ブロック間接続の配線について、前記配線を
介して駆動される回路ブロック数が多い場合には厚い配
線層に設けられた汎用配線チャネルを用いて配線し、前
記配線を介して駆動される回路ブロック数が少ない場合
には薄い配線層に設けられた汎用配線チャネルを用いて
配線することで、集積度の低下をもたらすことなくノイ
ズマージンを増大させることを特徴とするマスタスライ
ス方式半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074813A JPH0715977B2 (ja) | 1985-04-09 | 1985-04-09 | マスタスライス方式半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074813A JPH0715977B2 (ja) | 1985-04-09 | 1985-04-09 | マスタスライス方式半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61232634A JPS61232634A (ja) | 1986-10-16 |
| JPH0715977B2 true JPH0715977B2 (ja) | 1995-02-22 |
Family
ID=13558124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074813A Expired - Fee Related JPH0715977B2 (ja) | 1985-04-09 | 1985-04-09 | マスタスライス方式半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715977B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106968A (ja) * | 1988-10-17 | 1990-04-19 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182540A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 半導体装置における配線パタ−ンの設計方法 |
-
1985
- 1985-04-09 JP JP60074813A patent/JPH0715977B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61232634A (ja) | 1986-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0307722B1 (en) | Semiconductor device having improved multilayered wirings | |
| JPH03209829A (ja) | 集積回路装置 | |
| JPH0715977B2 (ja) | マスタスライス方式半導体集積回路 | |
| JPS6351381B2 (ja) | ||
| KR19980042951A (ko) | 개선된 관통홀 구조를 갖는 반도체 장치 | |
| JPH11186486A (ja) | 半導体集積回路装置 | |
| JPH0529377A (ja) | 半導体装置 | |
| US7098523B2 (en) | Controlled leakage CMOS decoupling capacitor for application specific integrated circuit libraries | |
| JPS60145641A (ja) | 半導体集積回路装置 | |
| JPH038360A (ja) | 半導体装置 | |
| CN109314098B (zh) | 用于减小寄生电阻并提高数据路径速度的标准单元架构 | |
| JPS59165436A (ja) | 半導体集積回路装置 | |
| JPH03227569A (ja) | 半導体集積回路 | |
| JPH01308061A (ja) | 半導体デバイス | |
| JPH0294460A (ja) | 半導体素子の実装構造 | |
| JPH05166932A (ja) | 半導体集積回路装置 | |
| US20060118826A1 (en) | Multi-layered metal routing technique | |
| JPS59158536A (ja) | 多層配線を有する半導体装置 | |
| JPH077761B2 (ja) | 集積回路装置 | |
| JPH01205546A (ja) | 半導体集積回路装置 | |
| JPH06132498A (ja) | 半導体記憶装置 | |
| JPH057879B2 (ja) | ||
| JPH08306796A (ja) | 半導体装置 | |
| JPH11121614A (ja) | 多層接続方法及び半導体集積回路 | |
| JPS6248378B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |