JPH0335496A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0335496A JPH0335496A JP1170263A JP17026389A JPH0335496A JP H0335496 A JPH0335496 A JP H0335496A JP 1170263 A JP1170263 A JP 1170263A JP 17026389 A JP17026389 A JP 17026389A JP H0335496 A JPH0335496 A JP H0335496A
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- JP
- Japan
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- wiring
- metal wire
- layer
- vcc
- parasitic resistance
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 26
- 230000002093 peripheral effect Effects 0.000 claims abstract description 19
- 230000003071 parasitic effect Effects 0.000 abstract description 11
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
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- 238000007665 sagging Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は２層金属配線構成を持つ半導体装置における
金属配線の構造に関するものである。
金属配線の構造に関するものである。
第２図は従来の２層金属配線構成を持つ半導体メモリ装
置のチップの平面図を示す０図においてｌはＩＣＣラン
プ体、２はメモリセルアレイ、及びデータを伝達する信
号配線、３は外部より電源ｖｃｃが供給されるＶ ｃｃ
バンドで、このｖｃｃバンド３よりＶ ｃｃ側周辺回路
７、ＧＮＤ側周辺回路８及び、メモリセルアレイ２に金
属配線を用いて電源ｖｃｃが供給される。ＧＮＤ側周辺
回路への電源Ｖ ｃｃの供給は長いＶ ｃｃ配ｖＡ５を
介して行なわれる。
置のチップの平面図を示す０図においてｌはＩＣＣラン
プ体、２はメモリセルアレイ、及びデータを伝達する信
号配線、３は外部より電源ｖｃｃが供給されるＶ ｃｃ
バンドで、このｖｃｃバンド３よりＶ ｃｃ側周辺回路
７、ＧＮＤ側周辺回路８及び、メモリセルアレイ２に金
属配線を用いて電源ｖｃｃが供給される。ＧＮＤ側周辺
回路への電源Ｖ ｃｃの供給は長いＶ ｃｃ配ｖＡ５を
介して行なわれる。
４は外部より接地電位ＧＮＤが供給されるＧＮＤパッド
で、このＧＮＤパッド４よりＶ ｃｃ側周辺回路７、Ｇ
ＮＤ側周辺回路８及びメモリセルアレイ２に金属配線を
用いて接地電位ＧＮＤが供給される。この時、Ｖ ｃｃ
側周辺回路への接地電位ＧＮＤの支給は長いＧＮＤ配ｗ
Ａ６を介して行なわれる。
で、このＧＮＤパッド４よりＶ ｃｃ側周辺回路７、Ｇ
ＮＤ側周辺回路８及びメモリセルアレイ２に金属配線を
用いて接地電位ＧＮＤが供給される。この時、Ｖ ｃｃ
側周辺回路への接地電位ＧＮＤの支給は長いＧＮＤ配ｗ
Ａ６を介して行なわれる。
通常、２層金属配線構成を持つｒｃチソブはＶ ｃｃ側
、ＧＮＤ側周辺回路７，８を１層目の金属配線、ｖｃｃ
ＳＧＮＤ配置％１５．６は２層目、メモリセルアレイ、
及びデータを伝達する信号配線は１層目、２層目の両層
の金属配線で構成されている。
、ＧＮＤ側周辺回路７，８を１層目の金属配線、ｖｃｃ
ＳＧＮＤ配置％１５．６は２層目、メモリセルアレイ、
及びデータを伝達する信号配線は１層目、２層目の両層
の金属配線で構成されている。
〔発明が解決しようとするＩＩ、り
しかしながら近年メモリ容量の増大に伴ない、チップサ
イズが増加してくるにつれて、上記のような長いＶ ｃ
ｃ配線及び長いＧＮＤ配線における金属配線の寄生抵抗
が無視できなくなって、ｖｃｃｃｃ側周辺回路いてＧＮ
Ｄが浮き上がったり、逆にＧＮＤ側周辺回路においてｖ
ｃｃにへたりが生じたりしてひいてはこれがノイズ不良
の原因になるという問題点が生じてきた。
イズが増加してくるにつれて、上記のような長いＶ ｃ
ｃ配線及び長いＧＮＤ配線における金属配線の寄生抵抗
が無視できなくなって、ｖｃｃｃｃ側周辺回路いてＧＮ
Ｄが浮き上がったり、逆にＧＮＤ側周辺回路においてｖ
ｃｃにへたりが生じたりしてひいてはこれがノイズ不良
の原因になるという問題点が生じてきた。
第３図は上記のノイズ不良が発生するメカニズムを示す
説明図で、図において、９，１０はＶ ｃｃ側周辺回路
７に含まれる反転回路である。第４図の波形（イ〉に示
した様に反転回路ｌＯに入力される信号ａが“Ｌ′から
“Ｈｏに変化すると、反転回路１０のＮｅｈｌ−ランジ
スタを通じて充放電電流ｉがＧＮＤに流れ込む、この時
、ＧＮＤパッド４の電位（ＯＮＤＩ）は第４図の波形（
ロ）に示す様に安定しているが、Ｖ−側周辺回路７の接
地電位（ＧＮＤ２）は長いＧＮＤ配線６の寄生抵抗Ｒの
為、充分速く電流を流し切れず、第４図の波形（ハ）に
示す様に一時的に浮き上がってしまう、その為、その他
の反転回路９に入力される信号すは、相対的に見れば、
第４図の波形（ニ）に示す様にノイズが入った様な状態
となる。このノイズが誤動作の原因となる。
説明図で、図において、９，１０はＶ ｃｃ側周辺回路
７に含まれる反転回路である。第４図の波形（イ〉に示
した様に反転回路ｌＯに入力される信号ａが“Ｌ′から
“Ｈｏに変化すると、反転回路１０のＮｅｈｌ−ランジ
スタを通じて充放電電流ｉがＧＮＤに流れ込む、この時
、ＧＮＤパッド４の電位（ＯＮＤＩ）は第４図の波形（
ロ）に示す様に安定しているが、Ｖ−側周辺回路７の接
地電位（ＧＮＤ２）は長いＧＮＤ配線６の寄生抵抗Ｒの
為、充分速く電流を流し切れず、第４図の波形（ハ）に
示す様に一時的に浮き上がってしまう、その為、その他
の反転回路９に入力される信号すは、相対的に見れば、
第４図の波形（ニ）に示す様にノイズが入った様な状態
となる。このノイズが誤動作の原因となる。
この発明は上記の様な問題点を解消するためになされた
もので、寄生抵抗値を減少させることにより、ノイズに
よる誤動作の起こりにくい半導体装置を得ることを目的
とする。
もので、寄生抵抗値を減少させることにより、ノイズに
よる誤動作の起こりにくい半導体装置を得ることを目的
とする。
〔課題を解決するための手段および作用〕この発明に係
る半導体装置は、２層金属配線部の２層目の金属配線を
、他の周辺回路、信号配線に使用せず、電源配線部のみ
に使用することにより、電源配線部の面積を増大させ、
その寄生抵抗（直を減少させたものである。
る半導体装置は、２層金属配線部の２層目の金属配線を
、他の周辺回路、信号配線に使用せず、電源配線部のみ
に使用することにより、電源配線部の面積を増大させ、
その寄生抵抗（直を減少させたものである。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例を示す半導体メモリ装置の
チップの平面図である０図に示す様に、２層目の金属配
線をメモリセルアレイ、信号配線２に使用していない為
、長いＶ ＣＣ配線５及び長いＧＮＤ配線６の金属配線
はその面積を多く配線できる。金属配線の寄生抵抗値Ｒ
はその面積に反比例するので、これにより電源配線の寄
生抵抗Ｒが減少すれば、第３図の例も第４図（ホ）に示
す様にｖｃｃｃｃ側周辺回路７地電位（ＧＮＤ２）の−
時的な浮き上がりも低減でき、反転回路９に入力する信
号（ｂ）にも、第４図（へ）に示す様にさほど大きなノ
イズとなって現われないので、誤動作に至る可能性は低
くなる。
チップの平面図である０図に示す様に、２層目の金属配
線をメモリセルアレイ、信号配線２に使用していない為
、長いＶ ＣＣ配線５及び長いＧＮＤ配線６の金属配線
はその面積を多く配線できる。金属配線の寄生抵抗値Ｒ
はその面積に反比例するので、これにより電源配線の寄
生抵抗Ｒが減少すれば、第３図の例も第４図（ホ）に示
す様にｖｃｃｃｃ側周辺回路７地電位（ＧＮＤ２）の−
時的な浮き上がりも低減でき、反転回路９に入力する信
号（ｂ）にも、第４図（へ）に示す様にさほど大きなノ
イズとなって現われないので、誤動作に至る可能性は低
くなる。
以上のように、この発明によれば、２層金属配線構成を
持つ半導体装置の１層目の金属配線を周辺回路に、２層
目の金属配線を電源配線部のみに使用することにより、
電源配線部面積を大きく取り、寄生抵抗を低減したので
、ノイズによる誤動作の起こりにくい安定した半導体装
置を得ることができる。
持つ半導体装置の１層目の金属配線を周辺回路に、２層
目の金属配線を電源配線部のみに使用することにより、
電源配線部面積を大きく取り、寄生抵抗を低減したので
、ノイズによる誤動作の起こりにくい安定した半導体装
置を得ることができる。
第１図はこの発明の一実施例を示す半導体メモリ装置の
チップ平面図、第２図は従来の半導体メモリ装置のチッ
プの平面図、第３図はノイズ不良の発生メカニズムを示
す説明図、第４図は従来およびこの発明の各信号の波形
図である。 図において、ｌはＩＣチップ、２はメモリセルアレイ、
及びデータを伝達する信号配線、３はＶ ｃｃバンド、
４はＧＮＤパフド、５はｖｃｃ配線、６はＧＮＤ配線、
７はＶ ｃｃ側周辺回路、８はＧＮＤ側周辺回路、９．
１０はＶ ｃｃ側周辺回路に含まれる反転回路、（ａｌ
は反転回路１０の人力、（ｂｌは反転回路９の入力、Ｒ
はＧＮＤ配ｖＡ６の寄生抵抗値、図中、斜線部は２層目
の金属配線使用部を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
チップ平面図、第２図は従来の半導体メモリ装置のチッ
プの平面図、第３図はノイズ不良の発生メカニズムを示
す説明図、第４図は従来およびこの発明の各信号の波形
図である。 図において、ｌはＩＣチップ、２はメモリセルアレイ、
及びデータを伝達する信号配線、３はＶ ｃｃバンド、
４はＧＮＤパフド、５はｖｃｃ配線、６はＧＮＤ配線、
７はＶ ｃｃ側周辺回路、８はＧＮＤ側周辺回路、９．
１０はＶ ｃｃ側周辺回路に含まれる反転回路、（ａｌ
は反転回路１０の人力、（ｂｌは反転回路９の入力、Ｒ
はＧＮＤ配ｖＡ６の寄生抵抗値、図中、斜線部は２層目
の金属配線使用部を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 金属配線が２層から成る半導体装置において、１層目の
金属配線を周辺回路部に、２層目の金属配線を電源配線
部にのみ使用することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170263A JPH0335496A (ja) | 1989-06-30 | 1989-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170263A JPH0335496A (ja) | 1989-06-30 | 1989-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335496A true JPH0335496A (ja) | 1991-02-15 |
Family
ID=15901696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1170263A Pending JPH0335496A (ja) | 1989-06-30 | 1989-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335496A (ja) |
-
1989
- 1989-06-30 JP JP1170263A patent/JPH0335496A/ja active Pending
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