JPS60110136A - Cmos演算回路 - Google Patents
Cmos演算回路Info
- Publication number
- JPS60110136A JPS60110136A JP58217757A JP21775783A JPS60110136A JP S60110136 A JPS60110136 A JP S60110136A JP 58217757 A JP58217757 A JP 58217757A JP 21775783 A JP21775783 A JP 21775783A JP S60110136 A JPS60110136 A JP S60110136A
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- Japan
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- wirings
- wiring
- power source
- lines
- grounding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は演算回路に係9、特に多層金属配線の可能なC
MOSプロセスに好適なレイアウト法に関する。
MOSプロセスに好適なレイアウト法に関する。
加算器等の多数ピッl処理する演算器の論理はビット単
位でくり返しとなる。加算器及びデータを格納するレジ
スタの回路例を第1図に示す。
位でくり返しとなる。加算器及びデータを格納するレジ
スタの回路例を第1図に示す。
回路1.2は加算器で、それぞれ1ビット分の論理とな
っている。一方、3.4はそれぞれ1ビット分のレジス
タであり、ライン5はレジスタへの入力を、またライン
6.7はレジスタからバス8゜9への出力を制御する。
っている。一方、3.4はそれぞれ1ビット分のレジス
タであり、ライン5はレジスタへの入力を、またライン
6.7はレジスタからバス8゜9への出力を制御する。
従来のマイコンは、前述のような回路kNチャネルMO
8を用い、第2図のようなレイアウト構成で実現してい
た。まず、ここで適用され′fCNチャネルプロセス全
第3全第3一全用明する。Nチャネルトランジスタは、
ゲート25下のNチャネル拡散層22.23間で形成で
れる。基板24はPチャネルで構成され、かつ接地レベ
ルと同一の電位レベルあるいはそれ以下にバイアスされ
ている。ゲート25の電位がある値(vテ■と云われる
しきい値電圧)以下だと、拡散層22.23 (それぞ
れをソース、ドレインと云う)間にはPチャネル層が形
成されているため、その間の抵抗値は高く、OFF状態
となる。一方、ゲート25の電位が高くなると、ゲート
下に空乏層が形成場れ、拡散層22.23間の抵抗値が
下が9ON状態となる。このようにしてNチャネルのM
OS)ランジスタは動作するのであるが、論理回路を構
成する場合には、ゲート25、拡散層22.23等を配
線で結ぶことが必要となる。この配線には、Nチャネル
拡散層、ゲート材料であるポリシリコンの他に、最上層
に形成したAt層26を用いていた。
8を用い、第2図のようなレイアウト構成で実現してい
た。まず、ここで適用され′fCNチャネルプロセス全
第3全第3一全用明する。Nチャネルトランジスタは、
ゲート25下のNチャネル拡散層22.23間で形成で
れる。基板24はPチャネルで構成され、かつ接地レベ
ルと同一の電位レベルあるいはそれ以下にバイアスされ
ている。ゲート25の電位がある値(vテ■と云われる
しきい値電圧)以下だと、拡散層22.23 (それぞ
れをソース、ドレインと云う)間にはPチャネル層が形
成されているため、その間の抵抗値は高く、OFF状態
となる。一方、ゲート25の電位が高くなると、ゲート
下に空乏層が形成場れ、拡散層22.23間の抵抗値が
下が9ON状態となる。このようにしてNチャネルのM
OS)ランジスタは動作するのであるが、論理回路を構
成する場合には、ゲート25、拡散層22.23等を配
線で結ぶことが必要となる。この配線には、Nチャネル
拡散層、ゲート材料であるポリシリコンの他に、最上層
に形成したAt層26を用いていた。
前述のトランジスタ及び配線を用い、第1図の回路は第
2図のようにレイアウトされる。バス8゜9及び電源配
線、接地配線はAt層による配線を用い、それぞれ、配
線10.14及び11,13゜12のように横方向にレ
イアウトされる。また、制御線5,6.7はポリシリコ
ン層を配線として配線19,20.21のよ°うに縦方
向にレイアウトされる。芒らに、回路1,2,3.4を
15゜16.17.18のようにレイアウトし、第2図
の例では2ビット単位でくり返しのマスクパターンを形
成していた。
2図のようにレイアウトされる。バス8゜9及び電源配
線、接地配線はAt層による配線を用い、それぞれ、配
線10.14及び11,13゜12のように横方向にレ
イアウトされる。また、制御線5,6.7はポリシリコ
ン層を配線として配線19,20.21のよ°うに縦方
向にレイアウトされる。芒らに、回路1,2,3.4を
15゜16.17.18のようにレイアウトし、第2図
の例では2ビット単位でくり返しのマスクパターンを形
成していた。
しかし、制御線19,20.21を形成するポリシリコ
ン層は%At層と比較して極端に抵抗値が高く、また電
位を固定された基板24との距離が短いため容量も大き
いので、高速化の障害となっていた。その対策としてA
t層26の上にさらにAt層を形成する多層配線のプロ
セスが生まれつつある。また、集n度が高くなると消費
電力の制限によりNチャネルMOSプロセスから、Nチ
ャネルとPチャネルの両極性のMOS)ランジスp を
用イるCMOSプロセスに郡内していく必要が生じつつ
おる。これらプロセス側の改善に対応して、より性能的
にも面積的にも有利なレイアウト法が必要となった。
ン層は%At層と比較して極端に抵抗値が高く、また電
位を固定された基板24との距離が短いため容量も大き
いので、高速化の障害となっていた。その対策としてA
t層26の上にさらにAt層を形成する多層配線のプロ
セスが生まれつつある。また、集n度が高くなると消費
電力の制限によりNチャネルMOSプロセスから、Nチ
ャネルとPチャネルの両極性のMOS)ランジスp を
用イるCMOSプロセスに郡内していく必要が生じつつ
おる。これらプロセス側の改善に対応して、より性能的
にも面積的にも有利なレイアウト法が必要となった。
本発明の目的は、多層金属配線の可能なCMOSプロセ
スを用いて、より面積的にも性能的にも有利な演算回路
のレイアウト法を抗供することにある。
スを用いて、より面積的にも性能的にも有利な演算回路
のレイアウト法を抗供することにある。
配線が回路の動作性能に影!&1を与えるのは、その抵
抗成分と容量成分とである。金属配線の場合前者の影響
は小さい。配線容量は、基板間の容量が主要因となる。
抗成分と容量成分とである。金属配線の場合前者の影響
は小さい。配線容量は、基板間の容量が主要因となる。
多層金属配線では、より上層9配線はど、基板との距離
が離れるので、容量は小さくなる。そのため、速度的に
クリティカルとなる配線は、より上層の金属配線を用い
て構成するようにした。
が離れるので、容量は小さくなる。そのため、速度的に
クリティカルとなる配線は、より上層の金属配線を用い
て構成するようにした。
また%CMOSプロセスではPチャネルトランジスタを
構成する方の基板はNチャネルとし、その電位を電#電
圧に、またNチャネルトランジスタを構成する方の基板
はPチャネルとし、その電位を接地電圧以下に固定する
必要がある。これを面積的に無駄なく設定するためには
%電源配線及び接地配線の下を有効に利用するようにす
る。
構成する方の基板はNチャネルとし、その電位を電#電
圧に、またNチャネルトランジスタを構成する方の基板
はPチャネルとし、その電位を接地電圧以下に固定する
必要がある。これを面積的に無駄なく設定するためには
%電源配線及び接地配線の下を有効に利用するようにす
る。
さらに、CMOSプロセスで論理を構成した場合、信号
値が変化する際の瞬時電流はNMOSプロセスに較べて
はるかに大きい。そのため、電源電圧変動に対し、電源
配線、接地配線下に面積的には負担にならないようにし
て容Jtt−付加し、対策した。
値が変化する際の瞬時電流はNMOSプロセスに較べて
はるかに大きい。そのため、電源電圧変動に対し、電源
配線、接地配線下に面積的には負担にならないようにし
て容Jtt−付加し、対策した。
以下、本発明の一実施例を第4図及び第5図を用いて説
明する。
明する。
不発明では、金属配線を2層使用可能なCMOSプロセ
スを仮定している。第2図に示すNチャネルMO8t−
用いたレイアウトに対応する前述仮定のプロセスを用い
たレイアウト例を第4図に示す。
スを仮定している。第2図に示すNチャネルMO8t−
用いたレイアウトに対応する前述仮定のプロセスを用い
たレイアウト例を第4図に示す。
第2図に示す15,16,17.18の回路は第4図3
3.34,35.36のようにレイアウトする。この時
、第5図で用いるプロセスはCMOSプロセスなので、
回路としてはNチャネルMOSトランジスタとPテヤイ
・ルMOSトランジスタとをペアで構成する必要がある
。この時、NチャネルMOS)ランジスタは接地配線3
0を囲む点線40の領域で構成し、PチャネルMO8ト
ランジスタはその外側の部分で構成する。配#3(1−
’iM源配線に、配Iw29,31を接地配線にした場
合は、この関係は逆となり、点線40の領域内でPチャ
ネルMOSトランジスタ’t−、その外側にNチャネル
トランジスタを構成する。′電源配線29゜31、接地
部#I30は、拡散層と接続し易いよう、第5図に示す
ように下層金属配線43,42t:用いる。電源配線、
接地配線と基板48.51との間の容量は大きい程、電
源電圧変動の影響を受けにくくなるため、下層金属配線
を用いることは特性的に有利となる。さらに、トランジ
スタのソース側拡散層と電源あるいは接地電位を接続さ
せる場合にも、コンタクトがとり易いため、面積削減の
面でも有利となる。電源配線、接地配線と並行するバス
配線28.32も下層金属配線を用いる。
3.34,35.36のようにレイアウトする。この時
、第5図で用いるプロセスはCMOSプロセスなので、
回路としてはNチャネルMOSトランジスタとPテヤイ
・ルMOSトランジスタとをペアで構成する必要がある
。この時、NチャネルMOS)ランジスタは接地配線3
0を囲む点線40の領域で構成し、PチャネルMO8ト
ランジスタはその外側の部分で構成する。配#3(1−
’iM源配線に、配Iw29,31を接地配線にした場
合は、この関係は逆となり、点線40の領域内でPチャ
ネルMOSトランジスタ’t−、その外側にNチャネル
トランジスタを構成する。′電源配線29゜31、接地
部#I30は、拡散層と接続し易いよう、第5図に示す
ように下層金属配線43,42t:用いる。電源配線、
接地配線と基板48.51との間の容量は大きい程、電
源電圧変動の影響を受けにくくなるため、下層金属配線
を用いることは特性的に有利となる。さらに、トランジ
スタのソース側拡散層と電源あるいは接地電位を接続さ
せる場合にも、コンタクトがとり易いため、面積削減の
面でも有利となる。電源配線、接地配線と並行するバス
配線28.32も下層金属配線を用いる。
このバス配線は、基板間の容量が不埒いことが望ましい
が、金用2層配線を仮定した場合、バス配線と直交する
制御信号線37,38.39の信号遅延の方がクリティ
カルであるため、下層配線とする。そのため金属配線が
さらに多層化された場合には、上層配線とすることが望
ましい。制御信号線37等は前述の理由により、上層金
属配線41を用いる。このようにして、第4図の演算回
路に於いては、横方向に下層金属配me%縦方向には上
層金属配線を直交させる。この構造とすることにより、
配線のクロスを心配せずに任意のレイアウトをすること
が可能となる。
が、金用2層配線を仮定した場合、バス配線と直交する
制御信号線37,38.39の信号遅延の方がクリティ
カルであるため、下層配線とする。そのため金属配線が
さらに多層化された場合には、上層配線とすることが望
ましい。制御信号線37等は前述の理由により、上層金
属配線41を用いる。このようにして、第4図の演算回
路に於いては、横方向に下層金属配me%縦方向には上
層金属配線を直交させる。この構造とすることにより、
配線のクロスを心配せずに任意のレイアウトをすること
が可能となる。
また、0M08プロセスでは基板の電位を固定する必要
がある。第5図に示すように、PチャネルMO8)ラン
ジスタ49を構成する方の基板48は電源電圧レベルに
、NチャネルMUS)ランジスタ50を構成する方の基
板51は接地レベルに固定する。を位の固定は、電源配
線43、接地配線42の下で築板と同じ極性の拡散層4
6゜53を形成し、この拡散層と電源配線りるいtユ接
地配線を接続もせて行なう。ところで、電源配線。
がある。第5図に示すように、PチャネルMO8)ラン
ジスタ49を構成する方の基板48は電源電圧レベルに
、NチャネルMUS)ランジスタ50を構成する方の基
板51は接地レベルに固定する。を位の固定は、電源配
線43、接地配線42の下で築板と同じ極性の拡散層4
6゜53を形成し、この拡散層と電源配線りるいtユ接
地配線を接続もせて行なう。ところで、電源配線。
接地配線はその抵抗値會下ける1ヒめ、幅の広い配線と
する。そこで語根とは逆極性の拡散層の47゜52を、
電源配線あるいは接地配線下に形成し。
する。そこで語根とは逆極性の拡散層の47゜52を、
電源配線あるいは接地配線下に形成し。
これをその配線と接続させる。この拡散層は基板との間
に容量成分を構成するため、瞬時電流により、金属配線
の電圧レベルが急激に変化した場合、レベルの平滑化を
行なう機能を持つ。そのため、′電源電圧変動に対し有
効な対策となる。
に容量成分を構成するため、瞬時電流により、金属配線
の電圧レベルが急激に変化した場合、レベルの平滑化を
行なう機能を持つ。そのため、′電源電圧変動に対し有
効な対策となる。
本発明では、2層金属配紛を仮定したCMOSプロセス
による演算回路のレイアウト法を説明したが、さらに多
層の金属配線が用いられる場合であっても、最下層の金
楓配?t#を゛電源配線・接地配線として基板電位の固
定及び拡散層による容量成分付加をする考え方は変わら
ない。ただし、この場合、バス配線、制御信号線等は上
ノーの金属配線に変更きれる。また、上層に2層目の電
源配線、接地配線を配線抵抗の低減化のため構成する場
合も生ずる。
による演算回路のレイアウト法を説明したが、さらに多
層の金属配線が用いられる場合であっても、最下層の金
楓配?t#を゛電源配線・接地配線として基板電位の固
定及び拡散層による容量成分付加をする考え方は変わら
ない。ただし、この場合、バス配線、制御信号線等は上
ノーの金属配線に変更きれる。また、上層に2層目の電
源配線、接地配線を配線抵抗の低減化のため構成する場
合も生ずる。
本発明によれば、多層金属配線が使用可能なCM 08
プロセスを用いて演算回路全規則的に構成する場合、電
源配線接地配#jを下層金属配線とするので基板間の容
量により電圧を安定化できる。
プロセスを用いて演算回路全規則的に構成する場合、電
源配線接地配#jを下層金属配線とするので基板間の容
量により電圧を安定化できる。
又制御信号線全上層金属配線とするので基板間の容量が
少なく高速に信号伝達できる。
少なく高速に信号伝達できる。
又、他の発明によれば電源配線、接地線の容量増加せし
めることかで@1瞬時電流変化があっても安定に電圧供
給ができる。
めることかで@1瞬時電流変化があっても安定に電圧供
給ができる。
第1図は演算回路における2ピツトの加算器とレジスタ
を示す図、第2図は従来のレイアウト法を示す図、第3
図は従来のプロセスに於けるデバイスの縦構造を示す図
、第4図は本発明のレイアウト法を示す図、第5図は本
発明Vこ適用した27It金楓配線を用いたCMOSプ
ロセスによるデノ(イスの縦構造を示す図である。 54.43.42・・・下層金属配線、41・・・上層
金属配線、46.53・・・基板電位固定用の拡散1−
147、52・・・′vIL源電圧変電圧変動対策の容
量成分第 1 図 第2図 石 3 図 第4図 第5図 1
を示す図、第2図は従来のレイアウト法を示す図、第3
図は従来のプロセスに於けるデバイスの縦構造を示す図
、第4図は本発明のレイアウト法を示す図、第5図は本
発明Vこ適用した27It金楓配線を用いたCMOSプ
ロセスによるデノ(イスの縦構造を示す図である。 54.43.42・・・下層金属配線、41・・・上層
金属配線、46.53・・・基板電位固定用の拡散1−
147、52・・・′vIL源電圧変電圧変動対策の容
量成分第 1 図 第2図 石 3 図 第4図 第5図 1
Claims (1)
- 【特許請求の範囲】 1、単位ビット方向に下層金塊配線を用いて電源線、接
地線全レイアワトし、それと直交方向に上層金属配線ケ
用いて制御信号線をレイアウトしたこと全特徴とするC
MOS演算回路。 2、電諒線、接地線下に基板コンタクト、ウェルコンタ
クト及び拡散ノーによる容量を構成したこと全特徴とす
るCMOS演算回路
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58217757A JPH063827B2 (ja) | 1983-11-21 | 1983-11-21 | Cmos演算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58217757A JPH063827B2 (ja) | 1983-11-21 | 1983-11-21 | Cmos演算回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60110136A true JPS60110136A (ja) | 1985-06-15 |
JPH063827B2 JPH063827B2 (ja) | 1994-01-12 |
Family
ID=16709263
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58217757A Expired - Lifetime JPH063827B2 (ja) | 1983-11-21 | 1983-11-21 | Cmos演算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH063827B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62154754A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 半導体集積回路装置 |
EP0324459A2 (en) * | 1988-01-14 | 1989-07-19 | Fujitsu Limited | Semiconductor integrated circuit having CMOS inverter |
JPH0462860A (ja) * | 1990-06-25 | 1992-02-27 | Toshiba Corp | 半導体集積回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57190343A (en) * | 1981-05-20 | 1982-11-22 | Hitachi Ltd | Semiconductor integrated circuit |
-
1983
- 1983-11-21 JP JP58217757A patent/JPH063827B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57190343A (en) * | 1981-05-20 | 1982-11-22 | Hitachi Ltd | Semiconductor integrated circuit |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62154754A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 半導体集積回路装置 |
EP0324459A2 (en) * | 1988-01-14 | 1989-07-19 | Fujitsu Limited | Semiconductor integrated circuit having CMOS inverter |
JPH0462860A (ja) * | 1990-06-25 | 1992-02-27 | Toshiba Corp | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
JPH063827B2 (ja) | 1994-01-12 |
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