JPH02264432A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02264432A JPH02264432A JP1086004A JP8600489A JPH02264432A JP H02264432 A JPH02264432 A JP H02264432A JP 1086004 A JP1086004 A JP 1086004A JP 8600489 A JP8600489 A JP 8600489A JP H02264432 A JPH02264432 A JP H02264432A
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- JP
- Japan
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- wiring
- power supply
- parasitic resistance
- metallic
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- Pending
Links
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- 239000002184 metal Substances 0.000 claims description 20
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野J
この発明は、半導体装置における金属配線の構造に関す
るものである・ 〔従来の技術〕 第3図は従来の半導体メモリ装置のチップの概略を示す
平面図である。図において、(1)はICチップ、(2
)はメモ湾レイ、(3)は外部より電源Vccが供給さ
れるVccパッドであり、ここよp Vcc側周辺回路
(7)、GND側周辺回路(8)及びメモリセルアレイ
(2)に、金属配線を用いて電源Vccが供給される。
るものである・ 〔従来の技術〕 第3図は従来の半導体メモリ装置のチップの概略を示す
平面図である。図において、(1)はICチップ、(2
)はメモ湾レイ、(3)は外部より電源Vccが供給さ
れるVccパッドであり、ここよp Vcc側周辺回路
(7)、GND側周辺回路(8)及びメモリセルアレイ
(2)に、金属配線を用いて電源Vccが供給される。
このとき、GND側周辺回路(8)への電源Vccの供
給は、長いVcc配#1(5)を介して行われる。
給は、長いVcc配#1(5)を介して行われる。
(4)は外部より接地電位GNDが供給されるGNDバ
ンドであり、ここよりVcc側周辺回路(7)、GND
側周辺回路(8)及びメモリセルアレイレ)に、金属配
線を用いて接地電位GNDが供給される。この時、Vc
c側周辺回路(7)への接地電位GNDの供給は、長い
(IID配線(6)を介して行われる。
ンドであり、ここよりVcc側周辺回路(7)、GND
側周辺回路(8)及びメモリセルアレイレ)に、金属配
線を用いて接地電位GNDが供給される。この時、Vc
c側周辺回路(7)への接地電位GNDの供給は、長い
(IID配線(6)を介して行われる。
従来の半導体メモリ装置は以上のように構成されている
ので、近年、メモリ容量の増加に伴ない、チップサイズ
が増大してくるにつれて、Vcc配線(5)及びGNI
)配線(6)における金属1!ia線の寄生抵抗が無視
できなくなってき九。すなわちVcc(IllF!4辺
回路(7)においてGNDが浮き上がったり、逆にGN
D側周辺回路(8)においてVcc K衰退が生じたり
して、強いては、これがノイズ不良の原因になるという
問題点が生じてきた。
ので、近年、メモリ容量の増加に伴ない、チップサイズ
が増大してくるにつれて、Vcc配線(5)及びGNI
)配線(6)における金属1!ia線の寄生抵抗が無視
できなくなってき九。すなわちVcc(IllF!4辺
回路(7)においてGNDが浮き上がったり、逆にGN
D側周辺回路(8)においてVcc K衰退が生じたり
して、強いては、これがノイズ不良の原因になるという
問題点が生じてきた。
第4図は上記のノイズ不良が発生するメカニズムを説明
する反転回路とGNDID配線す回路図、第5図は第4
図の各部の波形を示すタイミングチヤードである。図に
おいて、(9)、(10)はVcc41J11辺回路(
7)に金回路る反転回路である。第5図(a)に示した
ように反転回路(lO)に入力される信号AがL#から
1N11に変化すると、反転回路(10)のNchトラ
ンジスタを通じて充放電電流1がGNDに流れ込む。こ
のとき、GNDバンド(4)の電位GND1は′s5図
(b)に示すように安定しているが、マCc側周辺回路
(7)の接地電位GND2は、GND配線(6)の寄生
抵抗Rのため充分速く電流を流し切れず、第5図(c)
K示すように一時的に浮き上がってしまう。そのため
その他の反転回路(9)に入力される信号Bは1.相対
的にみれば、第5図(d)に示すようにノイズが入った
ような状態となる。これが誤動作の原因となる。
する反転回路とGNDID配線す回路図、第5図は第4
図の各部の波形を示すタイミングチヤードである。図に
おいて、(9)、(10)はVcc41J11辺回路(
7)に金回路る反転回路である。第5図(a)に示した
ように反転回路(lO)に入力される信号AがL#から
1N11に変化すると、反転回路(10)のNchトラ
ンジスタを通じて充放電電流1がGNDに流れ込む。こ
のとき、GNDバンド(4)の電位GND1は′s5図
(b)に示すように安定しているが、マCc側周辺回路
(7)の接地電位GND2は、GND配線(6)の寄生
抵抗Rのため充分速く電流を流し切れず、第5図(c)
K示すように一時的に浮き上がってしまう。そのため
その他の反転回路(9)に入力される信号Bは1.相対
的にみれば、第5図(d)に示すようにノイズが入った
ような状態となる。これが誤動作の原因となる。
この発明は上記のような問題点を解消するためになされ
たもので、電源配線部の面積を増大させることなく、そ
の寄生抵抗値を減少させることにより、チップサイズが
より小さく、ノイズによる誤動作の起ζりにくい半導体
装置を得ることを目的とする。
たもので、電源配線部の面積を増大させることなく、そ
の寄生抵抗値を減少させることにより、チップサイズが
より小さく、ノイズによる誤動作の起ζりにくい半導体
装置を得ることを目的とする。
〔課題を解決するための手段および作用〕この発明に係
る半導体装置は、電源配線部の金属配線の厚さを他の回
路部の金属配線の厚さより厚くすることにより、を源配
線部の面積を増大させることなく、その寄生抵抗値を減
少させたものである。
る半導体装置は、電源配線部の金属配線の厚さを他の回
路部の金属配線の厚さより厚くすることにより、を源配
線部の面積を増大させることなく、その寄生抵抗値を減
少させたものである。
[実施例]
第1図はこの発明の一実施例を示す半導体メモリ装置の
断面図である。第1図の断面図に相当する半導体装置の
平面図は第3図の従来例と同じであるので省略するが、
第1図は第3図に示すXXにおける断面を示す。図にお
いて(2)、(5)、(6)は第3図の従来例に示した
ものと同等であるので説明を省略する* Vcc配線(
5)及びGND配m (6)の金属配線は、メモリセル
アレイ(2)部の金属配線よりも厚い。
断面図である。第1図の断面図に相当する半導体装置の
平面図は第3図の従来例と同じであるので省略するが、
第1図は第3図に示すXXにおける断面を示す。図にお
いて(2)、(5)、(6)は第3図の従来例に示した
ものと同等であるので説明を省略する* Vcc配線(
5)及びGND配m (6)の金属配線は、メモリセル
アレイ(2)部の金属配線よりも厚い。
次に動作について説明する、金属配線の寄生抵抗値Rは
、その厚さに反比例するので、これにょシ、電源配線部
の面積を増大させることなく、その寄生抵抗値Rを減少
可能である。!、!l!8jul!の寄生抵抗値Rが減
少すれば、第4図の例の場合でも、第5図(e)に示す
ようにVCC側周辺回路(7)の接地電位GND2の一
時的な浮き上が9も低減でき、反転回路(9)に入力す
る信!−Bにも、85図(f’)に示すようにさほど大
きなノイズとなって現われないので、誤動作に至る可能
性は低くなる。
、その厚さに反比例するので、これにょシ、電源配線部
の面積を増大させることなく、その寄生抵抗値Rを減少
可能である。!、!l!8jul!の寄生抵抗値Rが減
少すれば、第4図の例の場合でも、第5図(e)に示す
ようにVCC側周辺回路(7)の接地電位GND2の一
時的な浮き上が9も低減でき、反転回路(9)に入力す
る信!−Bにも、85図(f’)に示すようにさほど大
きなノイズとなって現われないので、誤動作に至る可能
性は低くなる。
第2図(a)〜(d)は上記実施例のような金属配線の
構造を容易に得るための製造方法の工程を示す半導体メ
モリ装置の断面図である。図において(11)は基板、
(12)は層間膜、(13)は金属配線材料、(14)
は1回目レジスト、(15)は2rffJ目Vシストで
ある。まず最初に第2図b)のように層間膜(12)の
上の全面に厚く金属配線材料(13)を塗布する。次に
、第2図(b)のように電源配線部のみに1回目レジス
ト(14)を被せ、全体を異方性エツチングする。
構造を容易に得るための製造方法の工程を示す半導体メ
モリ装置の断面図である。図において(11)は基板、
(12)は層間膜、(13)は金属配線材料、(14)
は1回目レジスト、(15)は2rffJ目Vシストで
ある。まず最初に第2図b)のように層間膜(12)の
上の全面に厚く金属配線材料(13)を塗布する。次に
、第2図(b)のように電源配線部のみに1回目レジス
ト(14)を被せ、全体を異方性エツチングする。
次に、第2図(a)のように、金属配線のパターンすべ
てに2回目レジス) (15)を被せ、再度異方性エツ
チングする。以上のような製造方法により、第2図(d
)のように、11図に示すような金属配線の構造を容易
に得ることができる。
てに2回目レジス) (15)を被せ、再度異方性エツ
チングする。以上のような製造方法により、第2図(d
)のように、11図に示すような金属配線の構造を容易
に得ることができる。
なお、上記実施例では、MO8半導体メモリ装置につい
て示したが、これに限らずすべての半導体装置で適用可
能であり、上記実施例と同様の効果を奏する。
て示したが、これに限らずすべての半導体装置で適用可
能であり、上記実施例と同様の効果を奏する。
また、上記実施例では、金属配線を厚くするべき電源配
線部としてVcc配線及びGND配線をとり上げたが、
その他すべての電源配線部に適用可能であり、上記実施
例と同様な効果を奏する。
線部としてVcc配線及びGND配線をとり上げたが、
その他すべての電源配線部に適用可能であり、上記実施
例と同様な効果を奏する。
[発明の効果]
以上のように、この発明によれば、電源配線部の金属配
線の厚さを他の回路部の金属配線の厚さよりも厚くする
ことにより、電源配線部の寄生抵抗を低減したので、チ
ップサイズは小さく、ノイズによる誤動作の起こりにく
い半導体装置を得ることができる。
線の厚さを他の回路部の金属配線の厚さよりも厚くする
ことにより、電源配線部の寄生抵抗を低減したので、チ
ップサイズは小さく、ノイズによる誤動作の起こりにく
い半導体装置を得ることができる。
第1図はこの発明の一実施例を示す半導体メモリ装置の
断面図、第2図(a)〜(d)は、第1図に示す構造を
得るための製造工程を示す半導体メモリ装置の断面図、
第3図は従来の半導体メモリ装置のチップの概略を示す
平面図、第4図はノイズ不良の発生メカニズムを説明す
る反転回路とGND配線を示す回路図、第5図は第4図
の各部の波形を示すタイミングチャートである。 図において(2)はメモリセルアレイ、(5)はVCC
配線、(6)はGND配線、(11)は基板、(12)
は層間膜(13)は金属配線材料、(14)は1回目レ
ジスト、(15)は2回目レジストである。 なお、図中、同一符号は同一、又は相当部分を示す。
断面図、第2図(a)〜(d)は、第1図に示す構造を
得るための製造工程を示す半導体メモリ装置の断面図、
第3図は従来の半導体メモリ装置のチップの概略を示す
平面図、第4図はノイズ不良の発生メカニズムを説明す
る反転回路とGND配線を示す回路図、第5図は第4図
の各部の波形を示すタイミングチャートである。 図において(2)はメモリセルアレイ、(5)はVCC
配線、(6)はGND配線、(11)は基板、(12)
は層間膜(13)は金属配線材料、(14)は1回目レ
ジスト、(15)は2回目レジストである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 金属配線が一層から成る半導体装置において、電源配線
部の金属配線の厚さを、その他の回路部の金属配線の厚
さよりも厚くしたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1086004A JPH02264432A (ja) | 1989-04-04 | 1989-04-04 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1086004A JPH02264432A (ja) | 1989-04-04 | 1989-04-04 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02264432A true JPH02264432A (ja) | 1990-10-29 |
Family
ID=13874536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1086004A Pending JPH02264432A (ja) | 1989-04-04 | 1989-04-04 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02264432A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH088246A (ja) * | 1994-06-21 | 1996-01-12 | Nippon Motorola Ltd | 半導体装置の金属配線形成方法 |
US6822334B2 (en) | 2000-05-30 | 2004-11-23 | Renesas Technology Corp. | Semiconductor device having a layered wiring structure with hard mask covering |
US9653406B2 (en) | 2015-04-16 | 2017-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conductive traces in semiconductor devices and methods of forming same |
-
1989
- 1989-04-04 JP JP1086004A patent/JPH02264432A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH088246A (ja) * | 1994-06-21 | 1996-01-12 | Nippon Motorola Ltd | 半導体装置の金属配線形成方法 |
US6822334B2 (en) | 2000-05-30 | 2004-11-23 | Renesas Technology Corp. | Semiconductor device having a layered wiring structure with hard mask covering |
US9653406B2 (en) | 2015-04-16 | 2017-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conductive traces in semiconductor devices and methods of forming same |
US10937734B2 (en) | 2015-04-16 | 2021-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conductive traces in semiconductor devices and methods of forming same |
US11894299B2 (en) | 2015-04-16 | 2024-02-06 | Taiwan Semiconductor Ltd | Conductive traces in semiconductor devices and methods of forming same |
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