JP4092652B2

JP4092652B2 - Ｄ／ａ変換装置

Info

Publication number: JP4092652B2
Application number: JP2003307819A
Authority: JP
Inventors: 吾朗坂田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2003-08-29
Filing date: 2003-08-29
Publication date: 2008-05-28
Anticipated expiration: 2023-08-29
Also published as: JP2005079908A

Description

本発明は、ΔΣ変調器を用いたＤ／Ａ変換装置に関する。

量子化ノイズを高域側へシフトさせて可聴帯域のＳＮ比を向上させるノイズシェーピング効果を有するΔΣ変調器を用いたＤ／Ａ変換装置が知られている。例えば特許文献１には、ΔΣ変調した多ビットの変調デジタル信号をアナログ信号に変換するＤ／Ａ変換装置において、変調デジタル信号の電圧軸方向および時間軸方向の双方に重み付けを行って互いの欠点を補うようにし、これにより多ビットの変調デジタル信号をアナログ信号に変換する際に問題となるＰＷＭ（パルス幅変調）のためのクロックの速度を緩和しつつ複雑な多相クロックを不要にした技術が開示されている。

特開平１０−３０８６７１号公報

ところで、ΔΣ変調した多ビットの変調信号を発生する場合に、ＰＬＬ（位相同期ループ）で逓倍された高速なクロックに同期させてＰＷＭを駆動させると、その逓倍クロックのジッタ（時間軸誤差）に起因したノイズが発生するという問題がある。また、ΔΣ変調では高次になると不安定になる帰還系のフィルタを備えるため、入力が０になっても帰還系に残留する値により無音時ノイズが発生し易いという問題もある。
そこで本発明は、上述した事情に鑑みてなされたもので、ジッタの影響を回避でき、しかも無音時ノイズを除去することができるＤ／Ａ変換装置を提供することを目的としている。

上記目的を達成するため、請求項１に記載の発明では、原クロックを逓倍した逓倍クロックを発生する逓倍手段と、前記逓倍手段が発生する逓倍クロックに応じて、入力信号をオーバーサンプリングしてΔΣ変調符号化するΔΣ変調手段と、無入力時に前記ΔΣ変調手段に残留する信号を所定範囲内の値に抑制する抑制手段と、逓倍クロックに従って前記ΔΣ変調手段が出力する変調出力を原クロックに同期させて出力形成する出力手段とを具備することを特徴とする。

請求項２に記載の発明では、前記ΔΣ変調手段は、入力信号をオーバーサンプリングするＩＩＲフィルタ手段を有し、当該ＩＩＲフィルタ手段は入力信号が「０」の場合、フィルタ出力を「０」に設定することを特徴とする。

請求項３に記載の発明では、前記抑制手段は、前記ΔΣ変調手段が備える複数の積分器の内、最初に入力信号を積分する第１の積分器の出力に応じて、無入力時に当該第１の積分器に残留する値を所定範囲内に抑制するバイアスを発生して当該第１の積分器に供給することを特徴とする。

請求項４に記載の発明では、原クロックを逓倍した逓倍クロックを発生する逓倍手段と、前記逓倍手段が発生する逓倍クロックに応じて、入力信号をオーバーサンプリングしてΔΣ変調符号化するΔΣ変調手段と、無入力時に前記ΔΣ変調手段に残留する信号を所定範囲内の値に抑制する抑制手段と、逓倍クロックに従って前記ΔΣ変調手段が発生する多ビット信号をパルス幅変調信号に変換する変換手段と、逓倍クロックに従って前記変換手段が出力するパルス幅変調信号を原クロックに同期させてサンプルホールドした後、ディレイフリップフロップを介して出力形成する出力手段とを具備することを特徴とする。

請求項１に記載の発明によれば、無入力時にΔΣ変調手段に残留する信号を所定範囲内の値に抑制するから無音時ノイズを除去でき、逓倍クロックに従ってΔΣ変調手段が出力する変調出力を原クロックに同期させて出力形成するため、ジッタの影響を回避できる。

請求項２に記載の発明によれば、入力信号をオーバーサンプリングするフィルタを帰還系のＩＩＲフィルタ手段で構成し、当該ＩＩＲフィルタ手段は入力信号が「０」の場合、フィルタ出力を「０」に設定するようにしたので、簡易なフィルタ構成としつつ無入力時の残留値を回避することができる。

請求項３に記載の発明によれば、ΔΣ変調手段が備える複数の積分器の内、最初に入力信号を積分する第１の積分器の出力に応じて、無入力時に当該第１の積分器に残留する値を所定範囲内に抑制するバイアスを発生するので、無音時ノイズを除去することができる。

請求項４に記載の発明によれば、原クロックを逓倍した逓倍クロックを発生し、逓倍クロックに応じてΔΣ変調手段が入力信号をオーバーサンプリングしてΔΣ変調符号化する際に、無入力なるとΔΣ変調手段に残留する信号を所定範囲内の値に抑制するので、無音時ノイズを除去できる。また、逓倍クロックに従ってΔΣ変調手段が発生する多ビット信号をパルス幅変調信号に変換し、このパルス幅変調信号を原クロックに同期させてサンプルホールドした後、ディレイフリップフロップを介して出力形成するため、ジッタの影響を回避できる。

以下、図面を参照して本発明の実施の形態について説明する。図１は本発明の実施の形態によるＤ／Ａ変換装置の構成を示すブロック図である。この図において、６０はＰＬＬ（位相同期ループ）部であり、サンプリング周波数ｆｓの２５６倍のクロックＣＫを逓倍した１０２４ｆｓの逓倍クロックを発生して後述する構成要素１０〜５０にそれぞれ供給する。１０は入力データｉｎｄをオーバーサンプリングするインターポレーションフィルタである。

インターポレーションフィルタ１０は、図２に図示するように、減算器１０ａ、係数Ｋ１を有する乗算器１０ｂ、加算器１０ｃおよび１サンプル遅延信号ｃを出力する遅延器１０ｄから構成される１次ＩＩＲフィルタ、コンパレータＣおよびゲートスイッチＧから構成される。コンパレータＣは遅延器１０ｄから出力される１サンプル遅延信号ｃがスレッショルドレベルｃｔｈより小さければ入力データｉｎｄをそのままスルー出力させ、一方、１サンプル遅延信号ｃがスレッショルドレベルｃｔｈより大きければ加算器１０ｃの出力をフィルタ出力とするようゲートスイッチＧを制御する。このような構成によれば、入力データｉｎｄが「０」になると、フィルタ出力も「０」に設定される。

図１において、２０はΔΣ変調器であり、その構成を図３に図示する。図３に示すΔΣ変調器２０は３次ΔΣ変調符号化するものであり、加算器２０ａ〜２０ｄ、第１〜第３の積分器２１ａ〜２１ｃ、乗算器２２ａ〜２２ｃ、遅延器２３ａ〜２３ｂおよび量子化器２４から構成される。
こうした構成において、乗算器２２ａ〜２２ｃの係数をそれぞれ「ｋ０」、「ａ０」、「ｋ１」とした場合、変調出力Ｙに重畳される量子化器２４の量子化ノイズｅは、次式（１）〜（３）で表現でき、その特性の一例を図４に図示する。量子化ノイズｅ＝Ａ／Ｂ …（１）ここで、Ａ＝（−１＋ｚ-1）（−１＋２ｚ-1＋ａ０ｋ１ｚ-1−ｚ-2）…（２）、Ｂ＝１−２ｚ-1＋ｋ０ｚ-1−ａ０ｋ１ｚ-1＋ｋ０ｋ１ｚ-1＋ｚ-2−ｋ０ｚ-2 …（３）
図３に図示するΔΣ変調器２０の特徴的な点は、加算器２０ａにバイアスＢｉａｓを供給することにあり、これが意図するところについては後述する。

次に、図１において、３０はバイアス付加部であり、上述したΔΣ変調器２０第１の積分器２１ａに残留する値を所定範囲内の値に抑制するよう微小レベルのバイアスＢｉａｓを発生する。バイアス付加部３０は、図５に図示するように、構成要素３１〜３５から構成される。３１はコンパレータである。コンパレータ３１はΔΣ変調器２０（図３参照）の第１の積分器２１ａの出力Ｚ０（絶対値）とスレッショルドレベルＺ０ｔｈとを比較し、Ｚ０＞Ｚ０ｔｈならば一定値ｅｎｖｔを選択するようスイッチ３２を制御し、Ｚ０≦Ｚ０ｔｈならば「０」を選択するようスイッチ３２を制御する。

３３は加算器３３ａ、減算器３３ｂ、遅延素子３３ｃおよび係数ｂ（０＜ｂ＜１）を有する乗算器３３ｄから構成されるＩＩＲフィルタである。３４は、ＩＩＲフィルタ３３が出力する１サンプル遅延信号ｄとスレッショルドレベルｄｔｈとを比較し、ｄ＞ｄｔｈならばバイアスＢｉａｓを選択するようスイッチ３５を制御し、ｄ≦ｄｔｈならば「０」を選択するようスイッチ３５を制御するコンパレータである。なお、バイアスＢｉａｓは例えば「０００００１ｈ（１６進表示）」などで表される微小レベルである。

バイアス付加部３０に入力されるΔΣ変調器２０の第１の積分器２１ａの出力Ｚ０（絶対値）が図６（ａ）のように変化した場合、ＩＩＲフィルタ３３は指数関数的に減少する１サンプル遅延信号ｄを発生（図６（ｂ）参照）し、１サンプル遅延信号ｄがスレッショルドレベルｄｔｈ以下に達するまでの間（図６（ｃ）参照）、バイアスＢｉａｓを発生するようになっている。
つまり、図３に図示したように、第１〜第３の積分器２１ａ〜２１ｃが縦続されるタイプのΔΣ変調器２０では、入力が「０」になると、第１の積分器２１ａには量子化器２４からの帰還データのみが与えられ、無音時の積分値である直流成分が残留して無音時ノイズの要因になる。そこで、バイアス付加部３０はΔΣ変調器２０の第１の積分器２１ａに残留する値を所定範囲内の値に抑制するよう微小レベルのバイアスＢｉａｓを供給している。

次に、図１において、４０はΔΣ変調器２０の出力をパルス幅変調して出力するＰＷＭ部である。ＰＷＭ部４０では、ΔΣ変調器２０の出力が例えば「０」〜「４」の５値をとる場合、図７に図示するパルス幅のデータＰＤを発生する。すなわち、ΔΣ変調器２０の出力が「０」の場合には８クロックＣＫにわたって全て「０」のデータＰＤを発生し、ΔΣ変調器２０の出力が「１」の場合には、８クロックＣＫの中央２クロック分が「１」となるデータＰＤを発生する。以後、ΔΣ変調器２０の出力が「２」、「３」および「４」の各場合には、８クロックＣＫの中央４クロック分、中央６クロック分および全クロックがそれぞれ「１」となるデータＰＤを発生する。

５０は逓倍クロック（１０２４ｆｓ）に従いＰＷＭ部４０から出力されるデータＰＤを、クロックＣＫ（２５６ｆｓ）に同期して出力する同期部である。同期部５０は、図８に示すように、クロックＣＫ（２５６ｆｓ）の立上がりに同期して同期リセットＲＥＳＥＴを出力するＤＦＦ（ディレイフリップフロップ）１、逓倍クロック（１０２４ｆｓ）の立上がりに同期してＤＦＦ１が出力する同期リセットＲＥＳＥＴを次段へ供給するＤＦＦ２、ＤＦＦ２から供給される同期リセットＲＥＳＥＴに従い逓倍クロック（１０２４ｆｓ）をカウントする４進カウンタＣＯＵＮＴ、４進カウンタＣＯＵＮＴの上位ビット出力が「１」の場合にサンプルホールド指示するコンパレータＣＯＭＰおよびコンパレータＣＯＭＰからのサンプルホールド指示に応じてＰＷＭ部４０から出力されるデータＰＤをサンプルホールドするサンプルホールド回路Ｓ／Ｈから構成される。そして、サンプルホールド回路Ｓ／Ｈの出力は、クロックＣＫ（２５６ｆｓ）の立上がりに同期するＤＦＦ７０にて出力される。

同期部５０では、図９に図示するタイミングチャートに従って各部が動作する。すなわち、まずＤＦＦ１に入力される同期リセットＲＥＳＥＴが「１」から「０」に変化すると、ＤＦＦ１はクロックＣＫ（２５６ｆｓ）の立上がりに同期した同期リセットＲＥＳＥＴを発生し、続いてＤＦＦ２が逓倍クロック（１０２４ｆｓ）の立上がりに同期した同期リセットＲＥＳＥＴを発生する。そして、この同期リセットＲＥＳＥＴに応じて４進カウンタＣＯＵＮＴがカウントし始め、４進カウンタＣＯＵＮＴのビットＣ（１）が「１」の期間（カウンタ値２，３の期間）にＰＷＭ部４０の出力をサンプルホールド回路Ｓ／Ｈがサンプリングし、「０」の期間（カウンタ値０，１の期間）にホールドする。これにより、クロックＣＫ（２５６ｆｓ）の立上がりに同期して出力ＯＵＴを発生するＤＦＦ７０のセットアップ時間ｓｅｔｕｐおよびホ−ルド時間ｈｏｌｄを十分保証し、ＤＦＦ７０の安定した出力動作を確保している。

以上のように、本実施の形態では、ＰＬＬ部６０が発生する１０２４ｆｓの逓倍クロックに従って処理されたΔΣ変調出力を、２５６ｆｓのクロックＣＫに同期させて成形するので、逓倍クロックに存在するジッタ（時間軸誤差）の影響を回避することができる。
また、本実施の形態では、バイアス付加部３０がΔΣ変調器２０の第１の積分器２１ａに残留する値を所定範囲内の値に抑制するよう微小レベルのバイアスＢｉａｓを供給するので、高次のΔΣ変調における無音時ノイズを除去することができる。加えて、本実施の形態では、入力データｉｎｄが「０」になると、フィルタ出力も「０」に設定されるようにした１次ＩＩＲフィルタによってインターポレーションフィルタ１０を構成したため、フィルタ構成の規模増大を招くことなくΔΣ変調への不要な高調波の流入を防止してΔΣ変調の異常発振を抑制することが可能になる。

ところで、上述した実施の形態では、説明の簡略化を図るため、インターポレーションフィルタ１０、ΔΣ変調器２０およびバイアス付加部３０をそれぞれ個々独立した構成として説明したが、これら構成要素１０〜３０を図１０に図示する１つのハードウェア（例えばＬＳＩ）で構成し、それをマイクロコードに従って時分割多重化処理することで、インターポレーションフィルタ１０、ΔΣ変調器２０およびバイアス付加部３０の各機能を具現することも可能である。
なお、図１０において、ＲＦは前述したスレショルドレベルｃｔｈ、ｄｔｈ、Ｚ０ｔｈ、Ｚ１ｔｈおよびＺ０を保持するレジスタファイル、ＣＭＰはコンパレータ、ＳＦＴはシフタ、ＣＬＰはクリッパ、Ｓｒａ，Ｓｌａ，Ｓ１〜Ｓ３はセレクタ、ＡＳＵは加減算ユニット、Ｒａ，Ｒ１〜Ｒ３はレジスタ、ｑは量子化器を表す。

実施の一形態の構成を示すブロック図である。インターポレーションフィルタ１０の構成を示すブロック図である。 ΔΣ変調器２０の構成を示すブロック図である。 ΔΣ変調器２０における量子化ノイズｅの周波数特性を示すグラフである。バイアス付加部３０の構成を示すブロック図である。バイアス付加部３０の動作を説明するための図である。ＰＷＭ部４０の動作を説明するための図である。同期部５０の構成を示すブロック図である。同期部５０の動作を説明するためのタイムチャートである。インターポレーションフィルタ１０、ΔΣ変調器２０およびバイアス付加部３０の各機能を具現するハードウェアの構成を示すブロックである。

符号の説明

１０インターポレーションフィルタ
２０ ΔΣ変調器
３０バイアス付加部
４０ＰＷＭ部
５０同期部
６０ＰＬＬ部
７０ＤＦＦ

Claims

原クロックを逓倍した逓倍クロックを発生する逓倍手段と、
前記逓倍手段が発生する逓倍クロックに応じて、入力信号をオーバーサンプリングしてΔΣ変調符号化するΔΣ変調手段と、
無入力時に前記ΔΣ変調手段に残留する信号を所定範囲内の値に抑制する抑制手段と、
逓倍クロックに従って前記ΔΣ変調手段が出力する変調出力を原クロックに同期させて出力形成する出力手段と
を具備することを特徴とするＤ／Ａ変換装置。
前記ΔΣ変調手段は、入力信号をオーバーサンプリングするＩＩＲフィルタ手段を有し、当該ＩＩＲフィルタ手段は入力信号が「０」の場合、フィルタ出力を「０」に設定することを特徴とする請求項１記載のＤ／Ａ変換装置。
前記抑制手段は、前記ΔΣ変調手段が備える複数の積分器の内、最初に入力信号を積分する第１の積分器の出力に応じて、無入力時に当該第１の積分器に残留する値を所定範囲内に抑制するバイアスを発生して当該第１の積分器に供給することを特徴とする請求項１記載のＤ／Ａ変換装置。
原クロックを逓倍した逓倍クロックを発生する逓倍手段と、
前記逓倍手段が発生する逓倍クロックに応じて、入力信号をオーバーサンプリングしてΔΣ変調符号化するΔΣ変調手段と、
無入力時に前記ΔΣ変調手段に残留する信号を所定範囲内の値に抑制する抑制手段と、
逓倍クロックに従って前記ΔΣ変調手段が発生する多ビット信号をパルス幅変調信号に変換する変換手段と、
逓倍クロックに従って前記変換手段が出力するパルス幅変調信号を原クロックに同期させてサンプルホールドした後、ディレイフリップフロップを介して出力形成する出力手段と
を具備することを特徴とするＤ／Ａ変換装置。