JP2007208376A - アナログ−デジタル変換器及びその動作状態の検出方法 - Google Patents
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Abstract
【解決手段】ΣΔ方式のAD変換を行うAD変換器10における量子化器14は、AD変換器10への入力信号の積分結果を量子化して2値のデジタルデータを出力する。不安定動作状態検出部20は、量子化器14が、2値のデジタルデータうちの一方の値を第一の所定数以上連続して出力し、且つ、当該出力に続けて当該2値のデジタルデータうちの他方の値を第二の所定数連続して出力した場合の検出を行う。ここで、当該場合の検出がされたときには、不安定動作状態検出部20は、各積分器11−1、11−2、…、11−nに対するリセット信号を生成して出力する。
【選択図】図1
Description
図5に示すAD変換器100は、縦続接続されている複数の積分器101−1、101−2、…、101−nを備えてn次のΣΔ変調器を構成している。
加算器103から出力される信号(アナログ信号)は、量子化器104により量子化されてデジタルデータとなる。なお、ここでは、量子化器104は2値(1ビット)の量子化を行うものとし、加算器103の出力信号と所定の閾値電圧との大小比較により、データ「1」に相当するHレベル信号(出力信号>閾値電圧の場合)若しくはデータ「0」に相当するLレベル信号(出力信号<閾値電圧の場合)のどちらかの信号を変調出力として出力するものとする。
図8においては、カウンタ113が図5における不安定状態検出回路110に相当する。カウンタ113は、量子化器104から出力される変調出力(デジタルデータ)において、同一データ(「1」データ若しくは「0」データのどちらか)が連続している場合に、その同一データが幾つ連続しているかを計数する。ここで、この連続数が所定数を上回った場合には、ΣΔ変調器が発振し不安定状態に陥っているとみなし、リセット信号を出力して積分器101−1、101−2、…、101−nの各々の出力をリセットする。
図9において、(a)に示す正弦波信号をΣΔ方式AD変換器に入力すると、変調出力(量子化器の出力)は、同図(b)に例示するような信号波形となる。ここで、入力信号として大きなレベルの信号がAD変換器に入力された場合には、図9(b)の信号波形のうち破線の丸印で囲んだ部分のような波形パターン、すなわち、同一データ(「1」データ若しくは「0」データのどちらか)が連続するパターンが出現する。
上掲した特許文献1の技術では、同一データが連続しているパターンのみに注目している。そのため、正常動作時の変調出力を示している図9(b)のうち破線の丸印で囲んだ部分のパターンと、不安定動作時の変調出力を示している図9(c)の信号波形とを区別することができず、図9(b)の信号波形を不安定動作時の変調出力として誤検出してしまう虞がある。この誤検出によって積分器がリセットされてしまうと、AD変換器のデータ出力が一時的に途切れてしまうことになる。
また、前述した本発明に係るアナログ−デジタル変換器において、前記不安定動作状態検出部は、前記量子化器が出力する2値のデジタルデータのうちの一方の値の連続する個数を計数するカウンタと、前記カウンタが所定数以上の計数を行ったときに状態を変化させるフラグを保持しておくフラグレジスタと、前記カウンタによる計数値と前記フラグレジスタで保持されているフラグの状態とに基づいて前記リセット信号を生成するリセット信号生成部と、を有するように構成してもよい。
また、前述した本発明に係るアナログ−デジタル変換器において、前記不安定動作状態検出部は、前記量子化器が出力する2値のデジタルデータうちの一方の値の連続する個数を計数する第一のカウンタと、前記量子化器が出力する2値のデジタルデータうち前記第一のカウンタによっては計数されない方の値が連続する個数を計数する第二のカウンタと、前記第一のカウンタによる計数値と前記第二のカウンタによる計数値とに基づいて前記リセット信号を生成するリセット信号生成部と、を有するように構成してもよい。
図1は、本発明を実施するAD変換器の構成の第一の例を示している。
図1に示すΣΔ方式のAD変換器10と、図6から図8に示したAD変換器100の従来例とは、不安定状態検出回路20の構成が大きく異なっている。
乗算器12−0は、AD変換器10への入力信号と係数a0との乗算を行う。乗算器12−1、12−2、…、12−nは、積分器11−1、11−2、…、11−nの各々から出力される信号と、係数a1、a2、…、anとの乗算を行う。
符号切り替え器21は、量子化器14が出力する2値のデジタルデータ(データ「0」若しくはデータ「1」)のうち、カウンタ22で計数するものを選択する。
フラグレジスタ23は、カウンタ22が所定数以上の計数を行ったときに、その状態を変化させるフラグを保持しておくレジスタである。
各積分器11−1、11−2、…、11−nのリセット直後を想定する。このとき、カウンタ22の計数値は「0」とされ、フラグレジスタ23で保持されているフラグは「0」とされる。
不安定状態検出回路20がQ007の状態にある場合に、量子化器14からデータ「0」が出力されたときには、不安定状態検出回路20の状態は遷移せず、Q007の状態が維持される。一方、このQ007の状態にある場合に、量子化器14からデータ「1」が出力されたときには、不安定状態検出回路20の状態はQ010へと遷移し、カウンタ22の計数値はクリアされて「0」となると共に、フラグレジスタ23で保持されているフラグがセットされて「1」とされる。従って、不安定状態検出回路20の状態がQ010へと遷移する場合は、各積分器11−1、11−2、…、11−nがリセットされた後、量子化器14からデータ「0」が連続して8回以上出力され、その後に量子化器14からデータ「1」が出力された場合である。なお、このとき、カウンタ22から符号切り替え器21へと制御信号が送られて、量子化器14が出力する2値のデジタルデータのうちカウンタ22で計数するものの選択がデータ「0」からデータ「1」へと切り替えられる。
不安定状態検出回路20がQ016の状態にある場合に、量子化器14からデータ「1」が出力されたときには、不安定状態検出回路20の状態はQ200へと遷移する。一方、このQ016の状態にある場合に、量子化器14からデータ「0」が出力されたときには、不安定状態検出回路20の状態はQ000へと遷移し、カウンタ22の計数値がクリアされて「0」となると共に、フラグレジスタ23で保持されているフラグもクリアされて「0」とされ、更に、カウンタ22から符号切り替え器21へと制御信号が送られて、量子化器14が出力する2値のデジタルデータのうちカウンタ22で計数するものの選択がデータ「1」からデータ「0」へと切り替えられる。
不安定状態検出回路20がQ107の状態にある場合に、量子化器14からデータ「1」が出力されたときには、不安定状態検出回路20の状態は遷移せず、Q107の状態が維持される。一方、このQ107の状態にある場合に、量子化器14からデータ「0」が出力されたときには、不安定状態検出回路20の状態はQ110へと遷移し、カウンタ22の計数値はクリアされて「0」となると共に、フラグレジスタ23で保持されているフラグがセットされて「1」とされる。従って、不安定状態検出回路20の状態がQ110へと遷移する場合は、各積分器11−1、11−2、…、11−nがリセットされた後、量子化器14からデータ「1」が連続して8回以上出力され、その後に量子化器14からデータ「0」が出力された場合である。なお、このとき、カウンタ22から符号切り替え器21へと制御信号が送られて、量子化器14が出力する2値のデジタルデータのうちカウンタ22で計数するものの選択がデータ「1」からデータ「0」へと切り替えられる。
不安定状態検出回路20がQ116の状態にある場合に、量子化器14からデータ「0」が出力されたときには、不安定状態検出回路20の状態はQ200へと遷移する。一方、このQ116の状態にある場合に、量子化器14からデータ「1」が出力されたときには、不安定状態検出回路20の状態はQ100へと遷移し、カウンタ22の計数値がクリアされて「0」となると共に、フラグレジスタ23で保持されているフラグもクリアされて「0」とされ、更に、カウンタ22から符号切り替え器21へと制御信号が送られて、量子化器14が出力する2値のデジタルデータのうちカウンタ22で計数するものの選択がデータ「0」からデータ「1」へと切り替えられる。
図3について説明する。同図は、本発明を実施するAD変換器の構成の第二の例を示している。同図に示す構成は、不安定状態検出回路20の構成のみが、図1に示した第一の例の構成と異なっており、他は同一構成である。そこで、図3については、不安定状態検出回路20の構成についてのみ説明する。
フラグレジスタB28は、予め設定されている所定数B以上の計数を「1」カウンタ26が行った場合にセットされるフラグを保持しておくレジスタである。
なお、上記した実施の形態から次のような構成の技術的思想が導かれる。
信号を積分する積分器と、
前記積分器から出力される信号を量子化して2値のデジタルデータを出力する量子化器と、
前記量子化器が、2値のデジタルデータうちの一方の値を第一の所定数以上連続して出力し、且つ、当該出力に続けて当該2値のデジタルデータうちの他方の値を第二の所定数連続して出力した場合の検出を行い、当該場合の検出がされたときに前記積分器に対するリセット信号を生成して出力する不安定動作状態検出部と、
を有することを特徴とするアナログ−デジタル変換器。
(付記3)前記不安定動作状態検出部は、
前記量子化器が出力する2値のデジタルデータのうちの一方の値の連続する個数を計数するカウンタと、
前記カウンタが所定数以上の計数を行ったときに状態を変化させるフラグを保持しておくフラグレジスタと、
前記カウンタによる計数値と前記フラグレジスタで保持されているフラグの状態とに基づいて前記リセット信号を生成するリセット信号生成部と、
を有することを特徴する付記1に記載のアナログ−デジタル変換器。
前記量子化器が出力する2値のデジタルデータうちの一方の値の連続する個数を計数する第一のカウンタと、
前記量子化器が出力する2値のデジタルデータうち前記第一のカウンタによっては計数されない方の値が連続する個数を計数する第二のカウンタと、
前記第一のカウンタによる計数値と前記第二のカウンタによる計数値とに基づいて前記リセット信号を生成するリセット信号生成部と、
を有することを特徴する付記1に記載のアナログ−デジタル変換器。
前記不安定動作状態検出部が前記リセット信号を生成して出力する際の条件として用いる、前記第一の所定数と前記第二の所定数との組み合わせが、各不安定動作状態検出部間で互いに異なっている、
ことを特徴とする付記1に記載のアナログ−デジタル変換器。
前記量子化器が、2値のデジタルデータうちの一方の値を第一の所定数以上連続して出力し、且つ、当該出力に続けて当該2値のデジタルデータうちの他方の値を第二の所定数連続して出力した場合の検出がされたことを以って、前記アナログ−デジタル変換器の動作状態が不安定であるとの判定を下す、
ことを特徴とするアナログ−デジタル変換器の動作状態判定方法。
(付記8)前記量子化器が出力する2値のデジタルデータのうちの一方の値の連続する個数をカウンタで計数し、
前記カウンタが所定数以上の計数を行ったときに、フラグレジスタに保持させているフラグの状態を変化させ、
前記場合の検出を、前記カウンタによる計数値と前記フラグレジスタで保持されているフラグの状態とに基づいて行う、
ことを特徴する付記6に記載のアナログ−デジタル変換器の動作状態判定方法。
前記量子化器が出力する2値のデジタルデータうち前記第一のカウンタによっては計数されない方の値が連続する個数を第二のカウンタで計数し、
前記場合の検出を、前記第一のカウンタによる計数値と前記第二のカウンタによる計数値とに基づいて行う、
ことを特徴する付記6に記載のアナログ−デジタル変換器の動作状態判定方法。
12−0、12−1、12−2、12−n 乗算器
13、15 加算器
14 量子化器
20、20−1、20−2、20−m 不安定状態検出回路
21 符号切り替え器
22 カウンタ
23 フラグレジスタ
24、29 積分器リセット判定部
25 「0」カウンタ
26 「1」カウンタ
27 フラグAレジスタ
28 フラグBレジスタ
30 OR回路
Claims (5)
- シグマデルタ方式のアナログ−デジタル変換器であって、
信号を積分する積分器と、
前記積分器から出力される信号を量子化して2値のデジタルデータを出力する量子化器と、
前記量子化器が、2値のデジタルデータうちの一方の値を第一の所定数以上連続して出力し、且つ、当該出力に続けて当該2値のデジタルデータうちの他方の値を第二の所定数連続して出力した場合の検出を行い、当該場合の検出がされたときに前記積分器に対するリセット信号を生成して出力する不安定動作状態検出部と、
を有することを特徴とするアナログ−デジタル変換器。 - 前記不安定動作状態検出部は、
前記量子化器が出力する2値のデジタルデータのうちの一方の値の連続する個数を計数するカウンタと、
前記カウンタが所定数以上の計数を行ったときに状態を変化させるフラグを保持しておくフラグレジスタと、
前記カウンタによる計数値と前記フラグレジスタで保持されているフラグの状態とに基づいて前記リセット信号を生成するリセット信号生成部と、
を有することを特徴する請求項1に記載のアナログ−デジタル変換器。 - 前記不安定動作状態検出部は、
前記量子化器が出力する2値のデジタルデータうちの一方の値の連続する個数を計数する第一のカウンタと、
前記量子化器が出力する2値のデジタルデータうち前記第一のカウンタによっては計数されない方の値が連続する個数を計数する第二のカウンタと、
前記第一のカウンタによる計数値と前記第二のカウンタによる計数値とに基づいて前記リセット信号を生成するリセット信号生成部と、
を有することを特徴する請求項1に記載のアナログ−デジタル変換器。 - 前記不安定動作状態検出部を複数有しており、
前記不安定動作状態検出部が前記リセット信号を生成して出力する際の条件として用いる、前記第一の所定数と前記第二の所定数との組み合わせが、各不安定動作状態検出部間で互いに異なっている、
ことを特徴とする請求項1に記載のアナログ−デジタル変換器。 - 信号を積分する積分器と、当該積分器から出力される信号を量子化して2値のデジタルデータを出力する量子化器とを有しているシグマデルタ方式のアナログ−デジタル変換器の動作状態を判定する方法であって、
前記量子化器が、2値のデジタルデータうちの一方の値を第一の所定数以上連続して出力し、且つ、当該出力に続けて当該2値のデジタルデータうちの他方の値を第二の所定数連続して出力した場合の検出がされたことを以って、前記アナログ−デジタル変換器の動作状態が不安定であるとの判定を下す、
ことを特徴とするアナログ−デジタル変換器の動作状態判定方法。
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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