JPH07120950B2 - Ｄａ変換装置 - Google Patents
Ｄａ変換装置Info
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- JPH07120950B2 JPH07120950B2 JP2235191A JP23519190A JPH07120950B2 JP H07120950 B2 JPH07120950 B2 JP H07120950B2 JP 2235191 A JP2235191 A JP 2235191A JP 23519190 A JP23519190 A JP 23519190A JP H07120950 B2 JPH07120950 B2 JP H07120950B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、オーバーサンプリング技術及びノイズシェ
ーピング（デルタシグマ変調）技術を利用したDA変換装
置に関し、特にノイズシェーパでのリミットサイクルを
防止する技術に関するものである。
ーピング（デルタシグマ変調）技術を利用したDA変換装
置に関し、特にノイズシェーパでのリミットサイクルを
防止する技術に関するものである。
［発明の概要］ この発明は、ノイズシェーパの入力としてのディジタル
信号にディジタル形式の交流波形信号を加算してノイズ
シェーパでのリミットサイクルを防止する回路におい
て、交流波形信号を加算すべきディジタル信号の有無を
検出し、信号無しのときはノイズシェーパ内のデータを
クリアすると共に交流波形信号の振幅値をゼロまで徐々
に減少制御することにより無信号時のノイズ低減を図っ
たものである。
信号にディジタル形式の交流波形信号を加算してノイズ
シェーパでのリミットサイクルを防止する回路におい
て、交流波形信号を加算すべきディジタル信号の有無を
検出し、信号無しのときはノイズシェーパ内のデータを
クリアすると共に交流波形信号の振幅値をゼロまで徐々
に減少制御することにより無信号時のノイズ低減を図っ
たものである。
［従来の技術］ 従来、オーバーサンプリング技術及びノイズシェーピン
グ技術を利用したDA変換装置としては、第５図に例示し
たものが提案されている。
グ技術を利用したDA変換装置としては、第５図に例示し
たものが提案されている。
第５図において、10はマルチビットのディジタル入力DI
をオーバーサンプリングするディジタルフィルタ、12は
フィルタ10からのマルチビットのディジタル信号Ａを一
方の入力とする加算器、14はディジタル形式の交流波形
信号Ｄを加算器12に他方の入力として供給するディザ
ー、16は加算器12の加算出力としてのマルチビットのデ
ィジタル信号A1をデルタシグマ変調（微積分処理）する
ことによりビット数の低下したディジタル信号Ｂを送出
するノイズシェーパ（デルタシグマ変調器）、18はノイ
ズシェーパ16からのディジタル信号Ｂを構成するパルス
を整形用クロック信号に応じて波形整形する波形整形回
路、20は周波数fSを有するシステムクロック信号φＳを
発生するクロック発生器、22は回路18からのパルス出力
Ｃをろ波して入力DIに対応したアナログ出力AOに変換す
るローパスフィルタ（LPF）である。
をオーバーサンプリングするディジタルフィルタ、12は
フィルタ10からのマルチビットのディジタル信号Ａを一
方の入力とする加算器、14はディジタル形式の交流波形
信号Ｄを加算器12に他方の入力として供給するディザ
ー、16は加算器12の加算出力としてのマルチビットのデ
ィジタル信号A1をデルタシグマ変調（微積分処理）する
ことによりビット数の低下したディジタル信号Ｂを送出
するノイズシェーパ（デルタシグマ変調器）、18はノイ
ズシェーパ16からのディジタル信号Ｂを構成するパルス
を整形用クロック信号に応じて波形整形する波形整形回
路、20は周波数fSを有するシステムクロック信号φＳを
発生するクロック発生器、22は回路18からのパルス出力
Ｃをろ波して入力DIに対応したアナログ出力AOに変換す
るローパスフィルタ（LPF）である。
一点鎖線ICで取込んだ回路部は、モノリシック又はハイ
ブリッド形式の集積回路として構成され、１パッケージ
内に配置されるもので、20Aはクロック発生器20に対し
て外付けされる水晶振動子である。場合によっては、デ
ィジタルフィルタ10及びその関連部分（破線で囲んだ部
分）も含めて集積回路化が行なわれる。
ブリッド形式の集積回路として構成され、１パッケージ
内に配置されるもので、20Aはクロック発生器20に対し
て外付けされる水晶振動子である。場合によっては、デ
ィジタルフィルタ10及びその関連部分（破線で囲んだ部
分）も含めて集積回路化が行なわれる。
ディジタル入力DIは、一例として各サンプル毎に16ビッ
ト（１ワード）のデータを含む波形データであり、デー
タ送付周波数は44.1KHZである。また、システムクロッ
ク信号φＳの周波数は、16.9MHZであり、ディジタルフ
ィルタ10からノイズシェーパ16へのデータ送付周波数
は、通常fS/2（例えば8.45MHZ）である。
ト（１ワード）のデータを含む波形データであり、デー
タ送付周波数は44.1KHZである。また、システムクロッ
ク信号φＳの周波数は、16.9MHZであり、ディジタルフ
ィルタ10からノイズシェーパ16へのデータ送付周波数
は、通常fS/2（例えば8.45MHZ）である。
ノイズシェーパ16は、オーバーサンプリングDA変換にお
いてオーバーサンプリング周波数を下げるために設けら
れたものである。ノイズシェーパ16として１次又は２次
のノイズシェーパを用いた場合は、ノイズシェーパ出力
Ｂとしてパルス密度変調（ビットストリーム）出力が得
られ、３次以上のノイズシェーパを用いた場合には出力
Ｂとしてパルス幅変調出力が得られる。
いてオーバーサンプリング周波数を下げるために設けら
れたものである。ノイズシェーパ16として１次又は２次
のノイズシェーパを用いた場合は、ノイズシェーパ出力
Ｂとしてパルス密度変調（ビットストリーム）出力が得
られ、３次以上のノイズシェーパを用いた場合には出力
Ｂとしてパルス幅変調出力が得られる。
ノイズシェーパ16では、ディジタル信号がビット数を下
げた表現に変換されるが、このような変換によって生ず
る誤差はノイズとなり、高い周波数領域ほど大きくなる
一方、注目する可聴周波数帯域内のノイズは満足な程度
に低くなる。すなわち、第６図は、ノイズシェーパ16の
理想出力のパワースペクトラムを示すもので、ノイズシ
ェーピングによるノイズパワーは、fS/2の近傍の高周波
領域で最大である。また、低周波領域の単色の鋭いパワ
ー成分Paは、入力ディジタル信号成分にサイン波となる
ものを与えた場合に得られるものであり、パワー成分Pb
は、システムクロック信号φＳによるものである。
げた表現に変換されるが、このような変換によって生ず
る誤差はノイズとなり、高い周波数領域ほど大きくなる
一方、注目する可聴周波数帯域内のノイズは満足な程度
に低くなる。すなわち、第６図は、ノイズシェーパ16の
理想出力のパワースペクトラムを示すもので、ノイズシ
ェーピングによるノイズパワーは、fS/2の近傍の高周波
領域で最大である。また、低周波領域の単色の鋭いパワ
ー成分Paは、入力ディジタル信号成分にサイン波となる
ものを与えた場合に得られるものであり、パワー成分Pb
は、システムクロック信号φＳによるものである。
ノイズシェーパ出力Ｂには、ディジタル処理を受けた際
のゆらぎにより理想状態に諸々のノイズが加わっている
ので、出力Ｂを直接LPF22でアナログ出力に変換すると
ノイズ成分により誤差が生ずる。そこで、ノイズシェー
パ出力Ｂを波形整形回路18でシステムクロック信号φＳ
に基づいて波形整形してからLPF22に供給することによ
りノイズ成分による誤差を軽減している。
のゆらぎにより理想状態に諸々のノイズが加わっている
ので、出力Ｂを直接LPF22でアナログ出力に変換すると
ノイズ成分により誤差が生ずる。そこで、ノイズシェー
パ出力Ｂを波形整形回路18でシステムクロック信号φＳ
に基づいて波形整形してからLPF22に供給することによ
りノイズ成分による誤差を軽減している。
加算器12及びディザー14は、ノイズシェーパ16において
リミットサイクルが発生するのを防止するために設けら
れたものである。ノイズシェーパ16は、例えば第２図に
示すような一次のデルタシグマ変調器により構成される
が、システムクロック信号φＳが“1",“0"を繰返すの
に伴い出力データが入力側に負帰還され、これに応じて
積分器内のレジスタの内容が変化する。ノイズシェーパ
入力として直流レベルに対応するディジタル信号が入力
されると、直流レベルに応じた繰返し周波数でレジスタ
の内容が変化し、出力に交流が現われ、この交流がリミ
ットサイクル又はアイドリングパターンと呼ばれるもの
である。リミットサイクルの周波数は、直流レベルが小
さいほど低く、微少な直流レベルでは可聴周波数帯域に
入ることもある。リミットサイクルは、DA変換にとって
は、不要な発振が出力に加わるので有害なものである。
リミットサイクルが発生するのを防止するために設けら
れたものである。ノイズシェーパ16は、例えば第２図に
示すような一次のデルタシグマ変調器により構成される
が、システムクロック信号φＳが“1",“0"を繰返すの
に伴い出力データが入力側に負帰還され、これに応じて
積分器内のレジスタの内容が変化する。ノイズシェーパ
入力として直流レベルに対応するディジタル信号が入力
されると、直流レベルに応じた繰返し周波数でレジスタ
の内容が変化し、出力に交流が現われ、この交流がリミ
ットサイクル又はアイドリングパターンと呼ばれるもの
である。リミットサイクルの周波数は、直流レベルが小
さいほど低く、微少な直流レベルでは可聴周波数帯域に
入ることもある。リミットサイクルは、DA変換にとって
は、不要な発振が出力に加わるので有害なものである。
第５図の回路では、リミットサイクルを防止するため、
加算器12においてディジタル信号Ａに対してディザー14
からの交流波形信号Ｄを加算して直流成分をかき乱し、
それによってリミットサイクルのエネルギーが一周波数
に集中しないようにしている。交流波形信号Ｄとして
は、200〜600KHZ位の周波数で−12〜−20dB位のレベル
の方形波信号を用いるのが一般的である。
加算器12においてディジタル信号Ａに対してディザー14
からの交流波形信号Ｄを加算して直流成分をかき乱し、
それによってリミットサイクルのエネルギーが一周波数
に集中しないようにしている。交流波形信号Ｄとして
は、200〜600KHZ位の周波数で−12〜−20dB位のレベル
の方形波信号を用いるのが一般的である。
［発明が解決しようとする課題］ 上記した従来のリミットサイクル防止技術によると、入
力信号が無信号の状態でも加算器12には交流波形信号Ｄ
が加わっており、この信号Ｄが加算出力A1としてノイズ
シェーパ16に供給される。このため、ノイズシェーパ16
の出力は、ノイズが増大し、無信号時のS/N比として120
dB以上を得ることは困難であった。
力信号が無信号の状態でも加算器12には交流波形信号Ｄ
が加わっており、この信号Ｄが加算出力A1としてノイズ
シェーパ16に供給される。このため、ノイズシェーパ16
の出力は、ノイズが増大し、無信号時のS/N比として120
dB以上を得ることは困難であった。
この発明の目的は、上記したようなオーバーサンプリン
グ型DA変換装置において、無信号時のノイズを低減する
ことにある。
グ型DA変換装置において、無信号時のノイズを低減する
ことにある。
［課題を解決するための手段］ この発明に係るDA変換装置は、 （ａ）オーバーサンプリングされたマルチビットのディ
ジタル入力をデルタシグマ変調することによりビット数
の低下したディジタル信号を送出するノイズシェーパ
と、 （ｂ）このノイズシェーパのリミットサイクルを防止す
るためのディジタル形式の交流波形信号を発生する信号
発生手段と、 （ｃ）この信号発生手段からの交流波形信号を前記ディ
ジタル入力に加算する加算手段と、 （ｄ）前記ディジタル入力の有無を検出する検出手段
と、 （ｅ）この検出手段の検出出力が入力無しを指示するの
に応答して前記ノイズシェーパ内のデータをクリアし且
つ前記交流波形信号の振幅値の減少を開始させた後該振
幅値をゼロまで徐々に減少させて振幅値ゼロの状態を維
持し、前記検出手段の検出出力が入力有りを指示するの
に応答して前記交流波形信号の振幅値の増大を開始させ
た後該振幅値を所定値まで徐々に増大させる制御手段
と、 （ｆ）前記ノイズシェーパからのディジタル信号を前記
ディジタル入力に対応したアナログ出力に変換する変換
手段と を備えたものである。
ジタル入力をデルタシグマ変調することによりビット数
の低下したディジタル信号を送出するノイズシェーパ
と、 （ｂ）このノイズシェーパのリミットサイクルを防止す
るためのディジタル形式の交流波形信号を発生する信号
発生手段と、 （ｃ）この信号発生手段からの交流波形信号を前記ディ
ジタル入力に加算する加算手段と、 （ｄ）前記ディジタル入力の有無を検出する検出手段
と、 （ｅ）この検出手段の検出出力が入力無しを指示するの
に応答して前記ノイズシェーパ内のデータをクリアし且
つ前記交流波形信号の振幅値の減少を開始させた後該振
幅値をゼロまで徐々に減少させて振幅値ゼロの状態を維
持し、前記検出手段の検出出力が入力有りを指示するの
に応答して前記交流波形信号の振幅値の増大を開始させ
た後該振幅値を所定値まで徐々に増大させる制御手段
と、 （ｆ）前記ノイズシェーパからのディジタル信号を前記
ディジタル入力に対応したアナログ出力に変換する変換
手段と を備えたものである。
［作用］ この発明の構成によれば、ディジタル入力無しの状態に
なると、検出手段からの検出出力に基づいて制御手段が
ノイズシェーパ内のデータをクリアし且つ交流波形信号
の振幅値をゼロまで徐々に減少制御する。従って、ノイ
ズシェーパ内で帰還動作が行なわれても、レジスタ内容
は常にゼロ状態となり、ノイズは極小となる。
なると、検出手段からの検出出力に基づいて制御手段が
ノイズシェーパ内のデータをクリアし且つ交流波形信号
の振幅値をゼロまで徐々に減少制御する。従って、ノイ
ズシェーパ内で帰還動作が行なわれても、レジスタ内容
は常にゼロ状態となり、ノイズは極小となる。
この後、ディジタル入力有りの状態になると、検出手段
からの検出出力に応じて制御手段が交流波形信号の振幅
値を所定値まで徐々に増大制御する。このため、ディジ
タル入力として直流レベルに対応したものが入力されて
もリミットサイクルは発生しない。
からの検出出力に応じて制御手段が交流波形信号の振幅
値を所定値まで徐々に増大制御する。このため、ディジ
タル入力として直流レベルに対応したものが入力されて
もリミットサイクルは発生しない。
また、この発明では、交流波形信号の振幅値をゼロにす
る際に徐々に振幅値を減少させると共に交流波形信号の
振幅値を所定値にする際に徐々に振幅値を増大させるよ
うにしたので、ディザー動作を単にオン／オフ制御する
のに比べて動作変更に伴うノイズを低減することがで
き、一層の低ノイズ化を達成できる。
る際に徐々に振幅値を減少させると共に交流波形信号の
振幅値を所定値にする際に徐々に振幅値を増大させるよ
うにしたので、ディザー動作を単にオン／オフ制御する
のに比べて動作変更に伴うノイズを低減することがで
き、一層の低ノイズ化を達成できる。
［実施例］ 第１図は、この発明の実施例を説明するためのリミット
サイクル防止回路を示すもので、第５図と同様の部分に
は同様の符号を付して詳細な説明を省略する。
サイクル防止回路を示すもので、第５図と同様の部分に
は同様の符号を付して詳細な説明を省略する。
第１図の回路の特徴とするところは、ディジタルフィル
タ10の出力Ａを入力とする無信号検出回路30を設けると
共に交流波形信号Ｄの通路に制御スイッチ32を設け、検
出回路30からの検出出力NSに応じて制御スイッチ32及び
ノイズシェーパ16を制御するようにしたことである。
タ10の出力Ａを入力とする無信号検出回路30を設けると
共に交流波形信号Ｄの通路に制御スイッチ32を設け、検
出回路30からの検出出力NSに応じて制御スイッチ32及び
ノイズシェーパ16を制御するようにしたことである。
検出回路30がフィルタ10の出力Ａに基づいてディジタル
信号無しを検出すると、検出出力NSが“1"となり、これ
に応じて制御スイッチ32がオフ制御されると共にノイズ
シェーパ16内のデータがクリアされる。
信号無しを検出すると、検出出力NSが“1"となり、これ
に応じて制御スイッチ32がオフ制御されると共にノイズ
シェーパ16内のデータがクリアされる。
ノイズシェーパ16は、一例として第２図に示すような一
次のデルタシグマ変調器から成っている。第２図におい
て、16Aは加算器12の出力を一方の入力とする加算器、1
6Bは加算器16Aの出力を入力とする積分器、16Cは積分器
16Bの出力について正負を判定して１ビット量子化を行
なう量子化器、16Dは量子化器16Cの出力（ノイズシェー
パ出力）を１サンプリング時間だけ遅延させて加算器16
Aに他方の入力として供給する遅延素子である。ここ
で、加算器16A及び積分器16Bにはそれぞれ所定ビット数
のレジスタが含まれており、遅延素子16Dはデータ保持
機能を有するＤフリップフロップ等により構成される。
従って、ノイズシェーパ16内のデータをクリアするに
は、検出出力NS＝“1"に応じて加算器16Aのレジスタ、
積分器16Bのレジスタ、遅延素子16DのＤフリップフロッ
プ等をクリアすればよい。
次のデルタシグマ変調器から成っている。第２図におい
て、16Aは加算器12の出力を一方の入力とする加算器、1
6Bは加算器16Aの出力を入力とする積分器、16Cは積分器
16Bの出力について正負を判定して１ビット量子化を行
なう量子化器、16Dは量子化器16Cの出力（ノイズシェー
パ出力）を１サンプリング時間だけ遅延させて加算器16
Aに他方の入力として供給する遅延素子である。ここ
で、加算器16A及び積分器16Bにはそれぞれ所定ビット数
のレジスタが含まれており、遅延素子16Dはデータ保持
機能を有するＤフリップフロップ等により構成される。
従って、ノイズシェーパ16内のデータをクリアするに
は、検出出力NS＝“1"に応じて加算器16Aのレジスタ、
積分器16Bのレジスタ、遅延素子16DのＤフリップフロッ
プ等をクリアすればよい。
制御スイッチ32がオフ状態になると、加算器12では交流
波形信号Ｄの加算が停止されるので、加算器12の出力A1
（すなわちノイズシェーパ入力）は無信号状態となる。
このとき、ノイズシェーパ16内の全データは、上記した
ようにクリアされる。従って、ノイズシェーパ16が帰還
動作をしても、ゼロの情報が戻るだけで、レジスタ内容
は常に同じゼロ状態を続ける。すなわち、ノイズシェー
パ16は、内部が動作していないのと等価な状態となり、
出力に含まれるノイズは極小となるから、無信号時のS/
N比は最良となる。
波形信号Ｄの加算が停止されるので、加算器12の出力A1
（すなわちノイズシェーパ入力）は無信号状態となる。
このとき、ノイズシェーパ16内の全データは、上記した
ようにクリアされる。従って、ノイズシェーパ16が帰還
動作をしても、ゼロの情報が戻るだけで、レジスタ内容
は常に同じゼロ状態を続ける。すなわち、ノイズシェー
パ16は、内部が動作していないのと等価な状態となり、
出力に含まれるノイズは極小となるから、無信号時のS/
N比は最良となる。
検出回路30がフィルタ10の出力Ａに基づいてディジタル
信号有りを検出すると、検出出力NSが“0"となり、これ
に応じて制御スイッチ32はオン制御され且つノイズシェ
ーパ16は正常動作可能となる。この結果、ノイズシェー
パ入力としてのディジタル信号にはディザー14からの交
流波形信号Ｄが加算器12により混合されるから、ノイズ
シェーパ16では、直流レベルに対応したディジタル信号
が到来してもリミットサイクルが発生しない。
信号有りを検出すると、検出出力NSが“0"となり、これ
に応じて制御スイッチ32はオン制御され且つノイズシェ
ーパ16は正常動作可能となる。この結果、ノイズシェー
パ入力としてのディジタル信号にはディザー14からの交
流波形信号Ｄが加算器12により混合されるから、ノイズ
シェーパ16では、直流レベルに対応したディジタル信号
が到来してもリミットサイクルが発生しない。
なお、第１図の回路では、制御スイッチ32を設ける代り
に、ディザー14の動作を検出出力NSの“1"又は“0"に応
じてそれぞれオフ又はオン制御するようにしてもよい。
に、ディザー14の動作を検出出力NSの“1"又は“0"に応
じてそれぞれオフ又はオン制御するようにしてもよい。
第３図は、この発明の一実施例によるリミットサイクル
防止回路を示すもので、この回路は、第１図のものとは
ディザー14Aをその出力が徐々に立下り且つ徐々に立上
るように構成した点で異なるもので、その他の構成は第
１図のものと同様である。
防止回路を示すもので、この回路は、第１図のものとは
ディザー14Aをその出力が徐々に立下り且つ徐々に立上
るように構成した点で異なるもので、その他の構成は第
１図のものと同様である。
検出回路30がフィルタ10の出力Ａに基づいて例えば第４
図のt1のタイミングでディジタル信号無しを検出する
と、検出出力NSが“1"となり、これに応じて計数制御回
路40がアップ／ダウンカウンタ42にダウン計数指令を与
える。このため、カウンタ42は、第１のパルス発生器44
からのパルスCPのダウン計数をt1のタイミングから開始
する。カウンタ42は、一例として最上位ビットが符号ビ
ット（＋＝“0"）である６ビットのものであり、計数値
は第４図に示すように「011111」から「000000」に向け
て変化する。なお、検出出力NS＝“1"に応じてノイズシ
ェーパ16内の全データがクリアされることは第１図及び
第２図で述べたと同様である。
図のt1のタイミングでディジタル信号無しを検出する
と、検出出力NSが“1"となり、これに応じて計数制御回
路40がアップ／ダウンカウンタ42にダウン計数指令を与
える。このため、カウンタ42は、第１のパルス発生器44
からのパルスCPのダウン計数をt1のタイミングから開始
する。カウンタ42は、一例として最上位ビットが符号ビ
ット（＋＝“0"）である６ビットのものであり、計数値
は第４図に示すように「011111」から「000000」に向け
て変化する。なお、検出出力NS＝“1"に応じてノイズシ
ェーパ16内の全データがクリアされることは第１図及び
第２図で述べたと同様である。
カウンタ42の計数値が例えば第４図のt2のタイミングで
最小値「000000」に達すると、計数制御回路40がこれを
検知してカウンタ42に計数停止指令を与える。このた
め、カウンタ42は計数値ゼロの状態で停止する。
最小値「000000」に達すると、計数制御回路40がこれを
検知してカウンタ42に計数停止指令を与える。このた
め、カウンタ42は計数値ゼロの状態で停止する。
ところで、カウンタ42のダウン計数中には、計数出力CN
Tが制御スイッチ46を介して符号反転回路50又はオア回
路52に供給される。ここで、制御スイッチ46は、ディザ
ー周波数に対応する周期で第２のパルス発生器48から発
生されるディザーパルスDPの“1"又は“0"にそれぞれ応
じて接点のａ又はｂに切換わるもので、接点ａを通じて
オア回路50に計数出力CNTをそのまま供給し、接点ｂ及
び符号反転回路50を介してオア回路52に計数出力CNTを
符号反転したもの（「100000」〜「111111」）を供給す
るようになっている。従って、オア回路52の出力として
は、第４図のt1〜t2の区間に示すように値が正負の最大
値±Ｍから最小値０に向けて徐々に減少するようなディ
ジタル形式の交流波形信号DSが得られ、この信号DSが加
算器12に供給される。このように交流波形信号DSの振幅
値を徐々に減少させると、第１図に示したように急激に
減少させた場合に比べてディザー機能オフ時のノイズが
低減される。
Tが制御スイッチ46を介して符号反転回路50又はオア回
路52に供給される。ここで、制御スイッチ46は、ディザ
ー周波数に対応する周期で第２のパルス発生器48から発
生されるディザーパルスDPの“1"又は“0"にそれぞれ応
じて接点のａ又はｂに切換わるもので、接点ａを通じて
オア回路50に計数出力CNTをそのまま供給し、接点ｂ及
び符号反転回路50を介してオア回路52に計数出力CNTを
符号反転したもの（「100000」〜「111111」）を供給す
るようになっている。従って、オア回路52の出力として
は、第４図のt1〜t2の区間に示すように値が正負の最大
値±Ｍから最小値０に向けて徐々に減少するようなディ
ジタル形式の交流波形信号DSが得られ、この信号DSが加
算器12に供給される。このように交流波形信号DSの振幅
値を徐々に減少させると、第１図に示したように急激に
減少させた場合に比べてディザー機能オフ時のノイズが
低減される。
検出回路30がフィルタ10の出力Ａに基づいて例えば第４
図のt3のタイミングでディジタル信号有りを検出する
と、検出出力NSが“0"となり、これに応じて計数制御回
路40がカウンタ42にアップ計数指令を与える。このた
め、カウンタ42は、パルスCPのアップ計数をt3のタイミ
ングから開始し、その計数値は「000000」から「01111
1」に向けて変化する。
図のt3のタイミングでディジタル信号有りを検出する
と、検出出力NSが“0"となり、これに応じて計数制御回
路40がカウンタ42にアップ計数指令を与える。このた
め、カウンタ42は、パルスCPのアップ計数をt3のタイミ
ングから開始し、その計数値は「000000」から「01111
1」に向けて変化する。
カウンタ42の計数値が例えば第４図のt4のタイミングで
最大値「011111」に達すると、計数制御回路40がこれを
検知したカウンタ42に計数停止指令を与える。このた
め、カウンタ42は最大計数値の状態で停止する。
最大値「011111」に達すると、計数制御回路40がこれを
検知したカウンタ42に計数停止指令を与える。このた
め、カウンタ42は最大計数値の状態で停止する。
上記のようなカウンタ42のアップ計数中には、計数出力
CNTが制御スイッチ46により符号反転回路50又はオア回
路52にダウン計数の場合と同様に切換え供給され、符号
反転回路50の出力もオア回路52に供給される。従って、
オア回路52の出力としては、第４図のt3〜t4の区間に示
すように値が０から正負の最大値±Ｍに向けて徐々に増
大するようなディジタル形式の交流波形信号DSが得ら
れ、この信号DSが加算器12に供給される。このように交
流波形信号DSの振幅値を徐々に増大させると、第１図に
示したように急激に増大させた場合に比べてディザー機
能オン時のノイズが低減される。
CNTが制御スイッチ46により符号反転回路50又はオア回
路52にダウン計数の場合と同様に切換え供給され、符号
反転回路50の出力もオア回路52に供給される。従って、
オア回路52の出力としては、第４図のt3〜t4の区間に示
すように値が０から正負の最大値±Ｍに向けて徐々に増
大するようなディジタル形式の交流波形信号DSが得ら
れ、この信号DSが加算器12に供給される。このように交
流波形信号DSの振幅値を徐々に増大させると、第１図に
示したように急激に増大させた場合に比べてディザー機
能オン時のノイズが低減される。
第４図において、t1より前又はt4より後ではカウンタ42
の最大計数値に対応した一定振幅の交流波形信号DSによ
り通常のディザー機能が得られる。また、t2〜t3の区間
は、カウンタ42の最小計数値に対応して信号DSのレベル
がゼロであり、ディザー機能は停止状態である。なお、
カウンタ42は、必ずしも最小値又は最大値を検知して停
止させる必要はなく、信号DSに関する所望の最大又は最
小振幅レベルにそれぞれ対応して適当な上限値又は下限
値を設定し、その設定値を検知して停止させるようにし
てもよい。
の最大計数値に対応した一定振幅の交流波形信号DSによ
り通常のディザー機能が得られる。また、t2〜t3の区間
は、カウンタ42の最小計数値に対応して信号DSのレベル
がゼロであり、ディザー機能は停止状態である。なお、
カウンタ42は、必ずしも最小値又は最大値を検知して停
止させる必要はなく、信号DSに関する所望の最大又は最
小振幅レベルにそれぞれ対応して適当な上限値又は下限
値を設定し、その設定値を検知して停止させるようにし
てもよい。
第３図の回路において、パルス発生器44及び48は、第５
図のクロック発生器20からのクロック信号φＳを分周し
てパルスを発生する分周回路で構成してもよい。
図のクロック発生器20からのクロック信号φＳを分周し
てパルスを発生する分周回路で構成してもよい。
［発明の効果］ 以上のように、この発明によれば、ノイズシェーパの入
力としてのディジタル信号の有無を検出し、信号無しの
ときはディザー機能を停止し且つノイズシェーパ内のデ
ータをクリアするようにしたので、無信号時にノイズシ
ェーパ出力に含まれるノイズを大幅に低減でき、無信号
時のS/N比を120dB以上に向上可能となる効果が得られる
ものである。
力としてのディジタル信号の有無を検出し、信号無しの
ときはディザー機能を停止し且つノイズシェーパ内のデ
ータをクリアするようにしたので、無信号時にノイズシ
ェーパ出力に含まれるノイズを大幅に低減でき、無信号
時のS/N比を120dB以上に向上可能となる効果が得られる
ものである。
その上、リミットサイクル防止用の交流波形信号の振幅
値をディザー機能のオン／オフの際に徐々に変更制御す
るようにしたので、オン／オフに伴うノイズを低減で
き、一層の低ノイズ化が可能となる効果も得られる。
値をディザー機能のオン／オフの際に徐々に変更制御す
るようにしたので、オン／オフに伴うノイズを低減で
き、一層の低ノイズ化が可能となる効果も得られる。
第１図は、この発明の実施例を説明するためのリミット
サイクル防止回路を示す回路図、 第２図は、ノイズシェーパ16の一構成例を示す回路図、 第３図は、この発明の一実施例によるリミットサイクル
防止回路を示す回路図、 第４図は、ディザー出力DSの値の変化を示す波形図、 第５図は、従来のDA変換装置を示すブロック図、 第６図は、ノイズシェーパ出力Ｂのパワースペクトラム
を示すグラフである。 10……ディジタルフィルタ、12……加算器、14,14A……
ディザー、16……ノイズシェーパ、18……波形整形回
路、20……クロック発生器、22……ローパスフィルタ、
30……無信号検出回路、32,46……制御スイッチ、40…
…計数制御回路、42……アップ／ダウンカウンタ、50…
…符号反転回路。
サイクル防止回路を示す回路図、 第２図は、ノイズシェーパ16の一構成例を示す回路図、 第３図は、この発明の一実施例によるリミットサイクル
防止回路を示す回路図、 第４図は、ディザー出力DSの値の変化を示す波形図、 第５図は、従来のDA変換装置を示すブロック図、 第６図は、ノイズシェーパ出力Ｂのパワースペクトラム
を示すグラフである。 10……ディジタルフィルタ、12……加算器、14,14A……
ディザー、16……ノイズシェーパ、18……波形整形回
路、20……クロック発生器、22……ローパスフィルタ、
30……無信号検出回路、32,46……制御スイッチ、40…
…計数制御回路、42……アップ／ダウンカウンタ、50…
…符号反転回路。
フロントページの続き (72)発明者 星 十郎 静岡県浜松市中沢町10番１号 ヤマハ株式 会社内 (72)発明者 岸井 達也 静岡県浜松市中沢町10番１号 ヤマハ株式 会社内 (72)発明者 森田 久仁昭 静岡県浜松市中沢町10番１号 ヤマハ株式 会社内 (56)参考文献 特開 平２−25116（ＪＰ，Ａ)
Claims (1)
- 【請求項１】（ａ）オーバーサンプリングされたマルチ
ビットのディジタル入力をデルタシグマ変調することに
よりビット数の低下したディジタル信号を送出するノイ
ズシェーパと、 （ｂ）このノイズシェーパでのリミットサイクルを防止
するためのディジタル形式の交流波形信号を発生する信
号発生手段と、 （ｃ）この信号発生手段からの交流波形信号を前記ディ
ジタル入力に加算する加算手段と、 （ｄ）前記ディジタル入力の有無を検出する検出手段
と、 （ｅ）この検出手段の検出出力が入力無しを指示するの
に応答して前記ノイズシェーパ内のデータをクリアし且
つ前記交流波形信号の振幅値の減少を開始させた後該振
幅値をゼロまで徐々に減少させて振幅値ゼロの状態を維
持し、前記検出手段の検出出力が入力有りを指示するの
に応答して前記交流波形信号の振幅値の増大を開始させ
た後該振幅値を所定値まで徐々に増大させる制御手段
と、 （ｆ）前記ノイズシェーパからのディジタル信号を前記
ディジタル入力に対応したアナログ出力に変換する変換
手段と を備えたDA変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2235191A JPH07120950B2 (ja) | 1990-09-05 | 1990-09-05 | Ｄａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2235191A JPH07120950B2 (ja) | 1990-09-05 | 1990-09-05 | Ｄａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04115722A JPH04115722A (ja) | 1992-04-16 |
| JPH07120950B2 true JPH07120950B2 (ja) | 1995-12-20 |
Family
ID=16982428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2235191A Expired - Lifetime JPH07120950B2 (ja) | 1990-09-05 | 1990-09-05 | Ｄａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120950B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3225644B2 (ja) * | 1992-10-31 | 2001-11-05 | ソニー株式会社 | ノイズシェイピング回路 |
| US7346113B2 (en) * | 2002-07-26 | 2008-03-18 | Texas Instruments Incorporated | Method and circuit for stop of signals quantized using noise-shaping |
| JP4078543B2 (ja) * | 2002-12-20 | 2008-04-23 | ソニー株式会社 | オーディオアンプ |
| JP4840467B2 (ja) * | 2009-03-16 | 2011-12-21 | セイコーエプソン株式会社 | インクジェットプリンタ |
| JP6308796B2 (ja) * | 2014-02-14 | 2018-04-11 | セイコーＮｐｃ株式会社 | ディジタル温度補償発振器 |
| JP6425581B2 (ja) * | 2015-02-26 | 2018-11-21 | セイコーＮｐｃ株式会社 | ディジタル温度補償発振器 |
| CN106788433B (zh) * | 2016-12-13 | 2019-07-05 | 山东大学 | 数字噪声源、数据处理***及数据处理方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225116A (ja) * | 1988-07-14 | 1990-01-26 | Toshiba Corp | シグマーデルタ変調回路 |
-
1990
- 1990-09-05 JP JP2235191A patent/JPH07120950B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04115722A (ja) | 1992-04-16 |
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