KR20010024469A - 주파수 샘플링에 기반한 디지털 위상 판별 - Google Patents

주파수 샘플링에 기반한 디지털 위상 판별 Download PDF

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KR20010024469A
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Abstract

본 발명은 제2클록 신호(Fs)와 관련하여 제1클록 신호(Fs)의 위상을 정하는 간단한 완전 디지털 방법 및 장치(도 4)를 제공한다. 제1클록 신호(Fs)는 RF 신호와 같은 주기적 아날로그 신호의 디지털 근사가 된다. 샘플링 기술이 사용되어 관련 위상 정보를 포함하는 디지털 비트들의 스트림(X)을 제공한다. 디지털 데이터 비트들의 스트림으로부터 관련 위상(도 11a)을 나타내는 디지털 워드가 형성된다. 디지털 워드는 디지털 필터(도 13)를 사용하여 형성된다. 시그마-델타(종종 델타-시그마로 언급되는) A/D 변환기(도 1)에 적용가능한 디지털 필터링 기술들의 확장체가 디지털 스트림(X)으로 직접 적용된다. 근사하게 선택된 가중 함수를 사용함으로써 높은 정확도가 얻어지게 된다.

Description

주파수 샘플링에 기반한 디지털 위상 판별{Digital phase discrimination based on frequency sampling}
위상 판별은 디지털 무선 통신, 특히 어떤 각 변조 디지털 무선 수신기에 있어 중요한 것이다. 위상 판별 및 주파수 판별은 밀접하게 관련되어 있다. 주파수 판별은 보통, 가령 IQ 주파수 판별기등의 아날로그 회로를 사용하여 수행된다. 아날로그 주파수 판별기들은 실질적인 결점을 가지고 있다. IQ 주파수 판별기의 경우, 이 판별기는 회로를 매우 복잡하게 만들면서, 다수의 아날로그 성분들, 두 A/D 변환 및 수치적 아크탄젠트(arctangent) 연산을 필요로 한다.
디지털 로직 소자들만을 사용하여 신호의 순간적인 위상을 나타내는 값을 제공하는 알려진 방법들이 존재한다. 그러한 다양한 방법들은 여기 참조로서 병합된, 미국 특허 5,084,669에 설명되어 있다. 특히, 상술한 특허는 신호의 순간적인 위상을 결정하기 위한 디지털 회로에 대해 설명하며, 원한다면 그로부터 순간 주파수가 얻어질 수도 있다. 그 회로의 구현은 모두 디지털이지만 매우 복잡하다. 따라서 단순하고 전체가 디지털인 방식으로 신호의 순간적 위상을 결정하기 위한 개선된 방법 및 장치가 당업자에 의해 잘 수용될 수 있을 것이다.
본 발명은 디지털 위상 판별에 관한 것이다.
본 발명은 첨부된 도면과 연관된 이하의 설명으로부터 보다 잘 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따라 주파수 샘플링에 적용되는 샘플링 회로 및 시그마-델타 변조기의, 샘플링된 데이터 모델을 도시한 블록도이다.
도 2는 입력 주파수가 참조 주파수의 0.6875배인 경우 도 1의 회로 모델 동작을 설명하는데 도움이 되는 표이다.
도 3은 주파수 샘플링에 적용되는 것으로서 도 1의 회로 모델에 대한 동작의 원리를 나타내는 타이밍도이다.
도 4는 도 1의 회로 모델에 의해 설명된 주파수 샘플링 회로의 일례에 대한 개략도이다.
도 5는 도 4의 주파수 샘플링 회로의 동작을 도시한 제1타이밍도이다.
도 6은 도 4의 주파수 샘플링 회로의 동작을 도시한 제2타이밍도이다.
도 7은 도 4에서와 같은 회로에 의해 발생된 디지털 비트 스트림에 대해 디지털 필터링을 수행하는데 사용될 수 있는 두 개의 선택적 가중 함수의 그래프이다.
도 8은 일정한 가중 함수를 이용하여 디지털 주파수 판별기로부터 획득된 정확도를 나타낸 그래프이다.
도 9는 삼각 가중 함수를 사용하여 디지털 주파수 판별기로부터 획득된 정확도를 나타낸 그래프이다.
도 10은 도 4에서와 같은 주파수 샘플링 회로와 관련하여 사용될 수 있는 디지털 필터의 일례에 대한 블록도이다.
도 11a는 디지털 위상 판별의 한 방법을 도시한 표이다.
도 11b는 도 11a의 방법의 결과를 보이는 플롯이다.
도 11c는 도 11a 및 도 11b와 관련하여 사용된 가중 함수의 플롯이다.
도 12a는 디지털 위상 판별의 다른 방법을 도시한 표이다.
도 12b는 도 12a의 방법의 결과를 보이는 플롯이다.
도 12c는 도 12a 및 도 12b와 관련하여 사용된 가중 함수의 플롯이다.
도 13은 도 12의 기술에 의한 디지털 위상 판별 하드웨어의 블록도이다.
도 14a는 디지털 위상 판별의 또 다른 방법을 도시한 표이다.
도 14b는 도 14a의 방법의 결과를 보이는 플롯이다.
도 14c는 도 14a 및 도 14b와 관련하여 사용된 가중 함수의 플롯이다.
도 15는 도 14의 기술에 따른 디지털 위상 판별 하드웨어의 블록도이다.
도 16a는 디지털 위상 판별의 또 다른 방법을 도시한 표이다.
도 16b는 도 16a의 방법의 결과를 보이는 플롯이다.
도 16c는 도 16a 및 도 16b와 관련하여 사용된 가중 함수의 플롯이다.
도 17은 도 16의 기술에 따른 디지털 위상 판별 하드웨어의 블록도이다.
본 발명은 일반적으로, 제2클록 신호와 관련하여 제1클록 신호의 위상을 결정하기 위한, 단순하고 전체가 디지털인 방법 및 장치를 제공한다. 제1클록 신호는 RF 신호와 같은 주기적 아날로그 신호의 디지털 근사이다. 샘플링 기술이 관련 위상 정보를 포함하는 디지털 비트들의 스트림을 발생하는데 쓰여진다. 디지털 비트들의 스트림으로부터 관련 위상을 나타내는 디지털 워드가 형성된다. 디지털 워드는 디지털 필터를 사용하여 형성된다. 시그마-델타(종종 델타-시그마로 언급되는) A/D 변환기들에 적용가능한 디지털 필터링 기술의 확장체가 디지털 스트림에 직접적으로 적용됨이 바람직하다. 근접하게 선택된 가중 함수를 사용함으로써 높은 정확도가 얻어질 수 있다.
본 발명의 다른 양상에 따르면, 제1클록 신호 및 제2클록 신호의 주파수 비를 결정하는 방법이 제공된다. 제1클록 신호는 제2클록 신호에 따라 샘플링되어 디지털 비트들 또는 심볼들의 스트림을 발생하고, 디지털 비트들 또는 심볼들의 그 스트림으로부터 주파수 비를 나타내는 디지털 워드가 형성된다. 디지털 워드는 디지털 비트들 또는 심볼들의 스트림을 필터링함으로써 형성된다. 상기 방법을 실시하기 위한 장치는 디지털 비트들 또는 심볼들의 스트림을 발생하기 위해 제2클록 신호에 따라 제1클록 신호를 샘플링하는 회로 및, 디지털 필터와 같이 디지털 비트들 또는 심볼들의 스트림으로부터 주파수 비를 나타내는 디지털 워드를 형성하는 회로를 포함한다. 디지털 필터는 서로 다른 디지털 비트들 또는 심볼들에 서로 다른 가중치가 적용되는 가중 함수(weighting function)를 사용함이 바람직하다.
본 발명의 관련된 양상에 따르면, 두 클록 신호들의 주파수 비를 나타내는 데이터 스트림을 발생하는 방법이 제공되며, 이것은 디지털 비트들 또는 심볼들의 스트림을 형성하기 위해 클록 신호들 중 하나를 다른 클록 신호에 따라 샘플링함으로써 수행되며, 상기 각 디지털 비트 또는 심볼은 다른 클록 신호의 특정 주기 동안 발생되는 한 클록 신호의 소정 극성의 여러 변이를 나타내므로, 디지털 비트들 또는 심볼들의 스트림이 더 처리되어 주파수의 비를 결정할 수 있다. 두 클록 신호들의 주파수 비를 나타내는 데이터 스트림등을 발생하는 회로는 제1클록 신호가 적용되는 제1입력 단자, 제2클록 신호가 적용되는 제2입력 단자를 포함하여, 출력 신호로서 디지털 비트들 또는 심볼들의 스트림을 발생하며, 상기 각 디지털 비트 또는 심볼은 다른 한 클록 신호의 특정 주기 동안 발생되는 한 클록 신호의 소정 극성의 다수의 변이를 나타내므로 디지털 비트들 또는 심볼들의 스트림이 더 처리되어 주파수의 비를 결정할 수 있다.
본 발명의 또 다른 양상에 따르면, 두 주파수 Fx 및 Fs 비의 델타/시그마 변조를 발생하기 위한 장치가 제공되며, 이것은 Fx의 클록 에지(edge)들 사이의 시간 주기시 발생하는 Fs의 클록 에지들의 수를 세는 카운터 회로 및 Fs의 각 클록 에지에서 카운터의 값을 저장하는 레지스터 회로를 포함한다. 레지스터 수단으로부터의 일련의 값들이 델타/시그마 변조 양자화 데이터를 구성한다.
본 발명의 디지털 주파수 판별기에 따라오는 시도는, 뉴저지 피스카터웨이의 IEEE 출판(1992), 1 내지 6 페이지에 있는 캔디등의 "오버샘플링 델타-시그마 데이터 변환기들"과 같은 참증에 의해 종래 기술에 잘 문서화되어 있는, 시그마-델타 A/D 변환에 대한 유추에 의해 이해될 수 있을 것이다. 시그마-델타 변환기는 나이키스트 레이트보다 훨씬 높은 주파수로 가변-진폭 아날로그 입력 신호를 단순한 디지털 코드로 변조한다. 변조기의 설계는 시간의 레졸루션을 진폭의 레졸루션으로 바꾸도록 허용한다. 도 1에 도시된, 시그마-델타 변조기의 샘플링된 데이터 회로 모델은 여기 설명한 바와 같이 주파수 샘플링에 직접 적용될 수 있다.
도 1을 참조하면, 샘플 시간 i에서 발생한 입력 신호 xi는 자신에게서 샘플 시간 i에서의 출력 신호 yi를 감산하였다. 그 결과는 출력 신호 wi를 가지는 어큐뮬레이터로 제공된다. 샘플 시간 i에서 어큐뮬레이터의 "새" 입력 신호는 어큐뮬레이터의 "구" 출력 신호와 결합되어 어큐뮬레이터의 새 출력 신호를 만든다. 어큐뮬레이터의 출력 신호는 양자화 되는데, 양자화는 에러 ei의 가산으로서 표현된다. 양자화기의 출력 신호가 최종 출력 신호 yi이다.
이제 xi가 두 주파수들의 비이고 양자화기는 2-레벨 양자화기라고 가정하자. 또 해당 시간 주기 동안 두 주파수들의 비는, 가령 0.6875라고 더 가정하자. 도 2에 도시된 바와 같이, 마지막의 값이 최초로 누적되어 0.6875의 어큐뮬레이터 값을 제공한다. 이 값은 1보다 적기 때문에, 값 0.6875는 어큐뮬레이터 값에 다시 더해져서 새로운 어큐뮬레이터 값 1.375를 제공한다. 이 값은 이제 1 보다 크기 때문에, 0.6875로부터 1이 감산되어 그 결과(0.6875-1=-0.3125)가 어큐뮬레이터에 더해져 1.0625의 값을 제공하게 된다. 연산은 이런 방식으로 진행된다. 상기 일련의 연산 중에, 각각 누적된 값 중 정수 부분, 1 또는 0을 취함으로써 데이터 스트림이 발생된다.
도 3을 참조하면, 도 2에 도시된 일련의 숫자들에 대한 해석이 이해될 것이다. 두 클록 신호들이 보여진다. 관심 주기 동안, 하위 클록 신호의 주파수에 대한 상위 클록 신호 주파수의 비가 0.6875라고 다시 가정하자. t=0에서, 두 클록 신호들의 상승 에지들은 동시에 발생한다. 하부 클록 신호의 최초 연속 상승 에지에서, 상부 클록 신호의 0.6875 시간이 경과했다. 하부 클록 신호의 다음 상승 에지에서, 상부 클록 신호의 1.375 시간이 경과했다. 하부 클록 신호의 다음 상승 에지에서, 상부 클록 신호의 첫번째 주기의 경과 이후, 상부 클록 신호의 1.0625 시간이 경과했고, 이러한 것이 계속된다.
상기 예에 기술된 데이터 스트림에 상응하는 데이터 샘플들에 사용될 수 있는, 포획 회로, 또는 주파수 샘플링 회로의 개략도가 도 4에 도시된다. 이 예시된 실시예에서, 클록 신호들의 비는 보다 빠른 클록의 한 상승 에지 이상이 보다 느린 클록의 한 주기 동안 발생하지 않을 것이라는 것을 가정한다. 다른 실시예들에서, 이러한 가정은 적용할 필요가 없다.
포획 회로는 입력 부분(401) 및 출력 부분(403)을 포함한다. 입력 부분은 에러를 최소화하기 위해 주의 깊게 정합되어야 하는 두 섹션 Ch1 및 Ch2를 포함한다. 각 섹션은 직렬로 연결된 두 개 이상의 연쇄적인 D 플립-플롭들을 포함한다. 다음의 설명에서, 동일한 참조 부호들이 각각의 플립-플롭들 자체와 그들의 각 출력 신호들을 언급하는데 사용될 것이다.
각 섹션안에서, 연쇄적인 것의 제1플립-플롭은 샘플링된 클록 신호 Fx에 의해 클록된다. 연쇄적인 것에서 이어지는 플립-플롭들은 샘플링 클록 신호 Fs에 의해 클록된다. 상부 섹션에서 제1플립-플롭 Q1의 입력 D는 같은 플립-플롭의 출력와 결합된다. 하부 섹션의 제1플립-플롭의 입력 D는 상부 섹션의 제1플립-플롭의 출력 Q와 결합된다. 두 섹션들에서 나머지 플립-플롭들은 직렬로 연결된다--즉, Q에서 D, Q에서 D로.
입력 부분의 동작은 1) 클록 신호 Fx의 상승 에지에서 바뀌는, 서로에 대해 논리적으로 역의 관계인 두 신호들을 발생할 것이고; 2) 클록 신호 Fs의 상승 에지에서 두 신호들의 값을 래치시킬 것이며; 3) 한 클록에서 다음 클록 까지의 변이들을 검출할 것이다. Q3 및 Q4와 연속하여 추가적 중간 단계들이, 두 클록 신호들의 비동기성에서 비롯된 준안정성을 최소화시키기 위해 필요로 될 것이며, 사실 그러한 여러개의 단계들이 특정 설계시 바람직할 수 있다.
전형적 실시예에 있어서 출력 부분들은 세 개의 2-입력 NAND 게이트를 포함한다. 각각의 낸드 게이트 N1 및 N2는 입력 섹션의 최종 플립-플롭 단계의 D 및에 연결된다. 낸드 게이트 N1 및 N2의 출력 신호들은 추가 낸드 게이트 N3에서 결합되어 포획 회로의 최종 출력을 형성한다.
출력 부분의 동작은 두 개의 입력 섹션들에 의해 형성된 두 채널들 각각에서 한 개의 샘플 클록으로부터 다음 클록까지의 입력 클록 신호 레벨의 변화를 검출하는 것이다. 두 입력 섹션들은 입력 클록 신호 레벨의 변화를 교대로 검출하는, 핑퐁 방식으로 동작한다.
도 4의 포획 회로의 동작은 도 5의 타이밍도를 참조하여 보다 충분하게 이해될 수 있다. 두 채널들의 첫번째 단계들은 입력 클록 신호의 상승 에지들과 거의 동시에 일어나는 (그러나 입력 클록 신호의 상승 에지들에서 다소 지연된) 역 신호들 Q1 및 Q2를 형성한다. 신호 Q3 및 Q4는 샘플 클록에 의해, 신호 Q1 및 Q2를 각각 샘플링함으로써 형성된다. 신호 Q5 및 Q6는 각각 신호 Q3 및 Q4의 지연된 복제들이다. 낸드 게이트들은 모두 함께 로직 함수를 구현한다.
도 5의 예에서, 도시된 신호들은 모두 이상적인 사각파 신호들이다. 실제로, 신호들은 유한한 상승 및 하강 시간을 가질 것이다. 신호 Q1 및 Q2의 유한한 상승 및 하강 시간과 회로의 비동기성의 가능한 결과는 도 6에 도시된 바와 같은 준안정성이다. 여기서, 신호 Q3와 Q5 그리고 신호 Q4와 Q6는 각각 한 사이클 동안 비결정적 상태에 있게 된다. 따라서 회로의 궁극적인 출력은 바를 수도 바르지 않을 수도 있다. 그러나, 시작시에 그 결정이 "위기 일발"이었기 때문에, 회로의 전체 동작에 대한 때때로의 틀린 결정의 효과는 무시될 수 있다. 불안정성의 시간 윈도우는 경로의 전체 이득을 증가시킴으로써 감소된다. 만일 Q3 및 Q9의 이득이 에러의 가능성을 허용가능한 수준으로 줄이기 충분하다면, 어떤 추가 회로도 필요로 되지 않는다. 그렇지 않으면, 이득을 증가시키기 위해 추가 회로가 요구될 것이다.
도 4의 경우와 같이, 포획 회로에 의해 발생된 데이터 스트림으로부터 두 클록 신호들의 주파수 비를 복구하기 위해, 디지털 필터링이 적용된다. 시그마-델타(또는 델타-시그마) A/D 변환기들에 적용가능한 디지털 필터링 기술의 확장체가 디지털 스트림에 직접적으로 적용됨이 바람직할 것이다. 또, 적합하게 선택된 가중 함수를 사용함으로써 높은 정확도가 얻어질 수 있다.
곱셈치의 가중된 합은 FIR 필터의 예이다. 따라서 지금까지 설명된 가중 함수가 디지털 필터링 이론의 FIR 필터의 함수이다. 그러나, IIR 필터들 역시 사용될 수 있음을 인식해야 한다. FIR 디지털 필터링의 과정에 있어, 가중 함수는 데이터 샘플들의 "윈도우"에 적용되어 윈도우 중앙에서 주파수 비의 추정치를 얻을 수 있다. 그리고나서 윈도우는 다음 시퀀스의 샘플들로 "뽑혀 이동하게 된다". 윈도윙(windowing)은 일반적으로 중첩할 것이다. 한 윈도우는 예를 들어 256 샘플들을 포함할 수 있다.
도 7을 참조하면, 두 개의 선택적 가중 함수들이 256 샘플들의 윈도우에 대해 도시된다. 가중 함수들은 정규화되는데, 이것은 가중 함수 아래의 영역이 단위화됨을 의미한다. 점선으로 표시된 한 가중 함수는 직선의, 일정한 가중 함수이다. 실선으로 나태낸 다른 가중 함수는 삼각 가중 함수이다. 이 가중 함수는 디지털 필터들의 임펄스 응답이 된다.
직선 가중 함수 및 삼각 가중 함수를 각각 사용하는 디지털 필터링의 결과가 도 8 및 도 9에 도시되어 있다. 도 8 및 도 9 모두의 경우, 주파수 비는 0.687 바로 아래에서 0.693 바로 위까지 증가되었다. 도 8에 도시된 바와 같이, 직선 가중 함수를 사용하여, 양자회된 신호는 입력에 근접한 두 레벨들 사이에서 자신의 로칼 평균이 평균 입력과 같도록 발진한다. 평균 에러는 1772ppm이 되는 것으로 계산되었다. 도 9에 도시된 바와 같이, 삼각 가중 함수를 사용하여, 양자화된 신호는 83ppm의 평균 에러를 가진채 입력을 추종한다.
삼각 가중 함수를 적용하고 원하는 디지털 필터링을 이루는데 사용될 수 있는 전형적 주파수 어큐뮬레이터의 개략도가 도 10에 도시된다. 도시된 이 예에서, 주파수 어큐뮬레이터는 7-비트 카운터(101), 14-비트 가산기(103) 및 14-비트 레지스터(105)를 사용한다. 7-비트 카운터는 샘플 주파수 Fs에 의해 클록된다. 7-비트 카운터의 출력은 가산기의 한 입력으로 제공된다. 7-비트 카운터의 동작은 0에서 127까지 위로 카운트하고 나서 127에서 0까지 아래로 카운트하는 것이다. 127번의 카운트가 연속하여 두 번 일어난다. 이 동작은 플립-플롭(107)을 사용하여 달성된다. 플립-플롭은 샘플 주파수 Fs에 의해 클록 된다. 7-비트 가산기의 최종 카운트 신호는 플롭-플롭으로 입력된다. 플립-플롭의 출력은 7-비트 카운터의 카운트 다운 입력에 결합된다.
"오버 샘플링된" 데이터 스트림이 가산기의 제어 입력에 결합된다. 데이터 스트림의 현재의 비트가 1일 때, 가산이 수행된다. 현재의 비트가 0일 때, 어떤 가산도 수행되지 않는다. 가산기 입력인 Carry In은 하이로 정해져서, 효과적으로 가중치들의 범위가 1 내지 128이 되도록 만든다.
14-비트 레지스터는 샘플 주파수 Fs에 의해 클록된다. 그 출력은 가산기의 다른 입력으로 제공된다. 그것의 입력은 가산기에 의해 발생된 출력 워드를 받는다. 14-비트 가산기의 동작은 256 클록 동안 누적 연산을 수행하는 것이다. 256 클록들의 마지막에, 14-비트 가산기의 출력은 주파수 비에 대한 추정량으로서 사용된다. 보다 상세하게, 도시된 예에서, 어큐뮬레이터의 출력은 R이 주파수 비 추정량일 때, Rx128x129와 같게 된다.
상기 기술은 위상 판별로 쉽게 확장될 수 있다. 디지털 위상 판별을 위한 여러가지 상이한 방법들 및 장치들이 서로 다른 설계 균형을 수반하면서 설명될 것이다.
첫번째 방법은 개념적으로는 간단하지만 계산상으로 값비싼 것이다. 도 11a를 참조하면, 동일한 관측 주파수 데이터 스트림과, 삼각 가중 함수(도 11b)에 해당하는 동일한 가중치의 집합이 사용된다. 상대적으로 긴 시간 주기에 걸쳐 샘플링된 주파수에 대한 참조 주파수의 비는 우선 앞서 설명된 기술을 사용하여 정해진다. 이 주파수 비 추정량을 얻은 후, 샘플 주기당 한번씩, 전과 동일한 주파수 추정치를, 그러나 상대적으로 높은 레이트에서 산출함으로써 단기간 주파수 편차가 산출된다. 즉, 연속적인 샘플들이, 각 샘플 주기만큼 자주 도 10의 회로를 사용하여 모두 취해진다. 미리 결정된 주파수 비(Fr)로부터 각 주파수 추정치(F)의 차(ΔF)가 산출되고, 적합한 스케일 팩터 k와 곱해지고 누적되어 해당 위상 산출치 Pf를 얻는다.(Pf의 첫번째 값은 이상적인 추정치와 비교하기 위해 선택된, 임의로 선택된 초기 조건이다. 실제로, 위상은 신호 특성에 대한 이전 지식에 기반한 값으로 초기화 될 수 있고, 또는 그러한 이전 지식의 결여는 위상 변곡점의 검출시 0으로 정해질 수 있다.)
특정 파형(실선)의 실제 위상을 상기 위상 추정 방법을 이용하여 추정된 위상(점선)과 비교하는 위상-플롯 시뮬레이션이 도 11c에 도시되어 있다.
상기 "주파수 차" 위상 추정 방법은 상대적으로 높은 레이트로 주파수 추정치들을 산출해야 할 필요성 때문에 산술적으로 비용이 들게 된다. "이전-합산 차(pre-summation difference)" 위상 산출 방법은 이러한 필요성을 없앤다. 도 12a를 참조하면, 주파수 추정치로부터 주파수 비를 감산하는 대신, 주파수 비 Fr이 샘플링된 데이터 스트림 자체로부터 감산된다. 그 데이터 스트림이 1과 0들만의 비트 스트림이라고 가정하고, 주파수 비 fr=0.6875라고 가정하면, 이전-합산 차 Y는 두 값들인 Y=1-0.6875=.3125 또는 Y=0-0.6875=-0.6875 중 하나를 가질 것이다. Y 값들은 누적되어 상응하는 값들인 PX를 얻는다. 위상 추정치들 PPn은, 필터링된 값들이 스케일 팩터 k에 의해 스케일되는 것만 빼고는 주파수 추정치들(가령, 도 12b의 동일한 가중 함수를 이용하는)을 형성하는 것과 관련해 이전에 설명된 것과 실질적으로 동일한 방법으로 PX 값들을 필터링함으로써 얻어진다.
이전-합산 차 위상 산출은 주파수 차 위상 산출과 수학적으로 동일하다고 보여질 수 있다. 그러므로 도 12c에 보이는 시뮬레이션 결과들은 도 11c에서와 동일하다. 그러나, 하드웨어 구현은 이전-합산 차 위상 산출을 사용하여 훨씬 더 간단해질 수 있는데, 이는 위상 포인트 당 단 한번의 계산만이 요구되기 때문이다. 그러한 하드웨어 구현이 도 13에 보여진다.
도 13의 이전-합산 차 위상 추정기는 일반적으로 제1어큐뮬레이터 ACC1, 도 10과 관련하여 이전에 설명된 가중치 발생기와 유사하거나 동일한 가중치 발생기 WG 및 제2어큐뮬레이터 ACC2를 포함한다.
어큐뮬레이터 ACC1은 관측 주파수 데이터 스트림의 비트들(또는 다른 실시예들에 있어서, 심볼들)에 대응하여 위상 수치들 PXi를 발생하도록 동작하고 멀티플렉서(1301), 가산기(1303) 및 레지스터(가령, 16-비트 레지스터)(1305)를 포함한다. 멀티플렉서(1301)는 X 값들에 따라 Yi의 두 가능한 값들 중 한 개를 선택하여 Yi를 가산기(1303)에 제공한다. 레지스터 값은 Yi에 더해져서 PXi를 형성하고 이것은 이후에 레지스터 안으로 스트로브된다. 가산기(1303) 및 레지스터(1305)는 그리고 나서 그 PXi값들을 누적한다.
PXi값들은 그리고 나서 어큐뮬레이터 ACC2에서 필터링되며, 이 어큐뮬레이터는 곱셈기(1307), 가산기(1309) 및 레지스터(1311)를 포함한다. 곱셈기는 가중치 발생기 WG로부터 가중치들 및 어큐뮬레이터 ACC1으로부터 PXi값들을 받는다. 각각의 가중치들과 PXi값들은 곱해지고 그 곱셈값들이 가령 128 클록 사이클 동안 누적되어 위상 추정량 PP를 발생한다. 곱셈기는 누적 과정 중 스케일 팩터 k를 각 곱셈값에 제공하도록 구성된다.
보다 단순한 구현은 정수 차 위상 산출을 이용하여 달성될 수 있다. 정수 차 위상 산출은 수학적으로 상기 방법들과 같지는 않지만 매우 유사하다. 도 14a를 참조하면, 이 방법은 관측 주파수 데이터 스트림에 더하여, 참조 주파수가 (같은 클록을 가진) 도 4의 포획 회로에 적용될 때 발생할 참조 주파수 데이터 스트림을 사용한다. 연속적인 합 Di는 그리고 나서 정수 차 Xi- Ri로 형성된다. 많은 실용적 어플리케이션에 있어, 도 14 및 도 15에 도시된 것과 같이, Di는 오로지 1, 0 및 -1인 값들만을 가진다. 그러나, Di가 다른 값들을 취하는 일반적 경우도 본 예로부터 예상되고 이해될 수 있고, 본 설명에 포함될 수 있다.
위상 추정치들은 앞서 설명된 바와 같거나 유사한 방식으로 Di값들을 필터링함으로써 형성된다. 동일한 삼각 가중 함수가 도 14b에 사용될 수 있다. 정수 차 위상 산출 방법은 이전 방법들과 같이 도 14c와 동일한 시뮬레이션 결과를 발생한다.
도 15를 참조하면, D가 1,0 및 -1 만을 취하는 경우, 그에 따르는 하드웨어 구현이 실질적으로 단순화될 수 있다(가령, 도 13의 하드웨어 구현과 비교할 때).
도 13에서와 같은, 도 15의 정수 차 위상 산출기는 일반적으로 제1어큐뮬레이터 ACC1, 가중치 발생기 WG 및 제2어큐뮬레이터 ACC2를 포함한다. 어큐뮬레이터 ACC1은 도 13의 상응하는 구조와는 상당히 다른 구조로 되어 있다. 도 15의 어큐뮬레이터 ACC1은 참조 패턴 발생기(1501), 1-비트 감산기(1503), 2-비트 가산기(1505) 및 2-비트 레지스터(1507)를 포함한다. 1-비트 감산기는 각각의 R 값들을 각각의 X 값들로부터 감산한다. 2-비트 가산기 및 레지스터는, 앞서 설명된 바와 같이 1, 0, -1만으로 제한되는 결과적 Di값들을 누적한다.
가중치 발생기 WG 및 어큐뮬레이터 ACC2는 실질적으로 이전에 설명된 도 13에서와 동일하다. 그러나, Di가 1, 0, -1 값들만을 취하기 때문에, 곱셈기가 필요없다. 대신, 만일 Di=1이면 가중치가 누적된 값에 더해지고, Di=-1이면 가중치는 감산된다. (Di=0이면, 누적된 값은 변화되지 않고 그대로 남는다.) 하드웨어 곱셈기의 절감은 도 15의 구현에 특히 유리하다.
위상 추정의 추가 방법은 클록 측정 위상 산출 방법으로서 언급된다. 도 16a를 참조하면, 이 방법은 R, X 및 D가 관여되는 한 이전의 정수 차 위상 산출 방법과 유사하다. 그러나, 이 방법은 참조 주파수 데이터 스트림 R에 더하여, 도 2에 나타난 숫자들과 동일한, "클록 측정" 수치 RG를 사용한다. 게다가, 사용된 가중 함수가 도 16b에 보여지다시피 분명히 다른 것이다. 클록 측정 위상 추정치들 PC는 다음의 수학식 1을 이용하여 얻어진다.
클록 측정 위상 산출 방법을 사용한 시뮬레이션 결과들이 도 6c에 도시되어 있다.
도 17을 참조하면, 클록 측정 위상 추정기는 일반적으로 제1어큐뮬레이터 ACC1, 가중치 발생기 WG 및 제2어큐뮬레이터 ACC2를 포함한다. 추정기는 추가적으로 합산 블럭(1701)을 포함한다.
어큐뮬레이터 블록 ACC1은 실질적으로 도 15의 어큐뮬레이터 블록 ACC1과 동일하다. 그러나. 참조 패턴 발생기는 어큐뮬레이터 ACC1안에 사용되는 참조 주파수 데이터 스트림 R과, 합산 블록(1701)으로 입력되는 클록 측정 데이터 스트림 RG를 모두 발생한다는 것을 알아야 한다.
가중치 발생기는 카운터(1703) 및 가중치 발생기 로직(1705)를 포함한다.
어큐뮬레이터 ACC2는 가산기(1707) 및 레지스터(1709)를 포함한다. X=1일 때, 가중치 발생기로부터의 가중치가 레지스터(1709)의 내용들에 더해진다. 가산기의 출력은 레지스터의 새로운 입력이 되어, 가령 128클록 사이클 동안 누적 연산을 수행한다.
ACC2의 누적 연산의 결론으로, ACC1과 ACC2의 출력들은 해당 RG 값과 더불어, 합산 블록(1701)에서 합산된다.
당업자들은 본 발명이 본 발명의 정신이나 본질적 특징을 벗어남이 없이 다른 특정한 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 따라서 현재 개시된 실시예들은 모든 면에서 예시적인 것이며 한정된 것은 아니라고 간주된다. 본 발명의 범주는 상술한 설명이 아닌 첨부된 청구항들에 의해 지시되며, 그 등가적인 것들의 의미와 범위내에서 오는 모든 변화들이 그 안에 포함될 수 있도록 예정된다.

Claims (22)

  1. 제2클록 신호를 이용하여 제1클록 신호의 위상을 결정하는 방법에 있어서,
    제2클록 신호에 따라 제1클록 신호를 샘플링하여 디지털 비트들의 스트림을 발생하는 단계; 및
    상기 디지털 비트들의 스트림으로부터 위상을 나타내는 디지털 워드를 형성하는 단계를 포함함을 특징으로 하는 위상 결정 방법.
  2. 제1항에 있어서, 상기 디지털 워드를 형성하는 단계는 디지털 비트들의 스트림을 필터링하는 단계를 구비함을 특징으로 하는 위상 결정 방법.
  3. 제2클록 신호를 사용하여 제1클록 신호의 위상을 결정하는 장치에 있어서,
    제2클록 신호에 따라 제1클록 신호를 샘플링하여 디지털 비트들의 스트림을 발생하는 수단; 및
    상기 디지털 비트들의 스트림으로부터 위상을 나타내는 디지털 워드를 형성하는 수단을 포함함을 특징으로 하는 위상 결정 장치.
  4. 제3항에 있어서, 상기 형성 수단은 디지털 필터를 구비함을 특징으로 하는 위상 결정 장치.
  5. 제4항에 있어서, 상기 디지털 필터는 서로 다른 가중치들이 서로 다른 디지털 비트들에 적용되는 가중 함수를 사용함을 특징으로 하는 위상 결정 장치.
  6. 제2클록 신호를 사용하여 제1클록 신호의 위상을 결정하는 방법에 있어서,
    제2클록 신호에 따라 제1클록 신호를 샘플링하여 디지털 심볼들의 스트림을 발생하는 단계; 및
    상기 디지털 심볼들의 스트림으로부터 위상을 나타내는 디지털 값을 형성하는 단계를 구비함을 특징으로 하는 위상 결정 방법.
  7. 제6항에 있어서, 상기 디지털 값을 형성하는 단계는 디지털 비트들의 스트림을 필터링하는 단계를 구비함을 특징으로 하는 위상 결정 방법.
  8. 제2클록 신호를 이용하여 제1클록 신호의 위상을 결정하는 장치에 있어서,
    제2클록 신호에 의해 제1클록 신호를 샘플링하여 디지털 심볼들의 스트림을 발생하는 수단; 및
    상기 디지털 비트들의 스트림으로부터 위상을 나타내는 디지털 값을 형성하는 수단을 구비함을 특징으로 하는 위상 결정 장치.
  9. 제8항에 있어서, 상기 형성 수단은 디지털 필터를 구비함을 특징으로 하는 위상 결정 장치.
  10. 제9항에 있어서, 상기 디지털 필터는 서로 다른 가중치들이 서로 다른 디지털 비트들에 적용되는 가중 함수를 사용함을 특징으로 하는 위상 결정 장치.
  11. 다른 클록 신호를 이용하여 한 클록 신호의 위상을 나타내는 데이터 스트림을 발생하는 방법에 있어서,
    두 클록 신호들 중 하나를 다른 한 클록 신호에 따라 샘플링하여 디지털 비트들 또는 심볼들의 스트림을 형성하는 단계를 구비하고, 상기 각 디지털 비트 또는 심볼은 다른 한 클록 신호의 특정 주기 동안 발생된 한 클록 신호의 소정 극성의 여러 변이들을 나타내며, 따라서 디지털 비트들 또는 심볼들의 스트림이 더 처리되어 관련 위상을 결정하게 됨을 특징으로 하는 데이터 스트림 발생 방법.
  12. 제11항에 있어서,
    주파수 차 위상 산출이 사용 되고,
    상기 스트림을 필터링하여 클록 신호들의 평균 주파수 비들을 얻는 단계;
    상기 스트림을 필터링하여 클록 신호들의 주파수 비들의 일련의 단기간 추정치들을 얻는 단계;
    각 추정치에 대해, 그 추정치 및 주파수들의 평균비 사이의 차를 산출하고 그 차를 위상 증분으로 변환하는 단계; 및
    상기 위상 증분들을 누적하여 연속 위상 추정치(running phase estimate)를 제공하는 단계를 더 구비함을 특징으로 하는 데이터 스트림 발생 방법.
  13. 제11항에 있어서,
    이전-합산 차 위상 산출이 채용되고,
    상기 각 디지털 비트 또는 심볼로부터 클록 신호들의 주파수 비를 감산함으로써 디지털 값들의 첫번째 스트림을 발생하는 단계;
    디지털 값들의 두번째 스트림을 누적함으로써 디지털 값들의 두번째 스트림을 발생하는 단계; 및
    디지털 값들의 두번째 스트림을 필터링하는 단계를 더 구비함을 특징으로 하는 데이터 스트림 발생 방법.
  14. 제11항에 있어서,
    상기 클록 신호들 중 상기 한 개에 의해 상기 클록 신호들 중 상기 다른 한 개가 샘플링될 때의 결과인 디지털 비트들 또는 심볼들의 제2스트림을 발생하는 단계;
    제1스트림의 비트들 또는 심볼들로부터 제2데이터 스트림의 비트들 또는 심볼들을 감산하여 디지털 비트들 또는 심볼들의 제3스트림을 발생하는 단계; 및
    디지털 비트들 또는 심볼들의 제3스트림을 누적하여 각각이 1. 0 및 -1 값들 중 하나를 갖는 디지털 비트들 또는 심볼들의 제4스트림을 형성하는 단계를 구비함을 특징으로 하는 데이터 스트림 발생 방법.
  15. 제14항에 있어서,
    정수 차 위상 산출 방법이 사용되고,
    디지털 비트들 또는 심볼들의 제4스트림을 필터링하는 단계를 더 구비함을 특징으로 하는 데이터 스트림 발생 방법.
  16. 제14항에 있어서,
    클록 측정 위상 산출이 채용되고,
    상기 디지털 비트들 또는 심볼들의 제1스트림을 필터링하여 필터링된 값을 발생하는 단계;
    상기 한 클록 신호가 상기 다른 한 클록 신호에 따라 시그마-델타 변조될 때의 결과인 디지털 값들의 제5스트림을 발생하는 단계;
    상기 제4데이터 스트림으로부터 취한 값 및 상기 제5데이터 스트림으로부터 취한 값의 일부분의 차를 형성하는 단계; 및
    상기 차 및 상기 필터링된 값을 결합하는 단계를 더 포함함을 특징으로 하는 데이터 스트림 발생 방법.
  17. 제16항에 있어서, 상기 필터링하는 단계는 쌍곡선 가중 함수를 사용하여 수행됨을 특징으로 하는 데이터 스트림 발생 방법.
  18. 다른 클록 신호를 이용하여 한 클록 신호의 위상을 나타내는 데이터 스트림을 발생하는 회로에 있어서,
    제1클록 신호가 제공되는 제1입력 단자, 제2클록 신호가 제공되는 제2입력 단자를 구비하고, 각각이 다른 클록 신호의 특정 주기 동안 발생된 한 클록 신호의 소정 극성의 다수의 변이들을 나타내는 디지털 비트들 또는 심볼들의 스트림을 출력 신호로서 발생하여, 상기 디지털 비트들 또는 심볼들의 스트림이 더 처리됨으로써 관련 위상이 결정됨을 특징으로 하는 데이터 스트림 발생 회로.
  19. 제18항에 있어서,
    가중치 발생기;
    제1어큐뮬레이터; 및
    제2어큐뮬레이터를 더 구비하고,
    상기 제1어큐뮬레이터는 입력으로 디지털 비트들 또는 심볼들의 스트림을 받아 비트들 또는 심볼들의 출력 스트림을 발생하고, 상기 가중치 발생기는 일련의 가중치들을 발생하며, 상기 제2어큐뮬레이터는 일련의 가중치들 및 비트들 또는 심볼들의 출력 스트림을 받아 위상 추정치를 발생함을 특징으로 하는 데이터 스트림 발생 회로.
  20. 제19항에 있어서, 상기 제2어큐뮬레이터는 하드웨어 곱셈기를 구비함을 특징으로 하는 데이터 스트림 발생 회로.
  21. 제19항에 있어서, 상기 제1어큐뮬레이터는 참조 패턴 발생기를 구비하고, 상기 출력 스트림은 1, 0 및 -1의 심볼들로 이뤄지며, 상기 제2어큐뮬레이터는 가산기/감산기를 구비함을 특징으로 하는 데이터 스트림 발생 회로.
  22. 제18항에 있어서,
    가중치 발생기;
    제1어큐뮬레이터;
    제2어큐뮬레이터; 및
    합산 블록을 더 구비하고,
    상기 가중치 발생기는 일련의 가중치들을 발생하고, 상기 제1어큐뮬레이터는 입력으로서 디지털 비트들 또는 심볼들의 스트림과 일련의 가중치들을 받아 심볼들의 제1출력 스트림을 발생하고, 상기 제2어큐뮬레이터는 입력으로서 디지털 비트들 또는 심볼들의 스트림을 수신하여 심볼들의 제2출력 스트림을 발생하고, 상기 합산 블록은 상기 제1어큐뮬레이터 및 상기 제2어큐뮬레이터로부터의 출력들을 합하여 위상 추정치를 발생함을 특징으로 하는 데이터 스트림 발생 회로.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2369190B (en) * 2000-11-21 2004-07-14 Ubinetics Ltd Method and apparatus for estimating the phase of a signal
US7027545B2 (en) * 2001-05-09 2006-04-11 Tropian, Inc. Data sampler for digital frequency/phase determination
US6792037B2 (en) 2002-02-28 2004-09-14 Interdigital Technology Corporation Apparatus and method of searching for known sequences
JP2006503466A (ja) * 2002-10-18 2006-01-26 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 通信クロック周波数を識別するデータ処理装置
CN101217104B (zh) * 2007-01-05 2010-09-15 北京北方微电子基地设备工艺研究中心有限责任公司 一种射频匹配器的传感器的鉴相装置和方法
US7646227B2 (en) * 2007-07-20 2010-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Digital phase discriminator
CN101741324B (zh) * 2008-11-10 2012-07-25 财团法人工业技术研究院 积化和差d类功率放大器及其方法
EP2871494B1 (en) * 2013-11-08 2018-03-21 u-blox AG Phase-alignment between clock signals
FR3042877A1 (fr) * 2015-10-22 2017-04-28 Commissariat Energie Atomique Procede et dispositif de determination de la phase d'un signal periodique
CN106199187B (zh) * 2016-07-18 2018-11-13 电子科技大学 一种多音信号相对相位的测试方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3136522A1 (de) * 1981-09-15 1983-03-24 Siemens AG, 1000 Berlin und 8000 München Verfahren und anordnung zur digitalen regelung der phase des systemtaktes eines digitalen signalverarbeitungssystems
US4468794A (en) * 1982-01-11 1984-08-28 The United States Of America As Represented By The Secretary Of The Navy Digital coherent detector
US4764923A (en) * 1987-03-03 1988-08-16 Advance Micro Devices, Inc. Digital receive filter circuit
US4935942A (en) * 1989-03-16 1990-06-19 Western Digital Corporation Data sampling architecture
US5557647A (en) * 1993-01-06 1996-09-17 Kabushiki Kaisha Toshiba Baseband signal demodulator
US5513209A (en) * 1993-02-26 1996-04-30 Holm; Gunnar Resampling synchronizer of digitally sampled signals
US5664165A (en) * 1995-04-19 1997-09-02 International Business Machines Corporation Generation of a synthetic clock signal in synchronism with a high frequency clock signal and corresponding to a low frequency clock signal
US5703502A (en) * 1996-05-30 1997-12-30 Sun Microsystems, Inc. Circuitry that detects a phase difference between a first, base, clock and a second, derivative, clock derived from the base clock

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Publication number Publication date
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EP1890417A1 (en) 2008-02-20

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