JP4092652B2 - D / A converter - Google Patents

D / A converter Download PDF

Info

Publication number
JP4092652B2
JP4092652B2 JP2003307819A JP2003307819A JP4092652B2 JP 4092652 B2 JP4092652 B2 JP 4092652B2 JP 2003307819 A JP2003307819 A JP 2003307819A JP 2003307819 A JP2003307819 A JP 2003307819A JP 4092652 B2 JP4092652 B2 JP 4092652B2
Authority
JP
Japan
Prior art keywords
modulation
output
signal
clock
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003307819A
Other languages
Japanese (ja)
Other versions
JP2005079908A (en
Inventor
吾朗 坂田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2003307819A priority Critical patent/JP4092652B2/en
Publication of JP2005079908A publication Critical patent/JP2005079908A/en
Application granted granted Critical
Publication of JP4092652B2 publication Critical patent/JP4092652B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Description

本発明は、ΔΣ変調器を用いたＤ／Ａ変換装置に関する。   The present invention relates to a D / A converter using a ΔΣ modulator.

量子化ノイズを高域側へシフトさせて可聴帯域のＳＮ比を向上させるノイズシェーピング効果を有するΔΣ変調器を用いたＤ／Ａ変換装置が知られている。例えば特許文献１には、ΔΣ変調した多ビットの変調デジタル信号をアナログ信号に変換するＤ／Ａ変換装置において、変調デジタル信号の電圧軸方向および時間軸方向の双方に重み付けを行って互いの欠点を補うようにし、これにより多ビットの変調デジタル信号をアナログ信号に変換する際に問題となるＰＷＭ（パルス幅変調）のためのクロックの速度を緩和しつつ複雑な多相クロックを不要にした技術が開示されている。   A D / A converter using a ΔΣ modulator having a noise shaping effect that shifts quantization noise to the high frequency side to improve the S / N ratio of the audible band is known. For example, in Patent Document 1, in a D / A conversion device that converts a ΔΣ-modulated multi-bit modulated digital signal into an analog signal, both the voltage axis direction and the time axis direction of the modulated digital signal are weighted and each other's drawbacks are disclosed. To reduce the speed of the clock for PWM (Pulse Width Modulation), which is a problem when converting multi-bit modulated digital signals to analog signals. Is disclosed.

特開平１０−３０８６７１号公報Japanese Patent Laid-Open No. 10-308671

ところで、ΔΣ変調した多ビットの変調信号を発生する場合に、ＰＬＬ（位相同期ループ）で逓倍された高速なクロックに同期させてＰＷＭを駆動させると、その逓倍クロックのジッタ（時間軸誤差）に起因したノイズが発生するという問題がある。また、ΔΣ変調では高次になると不安定になる帰還系のフィルタを備えるため、入力が０になっても帰還系に残留する値により無音時ノイズが発生し易いという問題もある。
そこで本発明は、上述した事情に鑑みてなされたもので、ジッタの影響を回避でき、しかも無音時ノイズを除去することができるＤ／Ａ変換装置を提供することを目的としている。 By the way, when generating a delta-sigma modulated multi-bit modulation signal, if PWM is driven in synchronization with a high-speed clock multiplied by a PLL (phase-locked loop), jitter (time axis error) of the multiplied clock is generated. There is a problem that noise is caused. In addition, since ΔΣ modulation includes a feedback filter that becomes unstable when the order becomes high, there is also a problem that even when the input becomes zero, noise during silence is likely to occur due to a value remaining in the feedback system.
Accordingly, the present invention has been made in view of the above-described circumstances, and an object thereof is to provide a D / A conversion device that can avoid the influence of jitter and can eliminate noise during silence.

上記目的を達成するため、請求項１に記載の発明では、原クロックを逓倍した逓倍クロックを発生する逓倍手段と、前記逓倍手段が発生する逓倍クロックに応じて、入力信号をオーバーサンプリングしてΔΣ変調符号化するΔΣ変調手段と、無入力時に前記ΔΣ変調手段に残留する信号を所定範囲内の値に抑制する抑制手段と、逓倍クロックに従って前記ΔΣ変調手段が出力する変調出力を原クロックに同期させて出力形成する出力手段とを具備することを特徴とする。   In order to achieve the above object, according to the first aspect of the present invention, the multiplying means for generating the multiplied clock obtained by multiplying the original clock, and the input signal is oversampled according to the multiplied clock generated by the multiplying means, and ΔΣ ΔΣ modulation means for modulation encoding, suppression means for suppressing the signal remaining in the ΔΣ modulation means to a value within a predetermined range when there is no input, and the modulation output output by the ΔΣ modulation means in accordance with the multiplied clock is synchronized with the original clock And output means for forming an output.

請求項２に記載の発明では、前記ΔΣ変調手段は、入力信号をオーバーサンプリングするＩＩＲフィルタ手段を有し、当該ＩＩＲフィルタ手段は入力信号が「０」の場合、フィルタ出力を「０」に設定することを特徴とする。   In the invention according to claim 2, the ΔΣ modulation means has IIR filter means for oversampling the input signal, and the IIR filter means sets the filter output to “0” when the input signal is “0”. It is characterized by doing.

請求項３に記載の発明では、前記抑制手段は、前記ΔΣ変調手段が備える複数の積分器の内、最初に入力信号を積分する第１の積分器の出力に応じて、無入力時に当該第１の積分器に残留する値を所定範囲内に抑制するバイアスを発生して当該第１の積分器に供給することを特徴とする。   According to a third aspect of the present invention, the suppression means is configured to output the first time when there is no input according to the output of the first integrator that integrates the input signal first among the plurality of integrators included in the ΔΣ modulation means. A bias that suppresses a value remaining in one integrator within a predetermined range is generated and supplied to the first integrator.

請求項４に記載の発明では、原クロックを逓倍した逓倍クロックを発生する逓倍手段と、前記逓倍手段が発生する逓倍クロックに応じて、入力信号をオーバーサンプリングしてΔΣ変調符号化するΔΣ変調手段と、無入力時に前記ΔΣ変調手段に残留する信号を所定範囲内の値に抑制する抑制手段と、逓倍クロックに従って前記ΔΣ変調手段が発生する多ビット信号をパルス幅変調信号に変換する変換手段と、逓倍クロックに従って前記変換手段が出力するパルス幅変調信号を原クロックに同期させてサンプルホールドした後、ディレイフリップフロップを介して出力形成する出力手段とを具備することを特徴とする。   According to a fourth aspect of the present invention, a multiplying means for generating a multiplied clock obtained by multiplying an original clock, and a ΔΣ modulation means for oversampling an input signal and performing ΔΣ modulation encoding according to the multiplied clock generated by the multiplying means. And a suppressor that suppresses the signal remaining in the ΔΣ modulator when no input is within a predetermined range, and a converter that converts the multi-bit signal generated by the ΔΣ modulator according to a multiplied clock into a pulse width modulated signal. And output means for forming an output through a delay flip-flop after sample-holding the pulse width modulation signal output from the conversion means in synchronization with the original clock in accordance with the multiplied clock.

請求項１に記載の発明によれば、無入力時にΔΣ変調手段に残留する信号を所定範囲内の値に抑制するから無音時ノイズを除去でき、逓倍クロックに従ってΔΣ変調手段が出力する変調出力を原クロックに同期させて出力形成するため、ジッタの影響を回避できる。   According to the first aspect of the present invention, since the signal remaining in the ΔΣ modulation means at the time of no input is suppressed to a value within a predetermined range, noise during silence can be removed, and the modulation output output from the ΔΣ modulation means according to the multiplied clock is obtained. Since the output is formed in synchronization with the original clock, the influence of jitter can be avoided.

請求項２に記載の発明によれば、入力信号をオーバーサンプリングするフィルタを帰還系のＩＩＲフィルタ手段で構成し、当該ＩＩＲフィルタ手段は入力信号が「０」の場合、フィルタ出力を「０」に設定するようにしたので、簡易なフィルタ構成としつつ無入力時の残留値を回避することができる。   According to the second aspect of the present invention, the filter for oversampling the input signal is constituted by the IIR filter means of the feedback system, and the IIR filter means sets the filter output to “0” when the input signal is “0”. Since it is set, it is possible to avoid a residual value when there is no input while having a simple filter configuration.

請求項３に記載の発明によれば、ΔΣ変調手段が備える複数の積分器の内、最初に入力信号を積分する第１の積分器の出力に応じて、無入力時に当該第１の積分器に残留する値を所定範囲内に抑制するバイアスを発生するので、無音時ノイズを除去することができる。   According to the third aspect of the present invention, among the plurality of integrators provided in the ΔΣ modulation means, the first integrator when there is no input according to the output of the first integrator that integrates the input signal first. Since a bias that suppresses the value remaining in the range within a predetermined range is generated, noise during silence can be removed.

請求項４に記載の発明によれば、原クロックを逓倍した逓倍クロックを発生し、逓倍クロックに応じてΔΣ変調手段が入力信号をオーバーサンプリングしてΔΣ変調符号化する際に、無入力なるとΔΣ変調手段に残留する信号を所定範囲内の値に抑制するので、無音時ノイズを除去できる。また、逓倍クロックに従ってΔΣ変調手段が発生する多ビット信号をパルス幅変調信号に変換し、このパルス幅変調信号を原クロックに同期させてサンプルホールドした後、ディレイフリップフロップを介して出力形成するため、ジッタの影響を回避できる。   According to the fourth aspect of the present invention, a multiplied clock is generated by multiplying the original clock, and when the ΔΣ modulation means oversamples the input signal in accordance with the multiplied clock and performs ΔΣ modulation encoding, ΔΣ Since the signal remaining in the modulation means is suppressed to a value within a predetermined range, noise during silence can be removed. Also, in order to convert the multi-bit signal generated by the ΔΣ modulation means into a pulse width modulation signal according to the multiplied clock, sample and hold the pulse width modulation signal in synchronization with the original clock, and then form an output via a delay flip-flop The effect of jitter can be avoided.

以下、図面を参照して本発明の実施の形態について説明する。図１は本発明の実施の形態によるＤ／Ａ変換装置の構成を示すブロック図である。この図において、６０はＰＬＬ（位相同期ループ）部であり、サンプリング周波数ｆｓの２５６倍のクロックＣＫを逓倍した１０２４ｆｓの逓倍クロックを発生して後述する構成要素１０〜５０にそれぞれ供給する。１０は入力データｉｎｄをオーバーサンプリングするインターポレーションフィルタである。   Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a D / A converter according to an embodiment of the present invention. In this figure, reference numeral 60 denotes a PLL (phase-locked loop) unit that generates a 1024 fs multiplied clock obtained by multiplying a clock CK that is 256 times the sampling frequency fs and supplies it to components 10 to 50 described later. An interpolation filter 10 oversamples the input data ind.

インターポレーションフィルタ１０は、図２に図示するように、減算器１０ａ、係数Ｋ１を有する乗算器１０ｂ、加算器１０ｃおよび１サンプル遅延信号ｃを出力する遅延器１０ｄから構成される１次ＩＩＲフィルタ、コンパレータＣおよびゲートスイッチＧから構成される。コンパレータＣは遅延器１０ｄから出力される１サンプル遅延信号ｃがスレッショルドレベルｃｔｈより小さければ入力データｉｎｄをそのままスルー出力させ、一方、１サンプル遅延信号ｃがスレッショルドレベルｃｔｈより大きければ加算器１０ｃの出力をフィルタ出力とするようゲートスイッチＧを制御する。このような構成によれば、入力データｉｎｄが「０」になると、フィルタ出力も「０」に設定される。   As shown in FIG. 2, the interpolation filter 10 includes a subtractor 10a, a multiplier 10b having a coefficient K1, an adder 10c, and a delay unit 10d that outputs a one-sample delay signal c. , A comparator C and a gate switch G. The comparator C outputs the input data ind as it is if the one-sample delay signal c output from the delay device 10d is smaller than the threshold level cth, while the output of the adder 10c is output if the one-sample delay signal c is larger than the threshold level cth. Is controlled to be a filter output. According to such a configuration, when the input data ind becomes “0”, the filter output is also set to “0”.

図１において、２０はΔΣ変調器であり、その構成を図３に図示する。図３に示すΔΣ変調器２０は３次ΔΣ変調符号化するものであり、加算器２０ａ〜２０ｄ、第１〜第３の積分器２１ａ〜２１ｃ、乗算器２２ａ〜２２ｃ、遅延器２３ａ〜２３ｂおよび量子化器２４から構成される。
こうした構成において、乗算器２２ａ〜２２ｃの係数をそれぞれ「ｋ０」、「ａ０」、「ｋ１」とした場合、変調出力Ｙに重畳される量子化器２４の量子化ノイズｅは、次式（１）〜（３）で表現でき、その特性の一例を図４に図示する。 量子化ノイズｅ＝Ａ／Ｂ …（１） ここで、Ａ＝（−１＋ｚ-1）（−１＋２ｚ-1＋ａ０ｋ１ｚ-1−ｚ-2）…（２）、Ｂ＝１−２ｚ-1＋ｋ０ｚ-1−ａ０ｋ１ｚ-1＋ｋ０ｋ１ｚ-1＋ｚ-2−ｋ０ｚ-2 …（３）
図３に図示するΔΣ変調器２０の特徴的な点は、加算器２０ａにバイアスＢｉａｓを供給することにあり、これが意図するところについては後述する。 In FIG. 1, 20 is a delta-sigma modulator, The structure is illustrated in FIG. The ΔΣ modulator 20 shown in FIG. 3 performs third-order ΔΣ modulation encoding, and includes adders 20a to 20d, first to third integrators 21a to 21c, multipliers 22a to 22c, delay units 23a to 23b, and It consists of a quantizer 24.
In such a configuration, when the coefficients of the multipliers 22a to 22c are “k0”, “a0”, and “k1”, respectively, the quantization noise e of the quantizer 24 superimposed on the modulation output Y is expressed by the following equation (1) ) To (3), and an example of the characteristics is shown in FIG. Quantization noise e = A / B (1) where A = (− 1 + z−1) (− 1 + 2z−1 + a0k1z−1−z−2) (2), B = 1−2z−1 + k0z−1− a0k1z-1 + k0k1z-1 + z-2-k0z-2 (3)
A characteristic point of the ΔΣ modulator 20 shown in FIG. 3 is that a bias Bias is supplied to the adder 20a, and the purpose of this will be described later.

次に、図１において、３０はバイアス付加部であり、上述したΔΣ変調器２０第１の積分器２１ａに残留する値を所定範囲内の値に抑制するよう微小レベルのバイアスＢｉａｓを発生する。バイアス付加部３０は、図５に図示するように、構成要素３１〜３５から構成される。３１はコンパレータである。コンパレータ３１はΔΣ変調器２０（図３参照）の第１の積分器２１ａの出力Ｚ０（絶対値）とスレッショルドレベルＺ０ｔｈとを比較し、Ｚ０＞Ｚ０ｔｈならば一定値ｅｎｖｔを選択するようスイッチ３２を制御し、Ｚ０≦Ｚ０ｔｈならば「０」を選択するようスイッチ３２を制御する。   Next, in FIG. 1, reference numeral 30 denotes a bias adding unit, which generates a very low level bias Bias so as to suppress the value remaining in the first integrator 21a of the ΔΣ modulator 20 described above to a value within a predetermined range. As shown in FIG. 5, the bias adding unit 30 includes components 31 to 35. 31 is a comparator. The comparator 31 compares the output Z0 (absolute value) of the first integrator 21a of the ΔΣ modulator 20 (see FIG. 3) with the threshold level Z0th. If Z0> Z0th, the comparator 31 selects the constant value envt. The switch 32 is controlled to select “0” if Z0 ≦ Z0th.

３３は加算器３３ａ、減算器３３ｂ、遅延素子３３ｃおよび係数ｂ（０＜ｂ＜１）を有する乗算器３３ｄから構成されるＩＩＲフィルタである。３４は、ＩＩＲフィルタ３３が出力する１サンプル遅延信号ｄとスレッショルドレベルｄｔｈとを比較し、ｄ＞ｄｔｈならばバイアスＢｉａｓを選択するようスイッチ３５を制御し、ｄ≦ｄｔｈならば「０」を選択するようスイッチ３５を制御するコンパレータである。なお、バイアスＢｉａｓは例えば「０００００１ｈ（１６進表示）」などで表される微小レベルである。   An IIR filter 33 includes an adder 33a, a subtractor 33b, a delay element 33c, and a multiplier 33d having a coefficient b (0 <b <1). 34 compares the one-sample delay signal d output from the IIR filter 33 with the threshold level dth and controls the switch 35 to select the bias bias if d> dth, and selects “0” if d ≦ dth. It is a comparator that controls the switch 35 to do so. The bias bias is a minute level represented by, for example, “000001h (hexadecimal display)”.

バイアス付加部３０に入力されるΔΣ変調器２０の第１の積分器２１ａの出力Ｚ０（絶対値）が図６（ａ）のように変化した場合、ＩＩＲフィルタ３３は指数関数的に減少する１サンプル遅延信号ｄを発生（図６（ｂ）参照）し、１サンプル遅延信号ｄがスレッショルドレベルｄｔｈ以下に達するまでの間（図６（ｃ）参照）、バイアスＢｉａｓを発生するようになっている。
つまり、図３に図示したように、第１〜第３の積分器２１ａ〜２１ｃが縦続されるタイプのΔΣ変調器２０では、入力が「０」になると、第１の積分器２１ａには量子化器２４からの帰還データのみが与えられ、無音時の積分値である直流成分が残留して無音時ノイズの要因になる。そこで、バイアス付加部３０はΔΣ変調器２０の第１の積分器２１ａに残留する値を所定範囲内の値に抑制するよう微小レベルのバイアスＢｉａｓを供給している。 When the output Z0 (absolute value) of the first integrator 21a of the ΔΣ modulator 20 input to the bias adding unit 30 changes as shown in FIG. 6A, the IIR filter 33 decreases exponentially. The sample delay signal d is generated (see FIG. 6B), and the bias Bias is generated until the one sample delay signal d reaches the threshold level dth or less (see FIG. 6C). .
That is, as shown in FIG. 3, in the ΔΣ modulator 20 of the type in which the first to third integrators 21a to 21c are cascaded, when the input becomes “0”, the first integrator 21a has a quantum Only the feedback data from the generator 24 is given, and a direct current component that is an integral value at the time of silence remains and becomes a cause of noise at the time of silence. Therefore, the bias adding unit 30 supplies a bias Bias at a minute level so as to suppress the value remaining in the first integrator 21a of the ΔΣ modulator 20 to a value within a predetermined range.

次に、図１において、４０はΔΣ変調器２０の出力をパルス幅変調して出力するＰＷＭ部である。ＰＷＭ部４０では、ΔΣ変調器２０の出力が例えば「０」〜「４」の５値をとる場合、図７に図示するパルス幅のデータＰＤを発生する。すなわち、ΔΣ変調器２０の出力が「０」の場合には８クロックＣＫにわたって全て「０」のデータＰＤを発生し、ΔΣ変調器２０の出力が「１」の場合には、８クロックＣＫの中央２クロック分が「１」となるデータＰＤを発生する。以後、ΔΣ変調器２０の出力が「２」、「３」および「４」の各場合には、８クロックＣＫの中央４クロック分、中央６クロック分および全クロックがそれぞれ「１」となるデータＰＤを発生する。   Next, in FIG. 1, reference numeral 40 denotes a PWM unit that performs pulse width modulation on the output of the ΔΣ modulator 20 and outputs it. In the PWM unit 40, when the output of the ΔΣ modulator 20 takes, for example, five values “0” to “4”, data PD having a pulse width illustrated in FIG. 7 is generated. That is, when the output of the ΔΣ modulator 20 is “0”, the data PD of all “0” is generated over 8 clocks CK, and when the output of the ΔΣ modulator 20 is “1”, the data of 8 clocks CK is generated. Data PD in which two central clocks are “1” is generated. Thereafter, when the output of the delta-sigma modulator 20 is “2”, “3”, and “4”, data in which the central four clocks of the eight clocks CK, the central six clocks, and all the clocks are “1”, respectively. Generate PD.

５０は逓倍クロック（１０２４ｆｓ）に従いＰＷＭ部４０から出力されるデータＰＤを、クロックＣＫ（２５６ｆｓ）に同期して出力する同期部である。同期部５０は、図８に示すように、クロックＣＫ（２５６ｆｓ）の立上がりに同期して同期リセットＲＥＳＥＴを出力するＤＦＦ（ディレイフリップフロップ）１、逓倍クロック（１０２４ｆｓ）の立上がりに同期してＤＦＦ１が出力する同期リセットＲＥＳＥＴを次段へ供給するＤＦＦ２、ＤＦＦ２から供給される同期リセットＲＥＳＥＴに従い逓倍クロック（１０２４ｆｓ）をカウントする４進カウンタＣＯＵＮＴ、４進カウンタＣＯＵＮＴの上位ビット出力が「１」の場合にサンプルホールド指示するコンパレータＣＯＭＰおよびコンパレータＣＯＭＰからのサンプルホールド指示に応じてＰＷＭ部４０から出力されるデータＰＤをサンプルホールドするサンプルホールド回路Ｓ／Ｈから構成される。そして、サンプルホールド回路Ｓ／Ｈの出力は、クロックＣＫ（２５６ｆｓ）の立上がりに同期するＤＦＦ７０にて出力される。   Reference numeral 50 denotes a synchronization unit that outputs the data PD output from the PWM unit 40 in synchronization with the clock CK (256 fs) according to the multiplied clock (1024 fs). As shown in FIG. 8, the synchronization unit 50 includes a DFF (delay flip-flop) 1 that outputs a synchronization reset RESET in synchronization with the rise of the clock CK (256 fs), and a DFF 1 that synchronizes with the rise of the multiplied clock (1024 fs). When the synchronous reset RESET to be output is supplied to the next stage DFF2, the quaternary counter COUNT that counts the multiplied clock (1024fs) according to the synchronous reset RESET supplied from the DFF2, and when the upper bit output of the quaternary counter COUNT is "1" A comparator COMP for instructing sample hold and a sample hold circuit S / H for sample-holding data PD output from the PWM unit 40 in response to a sample hold instruction from the comparator COMP. The output of the sample hold circuit S / H is output from the DFF 70 synchronized with the rising edge of the clock CK (256 fs).

同期部５０では、図９に図示するタイミングチャートに従って各部が動作する。すなわち、まずＤＦＦ１に入力される同期リセットＲＥＳＥＴが「１」から「０」に変化すると、ＤＦＦ１はクロックＣＫ（２５６ｆｓ）の立上がりに同期した同期リセットＲＥＳＥＴを発生し、続いてＤＦＦ２が逓倍クロック（１０２４ｆｓ）の立上がりに同期した同期リセットＲＥＳＥＴを発生する。そして、この同期リセットＲＥＳＥＴに応じて４進カウンタＣＯＵＮＴがカウントし始め、４進カウンタＣＯＵＮＴのビットＣ（１）が「１」の期間（カウンタ値２，３の期間）にＰＷＭ部４０の出力をサンプルホールド回路Ｓ／Ｈがサンプリングし、「０」の期間（カウンタ値０，１の期間）にホールドする。これにより、クロックＣＫ（２５６ｆｓ）の立上がりに同期して出力ＯＵＴを発生するＤＦＦ７０のセットアップ時間ｓｅｔｕｐおよびホ−ルド時間ｈｏｌｄを十分保証し、ＤＦＦ７０の安定した出力動作を確保している。   In the synchronization unit 50, each unit operates according to the timing chart illustrated in FIG. That is, when the synchronous reset RESET input to the DFF1 changes from “1” to “0”, the DFF1 generates a synchronous reset RESET synchronized with the rising edge of the clock CK (256fs), and then the DFF2 receives the multiplied clock (1024fs). ) Is generated in synchronization with the rising edge of Then, the quaternary counter COUNT starts counting in response to the synchronous reset RESET, and the output of the PWM section 40 is output during a period (counter value 2 and 3) where the bit C (1) of the quaternary counter COUNT is “1”. The sample hold circuit S / H samples and holds it during the period “0” (counter values 0 and 1). As a result, the setup time setup and hold time hold of the DFF 70 that generates the output OUT in synchronization with the rise of the clock CK (256fs) are sufficiently guaranteed, and a stable output operation of the DFF 70 is ensured.

以上のように、本実施の形態では、ＰＬＬ部６０が発生する１０２４ｆｓの逓倍クロックに従って処理されたΔΣ変調出力を、２５６ｆｓのクロックＣＫに同期させて成形するので、逓倍クロックに存在するジッタ（時間軸誤差）の影響を回避することができる。
また、本実施の形態では、バイアス付加部３０がΔΣ変調器２０の第１の積分器２１ａに残留する値を所定範囲内の値に抑制するよう微小レベルのバイアスＢｉａｓを供給するので、高次のΔΣ変調における無音時ノイズを除去することができる。加えて、本実施の形態では、入力データｉｎｄが「０」になると、フィルタ出力も「０」に設定されるようにした１次ＩＩＲフィルタによってインターポレーションフィルタ１０を構成したため、フィルタ構成の規模増大を招くことなくΔΣ変調への不要な高調波の流入を防止してΔΣ変調の異常発振を抑制することが可能になる。 As described above, in the present embodiment, the ΔΣ modulation output processed in accordance with the 1024 fs multiplied clock generated by the PLL unit 60 is shaped in synchronization with the 256 fs clock CK. Axis error) can be avoided.
In the present embodiment, since the bias adding unit 30 supplies the bias Bias at a minute level so as to suppress the value remaining in the first integrator 21a of the ΔΣ modulator 20 to a value within a predetermined range, It is possible to remove noise during silence in the ΔΣ modulation. In addition, in the present embodiment, when the input data ind becomes “0”, the interpolation filter 10 is configured by the primary IIR filter in which the filter output is also set to “0”. It is possible to prevent the abnormal oscillation of ΔΣ modulation by preventing the inflow of unnecessary harmonics to ΔΣ modulation without causing an increase.

ところで、上述した実施の形態では、説明の簡略化を図るため、インターポレーションフィルタ１０、ΔΣ変調器２０およびバイアス付加部３０をそれぞれ個々独立した構成として説明したが、これら構成要素１０〜３０を図１０に図示する１つのハードウェア（例えばＬＳＩ）で構成し、それをマイクロコードに従って時分割多重化処理することで、インターポレーションフィルタ１０、ΔΣ変調器２０およびバイアス付加部３０の各機能を具現することも可能である。
なお、図１０において、ＲＦは前述したスレショルドレベルｃｔｈ、ｄｔｈ、Ｚ０ｔｈ、Ｚ１ｔｈおよびＺ０を保持するレジスタファイル、ＣＭＰはコンパレータ、ＳＦＴはシフタ、ＣＬＰはクリッパ、Ｓｒａ，Ｓｌａ，Ｓ１〜Ｓ３はセレクタ、ＡＳＵは加減算ユニット、Ｒａ，Ｒ１〜Ｒ３はレジスタ、ｑは量子化器を表す。 In the above-described embodiment, the interpolation filter 10, the ΔΣ modulator 20, and the bias adding unit 30 have been described as independent components in order to simplify the description. Each function of the interpolation filter 10, the ΔΣ modulator 20, and the bias adding unit 30 is configured by one piece of hardware (for example, LSI) illustrated in FIG. 10 and time-division multiplexed according to the microcode. It can also be implemented.
In FIG. 10, RF is a register file that holds the threshold levels cth, dth, Z0th, Z1th, and Z0, CMP is a comparator, SFT is a shifter, CLP is a clipper, Sra, Sla, and S1 to S3 are selectors, and ASU. Is an addition / subtraction unit, Ra, R1 to R3 are registers, and q is a quantizer.

実施の一形態の構成を示すブロック図である。It is a block diagram which shows the structure of one Embodiment. インターポレーションフィルタ１０の構成を示すブロック図である。2 is a block diagram showing a configuration of an interpolation filter 10. FIG. ΔΣ変調器２０の構成を示すブロック図である。3 is a block diagram showing a configuration of a ΔΣ modulator 20. FIG. ΔΣ変調器２０における量子化ノイズｅの周波数特性を示すグラフである。4 is a graph showing frequency characteristics of quantization noise e in the ΔΣ modulator 20. バイアス付加部３０の構成を示すブロック図である。3 is a block diagram showing a configuration of a bias adding unit 30. FIG. バイアス付加部３０の動作を説明するための図である。6 is a diagram for explaining the operation of a bias adding unit 30. FIG. ＰＷＭ部４０の動作を説明するための図である。4 is a diagram for explaining the operation of a PWM unit 40. FIG. 同期部５０の構成を示すブロック図である。3 is a block diagram illustrating a configuration of a synchronization unit 50. FIG. 同期部５０の動作を説明するためのタイムチャートである。6 is a time chart for explaining the operation of the synchronization unit 50. インターポレーションフィルタ１０、ΔΣ変調器２０およびバイアス付加部３０の各機能を具現するハードウェアの構成を示すブロックである。3 is a block diagram illustrating a hardware configuration that implements the functions of the interpolation filter 10, the ΔΣ modulator 20, and the bias adding unit 30.

符号の説明Explanation of symbols

１０ インターポレーションフィルタ
２０ ΔΣ変調器
３０ バイアス付加部
４０ ＰＷＭ部
５０ 同期部
６０ ＰＬＬ部
７０ ＤＦＦ DESCRIPTION OF SYMBOLS 10 Interpolation filter 20 Delta-sigma modulator 30 Bias addition part 40 PWM part 50 Synchronization part 60 PLL part 70 DFF

Claims (4)

原クロックを逓倍した逓倍クロックを発生する逓倍手段と、
前記逓倍手段が発生する逓倍クロックに応じて、入力信号をオーバーサンプリングしてΔΣ変調符号化するΔΣ変調手段と、
無入力時に前記ΔΣ変調手段に残留する信号を所定範囲内の値に抑制する抑制手段と、
逓倍クロックに従って前記ΔΣ変調手段が出力する変調出力を原クロックに同期させて出力形成する出力手段と
を具備することを特徴とするＤ／Ａ変換装置。 A multiplication means for generating a multiplied clock obtained by multiplying the original clock;
ΔΣ modulation means for oversampling the input signal and performing ΔΣ modulation encoding according to the multiplied clock generated by the multiplication means;
Suppression means for suppressing the signal remaining in the ΔΣ modulation means to a value within a predetermined range when there is no input;
And a D / A conversion device comprising: an output unit configured to output a modulation output output from the ΔΣ modulation unit in synchronization with an original clock according to a multiplied clock. 前記ΔΣ変調手段は、入力信号をオーバーサンプリングするＩＩＲフィルタ手段を有し、当該ＩＩＲフィルタ手段は入力信号が「０」の場合、フィルタ出力を「０」に設定することを特徴とする請求項１記載のＤ／Ａ変換装置。 2. The ΔΣ modulation means has IIR filter means for oversampling an input signal, and the IIR filter means sets the filter output to “0” when the input signal is “0”. The D / A converter described. 前記抑制手段は、前記ΔΣ変調手段が備える複数の積分器の内、最初に入力信号を積分する第１の積分器の出力に応じて、無入力時に当該第１の積分器に残留する値を所定範囲内に抑制するバイアスを発生して当該第１の積分器に供給することを特徴とする請求項１記載のＤ／Ａ変換装置。 The suppression means determines a value remaining in the first integrator at the time of no input according to the output of the first integrator that integrates the input signal among the plurality of integrators provided in the ΔΣ modulation means. 2. The D / A converter according to claim 1, wherein a bias to be suppressed within a predetermined range is generated and supplied to the first integrator. 原クロックを逓倍した逓倍クロックを発生する逓倍手段と、
前記逓倍手段が発生する逓倍クロックに応じて、入力信号をオーバーサンプリングしてΔΣ変調符号化するΔΣ変調手段と、
無入力時に前記ΔΣ変調手段に残留する信号を所定範囲内の値に抑制する抑制手段と、
逓倍クロックに従って前記ΔΣ変調手段が発生する多ビット信号をパルス幅変調信号に変換する変換手段と、
逓倍クロックに従って前記変換手段が出力するパルス幅変調信号を原クロックに同期させてサンプルホールドした後、ディレイフリップフロップを介して出力形成する出力手段と
を具備することを特徴とするＤ／Ａ変換装置。 A multiplication means for generating a multiplied clock obtained by multiplying the original clock;
ΔΣ modulation means for oversampling the input signal and performing ΔΣ modulation encoding according to the multiplied clock generated by the multiplication means;
Suppression means for suppressing the signal remaining in the ΔΣ modulation means to a value within a predetermined range when there is no input;
Conversion means for converting a multi-bit signal generated by the ΔΣ modulation means into a pulse width modulation signal in accordance with a multiplied clock;
And a D / A converter comprising: an output unit configured to sample and hold a pulse width modulation signal output from the conversion unit in synchronization with an original clock according to a multiplied clock; .
JP2003307819A 2003-08-29 2003-08-29 D / A converter Expired - Fee Related JP4092652B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003307819A JP4092652B2 (en) 2003-08-29 2003-08-29 D / A converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003307819A JP4092652B2 (en) 2003-08-29 2003-08-29 D / A converter

Publications (2)

Publication Number Publication Date
JP2005079908A JP2005079908A (en) 2005-03-24
JP4092652B2 true JP4092652B2 (en) 2008-05-28

Family

ID=34410493

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003307819A Expired - Fee Related JP4092652B2 (en) 2003-08-29 2003-08-29 D / A converter

Country Status (1)

Country Link
JP (1) JP4092652B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10249279B1 (en) 2017-09-22 2019-04-02 Casio Computer Co., Ltd. D/A converter, electronic musical instrument, information processing device and D/A conversion method

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4712785B2 (en) * 2007-12-12 2011-06-29 古河電気工業株式会社 Pulse modulator and D / A converter
JP4888837B2 (en) * 2008-03-27 2012-02-29 カシオ計算機株式会社 D / A converter
JP5795503B2 (en) * 2011-07-07 2015-10-14 ローム株式会社 Pulse width modulation system and audio signal output device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3145860B2 (en) * 1994-04-27 2001-03-12 旭化成マイクロシステム株式会社 DA converter
JP3445177B2 (en) * 1998-12-24 2003-09-08 シャープ株式会社 Switching amplifier using ΔΣ modulation
JP2001345705A (en) * 2000-06-01 2001-12-14 Asahi Kasei Microsystems Kk Multi-bit pdm signal gain regulator
JP2003018009A (en) * 2001-06-29 2003-01-17 Mitsubishi Electric Corp Digital/analog converter

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10249279B1 (en) 2017-09-22 2019-04-02 Casio Computer Co., Ltd. D/A converter, electronic musical instrument, information processing device and D/A conversion method

Also Published As

Publication number Publication date
JP2005079908A (en) 2005-03-24

Similar Documents

Publication Publication Date Title
US6215423B1 (en) Method and system for asynchronous sample rate conversion using a noise-shaped numerically control oscillator
US6967607B2 (en) Data converters with digitally filtered pulse width modulation output stages and methods and systems using the same
US7358881B2 (en) Quantizer overload prevention for feed-back type delta-sigma modulators
JP3895325B2 (en) Delta-sigma modulator
US7436254B2 (en) Class D amplifier
JPH05110442A (en) Method and constitution for stabilizing higher- order sigma/delta modulator
JP2008501279A (en) Bitstream controlled reference signal generation for sigma delta modulator
EP3694109B1 (en) Microphone arrangement
US9166615B2 (en) System and method for cascaded PWM digital-to-analog converter with hybrid DAC interface
US7200187B2 (en) Modulator for digital amplifier
JP2005510110A (en) Sigma delta modulation
US11711087B2 (en) Reducing noise contribution in compensating for unequal successive time periods of a reference clock in a fractional-N phase locked loop
FI90296C (en) Method for cascading sigma-delta modulators and sigma-delta modulator system
JP4823244B2 (en) converter
JP4092652B2 (en) D / A converter
JP2002076898A (en) Noise shaper
JP2020120214A (en) Clock reproduction circuit
JP4952239B2 (en) Class D amplifier
JP2011097269A (en) Analog-digital converter
KR20010024469A (en) Digital phase discrimination based on frequency sampling
US11552648B2 (en) Digital filter for a delta-sigma analog-to-digital converter
JP2004128637A (en) D/a converter
JPH07120950B2 (en) DA converter
JP2007208376A (en) Analog/digital converter and detection method of operating state thereof
JP3483000B2 (en) ΔΣ modulator

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060823

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080207

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080220

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4092652

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120314

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140314

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees