JP3445177B2 - Δς変調を用いるスイッチング増幅器 - Google Patents
Δς変調を用いるスイッチング増幅器Info
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Description
【０００１】
【発明の属する技術分野】本発明は、音響信号に関連し
て好適に実施され、該音響信号などを高効率で増幅する
ことができるΔΣ変調を用いるスイッチング増幅器に関
する。
て好適に実施され、該音響信号などを高効率で増幅する
ことができるΔΣ変調を用いるスイッチング増幅器に関
する。
【０００２】
【従来の技術】図７は、典型的な従来技術のΔΣ変調を
用いるスイッチング増幅器１の電気的構成を示すブロッ
ク図である。アナログ信号源２からのアナログの入力音
声信号は、該スイッチング増幅器１に入力され、まずΔ
Σ変調回路３によって、１ビットデジタル信号に変換さ
れる。
用いるスイッチング増幅器１の電気的構成を示すブロッ
ク図である。アナログ信号源２からのアナログの入力音
声信号は、該スイッチング増幅器１に入力され、まずΔ
Σ変調回路３によって、１ビットデジタル信号に変換さ
れる。
【０００３】前記ΔΣ変調回路３は、たとえばこの図７
で示すように、入力された前記音声信号を順次積分して
ゆく縦属接続された高次の積分器と、各積分器からの出
力を相互に加算する加算器とを備えて構成される積分器
・加算器群４と、前記積分器・加算器群４の前記加算器
からの出力を１ビット信号に量子化する量子化器５と、
量子化器５からの前記１ビット信号を１ビットだけ遅延
する遅延器６と、遅延器６からの１ビット信号をデジタ
ル／アナログ変換するデジタル／アナログ変換器７と、
前記アナログ信号源２からの入力音声信号から前記デジ
タル／アナログ変換器７からフィードバックされる音声
信号を減算する加算器８とを備えて構成されている。こ
れによって、量子化器５からの１ビット信号が入力アナ
ログ音声信号に対応したものとなるように、フィードバ
ック制御が実現されている。
で示すように、入力された前記音声信号を順次積分して
ゆく縦属接続された高次の積分器と、各積分器からの出
力を相互に加算する加算器とを備えて構成される積分器
・加算器群４と、前記積分器・加算器群４の前記加算器
からの出力を１ビット信号に量子化する量子化器５と、
量子化器５からの前記１ビット信号を１ビットだけ遅延
する遅延器６と、遅延器６からの１ビット信号をデジタ
ル／アナログ変換するデジタル／アナログ変換器７と、
前記アナログ信号源２からの入力音声信号から前記デジ
タル／アナログ変換器７からフィードバックされる音声
信号を減算する加算器８とを備えて構成されている。こ
れによって、量子化器５からの１ビット信号が入力アナ
ログ音声信号に対応したものとなるように、フィードバ
ック制御が実現されている。
【０００４】前記量子化器５からの１ビット信号は、定
電圧スイッチ９に与えられ、作成された前記１ビット信
号に対応した所定の定電圧のパルス信号は、ローパスフ
ィルタ１０でアナログ音声信号に復調された後出力さ
れ、スピーカ１１によって音響化される。
電圧スイッチ９に与えられ、作成された前記１ビット信
号に対応した所定の定電圧のパルス信号は、ローパスフ
ィルタ１０でアナログ音声信号に復調された後出力さ
れ、スピーカ１１によって音響化される。
【０００５】このように構成されるスイッチング増幅器
１は、従来の増幅器のように半導体電力増幅素子の線形
域（不飽和域）を使用するのではなく、定電圧スイッチ
９に使用される前記半導体電力増幅素子を非線形域（飽
和域）で使用するので、極めて高効率に電力増幅を行う
ことができるという利点を有している。
１は、従来の増幅器のように半導体電力増幅素子の線形
域（不飽和域）を使用するのではなく、定電圧スイッチ
９に使用される前記半導体電力増幅素子を非線形域（飽
和域）で使用するので、極めて高効率に電力増幅を行う
ことができるという利点を有している。
【０００６】
【発明が解決しようとする課題】一方で、前記ΔΣ変調
によって得られる１ビット信号は、前記積分器・加算器
群４における積分器や加算器の係数を適宜選択すること
によって、有効周波数帯域を広くしたり、またはダイナ
ミックレンジを広くしたりするなどの、音源等に合わせ
た周波数特性を設定できるという優れた特徴を有してい
る。このため、ＣＤ（コンパクトディスク）やＤＶＤ
（デジタルビデオディスク）の新しい規格では、この１
ビット信号が採用され、来年から製品化が始まろうとし
ている。
によって得られる１ビット信号は、前記積分器・加算器
群４における積分器や加算器の係数を適宜選択すること
によって、有効周波数帯域を広くしたり、またはダイナ
ミックレンジを広くしたりするなどの、音源等に合わせ
た周波数特性を設定できるという優れた特徴を有してい
る。このため、ＣＤ（コンパクトディスク）やＤＶＤ
（デジタルビデオディスク）の新しい規格では、この１
ビット信号が採用され、来年から製品化が始まろうとし
ている。
【０００７】したがって、上述のスイッチング増幅器１
へ、直接、１ビット信号を入力することが要望されるけ
れども、この場合、フィードバックループのデジタル／
アナログ変換器７を削除し、単に加算器８へ１ビット信
号をフィードバックしても、そのフィードバックされた
１ビット信号の立上がりまたは立下がりタイミングと、
信号源からの入力音声信号の立上がりまたは立下がりタ
イミングと、積分器・加算器群４のサンプリングタイミ
ングとが相互に一致しておらず、正常な動作を行うこと
ができないという問題がある。
へ、直接、１ビット信号を入力することが要望されるけ
れども、この場合、フィードバックループのデジタル／
アナログ変換器７を削除し、単に加算器８へ１ビット信
号をフィードバックしても、そのフィードバックされた
１ビット信号の立上がりまたは立下がりタイミングと、
信号源からの入力音声信号の立上がりまたは立下がりタ
イミングと、積分器・加算器群４のサンプリングタイミ
ングとが相互に一致しておらず、正常な動作を行うこと
ができないという問題がある。
【０００８】本発明の目的は、１ビット信号入力に対し
て正常動作を行うことができるΔΣ変調を用いるスイッ
チング増幅器を提供することである。
て正常動作を行うことができるΔΣ変調を用いるスイッ
チング増幅器を提供することである。
【０００９】
【課題を解決するための手段】請求項１の発明に係るΔ
Σ変調を用いるスイッチング増幅器は、ΔΣ変調回路が
入力信号をΔΣ変調し、その変調信号に応答してスイッ
チング回路が電源からの予め定める定電圧をスイッチン
グし、そのスイッチング出力をローパスフィルタによっ
てアナログ変換して出力するΔΣ変調を用いるスイッチ
ング増幅器において、前記入力信号を１ビット信号と
し、入力信号源からのクロック信号に応答して、前記Δ
Σ変調回路およびスイッチング回路の動作タイミングを
規定するタイミング信号を生成するタイミング制御回路
と、前記スイッチング回路の出力信号をΔΣ変調回路の
入力段の加算器にフィードバックするフィードバックル
ープと、前記ΔΣ変調回路の前段側に介在され、入力１
ビット信号に対応して、前記タイミング信号によって時
間軸が規定された単位パルスを前記ΔΣ変調回路に入力
するマッチング回路とを含むことを特徴とする。
Σ変調を用いるスイッチング増幅器は、ΔΣ変調回路が
入力信号をΔΣ変調し、その変調信号に応答してスイッ
チング回路が電源からの予め定める定電圧をスイッチン
グし、そのスイッチング出力をローパスフィルタによっ
てアナログ変換して出力するΔΣ変調を用いるスイッチ
ング増幅器において、前記入力信号を１ビット信号と
し、入力信号源からのクロック信号に応答して、前記Δ
Σ変調回路およびスイッチング回路の動作タイミングを
規定するタイミング信号を生成するタイミング制御回路
と、前記スイッチング回路の出力信号をΔΣ変調回路の
入力段の加算器にフィードバックするフィードバックル
ープと、前記ΔΣ変調回路の前段側に介在され、入力１
ビット信号に対応して、前記タイミング信号によって時
間軸が規定された単位パルスを前記ΔΣ変調回路に入力
するマッチング回路とを含むことを特徴とする。
【００１０】上記の構成によれば、スイッチング増幅器
には、音声信号などのΔΣ変調をすべき入力信号として
１ビット信号が入力されるとともに、これに合わせてク
ロック入力端子が設けられ、前記入力信号源からのクロ
ック信号が、このクロック入力端子からタイミング制御
回路へ入力される。このタイミング制御回路によって生
成されたタイミング信号によって、ΔΣ変調回路内の積
分器・加算器群および量子化器のサンプリングタイミン
グが規定されるとともに、スイッチング回路のＯＮ／Ｏ
ＦＦタイミングが規定される。これによって、前記ΔΣ
変調回路の入力段の加算器に、量子化器の出力側から、
またはスイッチング回路の出力側からアッテネータを介
して与えられるフィードバック信号のタイミングも規定
されることになる。
には、音声信号などのΔΣ変調をすべき入力信号として
１ビット信号が入力されるとともに、これに合わせてク
ロック入力端子が設けられ、前記入力信号源からのクロ
ック信号が、このクロック入力端子からタイミング制御
回路へ入力される。このタイミング制御回路によって生
成されたタイミング信号によって、ΔΣ変調回路内の積
分器・加算器群および量子化器のサンプリングタイミン
グが規定されるとともに、スイッチング回路のＯＮ／Ｏ
ＦＦタイミングが規定される。これによって、前記ΔΣ
変調回路の入力段の加算器に、量子化器の出力側から、
またはスイッチング回路の出力側からアッテネータを介
して与えられるフィードバック信号のタイミングも規定
されることになる。
【００１１】一方で、前記入力１ビット信号も、マッチ
ング回路によって、前記タイミング信号に応答して時間
軸が規定された正確な単位パルスに生成されており、こ
れによって、加算器では、前記単位パルスとフィードバ
ック信号とのタイミングが一致し、１ビット信号入力に
対して、スイッチング増幅器としての正常な動作を実現
することができる。
ング回路によって、前記タイミング信号に応答して時間
軸が規定された正確な単位パルスに生成されており、こ
れによって、加算器では、前記単位パルスとフィードバ
ック信号とのタイミングが一致し、１ビット信号入力に
対して、スイッチング増幅器としての正常な動作を実現
することができる。
【００１２】また、請求項２の発明に係るΔΣ変調を用
いるスイッチング増幅器は、前記入力１ビット信号の量
子化ノイズレベルを検出するノイズレベル検出手段と、
前記ΔΣ変調回路における各係数の複数種類の組合せ毎
に、該ΔΣ変調回路による量子化ノイズレベルを予め記
憶しており、前記ノイズレベル検出手段の検出結果に応
答して、所望とするダイナミックレンジ内で、ΔΣ変調
回路による量子化ノイズレベルが入力１ビット信号の量
子化ノイズレベルよりも小さくなるように、前記ΔΣ変
調回路における係数の組合せを選択する係数選択手段と
をさらに備えることを特徴とする。
いるスイッチング増幅器は、前記入力１ビット信号の量
子化ノイズレベルを検出するノイズレベル検出手段と、
前記ΔΣ変調回路における各係数の複数種類の組合せ毎
に、該ΔΣ変調回路による量子化ノイズレベルを予め記
憶しており、前記ノイズレベル検出手段の検出結果に応
答して、所望とするダイナミックレンジ内で、ΔΣ変調
回路による量子化ノイズレベルが入力１ビット信号の量
子化ノイズレベルよりも小さくなるように、前記ΔΣ変
調回路における係数の組合せを選択する係数選択手段と
をさらに備えることを特徴とする。
【００１３】上記の構成によれば、請求項１で示すよう
に、入力信号を１ビット信号とすることによって、該入
力１ビット信号およびスイッチング増幅器のそれぞれ
に、量子化ノイズ特性を有していることになる。前述の
ように、ΔΣ変調回路内の積分器や加算器の係数を変更
することによって、この量子化ノイズ特性を変更するこ
とは可能であり、係数選択手段は、所望とするダイナミ
ックレンジ内では、スイッチング増幅器側の量子化ノイ
ズレベルが、入力１ビット信号の量子化ノイズレベルよ
りも小さくなるように、前記係数の組合わせの選択を行
う。
に、入力信号を１ビット信号とすることによって、該入
力１ビット信号およびスイッチング増幅器のそれぞれ
に、量子化ノイズ特性を有していることになる。前述の
ように、ΔΣ変調回路内の積分器や加算器の係数を変更
することによって、この量子化ノイズ特性を変更するこ
とは可能であり、係数選択手段は、所望とするダイナミ
ックレンジ内では、スイッチング増幅器側の量子化ノイ
ズレベルが、入力１ビット信号の量子化ノイズレベルよ
りも小さくなるように、前記係数の組合わせの選択を行
う。
【００１４】すなわち、入力１ビット信号の所望周波数
帯域までで、量子化ノイズレベルがピーク値、たとえば
Ｖ１となる周波数を、たとえばＦ１とするとき、前記ダ
イナミックレンジは前記ピーク値Ｖ１によって規定され
るレベルとなり、入力１ビット信号の前記所望周波数帯
域外の周波数、たとえばＦ２において量子化ノイズレベ
ルのピーク値、たとえばＶ２が現れているとき、スイッ
チング増幅器側では、このピーク値Ｖ２を超えていて
も、前記所望周波数帯域内では前記ピーク値Ｖ１によっ
て規定されるレベルを超えないように、前記係数の組合
わせが選択される。
帯域までで、量子化ノイズレベルがピーク値、たとえば
Ｖ１となる周波数を、たとえばＦ１とするとき、前記ダ
イナミックレンジは前記ピーク値Ｖ１によって規定され
るレベルとなり、入力１ビット信号の前記所望周波数帯
域外の周波数、たとえばＦ２において量子化ノイズレベ
ルのピーク値、たとえばＶ２が現れているとき、スイッ
チング増幅器側では、このピーク値Ｖ２を超えていて
も、前記所望周波数帯域内では前記ピーク値Ｖ１によっ
て規定されるレベルを超えないように、前記係数の組合
わせが選択される。
【００１５】したがって、所望ダイナミックレンジ内で
は、スイッチング増幅器側の量子化ノイズレベルが入力
１ビット信号の量子化ノイズレベルを上回ることなく、
少なくとも、該入力１ビット信号のダイナミックレンジ
を確保することができる。
は、スイッチング増幅器側の量子化ノイズレベルが入力
１ビット信号の量子化ノイズレベルを上回ることなく、
少なくとも、該入力１ビット信号のダイナミックレンジ
を確保することができる。
【００１６】さらにまた、請求項３の発明に係るΔΣ変
調を用いるスイッチング増幅器では、たとえば図３で示
されるように、前記マッチング回路は、コンデンサと、
定電圧源と、入力１ビット信号の前半の１／２周期に前
記コンデンサを前記定電圧源に接続する第１のスイッチ
と、入力１ビット信号の後半の１／２周期に前記コンデ
ンサの正負各端子を正負各出力ラインにそれぞれ接続す
る第２のスイッチと、前記入力１ビット信号に応答して
選択的に駆動され、前記正負各出力ラインを一対の出力
端子に、一方の極性または他方の極性で接続する第３の
スイッチとを備えて構成され、前記単位パルスの積分値
が、前記ΔΣ変調回路における入力段の加算器において
減算されるフィードバックループによるフィードバック
値の積分値に対して、発振限界によって決定される予め
定める割合だけ小さいことを特徴とする。
調を用いるスイッチング増幅器では、たとえば図３で示
されるように、前記マッチング回路は、コンデンサと、
定電圧源と、入力１ビット信号の前半の１／２周期に前
記コンデンサを前記定電圧源に接続する第１のスイッチ
と、入力１ビット信号の後半の１／２周期に前記コンデ
ンサの正負各端子を正負各出力ラインにそれぞれ接続す
る第２のスイッチと、前記入力１ビット信号に応答して
選択的に駆動され、前記正負各出力ラインを一対の出力
端子に、一方の極性または他方の極性で接続する第３の
スイッチとを備えて構成され、前記単位パルスの積分値
が、前記ΔΣ変調回路における入力段の加算器において
減算されるフィードバックループによるフィードバック
値の積分値に対して、発振限界によって決定される予め
定める割合だけ小さいことを特徴とする。
【００１７】上記の構成によれば、コンデンサは、入力
１ビット信号の前半の１／２周期に、定電圧源によって
正確に所定電圧まで充電されており、この電圧が、後半
の１／２周期に、一対の出力端子間に、一方の極性また
は他方の極性で出力されることになる。すなわち、たと
えば定電圧源の電圧を＋５Ｖとするとき、出力端子に
は、＋５Ｖまたは−５Ｖが出力されることになる。した
がって、該出力端子からは、正確な前記単位パルスが出
力されることになる。
１ビット信号の前半の１／２周期に、定電圧源によって
正確に所定電圧まで充電されており、この電圧が、後半
の１／２周期に、一対の出力端子間に、一方の極性また
は他方の極性で出力されることになる。すなわち、たと
えば定電圧源の電圧を＋５Ｖとするとき、出力端子に
は、＋５Ｖまたは−５Ｖが出力されることになる。した
がって、該出力端子からは、正確な前記単位パルスが出
力されることになる。
【００１８】前記単位パルスの積分値は、フィードバッ
ク値の積分値に対して予め定める割合だけ小さくなるよ
うに、フィードバックループに介在されるアッテネータ
などによって調整されており、したがってΔΣ変調回路
内の積分器・加算器群への入力過多による発振を防止す
ることができる。
ク値の積分値に対して予め定める割合だけ小さくなるよ
うに、フィードバックループに介在されるアッテネータ
などによって調整されており、したがってΔΣ変調回路
内の積分器・加算器群への入力過多による発振を防止す
ることができる。
【００１９】また、請求項４の発明に係るΔΣ変調を用
いるスイッチング増幅器では、前記タイミング制御回路
は、前記入力信号源からのクロック信号を取込み、ジッ
タ成分を除去するＰＬＬ回路と、前記ＰＬＬ回路とＰＬ
Ｌループを形成し、ＰＬＬ回路の出力信号の周波数を予
め定める整数倍にする倍数器と、前記倍数器からの出力
の切換りタイミングを規定する位相調整器とを備えて構
成され、前記クロック信号の整数倍の周波数のタイミン
グ信号を生成することを特徴とする。
いるスイッチング増幅器では、前記タイミング制御回路
は、前記入力信号源からのクロック信号を取込み、ジッ
タ成分を除去するＰＬＬ回路と、前記ＰＬＬ回路とＰＬ
Ｌループを形成し、ＰＬＬ回路の出力信号の周波数を予
め定める整数倍にする倍数器と、前記倍数器からの出力
の切換りタイミングを規定する位相調整器とを備えて構
成され、前記クロック信号の整数倍の周波数のタイミン
グ信号を生成することを特徴とする。
【００２０】上記の構成によれば、クロック信号は、ま
ずＰＬＬ回路においてジッタ成分が除去される。前記Ｐ
ＬＬ回路の出力信号に対して、倍数器は所定整数倍の信
号を発振しており、前記ＰＬＬ回路には、倍数器の逆数
に対応した分周器が形成されており、こうして形成され
るＰＬＬループからは、波長が一定で、前記クロック信
号の整数倍の信号が出力されることになる。この信号
は、位相調整器においてタイミングが調整され、前記タ
イミング信号として出力されることになる。こうして、
入力１ビット信号の精度を損なうことなく、ΔΣ変調回
路側でオーバーサンプリングを実現し、前記入力１ビッ
ト信号の伝送帯域よりも広い帯域を確保することができ
る。
ずＰＬＬ回路においてジッタ成分が除去される。前記Ｐ
ＬＬ回路の出力信号に対して、倍数器は所定整数倍の信
号を発振しており、前記ＰＬＬ回路には、倍数器の逆数
に対応した分周器が形成されており、こうして形成され
るＰＬＬループからは、波長が一定で、前記クロック信
号の整数倍の信号が出力されることになる。この信号
は、位相調整器においてタイミングが調整され、前記タ
イミング信号として出力されることになる。こうして、
入力１ビット信号の精度を損なうことなく、ΔΣ変調回
路側でオーバーサンプリングを実現し、前記入力１ビッ
ト信号の伝送帯域よりも広い帯域を確保することができ
る。
【００２１】
【発明の実施の形態】本発明の実施の一形態について図
１〜図６に基づいて説明すれば、以下の通りである。
１〜図６に基づいて説明すれば、以下の通りである。
【００２２】図１は、本発明の実施の一形態のスイッチ
ング増幅器２１の電気的構成を示すブロック図である。
本発明のスイッチング増幅器２１は、１ビット信号源２
２からの１ビット信号を直接入力可能とするものであ
り、このため１ビット信号源２２からは、１ビット信号
が出力されるとともに、その１ビット信号の生成に使用
されたクロック信号が出力される。このスイッチング増
幅器２１において、ΔΣ変調回路２３は定電圧スイッチ
２４を備えて構成されており、量子化器３５によって得
られた１ビット信号に応答して、前記定電圧スイッチ２
４が電源からの所定の定電圧をスイッチングし、そのス
イッチング出力をローパスフィルタ２５でアナログ音声
信号に変換してスピーカ２６から音響化する点は、前述
の図７で示すスイッチング増幅器１と同様である。
ング増幅器２１の電気的構成を示すブロック図である。
本発明のスイッチング増幅器２１は、１ビット信号源２
２からの１ビット信号を直接入力可能とするものであ
り、このため１ビット信号源２２からは、１ビット信号
が出力されるとともに、その１ビット信号の生成に使用
されたクロック信号が出力される。このスイッチング増
幅器２１において、ΔΣ変調回路２３は定電圧スイッチ
２４を備えて構成されており、量子化器３５によって得
られた１ビット信号に応答して、前記定電圧スイッチ２
４が電源からの所定の定電圧をスイッチングし、そのス
イッチング出力をローパスフィルタ２５でアナログ音声
信号に変換してスピーカ２６から音響化する点は、前述
の図７で示すスイッチング増幅器１と同様である。
【００２３】前記クロック信号は、タイミング制御回路
３１に入力され、後述するこのタイミング制御回路３１
によって、該クロック信号の所定整数倍で、一定周期に
安定化されたタイミング信号に生成される。一方、前記
１ビット信号は、マッチング回路３２に入力されてお
り、このマッチング回路３２において、後述するように
して、前記タイミング信号によって時間軸が規定され、
該入力１ビット信号のハイレベルまたはローレベルに対
応した前記所定整数倍の単位パルスに変換されて、ΔΣ
変調回路２３に与えられる。
３１に入力され、後述するこのタイミング制御回路３１
によって、該クロック信号の所定整数倍で、一定周期に
安定化されたタイミング信号に生成される。一方、前記
１ビット信号は、マッチング回路３２に入力されてお
り、このマッチング回路３２において、後述するように
して、前記タイミング信号によって時間軸が規定され、
該入力１ビット信号のハイレベルまたはローレベルに対
応した前記所定整数倍の単位パルスに変換されて、ΔΣ
変調回路２３に与えられる。
【００２４】ΔΣ変調回路２３では、前記単位パルス
は、加算器３３において、後述するフィードバック信号
が減算されて、積分器・加算器群３４に与えられる。積
分器・加算器群３４は、たとえば本件出願人が先に提案
した特願平９−２６６９８１号で示されるようなスイッ
チトキャパシタを用いた積分器および加算器で構成され
ており、各積分器からの出力の加算値は、量子化器３５
において１ビット量子化される。前記積分器・加算器群
３４におけるスイッチの動作タイミング、すなわちサン
プリングタイミングおよび量子化器３５のサンプリング
タイミングは、前記タイミング信号によって規定され
る。
は、加算器３３において、後述するフィードバック信号
が減算されて、積分器・加算器群３４に与えられる。積
分器・加算器群３４は、たとえば本件出願人が先に提案
した特願平９−２６６９８１号で示されるようなスイッ
チトキャパシタを用いた積分器および加算器で構成され
ており、各積分器からの出力の加算値は、量子化器３５
において１ビット量子化される。前記積分器・加算器群
３４におけるスイッチの動作タイミング、すなわちサン
プリングタイミングおよび量子化器３５のサンプリング
タイミングは、前記タイミング信号によって規定され
る。
【００２５】量子化器３５からの所定の小振幅、たとえ
ば０Ｖと５Ｖとの間で変化する１ビット信号は、定電圧
スイッチ２４に入力され、電源からの高電圧、たとえば
１００Ｖによって大振幅の信号に変換され、前記ローパ
スフィルタ２５に与えられる。前記定電圧スイッチ２４
からの出力はまた、アッテネータ３６を介して前記加算
器３３へフィードバック信号として与えられる。
ば０Ｖと５Ｖとの間で変化する１ビット信号は、定電圧
スイッチ２４に入力され、電源からの高電圧、たとえば
１００Ｖによって大振幅の信号に変換され、前記ローパ
スフィルタ２５に与えられる。前記定電圧スイッチ２４
からの出力はまた、アッテネータ３６を介して前記加算
器３３へフィードバック信号として与えられる。
【００２６】図２は、前記タイミング制御回路３１の一
構成例を示すブロック図である。このタイミング制御回
路３１は、ＰＬＬ回路４１と、倍周器４２と、位相調節
器４３とを備えて構成されている。ＰＬＬ回路４１と倍
周器４２とはＰＬＬループを形成し、倍周器４２は、Ｐ
ＬＬ回路４１からの制御電圧に対応して、前記１ビット
信号源２２からのクロック信号の所定整数倍の周波数の
信号を発振する。この発振信号は、ＰＬＬ回路４１に帰
還されており、このＰＬＬ回路４１内の分周器で分周さ
れて、前記クロック信号と位相比較が行われる。
構成例を示すブロック図である。このタイミング制御回
路３１は、ＰＬＬ回路４１と、倍周器４２と、位相調節
器４３とを備えて構成されている。ＰＬＬ回路４１と倍
周器４２とはＰＬＬループを形成し、倍周器４２は、Ｐ
ＬＬ回路４１からの制御電圧に対応して、前記１ビット
信号源２２からのクロック信号の所定整数倍の周波数の
信号を発振する。この発振信号は、ＰＬＬ回路４１に帰
還されており、このＰＬＬ回路４１内の分周器で分周さ
れて、前記クロック信号と位相比較が行われる。
【００２７】したがって、倍周器４２の発振信号は、ク
ロック信号からジッタ成分が除去されて、かつ該クロッ
ク信号の前記所定整数倍の信号となる。この倍周器４２
の発振信号は、位相調節器４３において位相調整が行わ
れ、前記タイミング信号として、マッチング回路３２、
積分器・加算器群３４、量子化器３５および定電圧スイ
ッチ２４に与えられる。したがって、タイミング信号
は、１ビット信号源からのクロック信号、すなわち１ビ
ット信号の精度を損なうことなく、該１ビット信号の所
定整数倍の信号となり、前記１ビット信号が同期が保た
れたままオーバーサンプリングされることになり、該１
ビット信号の伝送帯域よりも、このスイッチング増幅器
２１内では、広い伝送帯域が確保されている。
ロック信号からジッタ成分が除去されて、かつ該クロッ
ク信号の前記所定整数倍の信号となる。この倍周器４２
の発振信号は、位相調節器４３において位相調整が行わ
れ、前記タイミング信号として、マッチング回路３２、
積分器・加算器群３４、量子化器３５および定電圧スイ
ッチ２４に与えられる。したがって、タイミング信号
は、１ビット信号源からのクロック信号、すなわち１ビ
ット信号の精度を損なうことなく、該１ビット信号の所
定整数倍の信号となり、前記１ビット信号が同期が保た
れたままオーバーサンプリングされることになり、該１
ビット信号の伝送帯域よりも、このスイッチング増幅器
２１内では、広い伝送帯域が確保されている。
【００２８】図３は、前記マッチング回路３２の一構成
例を示すブロック図である。このマッチング回路３２
は、スイッチトキャパシタによって実現されており、コ
ンデンサＣの両端子は、第１のスイッチＳ１１，Ｓ１２
を介して、入力端子Ｐ１１，Ｐ１２にそれぞれ接続され
ている。入力端子Ｐ１１，Ｐ１２には、定電圧源４４か
ら予め定める電圧、たとえば５Ｖが印加されている。前
記コンデンサＣの両端子はまた、第２のスイッチＳ２
１，Ｓ２２をそれぞれ介して、正負の各出力ラインφ
１，φ２に出力される。
例を示すブロック図である。このマッチング回路３２
は、スイッチトキャパシタによって実現されており、コ
ンデンサＣの両端子は、第１のスイッチＳ１１，Ｓ１２
を介して、入力端子Ｐ１１，Ｐ１２にそれぞれ接続され
ている。入力端子Ｐ１１，Ｐ１２には、定電圧源４４か
ら予め定める電圧、たとえば５Ｖが印加されている。前
記コンデンサＣの両端子はまた、第２のスイッチＳ２
１，Ｓ２２をそれぞれ介して、正負の各出力ラインφ
１，φ２に出力される。
【００２９】ハイレベル側の出力ラインφ１は、第３の
スイッチＳ３１１，Ｓ３２１をそれぞれ介して、出力端
子Ｐ２１，Ｐ２２に選択的に接続される。同様に、ロー
レベル側の出力ラインφ２は、第３のスイッチＳ３２
２，Ｓ３１２をそれぞれ介して、出力端子Ｐ２１，Ｐ２
２に選択的に接続される。
スイッチＳ３１１，Ｓ３２１をそれぞれ介して、出力端
子Ｐ２１，Ｐ２２に選択的に接続される。同様に、ロー
レベル側の出力ラインφ２は、第３のスイッチＳ３２
２，Ｓ３１２をそれぞれ介して、出力端子Ｐ２１，Ｐ２
２に選択的に接続される。
【００３０】前記スイッチＳ１１，Ｓ１２と、スイッチ
Ｓ２１，Ｓ２２とは、前記タイミング信号に対して、イ
ンバータＢ１によって相互に逆相動作することになり、
その動作パターンを、図３においてそれぞれ「１」，
「２」で示す。また、スイッチＳ３１１，Ｓ３１２と、
スイッチＳ３２１，Ｓ３２２とは、前記１ビット信号に
対して、インバータＢ２によって相互に逆相動作するこ
とになり、その動作パターンを「Ｈ」，「Ｌ」で示して
いる。
Ｓ２１，Ｓ２２とは、前記タイミング信号に対して、イ
ンバータＢ１によって相互に逆相動作することになり、
その動作パターンを、図３においてそれぞれ「１」，
「２」で示す。また、スイッチＳ３１１，Ｓ３１２と、
スイッチＳ３２１，Ｓ３２２とは、前記１ビット信号に
対して、インバータＢ２によって相互に逆相動作するこ
とになり、その動作パターンを「Ｈ」，「Ｌ」で示して
いる。
【００３１】図４は、上述のように構成されるマッチン
グ回路３２の動作を説明するためのタイミングチャート
である。なお、この図４では、説明の簡略化のために、
タイミング信号は、１ビット信号源２２からのクロック
信号と等しい周波数を想定しているけれども、前述のオ
ーバーサンプリングによって、実際には１ビット信号の
周期内で、スイッチＳ１１，Ｓ１２；Ｓ２１，Ｓ２２
は、前記所定整数倍ＯＮ／ＯＦＦ動作を行うことにな
る。
グ回路３２の動作を説明するためのタイミングチャート
である。なお、この図４では、説明の簡略化のために、
タイミング信号は、１ビット信号源２２からのクロック
信号と等しい周波数を想定しているけれども、前述のオ
ーバーサンプリングによって、実際には１ビット信号の
周期内で、スイッチＳ１１，Ｓ１２；Ｓ２１，Ｓ２２
は、前記所定整数倍ＯＮ／ＯＦＦ動作を行うことにな
る。
【００３２】この図４で示すように、タイミング信号と
クロック信号とが相互に等しい周波数であるときには、
入力１ビット信号の前半の１／２周期に、たとえばスイ
ッチＳ１１，Ｓ１２がＯＮし、スイッチＳ２１，Ｓ２２
がＯＦＦし、後半の１／２周期には、スイッチＳ１１，
Ｓ１２がＯＦＦし、スイッチＳ２１，Ｓ２２がＯＮす
る。
クロック信号とが相互に等しい周波数であるときには、
入力１ビット信号の前半の１／２周期に、たとえばスイ
ッチＳ１１，Ｓ１２がＯＮし、スイッチＳ２１，Ｓ２２
がＯＦＦし、後半の１／２周期には、スイッチＳ１１，
Ｓ１２がＯＦＦし、スイッチＳ２１，Ｓ２２がＯＮす
る。
【００３３】一方、入力１ビット信号がハイレベルであ
るときには、スイッチＳ３１１，Ｓ３１２がＯＮし、ス
イッチＳ３２１，Ｓ３２２がＯＦＦし、出力端子Ｐ２１
はハイレベル側の出力ラインφ１に接続され、出力端子
Ｐ２２はローレベル側の出力ラインφ２に接続される。
これに対して、入力１ビット信号がローレベルであると
きには、スイッチＳ３１１，Ｓ３１２がＯＦＦし、スイ
ッチＳ３２１，Ｓ３２２がＯＮし、出力端子Ｐ２１はロ
ーレベル側の出力ラインφ２に接続され、出力端子Ｐ２
２はハイレベル側の出力ラインφ１に接続される。
るときには、スイッチＳ３１１，Ｓ３１２がＯＮし、ス
イッチＳ３２１，Ｓ３２２がＯＦＦし、出力端子Ｐ２１
はハイレベル側の出力ラインφ１に接続され、出力端子
Ｐ２２はローレベル側の出力ラインφ２に接続される。
これに対して、入力１ビット信号がローレベルであると
きには、スイッチＳ３１１，Ｓ３１２がＯＦＦし、スイ
ッチＳ３２１，Ｓ３２２がＯＮし、出力端子Ｐ２１はロ
ーレベル側の出力ラインφ２に接続され、出力端子Ｐ２
２はハイレベル側の出力ラインφ１に接続される。
【００３４】したがって、前記入力１ビット信号の前半
の１／２周期には、スイッチＳ１１，Ｓ１２がＯＮし
て、コンデンサＣは、定電圧源４４によって前記５Ｖに
充電される。このとき、スイッチＳ２１，Ｓ２２は、Ｏ
ＦＦしており、前記出力端子Ｐ２１，Ｐ２２間の出力電
圧Ｖｏｕｔは、０Ｖとなる。
の１／２周期には、スイッチＳ１１，Ｓ１２がＯＮし
て、コンデンサＣは、定電圧源４４によって前記５Ｖに
充電される。このとき、スイッチＳ２１，Ｓ２２は、Ｏ
ＦＦしており、前記出力端子Ｐ２１，Ｐ２２間の出力電
圧Ｖｏｕｔは、０Ｖとなる。
【００３５】これに対して、前記入力１ビット信号の後
半の１／２周期で、該入力１ビット信号がハイレベルで
あるときには、前記出力電圧Ｖｏｕｔは＋５Ｖとなり、
入力１ビット信号がローレベルであるときには、−５Ｖ
となる。このようにして、マッチング回路３２からは、
前記タイミング信号に同期して、波高値とパルス幅との
積分値が一定である単位パルスが１ビット信号の出力Ｖ
ｏｕｔとして出力される。
半の１／２周期で、該入力１ビット信号がハイレベルで
あるときには、前記出力電圧Ｖｏｕｔは＋５Ｖとなり、
入力１ビット信号がローレベルであるときには、−５Ｖ
となる。このようにして、マッチング回路３２からは、
前記タイミング信号に同期して、波高値とパルス幅との
積分値が一定である単位パルスが１ビット信号の出力Ｖ
ｏｕｔとして出力される。
【００３６】前記出力Ｖｏｕｔは、加算器３３におい
て、前記フィードバック信号が減算されることになる。
ここで、振幅が±５Ｖの前記出力Ｖｏｕｔに対して、振
幅が±１００Ｖの定電圧スイッチ２４からの出力は、ア
ッテネータ３６によって減衰されて前記フィードバック
信号とされる。アッテネータ３６の減衰率は、フィード
バック信号における波高値およびパルス幅の積分値が、
前記出力Ｖｏｕｔの波高値およびパルス幅の積分値より
も所定の割合で大きくなるように選ばれており、前記割
合は、積分器・加算器群３４の発振限界によって決定さ
れる。こうして、フィードバック信号の積分値がマッチ
ング回路３２からの１ビット信号の出力Ｖｏｕｔの積分
値よりも大きくなることで、発振が抑制されることにな
る。
て、前記フィードバック信号が減算されることになる。
ここで、振幅が±５Ｖの前記出力Ｖｏｕｔに対して、振
幅が±１００Ｖの定電圧スイッチ２４からの出力は、ア
ッテネータ３６によって減衰されて前記フィードバック
信号とされる。アッテネータ３６の減衰率は、フィード
バック信号における波高値およびパルス幅の積分値が、
前記出力Ｖｏｕｔの波高値およびパルス幅の積分値より
も所定の割合で大きくなるように選ばれており、前記割
合は、積分器・加算器群３４の発振限界によって決定さ
れる。こうして、フィードバック信号の積分値がマッチ
ング回路３２からの１ビット信号の出力Ｖｏｕｔの積分
値よりも大きくなることで、発振が抑制されることにな
る。
【００３７】図１を参照して、１ビット信号源２２から
の前記１ビット信号およびクロック信号はまた、ノイズ
レベル検出回路３７に与えられている。一方で、前記積
分器・加算器群３４に関連してプリセット係数器３８が
設けられており、このプリセット係数器３８内にストア
されている各積分器および加算器の複数種類の各係数群
ａ，ｂ，ｃは、前記ノイズレベル検出回路３７からの切
換信号に応答して、スイッチ３９を介して、選択的に積
分器・加算器群３４内の対応する積分器および加算器に
設定される。
の前記１ビット信号およびクロック信号はまた、ノイズ
レベル検出回路３７に与えられている。一方で、前記積
分器・加算器群３４に関連してプリセット係数器３８が
設けられており、このプリセット係数器３８内にストア
されている各積分器および加算器の複数種類の各係数群
ａ，ｂ，ｃは、前記ノイズレベル検出回路３７からの切
換信号に応答して、スイッチ３９を介して、選択的に積
分器・加算器群３４内の対応する積分器および加算器に
設定される。
【００３８】各係数群ａ，ｂ，ｃは、発振限界値、すな
わち伝送領域のレベルの上限値を規定した値と、ノイ
ズ、すなわち前記伝送領域のレベルの下限値を規定した
値と、有効周波数帯域、すなわち伝送可能な周波数帯域
等のそれぞれのパラメータの内、どのパラメータにどれ
だけのウェイトを割当てるかによって、予め決定され
て、プリセット係数器３８内にストアされている。
わち伝送領域のレベルの上限値を規定した値と、ノイ
ズ、すなわち前記伝送領域のレベルの下限値を規定した
値と、有効周波数帯域、すなわち伝送可能な周波数帯域
等のそれぞれのパラメータの内、どのパラメータにどれ
だけのウェイトを割当てるかによって、予め決定され
て、プリセット係数器３８内にストアされている。
【００３９】図５は、ノイズレベル検出回路３７の一構
成例を示すブロック図である。前記入力１ビット信号
は、ラッチ部４５において、前記クロック信号に同期し
てサンプリングされ、周波数分析部４６において、サン
プリングされた２値データから、たとえばＦＦＴ（高速
フーリエ変換）などによって、リアルタイムで周波数ス
ペクトルが抽出される。
成例を示すブロック図である。前記入力１ビット信号
は、ラッチ部４５において、前記クロック信号に同期し
てサンプリングされ、周波数分析部４６において、サン
プリングされた２値データから、たとえばＦＦＴ（高速
フーリエ変換）などによって、リアルタイムで周波数ス
ペクトルが抽出される。
【００４０】最小値ホールド部４７では、変化する伝送
信号成分と、変化しない量子化ノイズ成分とを最小値を
ホールドすることによって分離する。すなわち、ホール
ドされている各スペクトルでの最小値を量子化ノイズフ
ロア成分と判断する。
信号成分と、変化しない量子化ノイズ成分とを最小値を
ホールドすることによって分離する。すなわち、ホール
ドされている各スペクトルでの最小値を量子化ノイズフ
ロア成分と判断する。
【００４１】ノイズ分布判定部４８では、最小値ホール
ド部４７のホールド値から量子化ノイズ分布を判定し、
伝送領域内のノイズレベル、すなわちダイナミックレン
ジと有効周波数帯域とを推定する。一方で、このノイズ
分布判定部４８内には、前記プリセット係数器３８にプ
リセットされている各係数群ａ，ｂ，ｃが設定された場
合の、該スイッチング増幅器２１側の量子化ノイズ分布
が予めストアされており、入力１ビット信号側のダイナ
ミックレンジ内にスイッチング増幅器２１側のノイズフ
ロアが突出しないような係数の設定を行う。
ド部４７のホールド値から量子化ノイズ分布を判定し、
伝送領域内のノイズレベル、すなわちダイナミックレン
ジと有効周波数帯域とを推定する。一方で、このノイズ
分布判定部４８内には、前記プリセット係数器３８にプ
リセットされている各係数群ａ，ｂ，ｃが設定された場
合の、該スイッチング増幅器２１側の量子化ノイズ分布
が予めストアされており、入力１ビット信号側のダイナ
ミックレンジ内にスイッチング増幅器２１側のノイズフ
ロアが突出しないような係数の設定を行う。
【００４２】すなわち、積分器・加算器群３４にそれま
で設定されていた係数群、たとえばａが有効周波数帯域
重視の係数群であり、スイッチング増幅器２１の量子化
ノイズレベルが図６（ａ）で示すように、有効周波数帯
域Ｆ１＝２０ｋＨｚで、かつその有効周波数帯域Ｆ１内
でのダイナミックレンジＤ１＝−９０ｄＢであるとき、
入力１ビット信号の量子化ノイズレベルが、たとえばダ
イナミックレンジ重視の設定であり、図６（ｂ）で示す
ように、有効周波数帯域Ｆ２＝１５ｋＨｚ、ダイナミッ
クレンジＤ２＝１００ｄＢであると、前記入力１ビット
信号の量子化ノイズフロアと、スイッチング増幅器２１
の量子化ノイズフロアとが加算され、両者の高い方の値
が出力音響信号の量子化ノイズ分布となってしまい、図
６（ｃ）で示すように、有効周波数帯域およびダイナミ
ックレンジがともに損なわれてしまう。
で設定されていた係数群、たとえばａが有効周波数帯域
重視の係数群であり、スイッチング増幅器２１の量子化
ノイズレベルが図６（ａ）で示すように、有効周波数帯
域Ｆ１＝２０ｋＨｚで、かつその有効周波数帯域Ｆ１内
でのダイナミックレンジＤ１＝−９０ｄＢであるとき、
入力１ビット信号の量子化ノイズレベルが、たとえばダ
イナミックレンジ重視の設定であり、図６（ｂ）で示す
ように、有効周波数帯域Ｆ２＝１５ｋＨｚ、ダイナミッ
クレンジＤ２＝１００ｄＢであると、前記入力１ビット
信号の量子化ノイズフロアと、スイッチング増幅器２１
の量子化ノイズフロアとが加算され、両者の高い方の値
が出力音響信号の量子化ノイズ分布となってしまい、図
６（ｃ）で示すように、有効周波数帯域およびダイナミ
ックレンジがともに損なわれてしまう。
【００４３】これに対して、係数群を、たとえばｂに切
換えることによって、図６（ｄ）で示すように、有効周
波数帯域Ｆ３およびダイナミックレンジＤ３を、それぞ
れ前記有効周波数帯域Ｆ１およびダイナミックレンジＤ
１と等しく確保し、残余の領域に量子化ノイズを分布さ
せるように変更する。
換えることによって、図６（ｄ）で示すように、有効周
波数帯域Ｆ３およびダイナミックレンジＤ３を、それぞ
れ前記有効周波数帯域Ｆ１およびダイナミックレンジＤ
１と等しく確保し、残余の領域に量子化ノイズを分布さ
せるように変更する。
【００４４】以上のように、本発明に従うスイッチング
増幅器２１では、まず入力信号の１ビット信号化に対応
して、１ビット信号源２２からクロック信号を取込み、
タイミング制御回路３１によって作成したタイミング信
号に基づいて、マッチング回路３２、積分器・加算器群
３４および量子化器３５のサンプリングタイミングを規
定するとともに、定電圧スイッチ２４のスイッチング動
作を制御するので、前述のＣＤやＤＶＤなどから再生さ
れた１ビット信号を、直接入力してΔΣ変調を行うこと
ができる。
増幅器２１では、まず入力信号の１ビット信号化に対応
して、１ビット信号源２２からクロック信号を取込み、
タイミング制御回路３１によって作成したタイミング信
号に基づいて、マッチング回路３２、積分器・加算器群
３４および量子化器３５のサンプリングタイミングを規
定するとともに、定電圧スイッチ２４のスイッチング動
作を制御するので、前述のＣＤやＤＶＤなどから再生さ
れた１ビット信号を、直接入力してΔΣ変調を行うこと
ができる。
【００４５】また、前記タイミング制御回路３１によっ
て、クロック信号に同期した所定整数倍の周波数を有す
るタイミング信号を作成することによって、前記入力１
ビット信号のオーバーサンプリングを実現し、該入力１
ビット信号の伝送周波数帯域およびダイナミックレンジ
に対して、スイッチング増幅器２１側の前記有効周波数
帯域およびダイナミックレンジを充分に余裕を持たせる
ことができる。
て、クロック信号に同期した所定整数倍の周波数を有す
るタイミング信号を作成することによって、前記入力１
ビット信号のオーバーサンプリングを実現し、該入力１
ビット信号の伝送周波数帯域およびダイナミックレンジ
に対して、スイッチング増幅器２１側の前記有効周波数
帯域およびダイナミックレンジを充分に余裕を持たせる
ことができる。
【００４６】さらにまた、マッチング回路３２によって
作成される単位パルスの出力Ｖｏｕｔの積分値に対し
て、アッテネータ３６からのフィードバック信号の積分
値を予め定める割合だけ大きくし、フィードバック減算
値を入力信号よりも大きくするので、積分器・加算器群
３４への入力過多による発振を防止することができる。
作成される単位パルスの出力Ｖｏｕｔの積分値に対し
て、アッテネータ３６からのフィードバック信号の積分
値を予め定める割合だけ大きくし、フィードバック減算
値を入力信号よりも大きくするので、積分器・加算器群
３４への入力過多による発振を防止することができる。
【００４７】さらにまた、ノイズレベル検出回路３７に
よって、入力１ビット信号の量子化ノイズフロアを検出
し、スイッチング増幅器２１側のノイズフロアがダイナ
ミックレンジ内で突出しないように、積分器・加算器群
３４における係数の切換えを行うので、前記オーバーサ
ンプリングを行わない場合でも、入力１ビット信号のダ
イナミックレンジを確保することができる。
よって、入力１ビット信号の量子化ノイズフロアを検出
し、スイッチング増幅器２１側のノイズフロアがダイナ
ミックレンジ内で突出しないように、積分器・加算器群
３４における係数の切換えを行うので、前記オーバーサ
ンプリングを行わない場合でも、入力１ビット信号のダ
イナミックレンジを確保することができる。
【００４８】
【発明の効果】請求項１の発明に係るΔΣ変調を用いる
スイッチング増幅器は、以上のように、ΔΣ変調回路が
入力信号をΔΣ変調して得られた変調信号によって定電
圧をスイッチングし、そのスイッチング出力をローパス
フィルタによってアナログ変換して出力するようにした
ΔΣ変調を用いるスイッチング増幅器において、前記入
力信号を１ビット信号とするために、その１ビット信号
の生成に使用されたクロック信号を取込み、このクロッ
ク信号に基づいて生成されたタイミング信号に応答し
て、マッチング回路が入力１ビット信号から時間軸が規
定された正確な単位パルスを生成し、この単位パルス
に、前記タイミング信号に応答してΔΣ変調回路内の積
分器・加算器群および量子化器等が動作して得られたフ
ィードバック信号を加算する。
スイッチング増幅器は、以上のように、ΔΣ変調回路が
入力信号をΔΣ変調して得られた変調信号によって定電
圧をスイッチングし、そのスイッチング出力をローパス
フィルタによってアナログ変換して出力するようにした
ΔΣ変調を用いるスイッチング増幅器において、前記入
力信号を１ビット信号とするために、その１ビット信号
の生成に使用されたクロック信号を取込み、このクロッ
ク信号に基づいて生成されたタイミング信号に応答し
て、マッチング回路が入力１ビット信号から時間軸が規
定された正確な単位パルスを生成し、この単位パルス
に、前記タイミング信号に応答してΔΣ変調回路内の積
分器・加算器群および量子化器等が動作して得られたフ
ィードバック信号を加算する。
【００４９】それゆえ、前記単位パルスとフィードバッ
ク信号とのタイミングが一致し、１ビット信号入力に対
して、スイッチング増幅器としての正常な動作を実現す
ることができる。
ク信号とのタイミングが一致し、１ビット信号入力に対
して、スイッチング増幅器としての正常な動作を実現す
ることができる。
【００５０】また、請求項２の発明に係るΔΣ変調を用
いるスイッチング増幅器は、以上のように、入力１ビッ
ト信号の量子化ノイズレベルを検出し、所望とするダイ
ナミックレンジ内では、スイッチング増幅器側の量子化
ノイズレベルが、入力１ビット信号の量子化ノイズレベ
ルよりも小さくなるように、ΔΣ変調回路内の積分器や
加算器の係数の組合わせの選択を行う。
いるスイッチング増幅器は、以上のように、入力１ビッ
ト信号の量子化ノイズレベルを検出し、所望とするダイ
ナミックレンジ内では、スイッチング増幅器側の量子化
ノイズレベルが、入力１ビット信号の量子化ノイズレベ
ルよりも小さくなるように、ΔΣ変調回路内の積分器や
加算器の係数の組合わせの選択を行う。
【００５１】それゆえ、所望ダイナミックレンジ内で
は、スイッチング増幅器側の量子化ノイズレベルが、入
力１ビット信号の量子化ノイズレベルを上回ることな
く、少なくとも、該入力１ビット信号のダイナミックレ
ンジを確保することができる。
は、スイッチング増幅器側の量子化ノイズレベルが、入
力１ビット信号の量子化ノイズレベルを上回ることな
く、少なくとも、該入力１ビット信号のダイナミックレ
ンジを確保することができる。
【００５２】さらにまた、請求項３の発明に係るΔΣ変
調を用いるスイッチング増幅器は、以上のように、たと
えば前記マッチング回路を、コンデンサと、定電圧源
と、入力１ビット信号の前半の１／２周期に前記コンデ
ンサを前記定電圧源に接続する第１のスイッチと、入力
１ビット信号の後半の１／２周期に前記コンデンサの正
負各端子を正負各出力ラインにそれぞれ接続する第２の
スイッチと、前記入力１ビット信号に応答して選択的に
駆動され、前記正負各出力ラインを一対の出力端子に、
一方の極性または他方の極性で接続する第３のスイッチ
とを備えて構成して、正確な単位パルスが出力されるよ
うにし、さらにその単位パルスの積分値を、前記ΔΣ変
調回路における入力段の加算器において減算されるフィ
ードバックループによるフィードバック値の積分値に対
して、発振限界によって決定される予め定める割合だけ
小さくする。
調を用いるスイッチング増幅器は、以上のように、たと
えば前記マッチング回路を、コンデンサと、定電圧源
と、入力１ビット信号の前半の１／２周期に前記コンデ
ンサを前記定電圧源に接続する第１のスイッチと、入力
１ビット信号の後半の１／２周期に前記コンデンサの正
負各端子を正負各出力ラインにそれぞれ接続する第２の
スイッチと、前記入力１ビット信号に応答して選択的に
駆動され、前記正負各出力ラインを一対の出力端子に、
一方の極性または他方の極性で接続する第３のスイッチ
とを備えて構成して、正確な単位パルスが出力されるよ
うにし、さらにその単位パルスの積分値を、前記ΔΣ変
調回路における入力段の加算器において減算されるフィ
ードバックループによるフィードバック値の積分値に対
して、発振限界によって決定される予め定める割合だけ
小さくする。
【００５３】それゆえ、ΔΣ変調回路内の積分器・加算
器群への入力過多による発振を防止することができる。
器群への入力過多による発振を防止することができる。
【００５４】また、請求項４の発明に係るΔΣ変調を用
いるスイッチング増幅器は、以上のように、前記タイミ
ング制御回路を、前記入力信号源からのクロック信号を
取込み、ジッタ成分を除去するＰＬＬ回路と、前記ＰＬ
Ｌ回路とＰＬＬループを形成し、ＰＬＬ回路の出力信号
の周波数を予め定める整数倍にする倍数器と、前記倍数
器からの出力の切換りタイミングを規定する位相調整器
とを備えて構成し、クロック信号の整数倍の周波数のタ
イミング信号を生成する。
いるスイッチング増幅器は、以上のように、前記タイミ
ング制御回路を、前記入力信号源からのクロック信号を
取込み、ジッタ成分を除去するＰＬＬ回路と、前記ＰＬ
Ｌ回路とＰＬＬループを形成し、ＰＬＬ回路の出力信号
の周波数を予め定める整数倍にする倍数器と、前記倍数
器からの出力の切換りタイミングを規定する位相調整器
とを備えて構成し、クロック信号の整数倍の周波数のタ
イミング信号を生成する。
【００５５】それゆえ、入力１ビット信号の精度を損な
うことなく、ΔΣ変調回路側でオーバーサンプリングを
実現し、前記入力１ビット信号の伝送帯域よりも広い帯
域を確保することができる。
うことなく、ΔΣ変調回路側でオーバーサンプリングを
実現し、前記入力１ビット信号の伝送帯域よりも広い帯
域を確保することができる。
【図１】本発明の実施の一形態のΔΣ変調を用いるスイ
ッチング増幅器の電気的構成を示すブロック図である。
ッチング増幅器の電気的構成を示すブロック図である。
【図２】図１で示すスイッチング増幅器におけるタイミ
ング制御回路の一構成例を示すブロック図である。
ング制御回路の一構成例を示すブロック図である。
【図３】図１で示すスイッチング増幅器におけるマッチ
ング回路の一構成例を示すブロック図である。
ング回路の一構成例を示すブロック図である。
【図４】図３で示すマッチング回路の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図５】図１で示すスイッチング増幅器におけるノイズ
レベル検出回路の一構成例を示すブロック図である。
レベル検出回路の一構成例を示すブロック図である。
【図６】図５で示すノイズレベル検出回路の動作を説明
するための波形図である。
するための波形図である。
【図７】典型的な従来技術のΔΣ変調を用いるスイッチ
ング増幅器の電気的構成を示すブロック図である。
ング増幅器の電気的構成を示すブロック図である。
２１ スイッチング増幅器
２２ １ビット信号源
２３ ΔΣ変調回路
２４ 定電圧スイッチ（スイッチング回路）
２５ ローパスフィルタ
２６ スピーカ
３１ タイミング制御回路
３２ マッチング回路
３３ 加算器
３４ 積分器・加算器群
３５ 量子化器
３６ アッテネータ（フィードバックループ）
３７ ノイズレベル検出回路（ノイズレベル検出手
段） ３８ プリセット係数器（係数選択手段） ３９ スイッチ（係数選択手段） ４１ ＰＬＬ回路 ４２ 倍周器 ４３ 位相調節器 ４４ 定電圧源 ４５ ラッチ部 ４６ 周波数分析部 ４７ 最小値ホールド部 ４８ ノイズ分布判定部 Ｃ コンデンサ Ｓ１１，Ｓ１２ スイッチ（第１のスイッチ） Ｓ２１，Ｓ２２ スイッチ（第２のスイッチ） Ｓ３１１，Ｓ３１２；Ｓ３２１，Ｓ３２２ スイッチ
（第３のスイッチ） φ１，φ２ 出力ライン
段） ３８ プリセット係数器（係数選択手段） ３９ スイッチ（係数選択手段） ４１ ＰＬＬ回路 ４２ 倍周器 ４３ 位相調節器 ４４ 定電圧源 ４５ ラッチ部 ４６ 周波数分析部 ４７ 最小値ホールド部 ４８ ノイズ分布判定部 Ｃ コンデンサ Ｓ１１，Ｓ１２ スイッチ（第１のスイッチ） Ｓ２１，Ｓ２２ スイッチ（第２のスイッチ） Ｓ３１１，Ｓ３１２；Ｓ３２１，Ｓ３２２ スイッチ
（第３のスイッチ） φ１，φ２ 出力ライン
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/217
H03M 3/02
Claims (4)
- 【請求項１】ΔΣ変調回路が入力信号をΔΣ変調し、そ
の変調信号に応答してスイッチング回路が電源からの予
め定める定電圧をスイッチングし、そのスイッチング出
力をローパスフィルタによってアナログ変換して出力す
るΔΣ変調を用いるスイッチング増幅器において、 前記入力信号を１ビット信号とし、入力信号源からのク
ロック信号に応答して、前記ΔΣ変調回路およびスイッ
チング回路の動作タイミングを規定するタイミング信号
を生成するタイミング制御回路と、 前記スイッチング回路の出力信号をΔΣ変調回路の入力
段の加算器にフィードバックするフィードバックループ
と、 前記ΔΣ変調回路の前段側に介在され、入力１ビット信
号に対応して、前記タイミング信号によって時間軸が規
定された単位パルスを前記ΔΣ変調回路に入力するマッ
チング回路とを含むことを特徴とするΔΣ変調を用いる
スイッチング増幅器。 - 【請求項２】前記入力１ビット信号の量子化ノイズレベ
ルを検出するノイズレベル検出手段と、 前記ΔΣ変調回路における各係数の複数種類の組合せ毎
に、該ΔΣ変調回路による量子化ノイズレベルを予め記
憶しており、前記ノイズレベル検出手段の検出結果に応
答して、所望とするダイナミックレンジ内で、ΔΣ変調
回路回路による量子化ノイズレベルが入力１ビット信号
の量子化ノイズレベルよりも小さくなるように、前記Δ
Σ変調回路における係数の組合せを選択する係数選択手
段とをさらに備えることを特徴とする請求項１記載のΔ
Σ変調を用いるスイッチング増幅器。 - 【請求項３】前記単位パルスの積分値が、前記ΔΣ変調
回路における入力段の加算器において減算されるフィー
ドバックループによるフィードバック値の積分値に対し
て、発振限界によって決定される予め定める割合だけ小
さいことを特徴とする請求項１または２記載のΔΣ変調
を用いるスイッチング増幅器。 - 【請求項４】前記タイミング制御回路は、 前記入力信号源からのクロック信号を取込み、ジッタ成
分を除去するＰＬＬ回路と、 前記ＰＬＬ回路とＰＬＬループを形成し、ＰＬＬ回路の
出力信号の周波数を予め定める整数倍にする倍数器と、 前記倍数器からの出力の切換りタイミングを規定する位
相調整器とを備えて構成され、 前記クロック信号の整数倍の周波数のタイミング信号を
生成することを特徴とする請求項１または２のいずれか
に記載のΔΣ変調を用いるスイッチング増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36802698A JP3445177B2 (ja) | 1998-12-24 | 1998-12-24 | Δς変調を用いるスイッチング増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36802698A JP3445177B2 (ja) | 1998-12-24 | 1998-12-24 | Δς変調を用いるスイッチング増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196374A JP2000196374A (ja) | 2000-07-14 |
| JP3445177B2 true JP3445177B2 (ja) | 2003-09-08 |
Family
ID=18490793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36802698A Expired - Lifetime JP3445177B2 (ja) | 1998-12-24 | 1998-12-24 | Δς変調を用いるスイッチング増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3445177B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4092652B2 (ja) * | 2003-08-29 | 2008-05-28 | カシオ計算機株式会社 | Ｄ／ａ変換装置 |
| JP4835012B2 (ja) * | 2005-03-18 | 2011-12-14 | ヤマハ株式会社 | Ｄ級増幅器 |
-
1998
- 1998-12-24 JP JP36802698A patent/JP3445177B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000196374A (ja) | 2000-07-14 |
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