JP2011097269A - アナログデジタル変換器 - Google Patents

Abstract

【課題】特性劣化を抑えることができるアナログデジタル変換器を提供することである。
【解決手段】本発明にかかるアナログデジタル変換器は、アナログ入力信号からフィードバック信号を減算して第１の差分信号を生成する第１の差分器１０と、第１の差分信号を積分して積分信号を生成する第１の積分器１１と、位相がそれぞれ２π／Ｎ（Ｎは２以上の整数）ずれた周波数を有するクロックをそれぞれ入力すると共に、積分信号をそれぞれ量子化するＮ個の量子化器１４、１５、１６と、各々の量子化器からの出力をクロックに基づき選択するセレクタ１７と、セレクタ１７からの出力を入力しフィードバック信号をクロックと非同期に生成するデジタルアナログ変換器１８と、を有する。
【選択図】図１

Description

本発明はアナログデジタル変換器に関し、特にデルタシグマ変調方式のアナログデジタル変換器に関する。

デルタシグマ変調方式のアナログデジタル変換器は、高精度なアナログデジタル変換（以下、ＡＤ変換という）を実現できるため、例えば、オーディオや無線レシーバ等のＡＤ変換器として用いられている。

図１１は、特許文献１に開示されているＡＤ変換器を示す図である。図１１に示すＡＤ変換器は、減算器３１０、積分器３２０、サンプリング・コンパレータ３３０、３４０、スイッチ３５０、ＤＡＣ３６０を有する。入力端子３００へ入力された入力信号Ｓｉｎは減算器３１０へ供給される。減算器３１０は現在の入力信号からフィードバック信号を減算して差分信号を生成し、また差分信号を積分器３２０へ印加する。積分器３２０は、差分信号を直前の差分信号の和に加算して積分信号を生成し、この積分信号をサンプリング・コンパレータ３３０、３４０へ供給する。

サンプリング・コンパレータ３３０、３４０は、それぞれが積分信号を２つのレベルのうちの一方に量子化して、サンプリング周波数ｆｓ／２の制御信号に応答して量子化信号をサンプリングし、サンプリングしたそれぞれの値Ｄｏｕｔ１、Ｄｏｕｔ２をそれぞれの出力端子３７０、３８０とスイッチ３５０へ供給する。サンプリング・コンパレータ３３０、３４０へ供給されるサンプリングクロック信号は時間的に交互に分配される。つまり、コンパレータ３３０へ供給されるサンプリングクロック信号は、サンプリングクロック信号ｆｓの奇数番目のパルスであり、コンパレータ３４０へ供給されるサンプリングクロック信号はサンプリングクロック信号ｆｓの偶数番目のパルスである。

スイッチ３５０はｆｓ／２の周波数でサンプリングした出力信号Ｄｏｕｔ１、Ｄｏｕｔ２のそれぞれを受信し、入力端子３５５から供給される周波数ｆｓ／２の制御信号に基づき、出力信号Ｄｏｕｔ１、Ｄｏｕｔ２を交互に選択している。スイッチ３５０の出力は所望のサンプリング周波数ｆｓの信号となるが、サンプリング・コンパレータ３３０、３４０のそれぞれはｆｓ／２の周波数で動作する。ＤＡＣ３６０はスイッチを通った出力信号Ｄｏｕｔ１、Ｄｏｕｔ２とサンプリング周波数ｆｓの制御信号を入力し、出力信号Ｄｏｕｔ１、Ｄｏｕｔ２に基づきフィードバック信号を生成し、減算器３１０へ出力している。

また、特許文献２にはジッター雑音を抑制し、高ＳＮ比を実現することができるオーバーサンプリングＡＤ変換器に関する技術が開示されている。特許文献２に開示されているオーバーサンプリングＡＤ変換器は、２つのフォワードパス回路と、判定回路と、デジタルＰＬＬと、セレクタおよびフィードバックループとを有する。そして、デジタルＰＬＬの位相シフトを実行する毎に、位相シフトを実行した場合と実行しなかった場合とでデルタシグマ型ノイズシェーパーの量子化出力の変化を観測している。この観測において、変化があった場合はアナログ入力信号の傾斜が急である確率が高いので位相シフト位置を変更し、逆に変化がなかった場合は入力信号の傾斜が緩やかである確率が高いので位相シフトを有効にする制御を行っている。

特開平８−２６５１５８号公報 特開平６−５３８２９号公報

図１１に示した特許文献１にかかるＡＤ変換器では、サンプリング・コンパレータ３３０、３４０に、それぞれ位相が１８０度ずれたサンプリング周波数ｆｓ／２が供給され、この周波数に基づいて量子化信号をサンプリングしている。また、スイッチ３５０は、出力信号Ｄｏｕｔ１、Ｄｏｕｔ２が供給される端子３５０Ａ、３５０Ｂを、周波数ｆｓ／２の制御信号に基づき交互に選択することで、ＤＡＣ３６０に対して出力信号Ｄｏｕｔ１、Ｄｏｕｔ２を交互に出力している。また、ＤＡＣ３６０はサンプリング周波数ｆｓに基づいて、スイッチ３５０から送られてくる出力信号Ｄｏｕｔ１、Ｄｏｕｔ２からフィードバック信号を生成している。

このように、特許文献１にかかるＡＤ変換器では、サンプリング・コンパレータ３３０、３４０、スイッチ３５０をサンプリング周波数ｆｓ／２で駆動し、ＤＡＣ３６０を周波数ｆｓで駆動している。このため、スイッチ３５０の駆動タイミング（周波数ｆｓ／２で駆動）とＤＡＣ３６０の駆動タイミング（周波数ｆｓで駆動）に誤差が生じると、出力信号Ｄｏｕｔ１、Ｄｏｕｔ２とＤＡＣ３６０の出力であるフィードバック信号とにタイミング誤差が生じるため、ＡＤ変換器の特性が劣化するという問題があった。

本発明にかかるアナログデジタル変換器は、アナログ入力信号からフィードバック信号を減算して第１の差分信号を生成する第１の差分器と、前記第１の差分信号を積分して積分信号を生成する第１の積分器と、位相がそれぞれ２π／Ｎ（Ｎは２以上の整数）ずれた周波数を有するクロックをそれぞれ入力すると共に、前記積分信号をそれぞれ量子化するＮ個の量子化器と、前記各々の量子化器からの出力を前記クロックに基づき選択するセレクタと、前記セレクタからの出力を入力し前記フィードバック信号を前記クロックと非同期に生成するデジタルアナログ変換器と、を有する。

本発明にかかるアナログデジタル変換器では、フィードバック信号をクロックと非同期に生成しているため、セレクタからの出力信号とフィードバック信号とにタイミング誤差が生じることを抑えることができる。よって、アナログデジタル変換器の特性が劣化することを抑えることができる。

本発明により特性劣化を抑えることができるアナログデジタル変換器を提供することが可能となる。

実施の形態１にかかるアナログデジタル変換器を示すブロック図である。 実施の形態１にかかるアナログデジタル変換器の動作を示すタイミングチャートである。 実施の形態２にかかるアナログデジタル変換器を示すブロック図である。 実施の形態２にかかるアナログデジタル変換器の動作を示すタイミングチャートである。 実施の形態２にかかるアナログデジタル変換器のＤＡＣ回路の構成例を示す回路図である。 実施の形態３にかかるアナログデジタル変換器を示すブロック図である。 実施の形態４にかかるアナログデジタル変換器を示すブロック図である。 実施の形態５にかかるアナログデジタル変換器を示すブロック図である。 実施の形態５にかかるアナログデジタル変換器において遅延回路を設けない場合および遅延回路を設けた場合の動作を示すタイミングチャートである。 本発明を用いていないＡＤ変換器の動作を説明するためのタイミングチャートである。 背景技術にかかるアナログデジタル変換器を示すブロック図である。

実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。図１は、本実施の形態にかかるアナログデジタル変換器（ＡＤ変換器）を示すブロック図である。本実施の形態にかかるＡＤ変換器は、差分器１０、積分器１１、Ｎ個（Ｎは２以上の整数）の量子化器１４、１５、１６、セレクタ１７、デジタルアナログ変換器（ＤＡＣ）１８を有する。

差分器１０は、アナログ入力信号ＳＩＧからＤＡＣ１８の出力であるフィードバック信号ＡＯを減算して差分信号を生成し、この差分信号を積分器１１に出力する。積分器１１は、差分器１０からの差分信号を積分して、つまり差分信号を直前の差分信号の和に加算して積分信号を生成する。積分器１１は、例えば連続時間型の積分器である。

また、Ｎ個の量子化器１４、１５、１６は、それぞれ積分器１１からの積分信号を入力し、この積分信号を量子化する。各量子化器１４、１５、１６からの出力Ｑ１、Ｑ２、ＱＮは、それぞれセレクタ１７に入力される。また、Ｎ個の量子化器１４、１５、１６には、位相がそれぞれ２π／Ｎずれた周波数を有するクロックＣＬＫ１、ＣＬＫ２、ＣＬＫＮが供給され、このタイミングに基づいて各量子化器１４、１５、１６は積分信号を量子化する。つまり、第１の量子化器１４にはクロック周波数ｆｏｓ／Ｎの位相を０ラジアンずらした（つまり、位相がずれていない）クロックＣＬＫ１が供給される。また、第２の量子化器１５にはクロック周波数ｆｏｓ／Ｎ（Ｈｚ）の位相を２π／ＮラジアンずらしたクロックＣＬＫ２が供給される。また、第Ｎの量子化器１６にはクロック周波数ｆｏｓ／Ｎの位相を（Ｎ−１）×２π／ＮラジアンずらしたクロックＣＬＫＮが供給される。このように、本実施の形態にかかるＡＤ変換器のＮ個の量子化器１４、１５、１６はインタリーブ動作をする。

セレクタ１７は、Ｎ個の量子化器１４、１５、１６からの出力Ｑ１、Ｑ２、ＱＮを入力し、これらの出力Ｑ１、Ｑ２、ＱＮのいずれかを、位相がそれぞれ２π／Ｎずれた周波数を有するクロックＣＬＫ１、ＣＬＫ２、ＣＬＫＮに基づき選択し、デジタル出力ＤＯＵＴとして出力する。この場合のデジタル出力ＤＯＵＴはサンプリングレートがｆｏｓ（Ｈｚ）の信号である。また、セレクタ１７からの出力は、ＤＡＣ１８にも供給される。ＤＡＣ１８は、セレクタ１７からの出力を入力し、差分器１０に供給されるフィードバック信号をクロックと非同期に生成する。つまり、ＤＡＣ１８はクロック制御されない。

次に、本実施の形態にかかるＡＤ変換器の動作について図２を用いて説明する。図２は、本実施の形態にかかるアナログデジタル変換器の動作を示すタイミングチャートである。アナログ入力信号ＳＩＧが差分器１０に入力されると、差分器１０はアナログ入力信号ＳＩＧからＤＡＣ１８の出力であるフィードバック信号ＡＯを減算して差分信号を生成し、この差分信号を積分器１１に出力する。積分器１１は、差分器１０からの差分信号を積分して、この積分信号をＮ個の量子化器１４、１５、１６に出力する。

Ｎ個の量子化器１４、１５、１６は、図２に示すような位相がそれぞれ（Ｎ−１）×２π／Ｎ（Ｎは２以上の整数）ずれたクロックＣＬＫ１、ＣＬＫ２、ＣＬＫＮの立ち上がりエッジで積分器１１からの積分信号を量子化する。つまり、第１の量子化器１４は、クロックＣＬＫ１が立ち上がるタイミングで積分器１１からの積分信号を量子化し、出力Ｑ１であるデジタル信号Ｄ_１を生成する。また、セレクタ１７はクロックＣＬＫ１が立ち上がるタイミングで第１の量子化器１４の出力Ｑ１（Ｃｈ１）を選択し、デジタル出力ＤＯＵＴとしてデジタル信号Ｄ_１を出力する。また、ＤＡＣ１８はセレクタ１７がデジタル出力ＤＯＵＴとしてデジタル信号Ｄ_１を出力したタイミングで、フィードバック信号Ａ_１を生成し、このフィードバック信号を差分器１０に出力する。

第２の量子化器１５は、クロックＣＬＫ２が立ち上がるタイミングで積分器１１からの積分信号を量子化し、出力Ｑ２であるデジタル信号Ｄ_２を生成する。また、セレクタ１７はクロックＣＬＫ２が立ち上がるタイミングで第２の量子化器１５の出力Ｑ２（Ｃｈ２）を選択し、デジタル出力ＤＯＵＴとしてデジタル信号Ｄ_２を出力する。また、ＤＡＣ１８はセレクタ１７がデジタル出力ＤＯＵＴとしてデジタル信号Ｄ_２を出力したタイミングで、フィードバック信号Ａ_２を生成し、このフィードバック信号を差分器１０に出力する。

第Ｎの量子化器１６は、クロックＣＬＫＮが立ち上がるタイミングで積分器１１からの積分信号を量子化し、出力ＱＮであるデジタル信号Ｄ_Ｎを生成する。また、セレクタ１７はクロックＣＬＫＮが立ち上がるタイミングで第Ｎの量子化器１６の出力ＱＮ（ＣｈＮ）を選択し、デジタル出力ＤＯＵＴとしてデジタル信号Ｄ_Ｎを出力する。また、ＤＡＣ１８はセレクタ１７がデジタル出力ＤＯＵＴとしてデジタル信号Ｄ_Ｎを出力したタイミングで、フィードバック信号Ａ_Ｎを生成し、このフィードバック信号を差分器１０に出力する。

本実施の形態にかかるＡＤ変換器では、図２に示すようにサンプリングレートｆｏｓ（Ｈｚ）の１周期において、デジタル出力信号Ｄ_１、Ｄ_２、・・・、Ｄ_Ｎが出力されている。ここで、Ｎ個の量子化器１４、１５、１６の動作クロックはｆｏｓ／Ｎ（Ｈｚ）であるのに対して、デジタル出力ＤＯＵＴのサンプリングレートはｆｏｓ（Ｈｚ）となっている。よって、本実施の形態にかかるＡＤ変換器ではＮ個の量子化器１４、１５、１６をインタリーブ動作させることで、Ｎ個の量子化器１４、１５、１６の動作クロックをサンプリングレートｆｏｓよりも低くすることができる。

また、本実施の形態にかかるＡＤ変換器ではＤＡＣ１８をクロックで制御していないため、ＤＡＣ１８はセレクタ１７がＮ個の量子化器１４、１５、１６の出力Ｑ１、Ｑ２、ＱＮのいずれかを選択し、ＤＡＣ１８へ出力したタイミングで、フィードバック信号Ａ_１、Ａ_２、・・・、Ａ_Ｎを生成している。よって、デジタル出力信号Ｄ_１、Ｄ_２、・・・、Ｄ_Ｎとフィードバック信号Ａ_１、Ａ_２、・・・、Ａ_Ｎにタイミング誤差が生じることがないため、ＡＤ変換器の特性が劣化することを抑えることができる。

図１０は、本発明を用いていないＡＤ変換器の動作を説明するためのタイミングチャートである。この場合のＡＤ変換器では、図１に示すＡＤ変換器のＤＡＣ１８をクロックＤＣＬＫ１、ＤＣＬＫ２、・・・、ＤＣＬＫＮで駆動している。図１０に示すように、第１の量子化器１４は、クロックＣＬＫ１が立ち上がるタイミングで積分器１１からの積分信号を量子化し、出力Ｑ１であるデジタル信号Ｄ_１を生成する。また、セレクタ１７はクロックＣＬＫ１が立ち上がるタイミングで第１の量子化器１４の出力Ｑ１を選択し、デジタル出力ＤＯＵＴとしてデジタル信号Ｄ_１を出力する。一方、ＤＡＣ１８はクロックＤＣＬＫ１が立ち上がるタイミングで、フィードバック信号Ａ_１を生成する。しかし、例えば図１０に示すようにクロックＣＬＫ１とクロックＤＣＬＫ１の立ち上がりのタイミングがずれている場合、デジタル出力信号Ｄ_１とフィードバック信号Ａ_１とにタイミング誤差（矢印で示す）が生じる。そして、このタイミング誤差はＡＤ変換器の特性劣化の原因となる。

本実施の形態にかかるＡＤ変換器では、クロックＣＬＫ１とクロックＤＣＬＫ１の立ち上がりのタイミングがずれることによるＡＤ変換器の特性劣化を抑えるために、ＤＡＣ１８をクロックと非同期で制御している。よって、本実施の形態にかかるＡＤ変換器ではデジタル出力信号Ｄ_１、Ｄ_２、・・・、Ｄ_Ｎとフィードバック信号Ａ_１、Ａ_２、・・・、Ａ_Ｎにタイミング誤差が生じることがないため、ＡＤ変換器の特性が劣化することを抑えることができる。

実施の形態２
次に、本発明の実施の形態２について説明する。図３は、本実施の形態にかかるアナログデジタル変換器（ＡＤ変換器）を示すブロック図である（１次連続型デルタシグマ変調器の場合）。本実施の形態にかかるＡＤ変換器は、実施の形態１で説明したＡＤ変換器においてＮ＝２とした場合の構成となっている。すなわち、本実施の形態にかかるＡＤ変換器は、差分器２０、積分器２１、２個の量子化器２４、２５、セレクタ２７、デジタルアナログ変換器（ＤＡＣ）２８を有する。各構成要素については、実施の形態１で説明した場合と同様であるので、重複した説明は省略する。

図３、図４を用いて本実施の形態にかかるＡＤ変換器の動作について説明する。本実施の形態にかかるＡＤ変換器では、第１の量子化器２４にはクロックｆｏｓ／２（Ｈｚ）が供給され、第２の量子化器２５には第１の量子化器２４に供給されるクロックと位相がπラジアンずれたクロックが供給される。第１の量子化器２４は、ｆｏｓ／２（Ｈｚ）のクロックＣＬＫの立ち上がりのタイミングで積分器２１の出力を量子化する。そして、セレクタ２７はクロックがＨレベルの期間、第１の量子化器２４のパス（Ｃｈ１）を選択し、その量子化したデータＱ１をデジタル出力ＤＯＵＴに出力する。

一方、第２の量子化器２５は、クロックＣＬＫの立ち下がりのタイミング（つまり、位相がπラジアンずれたｆｏｓ／２（Ｈｚ）のクロックの立ち上がりのタイミング）で積分器２１の出力を量子化する。そして、セレクタ２７はクロックＣＬＫがＬレベルの期間、第２の量子化器２５のパス（Ｃｈ２）を選択し、その量子化したデータＱ２をデジタル出力ＤＯＵＴに出力する。本実施の形態においても、ＡＤ変換器の２個の量子化器２４、２５はインタリーブ動作をする。

また、セレクタ２７からの出力は、ＤＡＣ２８にも供給される。ＤＡＣ２８は、セレクタ２７からの出力を入力し、差分器２０に供給されるフィードバック信号をクロックと非同期に生成する。つまり、ＤＡＣ２８はクロック制御されない。

図５は、本実施の形態にかかるＡＤ変換器のＤＡＣ２８の構成例を示す回路図である。図５に示すように、ＤＡＣ２８は定電流源６０、６１、６３と、スイッチ６２と、インバータ６４を有する。定電流源６０は、フィードバック信号ＡＯの出力と、スイッチ６２の一方のスイッチ素子６２Ａと第１のノード６５において接続されている。定電流源６１は、フィードバック信号ＡＯＢ（ＡＯの反転データ）の出力と、スイッチ６２の他方のスイッチ素子６２Ｂと第２のノード６６において接続されている。スイッチ６２は定電流源６３と接続されている。スイッチ６２には、ＤＯＵＴ信号とＤＯＵＴＢ信号（ＤＯＵＴの反転データ）が供給される。ＤＯＵＴＢ信号はＤＯＵＴ信号をインバータ６４を用いて反転させて生成することができる。

スイッチ素子６２Ａ、６２Ｂは、各スイッチ素子６２Ａ、６２Ｂに供給される信号がＨレベルの時に接続状態となる。ＤＯＵＴ信号がＬレベルの時は、スイッチ素子６２Ａは接続されていないので、フィードバック信号ＡＯには定電流源６０から電流＋Ｉが供給される。この場合、ＤＯＵＴＢ信号はＨレベルとなるので、スイッチ素子６２Ｂは接続状態となり、フィードバック信号ＡＯＢには電流−Ｉ（定電流源６１の'Ｉ'から定電流源６３の'２Ｉ'を引いた値）が供給される。一方、ＤＯＵＴ信号がＨレベルの時は、スイッチ素子６２Ａは接続状態となり、フィードバック信号ＡＯには電流−Ｉ（定電流源６０の'Ｉ'から定電流源６３の'２Ｉ'を引いた値）が供給される。この場合、ＤＯＵＴＢ信号はＬレベルとなるので、スイッチ素子６２Ｂは接続されていない状態となり、フィードバック信号ＡＯＢには定電流源６１から電流＋Ｉが供給される。このように、図５に示したＤＡＣを用いることで、デジタル信号をアナログ信号に変換することができる。

本実施の形態にかかるＡＤ変換器においても、２個の量子化器２４、２５をインタリーブ動作させることで、２個の量子化器２４、２５の動作クロックをサンプリングレートｆｏｓよりも低くすることができる。また、本実施の形態にかかるＡＤ変換器においてもＤＡＣ２８をクロックで制御していないので、デジタル出力信号ＤＯＵＴとフィードバック信号ＡＯにタイミング誤差が生じることがなく、ＡＤ変換器の特性が劣化することを抑えることができる。

実施の形態３
次に、本発明の実施の形態３について説明する。図６は、本実施の形態にかかるアナログデジタル変換器（ＡＤ変換器）を示すブロック図である（２次フィードバック方式連続型デルタシグマ変調器の場合）。本実施の形態にかかるＡＤ変換器は、実施の形態１で説明したＡＤ変換器においてＮ＝２とし、また積分器の次数を２次としている。すなわち、本実施の形態にかかるＡＤ変換器は、第１の差分器３０、第１の積分器３１、第２の差分器３２、第２の積分器３３、２個の量子化器３４、３５、セレクタ３７、デジタルアナログ変換器（ＤＡＣ）３８を有する。なお、本実施の形態において実施の形態１、２で説明した構成要素と同一のものについては重複した説明を省略する。

第１の差分器３０は、アナログ入力信号ＳＩＧからＤＡＣ３８の出力であるフィードバック信号ＡＯを減算して第１の差分信号を生成し、この第１の差分信号を第１の積分器３１に出力する。第１の積分器３１は、第１の差分器３０からの第１の差分信号を積分して積分信号を生成する。第２の差分器３２は、第１の積分器で生成された積分信号からＤＡＣ３８の出力であるフィードバック信号ＡＯを減算して第２の差分信号を生成し、この第２の差分信号を第２の積分器３３に出力する。第２の積分器３３は、第２の差分器３２で生成された第２の差分信号を積分して積分信号を生成する。ここで、第１及び第２の積分器３１、３３は例えば連続時間型の積分器である。

また、第１の量子化器３４には、クロックｆｏｓ／２（Ｈｚ）が供給され、第２の量子化器３５には、第１の量子化器３４に供給されるクロックと位相がπラジアンずれたクロックが供給される。第１の量子化器３４は、ｆｏｓ／２（Ｈｚ）のクロックＣＬＫの立ち上がりのタイミングで第２の積分器３３で生成された積分信号を量子化する。そして、セレクタ３７はクロックがＨレベルの期間、第１の量子化器３４のパス（Ｃｈ１）を選択し、その量子化したデータＱ１をデジタル出力ＤＯＵＴに出力する。

一方、第２の量子化器３５は、クロックＣＬＫの立ち下がりのタイミング（つまり、位相がπラジアンずれたｆｏｓ／２（Ｈｚ）のクロックの立ち上がりのタイミング）で第２の積分器３３で生成された積分信号を量子化する。そして、セレクタ３７はクロックＣＬＫがＬレベルの期間、第２の量子化器３５のパス（Ｃｈ２）を選択し、その量子化したデータＱ２をデジタル出力ＤＯＵＴに出力する。本実施の形態においても、ＡＤ変換器の２個の量子化器３４、３５はインタリーブ動作をする。

また、セレクタ３７からの出力は、ＤＡＣ３８にも供給される。ＤＡＣ３８は、セレクタ３７からの出力を入力し、第１及び第２の差分器３０、３２に供給されるフィードバック信号をクロックと非同期に生成する。つまり、ＤＡＣ２８はクロック制御されない。

本実施の形態にかかるＡＤ変換器においても、２個の量子化器３４、３５をインタリーブ動作させることで、２個の量子化器３４、３５の動作クロックをサンプリングレートｆｏｓよりも低くすることができる。また、本実施の形態にかかるＡＤ変換器においてもＤＡＣ３８をクロックで制御していないので、デジタル出力信号ＤＯＵＴとフィードバック信号ＡＯにタイミング誤差が生じることがなく、ＡＤ変換器の特性が劣化することを抑えることができる。

実施の形態４
次に、本発明の実施の形態４について説明する。図７は、本実施の形態にかかるアナログデジタル変換器（ＡＤ変換器）を示すブロック図である（２次フィードフォワード方式連続型デルタシグマ変調器の場合）。本実施の形態にかかるＡＤ変換器は、実施の形態１で説明したＡＤ変換器においてＮ＝２とし、また積分器の次数を２次としている。すなわち、本実施の形態にかかるＡＤ変換器は、差分器４０、第１の積分器４１、第２の積分器４２、加算器４３、２個の量子化器４４、４５、セレクタ４７、デジタルアナログ変換器（ＤＡＣ）４８を有する。なお、本実施の形態において実施の形態１、２で説明した構成要素と同一のものについては重複した説明を省略する。

差分器４０は、アナログ入力信号ＳＩＧからＤＡＣ４８の出力であるフィードバック信号ＡＯを減算して差分信号を生成し、この差分信号を第１の積分器４１に出力する。第１の積分器４１は、差分器４０で生成された差分信号を積分して積分信号を生成する。第２の積分器４２は、第１の積分器４１で生成された積分信号を積分して、積分信号を生成する。加算器４３は、第１の積分器４１で生成された積分信号と、第２の積分器４２で生成された積分信号とを入力し、出力信号を生成する。ここで、第１及び第２の積分器４１、４２は例えば連続時間型の積分器である。

また、第１の量子化器４４には、クロックｆｏｓ／２（Ｈｚ）が供給され、第２の量子化器４５には、第１の量子化器４４に供給されるクロックと位相がπラジアンずれたクロックが供給される。第１の量子化器４４は、ｆｏｓ／２（Ｈｚ）のクロックＣＬＫの立ち上がりのタイミングで加算器４３の出力を量子化する。そして、セレクタ４７はクロックがＨレベルの期間、第１の量子化器４４のパス（Ｃｈ１）を選択し、その量子化したデータＱ１をデジタル出力ＤＯＵＴに出力する。

一方、第２の量子化器４５は、クロックＣＬＫの立ち下がりのタイミング（つまり、位相がπラジアンずれたｆｏｓ／２（Ｈｚ）のクロックの立ち上がりのタイミング）で加算器４３の出力を量子化する。そして、セレクタ４７はクロックＣＬＫがＬレベルの期間、第２の量子化器４５のパス（Ｃｈ２）を選択し、その量子化したデータＱ２をデジタル出力ＤＯＵＴに出力する。本実施の形態においても、ＡＤ変換器の２個の量子化器４４、４５はインタリーブ動作をする。

また、セレクタ４７からの出力は、ＤＡＣ４８にも供給される。ＤＡＣ４８は、セレクタ４７からの出力を入力し、差分器４０に供給されるフィードバック信号をクロックと非同期に生成する。つまり、ＤＡＣ２８はクロック制御されない。

本実施の形態にかかるＡＤ変換器においても、２個の量子化器４４、４５をインタリーブ動作させることで、２個の量子化器４４、４５の動作クロックをサンプリングレートｆｏｓよりも低くすることができる。また、本実施の形態にかかるＡＤ変換器においてもＤＡＣ４８をクロックで制御していないので、デジタル出力信号ＤＯＵＴとフィードバック信号ＡＯにタイミング誤差が生じることがなく、ＡＤ変換器の特性が劣化することを抑えることができる。

実施の形態５
次に、本発明の実施の形態５について説明する。図８は、本実施の形態にかかるアナログデジタル変換器（ＡＤ変換器）を示すブロック図である（１次連続型デルタシグマ変調器の場合）。本実施の形態にかかるＡＤ変換器は、実施の形態２で説明したＡＤ変換器に遅延回路５９を加えた構成となっている。すなわち、本実施の形態にかかるＡＤ変換器は、差分器５０、積分器５１、２個の量子化器５４、５５、セレクタ５７、デジタルアナログ変換器（ＤＡＣ）５８、遅延回路５９を有する。各構成要素については、実施の形態２で説明した場合と同様であるので、重複した説明は省略する。

図９は、図８に示すアナログデジタル変換器において遅延回路５９を設けない場合、及び遅延回路５９を設けた場合の動作を示すタイミングチャートである。図９に示すように、量子化器５４、５５が遅延する場合、クロックＣＬＫのタイミングから一定時間経過後に、量子化器５４、５５は量子化後の信号を出力する。例えば、第１の量子化器５４の出力Ｑ１では、クロックＣＬＫの立ち上がりのタイミングから一定時間（図９の矢印）遅延して、量子化後の信号Ｄ_２を出力している。一方、セレクタ５７は、クロックＣＬＫの立ち上がりのタイミングでＣｈ１を選択し、クロックＣＬＫの立ち下がりのタイミングで、Ｃｈ２を選択している。

このとき、デジタル出力ＤＯＵＴは、クロックＣＬＫの立ち上がりのタイミングで、量子化器５４の出力Ｑ１であるＤ_０が出力され、遅延時間経過後において量子化器５４の出力Ｑ１であるＤ_２が出力される。このように、量子化器５４、５５が遅延する場合は、図９に示すような誤差（Ｄ_０、Ｄ_１、Ｄ_２、Ｄ_３）が生じるため、ＡＤ変換器の特性が劣化する。

本実施の形態にかかるＡＤ変換器では、セレクタ５７に供給されるクロックＣＬＫに遅延を付加する遅延回路５９を設けることで、セレクタ５７がチャネルＣｈ１、Ｃｈ２を選択するタイミングを、量子化器５４、５５が量子化された信号を出力するタイミングと同期させている（図９参照）。つまり、本実施の形態にかかるＡＤ変換器では、セレクタ５７がチャネルＣｈ１、Ｃｈ２を選択するタイミングを、量子化器５４、５５が量子化された信号を出力するタイミングと一致させるか、または、量子化器５４、５５が量子化された信号を出力した後としている。このように、セレクタ５７がチャネルを選択するタイミングと、量子化器５４、５５が量子化された信号を出力するタイミングを、遅延回路５９を用いて同期させることで、量子化器の遅延に起因するＡＤ変換器の特性劣化を抑えることができる。

なお、実施の形態２乃至５では、量子化器を２つ設けた場合について説明したが、量子化器はこれ以上設けてもよい。

以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。

１０、２０、３０、３２、４０、５０ 差分器
１１、２１、３１、３３、４１、４２、５１ 積分器
１４、２４、３４、４４、５４ 第１の量子化器
１５、２５、３５、４５、５５ 第２の量子化器
１６ 第Ｎの量子化器
１７、２７、３７、４７、５７ セレクタ
１８、２８、３８、４８、５８ ＤＡＣ
５９ 遅延器
６０、６１、６３ 定電流源
６２ スイッチ
６４ インバータ

Claims (8)

1. アナログ入力信号からフィードバック信号を減算して第１の差分信号を生成する第１の差分器と、
   前記第１の差分信号を積分して積分信号を生成する第１の積分器と、
   位相がそれぞれ２π／Ｎ（Ｎは２以上の整数）ずれた周波数を有するクロックをそれぞれ入力すると共に、前記積分信号をそれぞれ量子化するＮ個の量子化器と、
   前記各々の量子化器からの出力を前記クロックに基づき選択するセレクタと、
   前記セレクタからの出力を入力し前記フィードバック信号を前記クロックと非同期に生成するデジタルアナログ変換器と、
   を有するアナログデジタル変換器。
2. 前記アナログデジタル変換器は、
   前記第１の積分器で生成された積分信号から前記フィードバック信号を減算して第２の差分信号を生成する第２の差分器と、
   前記第２の差分信号を積分して積分信号を生成する第２の積分器と、を更に有し、
   前記Ｎ個の量子化器はそれぞれ前記第２の積分器で生成された積分信号を量子化する、請求項１に記載のアナログデジタル変換器。
3. 前記アナログデジタル変換器は、
   前記第１の積分器で生成された積分信号を積分して積分信号を生成する第２の積分器と、
   前記第１の積分器で生成された積分信号と前記第２の積分器で生成された積分信号とを加算する加算器と、を更に有し、
   前記Ｎ個の量子化器はそれぞれ前記加算器から出力される積分信号を量子化する、請求項１に記載のアナログデジタル変換器。
4. 前記クロックのうちの第ｎ（ｎは１以上Ｎ以下の整数）のクロックのタイミングに基づき前記Ｎ個の量子化器のうちの第ｎの量子化器が前記積分信号を量子化し、当該第ｎのクロックのタイミングに基づき前記セレクタが当該第ｎの量子化器が量子化した信号を選択する、請求項１乃至３のいずれか一項に記載のアナログデジタル変換器。
5. 前記アナログデジタル変換器は、前記量子化器が信号を出力するタイミングと前記セレクタが前記量子化器からの出力を選択するタイミングとが一致するように、または、前記量子化器が信号を出力した後に前記セレクタが前記量子化器からの出力を選択するように、前記セレクタに入力される前記クロックに遅延を付加する遅延回路を更に有する、請求項１乃至４のいずれか一項に記載のアナログデジタル変換器。
6. 前記デジタルアナログ変換器は、
   第１のノードに接続された第１の定電流源と、
   第２のノードに接続された第２の定電流源と、
   前記第１のノードまたは前記第２のノードと接続される第３の定電流源と、
   前記セレクタからの出力に応じて、前記第１のノードと前記第３の定電流源との接続、または前記第２のノードと前記第３の定電流源との接続を選択するスイッチと、を有し、
   前記第１および第２のノードにおける電流を前記フィードバック信号として出力する、請求項１乃至５のいずれか一項に記載のアナログデジタル変換器。
7. 前記アナログデジタル変換器は、デルタシグマ型のアナログデジタル変換器である、請求項１乃至６のいずれか一項に記載のアナログデジタル変換器。
8. 前記積分器は連続時間型の積分器である、請求項１乃至７のいずれか一項に記載のアナログデジタル変換器。

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