JP4712785B2 - パルス変調器およびd/a変換器 - Google Patents
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Description
図1は、本発明の実施の形態1に係るD/A変換器の全体構成を示すブロック図である。図1に示すように、このD/A変換器10は、nを2以上の整数として、nビットのD/A変換器であり、パルス変調器1と、増幅/オフセット回路2と、LPF3とを備える。また、パルス変調器1は、ΔΣ変調器11と、パルス変換器12とを備える。
つぎに、本発明の実施の形態2について説明する。本実施の形態2に係るD/A変換器は、実施の形態1に係るD/A変換器と同様の構成を有するが、デジタルデータの値に応じてパルス変換器が異なる動作をするように構成されている。
つぎに、本発明の実施の形態3について説明する。本実施の形態3に係るD/A変換器は、実施の形態1に係るD/A変換器と同様の構成を有するが、ΔΣ変調器においてデジタルデータにオフセット値を加算するように構成されている。
なお、実施の形態3において、パルス変換器12を、実施の形態2におけるパルス変換器42に置き換えてもよい。図13は、本発明の実施の形態4に係るD/A変換器の全体構成を示すブロック図である。図13に示すように、このD/A変換器40は、パルス変調器6と、増幅/オフセット回路2と、LPF3とを備えており、パルス変調器6は、ΔΣ変調器51と、パルス変換器42とを備える。このD/A変換器40も、実施の形態3と同様に、リップルが抑制されたアナログ出力を実現できる。
2 増幅/オフセット回路
3 LPF
4 パルス変調器
10〜40 D/A変換器
11、51 ΔΣ変調器
12、42 パルス変換器
111、511、513 加算器
112、512 フリップフロップ回路
121、421 受付部
122、422 制御部
123 記憶部
124 積算値カウンタ
125 パルスカウンタ
126 パルス出力部
Claims (4)
- デジタルデータを受け付け、前記デジタルデータをデルタシグマ変調してデルタシグマ変調信号を出力するデルタシグマ変調手段と、
前記デルタシグマ変調信号を受け付け、前記デルタシグマ変調信号のHigh状態またはLow状態のいずれか一方を計数する計数手段と、前記計数した状態の数が2以上の整数である設定数に到達した場合に該設定数だけ前記計数した状態が連続したパルス信号を出力するパルス出力手段とを有するパルス変換手段と、
を備えたことを特徴とするパルス変調器。 - デジタルデータを受け付け、前記デジタルデータをデルタシグマ変調してデルタシグマ変調信号を出力するデルタシグマ変調手段と、
前記デジタルデータおよび前記デルタシグマ変調信号を受け付け、前記デジタルデータが該デジタルデータの上限値の1/2より大きい場合は前記デルタシグマ変調信号のLow状態を計数し、前記デジタルデータが前記上限値の1/2以下の場合は前記デルタシグマ変調信号のHigh状態を計数する計数手段と、前記計数したLow状態またはHigh状態の数が2以上の整数である設定数に到達した場合に該設定数だけ前記計数したLow状態またはHigh状態が連続したパルス信号を出力するパルス出力手段とを有するパルス変換手段と、
を備えたことを特徴とするパルス変調器。 - 前記デルタシグマ変調手段は、前記デジタルデータにオフセット値を加算し、前記デジタルデータのビット数よりも大きいビット数のデジタルデータに変換する変換手段を備え、前記変換したデジタルデータを変換後のビット数にてデルタシグマ変調して前記デルタシグマ変調信号を出力することを特徴とする請求項1または2に記載のパルス変調器。
- 請求項1〜3のいずれか1つに記載のパルス変調器と、
前記パルス変調器が出力するパルス信号を受け付け、前記パルス信号を平滑化してアナログ信号を出力する平滑化手段と、
を備えたことを特徴とするD/A変換器。
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- 2007-12-12 JP JP2007320925A patent/JP4712785B2/ja active Active
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