JP2004128637A - Ｄ／ａコンバータ - Google Patents
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Abstract
【課題】出力信号の変位点が増える関係上、ジッタの影響を受け易くなり、新たなノイズが発生してＳＮＲが劣化する課題があった。また、ｆｓ付近のノイズ成分を減少することができるが、依然として大きなノイズ成分が残されているため、後段のフィルタ回路３の回路構成が複雑になる課題もあった。
【解決手段】クロック端子１４により入力されたクロック又は反転したクロックの信号レベルがＨレベルであれば、データ端子１３により入力された１ビット信号又は遅延回路１５により遅延された１ビット信号の信号レベルに応じて電位を発生する電位発生部１９〜２２を設け、その電位発生部１９〜２２から発生された電位を合成する。
【選択図】 図１
【解決手段】クロック端子１４により入力されたクロック又は反転したクロックの信号レベルがＨレベルであれば、データ端子１３により入力された１ビット信号又は遅延回路１５により遅延された１ビット信号の信号レベルに応じて電位を発生する電位発生部１９〜２２を設け、その電位発生部１９〜２２から発生された電位を合成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、例えば、オーディオ機器に搭載され、オーディオ信号（１ビットのディジタル信号）をアナログ信号に変換するＤ／Ａコンバータに関するものである。
【０００２】
【従来の技術】
図２４は従来のＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図であり、図において、１はクロックＣＬＫに同期して、例えば、１６ビットパラレルのオーディオ信号をパラレル／シリアル変換して、１ビットシリアルのオーディオ信号（以下、１ビット信号という）を出力するデルタシグマモジュレータ（以下、ΔΣモジュレータという）、２はΔΣモジュレータ１が入力するクロックＣＬＫより周波数が低いクロックｃｌｋに同期して、ΔΣモジュレータ１から出力された１ビット信号をアナログ信号に変換する１ビットＤ／Ａコンバータ、３は１ビットＤ／Ａコンバータ２の出力信号に含まれているノイズ成分を除去して信号成分を出力するフィルタ回路である。
【０００３】
次に動作について説明する。
ΔΣモジュレータ１は、例えば、１６ビットパラレルのオーディオ信号を入力すると、クロックＣＬＫに同期して、そのオーディオ信号をパラレル／シリアル変換し、１ビットシリアルのオーディオ信号である１ビット信号を出力する。
ここで、図２５（ａ）は１ビット信号の周波数特性を示しており、１ビット信号には信号成分の他に、大きなノイズ成分が含まれている。図中、ｆｓはクロックＣＬＫの周波数である。
【０００４】
１ビットＤ／Ａコンバータ２は、ΔΣモジュレータ１から１ビット信号を受けると、その１ビット信号をディジタル／アナログ変換する。
即ち、１ビットＤ／Ａコンバータ２は、図２６（ａ）に示すように、ΔΣモジュレータ１から出力される１ビット信号の信号レベルがＨレベルであれば、第１の基準電位を発生し、その１ビット信号の信号レベルがＬレベルであれば、第２の基準電位より低い第２の基準電位を発生する。
【０００５】
この場合、１ビットＤ／Ａコンバータ２の出力信号の理想的な波形は、図２６（ａ）のようになるが、実際には電圧波形を変化させる際、図２６（ｂ）に示すように、オーバーシュートやアンダーシュートが発生するため、その出力信号の１サイクルの面積成分（エネルギーＳ）が変動し、その出力信号が１ビット信号に対して直線性を保てない問題が生ずる。
そこで、従来の１ビットＤ／Ａコンバータ２は、図２６（ｃ）に示すように、１サイクルの後半部分を強制的に第２の基準電位に落とすＲＴＺ（Ｒｅｔｕｒｎ−Ｔｏ−Ｚｅｒｏ）方式を採用している。
【０００６】
ただし、このようなＲＴＺ方式を採用する場合、出力信号の変位点（エッジ）が増えるため、図２７に示すようにエッジにジッタがのると、その出力信号の面積成分が変動してノイズとなることがある。
ここで、図２５（ｂ）は１ビットＤ／Ａコンバータ２の出力信号の周波数特性を示しており、１ビット信号の周波数特性と比べて、ｆｓ付近のノイズ成分が減少しているが、依然として大きなノイズ成分が残されている。
フィルタ回路３は、１ビットＤ／Ａコンバータ２の出力信号から信号成分のみを抽出するため、その出力信号に含まれているノイズ成分を除去する。
【０００７】
【発明が解決しようとする課題】
従来のＤ／Ａコンバータは以上のように構成されているので、出力信号の変位点が増える関係上、ジッタの影響を受け易くなり、新たなノイズが発生してＳＮＲが劣化する課題があった。また、ｆｓ付近のノイズ成分を減少することができるが、依然として大きなノイズ成分が残されているため、後段のフィルタ回路３の回路構成が複雑になる課題もあった。
【０００８】
この発明は上記のような課題を解決するためになされたもので、ジッタ耐性を高めることができるとともに、後段のフィルタ回路の回路構成を簡略化することができるＤ／Ａコンバータを得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係るＤ／Ａコンバータは、入力手段により入力された１ビット信号又は遅延手段により遅延された１ビット信号と、入力手段により入力されたクロック又は反転手段により反転されたクロックとを入力し、そのクロックの信号レベルが第１のレベルであれば、その１ビット信号の信号レベルに応じて第１の基準電位又は第２の基準電位を発生し、そのクロックの信号レベルが第２のレベルであれば、その第１の基準電位と第２の基準電位の中間電位を発生する複数の電位発生手段を設け、複数の電位発生手段から発生された電位を合成するようにしたものである。
【００１０】
この発明に係るＤ／Ａコンバータは、遅延手段により遅延された１ビット信号を遅延する第２の遅延手段を設け、電位発生手段が入力手段により入力された１ビット信号、遅延手段により遅延された１ビット信号又は第２の遅延手段により遅延された１ビット信号を入力するようにしたものである。
【００１１】
この発明に係るＤ／Ａコンバータは、第２の遅延手段を２Ｎ（Ｎは自然数）個直列に接続して、電位発生手段を４（Ｎ＋１）個設置するようにしたものである。
【００１２】
この発明に係るＤ／Ａコンバータは、第１の基準電位と第２の基準電位から中間電位を生成し、その中間電位を複数の電位発生手段に供給する中間電位生成手段が設けられている場合、入力手段、遅延手段、反転手段、複数の電位発生手段及び合成手段の組み合せを２組並列に設置するとともに、一方の組の入力手段に入力される１ビット信号を反転して他方の組の入力手段に入力し、一方の組の合成手段による合成信号から他方の組の合成手段による合成信号を減算するようにしたものである。
【００１３】
この発明に係るＤ／Ａコンバータは、信号変換手段から出力されたレベル信号又は遅延手段により遅延されたレベル信号を入力し、そのレベル信号に応じた電位を発生する複数の電位発生手段を設け、複数の電位発生手段から発生された電位を合成するようにしたものである。
【００１４】
この発明に係るＤ／Ａコンバータは、遅延手段を４Ｎ−１（Ｎは自然数）個直列に接続して、電位発生手段を４Ｎ個設置するようにしたものである。
【００１５】
この発明に係るＤ／Ａコンバータは、第１の基準電位と第２の基準電位から中間電位を生成し、その中間電位を複数の電位発生手段に供給する中間電位生成手段が設けられている場合、入力手段、信号変換手段、複数の遅延手段、複数の電位発生手段及び合成手段の組み合せを２組並列に設置するとともに、一方の組の入力手段に入力される１ビット信号を反転して他方の組の入力手段に入力し、一方の組の合成手段による合成信号から他方の組の合成手段による合成信号を減算するようにしたものである。
【００１６】
この発明に係るＤ／Ａコンバータは、フィルタ回路の入力部を構成する抵抗が合成手段の機能を兼ねるようにしたものである。
【００１７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図であり、図において、１１はクロックＣＬＫに同期して、例えば、１６ビットパラレルのオーディオ信号をパラレル／シリアル変換して、１ビットシリアルのオーディオ信号（以下、１ビット信号という）を出力するデルタシグマモジュレータ（以下、ΔΣモジュレータという）、１２はΔΣモジュレータ１１が入力するクロックＣＬＫより周波数が低いクロックｃｌｋに同期して、ΔΣモジュレータ１１から出力された１ビット信号をアナログ信号に変換する１ビットＤ／Ａコンバータである。
【００１８】
１３はΔΣモジュレータ１１から出力された１ビット信号を入力するデータ端子、１４はΔΣモジュレータ１１が入力するクロックＣＬＫより周波数が低いクロックｃｌｋを入力するクロック端子である。なお、データ端子１１及びクロック端子１２から入力手段が構成されている。
１５はデータ端子１３により入力された１ビット信号を遅延する遅延回路（遅延手段）、１６は第１の基準電位ＶＲＥＦＨを入力する電位入力端子、１７は第２の基準電位ＶＲＥＦＬを入力する電位入力端子、１８は第１の基準電位ＶＲＥＦＨと第２の基準電位ＶＲＥＦＬの中間電位ＶＲＥＦＭを入力する電位入力端子である。
【００１９】
１９はデータ端子１３により入力された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力し、そのクロックｃｌｋの信号レベルがＨレベル（第１のレベル）であれば、その１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、そのクロックｃｌｋの信号レベルがＬレベル（第２のレベル）であれば、中間電位ＶＲＥＦＭを発生する電位発生部（電位発生手段）、２０はクロック端子１４により入力されたクロックｃｌｋを反転し、反転後のクロックｃｌｋの信号レベルがＨレベルであれば、データ端子１３により入力された１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、反転後のクロックｃｌｋの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部（反転手段、電位発生手段）である。
【００２０】
２１は遅延回路１５により遅延された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力し、そのクロックｃｌｋの信号レベルがＨレベルであれば、その１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、そのクロックｃｌｋの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部（電位発生手段）、２２はクロック端子１４により入力されたクロックｃｌｋを反転し、反転後のクロックｃｌｋの信号レベルがＨレベルであれば、遅延回路１５により遅延された１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、反転後のクロックｃｌｋの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部（反転手段、電位発生手段）、２３は電位発生部１９〜２２から発生された電位を合成する加算器（合成手段）、２４は加算器２３による合成信号を出力する出力端子、２５は１ビットＤ／Ａコンバータ１２の出力信号に含まれているノイズ成分を除去して信号成分を出力するフィルタ回路である。
【００２１】
次に動作について説明する。
ΔΣモジュレータ１１は、例えば、１６ビットパラレルのオーディオ信号を入力すると、クロックＣＬＫに同期して、そのオーディオ信号をパラレル／シリアル変換し、１ビットシリアルのオーディオ信号である１ビット信号を出力する。ここで、図２（ａ）は１ビット信号の周波数特性を示しており、１ビット信号には信号成分の他に、大きなノイズ成分が含まれている。図中、ｆｓはクロックＣＬＫの周波数である。
【００２２】
１ビットＤ／Ａコンバータ１２は、ΔΣモジュレータ１１から１ビット信号を受けると、その１ビット信号をディジタル／アナログ変換する。
具体的には下記の通りである。
まず、１ビットＤ／Ａコンバータ１２のデータ端子１３がΔΣモジュレータ１１から出力された１ビット信号を入力し、１ビットＤ／Ａコンバータ１２のクロック端子１４がクロックｃｌｋを入力する（図３を参照）。
【００２３】
１ビットＤ／Ａコンバータ１２の遅延回路１５は、データ端子１３により入力された１ビット信号を遅延する。即ち、遅延回路１５は、１ビット信号を入力すると、その１ビット信号をクロックｃｌｋの１周期に相当する時間だけ保持してから出力する。
これにより、電位発生部１９，２０には、データ端子１３により入力された１ビット信号が入力されるが、電位発生部２１，２２には、遅延回路１５による遅延後の１ビット信号が入力される。
【００２４】
１ビットＤ／Ａコンバータ１２の電位発生部１９は、データ端子１３により入力された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力すると、図３に示すように、そのクロックｃｌｋの信号レベルがＨレベルである場合、その１ビット信号の信号レベルがＨレベルであれば第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば第２の基準電位ＶＲＥＦＬを発生する。また、そのクロックｃｌｋの信号レベルがＬレベルであれば、その１ビット信号の信号レベルとは関係なく中間電位ＶＲＥＦＭを発生する。
【００２５】
１ビットＤ／Ａコンバータ１２の電位発生部２０は、データ端子１３により入力された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力すると、そのクロックｃｌｋを反転する。
そして、反転後のクロックｃｌｋの信号レベルがＨレベルである場合、その１ビット信号の信号レベルがＨレベルであれば第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば第２の基準電位ＶＲＥＦＬを発生する。また、反転後のクロックｃｌｋの信号レベルがＬレベルであれば、その１ビット信号の信号レベルとは関係なく中間電位ＶＲＥＦＭを発生する。
電位発生部２０の電位波形は、反転後のクロックｃｌｋを使用するため、図３からも明らかなように、電位発生部１９の電位波形よりもクロックｃｋｌの半周期だけ遅れることになる。
【００２６】
１ビットＤ／Ａコンバータ１２の電位発生部２１は、遅延回路１５により遅延された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力すると、そのクロックｃｌｋの信号レベルがＨレベルである場合、その１ビット信号の信号レベルがＨレベルであれば第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば第２の基準電位ＶＲＥＦＬを発生する。また、そのクロックｃｌｋの信号レベルがＬレベルであれば、その１ビット信号の信号レベルとは関係なく中間電位ＶＲＥＦＭを発生する。
電位発生部２１の電位波形は、遅延回路１５により遅延された１ビット信号を入力するため、図３からも明らかなように、電位発生部１９の電位波形よりもクロックｃｋｌの１周期だけ遅れることになる。
【００２７】
１ビットＤ／Ａコンバータ１２の電位発生部２２は、遅延回路１５により遅延された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力すると、そのクロックｃｌｋを反転する。
そして、反転後のクロックｃｌｋの信号レベルがＨレベルである場合、その１ビット信号の信号レベルがＨレベルであれば第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば第２の基準電位ＶＲＥＦＬを発生する。また、反転後のクロックｃｌｋの信号レベルがＬレベルであれば、その１ビット信号の信号レベルとは関係なく中間電位ＶＲＥＦＭを発生する。
電位発生部２２の電位波形は、反転後のクロックｃｌｋを使用するため、図３からも明らかなように、電位発生部２１の電位波形よりもクロックｃｋｌの半周期だけ遅れることになる。
【００２８】
１ビットＤ／Ａコンバータ１２の加算器２３は、上記のようにして電位発生部１９〜２２が電位を発生すると、図３に示すように、各電位を相互に加算して合成する。
例えば、図３の注目点では、電位発生部１９，２２の電位が上昇して、電位発生部２０，２１の電位が下降しているため、入力するクロックｃｋｌに含まれるジッタ成分により引き起こされる立上りの波形のブレと立下りの波形のブレが信号の合成により相殺され、加算器２３から出力される合成信号からは電位変化の影響が除去される。即ち、各々の波形の立上り・立下りには、入力するクロックｃｋｌに含まれるジッタに起因する波形のブレが生じて、面積の揺らぎが発生するが（図２７を参照）、合成後の波形では、立上り波形のブレと立下り波形のブレが相殺され、面積の揺らぎが発生しなくなる。以上から出力波形は、クロックｃｌｋのジッタの影響を受けにくくなる。
注目点以外の箇所でも、図中、矢印が付されている箇所では、立上り波形のブレと立下り波形のブレが相殺されている。
【００２９】
したがって、ジッタ耐性の高いアナログ信号（加算器２３による合成信号）を出力端子２４から出力することができる。
ここで、図２（ｂ）は１ビットＤ／Ａコンバータ１２の周波数特性であり、１ビットＤ／Ａコンバータ１２の出力信号の周波数特性は、図２（ｃ）のようになる。図２（ｃ）から明らかなように、０．５ｆｓ，ｆｓ，１．５ｆｓ付近のノイズ成分が大きく減少していることが分かる。
フィルタ回路２５は、１ビットＤ／Ａコンバータ１２の出力信号から信号成分のみを抽出するため、その出力信号に含まれているノイズ成分を除去する。
ただし、従来の１ビットＤ／Ａコンバータよりも、出力信号に含まれているノイズ成分が大きく減少しているので、フィルタ特性を緩和することができる。したがって、フィルタ回路２５の回路構成を簡略化することができる。
【００３０】
以上で明らかなように、この実施の形態１によれば、データ端子１３により入力された１ビット信号又は遅延回路１４により遅延された１ビット信号を入力すると、クロック端子１４により入力されたクロック又は反転したクロックの信号レベルがＨレベルであれば、その１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、そのクロックの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部１９〜２２を設け、その電位発生部１９〜２２から発生された電位を合成するように構成したので、ジッタ耐性を高めることができるとともに、後段のフィルタ回路２５の回路構成を簡略化することができる効果を奏する。
【００３１】
実施の形態２．
図４は１ビットＤ／Ａコンバータ１２の電位発生部１９〜２２及び加算器２３の詳細構成を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
３１はクロック端子１４により入力されたクロックｃｌｋを反転するインバータ、３２はデータ端子１３により入力された１ビット信号を反転するインバータ、３３は遅延回路１５により遅延された１ビット信号を反転するインバータ、３４，３６，３８，４０，４２，４４はクロック端子１４により入力されたクロックｃｌｋの信号レベルがＨレベルであるときオンするトランジスタ、３５，３７，３９，４１，４３，４５はインバータ３１により反転されたクロックｃｌｋの信号レベルがＨレベルであるときオンするトランジスタである。
【００３２】
４６，４８はデータ端子１３により入力された１ビット信号の信号レベルがＨレベルであるときオンするトランジスタ、４７，４９はインバータ３２により反転された１ビット信号の信号レベルがＨレベルであるときオンするトランジスタ、５０，５２は遅延回路１５により遅延された１ビット信号の信号レベルがＨレベルであるときオンするトランジスタ、５１，５３はインバータ３３により反転された１ビット信号の信号レベルがＨレベルであるときオンするトランジスタ、５４〜５７は電圧を電流に変換するための抵抗である。
【００３３】
次に動作について説明する。
例えば、トランジスタ３４，３５，３６，４６，４７は電位発生部１９に相当し、トランジスタ３４，３６は、クロック端子１４により入力されたクロックｃｌｋの信号レベルがＨレベルであるときオンする。このとき、インバータ３１により反転されたクロックｃｌｋの信号レベルは、Ｌレベルであるためトランジスタ３５はオフし、中間電位ＶＲＥＦＭが抵抗５４に印加されることはない。
【００３４】
トランジスタ４６は、データ端子１３により入力された１ビット信号の信号レベルがＨレベルであるときオンし、トランジスタ４７は、インバータ３２により反転された１ビット信号の信号レベルがＨレベル（データ端子１３により入力された１ビット信号の信号レベルがＬレベル）であるときオンする。
したがって、この場合、データ端子１３により入力された１ビット信号の信号レベルがＨレベルであれば、第１の基準電位ＶＲＥＦＨが抵抗５４に印加され、その１ビット信号の信号レベルがＬレベルであれば、第２の基準電位ＶＲＥＦＬが抵抗５４に印加される。
【００３５】
一方、トランジスタ３４，３６は、クロック端子１４により入力されたクロックｃｌｋの信号レベルがＬレベルであるときオフし、第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬが抵抗５４に印加されることはない。
このとき、インバータ３１により反転されたクロックｃｌｋの信号レベルは、Ｈレベルであるためトランジスタ３５はオンし、中間電位ＶＲＥＦＭが抵抗５４に印加される。
【００３６】
電位発生部２０〜２２に相当するトランジスタも同様に動作し、加算器２３に相当する抵抗５４〜５７は、対応する電位発生部１９〜２２により電位（第１の基準電位ＶＲＥＦＨ、第２の基準電位ＶＲＥＦＬ又は中間電位ＶＲＥＦＭ）が印加されると、その電圧に対応する電流を出力し、それらの合成電流を出力端子２４に出力する。
この実施の形態２によれば、構成の複雑化を招くことなく、電位発生部１９〜２２及び加算器２３を構築することができる効果を奏する。
【００３７】
図５は１ビットＤ／Ａコンバータ１２の電位発生部１９〜２２及び加算器２３の詳細構成を示す他の構成図であり、図において、図４と同一符号は同一または相当部分を示すので説明を省略する。
６１はデータ端子１３により入力された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力し、そのクロックｃｌｋの信号レベルがＨレベルである場合、その１ビット信号の信号レベルがＨレベルであればトランジスタ６５のみをオンし、その１ビット信号の信号レベルがＬレベルであればトランジスタ６７のみをオンし、そのクロックｃｌｋの信号レベルがＬレベルである場合、トランジスタ６６のみをオンするコントローラ、６２はクロック端子１４により入力されたクロックｃｌｋを反転し、反転後のクロックｃｌｋの信号レベルがＨレベルある場合、データ端子１３により入力された１ビット信号の信号レベルがＨレベルであればトランジスタ６８のみをオンし、その１ビット信号の信号レベルがＬレベルであればトランジスタ７０のみをオンし、反転後のクロックｃｌｋの信号レベルがＬレベルである場合、トランジスタ６９のみをオンするコントローラである。
【００３８】
６３は遅延回路１５により遅延された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力し、そのクロックｃｌｋの信号レベルがＨレベルである場合、その１ビット信号の信号レベルがＨレベルであればトランジスタ７１のみをオンし、その１ビット信号の信号レベルがＬレベルであればトランジスタ７３のみをオンし、そのクロックｃｌｋの信号レベルがＬレベルである場合、トランジスタ７２のみをオンするコントローラ、６４はクロック端子１４により入力されたクロックｃｌｋを反転し、反転後のクロックｃｌｋの信号レベルがＨレベルである場合、遅延回路１５により遅延された１ビット信号の信号レベルがＨレベルであればトランジスタ７４のみをオンし、その１ビット信号の信号レベルがＬレベルであればトランジスタ７６のみをオンし、反転後のクロックｃｌｋの信号レベルがＬレベルである場合、トランジスタ７５のみをオンするコントローラである。
【００３９】
６５，６６，６７はコントローラ６１の指示の下でオンオフするトランジスタ、６８，６９，７０はコントローラ６２の指示の下でオンオフするトランジスタ、７１，７２，７３はコントローラ６３の指示の下でオンオフするトランジスタ、７４，７５，７６はコントローラ６４の指示の下でオンオフするトランジスタである。
【００４０】
図４の例では、インバータ３１〜３３とトランジスタ３４〜５３を用いて電位発生部１９〜２２を構成しているが、図５のように、コントローラ６１〜６４とトランジスタ６５〜７６を用いて電位発生部１９〜２２を構成することにより、トランジスタのオン抵抗成分を低減でき、かつ、構成の複雑化を招くことなく、電位発生部１９〜２２を構築することができる効果を奏する。
【００４１】
実施の形態３．
図６はこの発明の実施の形態３によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
８１は遅延回路１５により遅延された１ビット信号を遅延する遅延回路（第２の遅延手段）、８２は遅延回路８１により遅延された１ビット信号を遅延する遅延回路（第２の遅延手段）である。なお、遅延回路８１，８２はクロックｃｌｋの１周期に相当する時間だけ１ビット信号を保持して出力する。
【００４２】
８３は遅延回路８１により遅延された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力し、そのクロックｃｌｋの信号レベルがＨレベルであれば、その１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、そのクロックｃｌｋの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部（電位発生手段）、８４はクロック端子１４により入力されたクロックｃｌｋを反転し、反転後のクロックｃｌｋの信号レベルがＨレベルであれば、遅延回路８１により遅延された１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、反転後のクロックｃｌｋの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部（反転手段、電位発生手段）である。
【００４３】
８５は遅延回路８２により遅延された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力し、そのクロックｃｌｋの信号レベルがＨレベルであれば、その１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、そのクロックｃｌｋの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部（電位発生手段）、８６はクロック端子１４により入力されたクロックｃｌｋを反転し、反転後のクロックｃｌｋの信号レベルがＨレベルであれば、遅延回路８２により遅延された１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、反転後のクロックｃｌｋの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部（反転手段、電位発生手段）、８７は電位発生部１９〜２２，８３〜８６から発生された電位を合成する加算器（合成手段）である。
【００４４】
上記実施の形態１では、４個の電位発生部を設置するものについて示したが、これに限るものではなく、４Ｎ個（Ｎは自然数）の電位発生部を設置するようにしてもよく、上記実施の形態１と同様の効果を奏することができる。
図６では、８個の電位発生部１９〜２２，８３〜８６を設置する例を示しており、図１と比べて、２個の遅延回路８１，８２を追加するようにしている。
なお、追加する遅延回路の個数が２Ｎの場合、全体の電位発生部の個数は４（Ｎ＋１）になる。
【００４５】
実施の形態４．
図７はこの発明の実施の形態４によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
９０はデータ端子１３から入力される１ビット信号におけるデータレートの２倍のクロックｃｌｋを入力するクロック端子（入力手段）、９１はクロック端子９０により入力されたクロックｃｌｋに同期して、その１ビット信号の前半期間中（半周期の期間中）、その１ビット信号の信号レベルに応じて“１”又は“−１”のレベル信号を出力し、その１ビット信号の後半期間中（残りの半周期の期間中）、“０”のレベル信号を出力する２倍アップサンプリング器（信号変換手段）である。ここでは、２倍アップサンプリング器９１は、“１”，“−１”又は“０”のレベル信号を出力するが、“１”，“−１”又は“０”のレベルを表す組み合わせ信号を出力するようにしてもよい。
【００４６】
９２〜９４は２倍アップサンプリング器９１から出力されたレベル信号を遅延する遅延回路（遅延手段）、９５は２倍アップサンプリング器９１から出力されたレベル信号を入力し、そのレベル信号に応じた電位を発生する電位発生部（電位発生手段）、９６〜９８は遅延回路９２〜９４により遅延されたレベル信号を入力し、そのレベル信号に応じた電位を発生する電位発生部（電位発生手段）である。
【００４７】
次に動作について説明する。
この実施の形態４では、上記実施の形態１と異なり、クロック端子９０が、データ端子１３から入力される１ビット信号におけるデータレートの２倍のクロックｃｌｋを入力する。
【００４８】
２倍アップサンプリング器９１は、クロック端子９０により入力されたクロックｃｌｋに同期して、“１”，“−１”又は“０”のレベル信号を出力する。即ち、その１ビット信号の前半期間中は、図８に示すように、その１ビット信号の信号レベルがＨレベルであれば、“１”のレベル信号を出力し、その１ビット信号の信号レベルがＬレベルであれば、“−１”のレベル信号を出力する。一方、その１ビット信号の後半期間中は、常に“０”のレベル信号を出力する。
遅延回路９２は、２倍アップサンプリング器９１から出力されたレベル信号を遅延し、遅延回路９３は、遅延回路９２から出力されたレベル信号を遅延する。また、遅延回路９４は、遅延回路９３から出力されたレベル信号を遅延する。即ち、遅延回路９２〜９４は、レベル信号を入力すると、そのレベル信号をクロックｃｌｋの１周期に相当する時間だけ保持してから出力する。
【００４９】
電位発生部９５は、２倍アップサンプリング器９１からレベル信号を入力すると、図８に示すように、そのレベル信号に応じた電位を発生する。
即ち、“１”のレベル信号であれば、第１の基準電位ＶＲＥＦＨを発生し、“−１”のレベル信号であれば、第２の基準電位ＶＲＥＦＬを発生し、“０”のレベル信号であれば、中間電位ＶＲＥＦＭを発生する。
電位発生部９６〜９８は、遅延回路９２〜９４から遅延されたレベル信号を入力すると、電位発生部９５と同様に、そのレベル信号に応じた電位を発生する。
【００５０】
加算器２３は、電位発生部９５〜９８が電位を発生すると、上記実施の形態１と同様に、各電位を相互に加算して合成する。
この実施の形態４の場合も、上記実施の形態１と同様に、多くの箇所において、立上り波形のブレと立下り波形のブレが相殺され、加算器２３による合成信号からは電位変化の影響が除去される。
これにより、上記実施の形態１と同様に、ジッタ耐性を高めることができる効果を奏するが、次のような効果も奏することができる。
【００５１】
即ち、上記実施の形態１の場合、遅延回路１５が１ビット信号を半周期だけ遅延するものであるため、クロックｃｌｋのデュティが５０％であれば特に問題になることはないが、図示せぬクロック生成器の特性上、デュティが理想的な５０％にならず、例えば、デュティが７５％になると、１ビットＤ／Ａコンバータ１２の出力信号の周波数特性が図９（ａ）のようになり、図２（ｃ）の周波数特性が得られなくなる。このため、０．５ｆｓ付近のノイズ成分が大きく残存することになる。
【００５２】
これに対して、この実施の形態４では、２倍アップサンプリング器９１や遅延回路９２〜９４が１ビット信号の半周期ではなく、１周期を取り扱えるようにするため、クロック端子９０が１ビット信号におけるデータレートの２倍のクロックｃｌｋを入力するようにしている。このため、クロックｃｌｋのデュティの影響を受けず、仮にクロックｃｌｋのデュティが７５％になっても、１ビットＤ／Ａコンバータ１２の出力信号の周波数特性は、図９（ｂ）のようになり、０．５ｆｓ付近のノイズ成分が大きく残存することはない。
【００５３】
なお、この実施の形態４では、遅延回路を３個設置して、電位発生部を４個設置するものについて示したが、これに限るものではなく、例えば、遅延回路を４Ｎ−１（Ｎは自然数）個設置して、電位発生部を４Ｎ個設置するようにすれば、同様の効果を奏することができる。
【００５４】
実施の形態５．
図１０は１ビットＤ／Ａコンバータ１２の電位発生部９５〜９８の詳細構成を示す構成図であり、図において、図５及び図７と同一符号は同一または相当部分を示すので説明を省略する。
１０１は２倍アップサンプリング器９１から“１”のレベル信号を受けると、トランジスタ６５のみをオンし、“−１”のレベル信号を受けると、トランジスタ６７のみをオンし、“０”のレベル信号を受けると、トランジスタ６６のみをオンするコントローラ、１０２は遅延回路９２から“１”のレベル信号を受けると、トランジスタ６８のみをオンし、“−１”のレベル信号を受けると、トランジスタ７０のみをオンし、“０”のレベル信号を受けると、トランジスタ６９のみをオンするコントローラ、１０３は遅延回路９３から“１”のレベル信号を受けると、トランジスタ７１のみをオンし、“−１”のレベル信号を受けると、トランジスタ７３のみをオンし、“０”のレベル信号を受けると、トランジスタ７２のみをオンするコントローラ、１０４は遅延回路９４から“１”のレベル信号を受けると、トランジスタ７４のみをオンし、“−１”のレベル信号を受けると、トランジスタ７６のみをオンし、“０”のレベル信号を受けると、トランジスタ７５のみをオンするコントローラである。
【００５５】
次に動作について説明する。
例えば、コントローラ１０１及びトランジスタ６５〜６７は電位発生部９５に相当し、コントローラ１０１は、２倍アップサンプリング器９１から“１”のレベル信号を受けると、トランジスタ６５をオンして、トランジスタ６６，６７をオフする。これにより、第１の基準電位ＶＲＥＦＨが加算器２３に出力される。また、２倍アップサンプリング器９１から“−１”のレベル信号を受けると、トランジスタ６７をオンして、トランジスタ６５，６６をオフする。これにより、第２の基準電位ＶＲＥＦＬが加算器２３に出力される。
また、２倍アップサンプリング器９１から“０”のレベル信号を受けると、トランジスタ６６をオンして、トランジスタ６５，６７をオフする。これにより、中間電位ＶＲＥＦＭが加算器２３に出力される。
【００５６】
電位発生部９６に相当するコントローラ１０２及びトランジスタ６８〜７０、電位発生部９７に相当するコントローラ１０３及びトランジスタ７１〜７３、電位発生部９８に相当するコントローラ１０４及びトランジスタ７４〜７６も、電位発生部９５に相当するコントローラ１０１及びトランジスタ６５〜６７と同様に動作するため説明を省略する。
この実施の形態５によれば、構成の複雑化を招くことなく、電位発生部９６〜９８を構築することができる効果を奏する。
【００５７】
なお、図１０の例では、加算器２３が複数の電位を相互に加算するものについて示したが、図１１に示すように、抵抗５４〜５７を用いて加算器２３を構成し、電位発生部９５〜９８から出力された電位を抵抗５４〜５７が電流に変換し、各電流を加算するようにしてもよい。
【００５８】
実施の形態６．
図１２は１ビットＤ／Ａコンバータ１２の電位発生部１９〜２２の詳細構成を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
１１１，１１５，１１８，１２２は１ビット信号とクロックｃｌｋの排他的論理和を求め、その論理結果を反転して出力する論理回路、１１４，１２１はクロックｃｌｋを反転するインバータ、１１２，１１６，１１９，１２３は１ビット信号の信号レベルがＨレベルであれば、第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば、第２の基準電位ＶＲＥＦＬを発生する電位発生器、１１３，１１７，１２０，１２４は論理回路１１１，１１５，１１８，１２２の出力信号の信号レベルがＨレベルであれば、第１の基準電位ＶＲＥＦＨを発生し、その出力信号の信号レベルがＬレベルであれば、第２の基準電位ＶＲＥＦＬを発生する電位発生器、１２５はリセット信号を入力する入力端子である。
【００５９】
上記実施の形態１では、電位入力端子１６，１７の他に、中間電位ＶＲＥＦＭを入力する電位入力端子１８を設けているものについて示したが、その電位入力端子１８を省略するようにしてもよい。
電位入力端子１８を省略する場合、電位発生部１９〜２２を例えば図１２のように構成する。
【００６０】
例えば、電位発生部１９に着目すると、論理回路１１１が１ビット信号とクロックｃｌｋの排他的論理和を求め、その論理結果を反転して出力するので、電位発生器１１３は、クロックｃｌｋの信号レベルがＨレベルである場合、１ビット信号の信号レベルがＨレベルであれば第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば第２の基準電位ＶＲＥＦＬを発生する。
このとき、電位発生器１１２は、１ビット信号の信号レベルがＨレベルであれば第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば第２の基準電位ＶＲＥＦＬを発生する。
したがって、クロックｃｌｋの信号レベルがＨレベルである場合、電位発生器１１２と電位発生器１１３からは同じ電位が加算器２３に出力されるので、加算器２３は、第１の基準電位ＶＲＥＦＨ＋第１の基準電位ＶＲＥＦＨ、または、第２の基準電位ＶＲＥＦＬ＋第２の基準電位ＶＲＥＦＬを計算するので、その計算結果は、２ＶＲＥＦＨ又は２ＶＲＥＦＬとなる（以下、第１の計算結果という）。
【００６１】
一方、クロックｃｌｋの信号レベルがＬレベルである場合、電位発生器１１３は、１ビット信号の信号レベルがＨレベルであれば第２の基準電位ＶＲＥＦＬを発生し、その１ビット信号の信号レベルがＬレベルであれば第１の基準電位ＶＲＥＦＨを発生する。
このとき、電位発生器１１２は、１ビット信号の信号レベルがＨレベルであれば第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば第２の基準電位ＶＲＥＦＬを発生する。
したがって、クロックｃｌｋの信号レベルがＬレベルである場合、電位発生器１１２と電位発生器１１３からは異なる電位が加算器２３に出力されるので、加算器２３は、第２の基準電位ＶＲＥＦＬ＋第１の基準電位ＶＲＥＦＨ、または、第１の基準電位ＶＲＥＦＨ＋第２の基準電位ＶＲＥＦＬを計算するので、その計算結果は、ＶＲＥＦＨ＋ＶＲＥＦＬとなる（以下、第２の計算結果という）。
【００６２】
第１の計算結果と第２の計算結果を比較すると、第２の計算結果は第１の計算結果の中間値に当たるので、第２の計算結果は、２ＶＲＥＦＭに相当すると言える。
よって、中間電位ＶＲＥＦＭを入力する電位入力端子１８を省略しても、中間電位を発生することができる。なお、言うまでもないが、この実施の形態６では、電位入力端子１８を省略することができる分、回路構成を簡略化することができる。
【００６３】
なお、図１２は図１の電位発生部１９〜２２に対応する詳細構成を示しているが、図１３は上記実施の形態４における図７の電位発生部９５〜９８に対応する詳細構成を示し、この場合も、中間電位ＶＲＥＦＭを入力する電位入力端子１８を省略することができる。ただし、図１３において、１２６はクロックｃｌｋを分周するクロック分周器である。
【００６４】
実施の形態７．
図１４は１ビットＤ／Ａコンバータ１２の電位発生部１９〜２２の詳細構成を示す構成図であり、図において、図１２及び図１３と同一符号は同一または相当部分を示すので説明を省略する。
１３１，１３４，１３７，１４０はクロック分周器１２６から出力された分周クロックの信号レベルがＨレベルである場合、１ビット信号をそのまま出力し、その分周クロックの信号レベルがＬレベルである場合、１ビット信号とクロックｃｌｋの排他的論理和を求め、その論理結果を反転して出力する論理回路、１３２，１３５，１３８，１４１はクロック分周器１２６から出力された分周クロックを反転するインバータ、１３３，１３６，１３９，１４２はインバータ１３２，１３５，１３８，１４１から出力された反転後の分周クロックの信号レベルがＨレベルである場合、１ビット信号をそのまま出力し、反転後の分周クロックの信号レベルがＬレベルである場合、１ビット信号とクロックｃｌｋの排他的論理和を求め、その論理結果を反転して出力する論理回路である。
【００６５】
上記実施の形態６の場合、例えば、電位発生部１９に着目すると、図１５に示すように、電位発生器１１２よりも電位発生器１１３の方が圧倒的に電位の変位回数が多くなる。
電位発生器１１２と電位発生器１１３間でミスマッチが生じると、帯域外の信号が不要信号として、帯域内に折り返される可能性が生じる。
そこで、この実施の形態７では、図１６に示すように、電位発生器１１２と電位発生器１１３の電位変位回数が均等になるようにするため、論理回路１３１と論理回路１３３が交互に処理を繰り返すようにしている。
【００６６】
即ち、論理回路１３１は、クロック分周器１２６から出力された分周クロックの信号レベルがＨレベルであるとき１ビット信号をそのまま出力し、その分周クロックの信号レベルがＬレベルであるとき、１ビット信号とクロックｃｌｋの排他的論理和を求め、その論理結果を反転して出力するようにする。
これに対して、論理回路１３３は、クロック分周器１２６から出力された分周クロックの信号レベルがＨレベル（インバータ１３２から出力された反転後の分周クロックの信号レベルがＬレベル）であるとき、１ビット信号とクロックｃｌｋの排他的論理和を求め、その論理結果を反転して出力し、その分周クロックの信号レベルがＬレベル（インバータ１３２から出力された反転後の分周クロックの信号レベルがＨレベル）であるとき１ビット信号をそのまま出力するようにする。
これにより、この実施の形態７によれば、不要信号の発生を低減することができる効果を奏する。
【００６７】
なお、図１４は図１の電位発生部１９〜２２に対応する詳細構成を示しているが、図１７は上記実施の形態４における図７の電位発生部９５〜９８に対応する詳細構成を示し、この場合も、中間電位ＶＲＥＦＭを入力する電位入力端子１８を省略することができるとともに、不要信号の発生を低減することができる。ただし、図１７において、１４３はクロックｃｌｋを４分周するクロック４分周器である。
【００６８】
実施の形態８．
上記実施の形態１〜５では、電位入力端子１６，１７の他に、中間電位ＶＲＥＦＭを入力する電位入力端子１８を設けているものについて示したが、図１８及び図１９に示すように、その電位入力端子１８を省略して、第１の基準電位ＶＲＥＦＨと第２の基準電位ＶＲＥＦＬから中間電位ＶＲＥＦＭを生成する中間電位生成部（中間電位生成手段）１５１を設けてもよい。
しかし、この場合、中間電位生成部１５１を構成する２個の抵抗Ｒが全くの同一値であれば、精度よく中間電位ＶＲＥＦＭを生成することができるが、２個の抵抗Ｒの値が少し異なると、第１の基準電位ＶＲＥＦＨと第２の基準電位ＶＲＥＦＬの中間から少しずれた電位が生成される。
【００６９】
そこで、この実施の形態８では、図２０に示すように、中間電位生成部１５１を搭載している１ビットＤ／Ａコンバータ１２と、図１や図７の１ビットＤ／Ａコンバータ１２とを並列に設置する。ただし、後者の１ビットＤ／Ａコンバータ１２には、インバータ１６１により反転された１ビット信号を入力する。
そして、減算器１６２が前者の１ビットＤ／Ａコンバータ１２の出力信号から後者の１ビットＤ／Ａコンバータ１２の出力信号を減算するようにする。
これにより、２個の抵抗Ｒの値が少し異なる場合でも、２個の１ビットＤ／Ａコンバータ１２から出力される中間電位ＶＲＥＦＭが減算器１６２によって補償され、中間電位ＶＲＥＦＭのずれが解消される。
【００７０】
なお、この実施の形態８では、抵抗ＲとコンデンサＣから中間電位生成部１５１を構成するものについて示したが、これに限るものではなく、例えば、図２１に示すように、２個のコンデンサとスイッチＳとバッテリＶから構成してもよい。ただし、スイッチＳは、１ビットＤ／Ａコンバータ１２の初期化時においてのみオンし、通常動作時においてはオフしている。
【００７１】
実施の形態９．
上記実施の形態８では、１ビットＤ／Ａコンバータ１２を２組並列に設置するものについて示したが、例えば、図４や図１０のように、１ビットＤ／Ａコンバータ１２の加算器２３が抵抗５４〜５７から構成されている場合、図２２や図２３に示すように、フィルタ回路２５の入力部２５ａを構成する抵抗が加算器２３の抵抗５４〜５７の機能を兼ねるようにしてもよい。
これにより、１ビットＤ／Ａコンバータ１２の回路構成を簡略化することができる効果を奏する。
【００７２】
【発明の効果】
以上のように、この発明によれば、入力手段により入力された１ビット信号又は遅延手段により遅延された１ビット信号と、入力手段により入力されたクロック又は反転手段により反転されたクロックとを入力し、そのクロックの信号レベルが第１のレベルであれば、その１ビット信号の信号レベルに応じて第１の基準電位又は第２の基準電位を発生し、そのクロックの信号レベルが第２のレベルであれば、その第１の基準電位と第２の基準電位の中間電位を発生する複数の電位発生手段を設け、複数の電位発生手段から発生された電位を合成するように構成したので、ジッタ耐性を高めることができるとともに、後段のフィルタ回路の回路構成を簡略化することができる効果がある。
【００７３】
この発明によれば、遅延手段により遅延された１ビット信号を遅延する第２の遅延手段を設け、電位発生手段が入力手段により入力された１ビット信号、遅延手段により遅延された１ビット信号又は第２の遅延手段により遅延された１ビット信号を入力するように構成したので、更にジッタ耐性を高めることができる効果がある。
【００７４】
この発明によれば、第２の遅延手段を２Ｎ（Ｎは自然数）個直列に接続して、電位発生手段を４（Ｎ＋１）個設置するように構成したので、構成の複雑化を招くことなく、ジッタ耐性を高めることができる効果がある。
【００７５】
この発明によれば、第１の基準電位と第２の基準電位から中間電位を生成し、その中間電位を複数の電位発生手段に供給する中間電位生成手段が設けられている場合、入力手段、遅延手段、反転手段、複数の電位発生手段及び合成手段の組み合せを２組並列に設置するとともに、一方の組の入力手段に入力される１ビット信号を反転して他方の組の入力手段に入力し、一方の組の合成手段による合成信号から他方の組の合成手段による合成信号を減算するように構成したので、中間電位生成手段により生成された中間電位のずれを解消することができる効果がある。
【００７６】
この発明によれば、信号変換手段から出力されたレベル信号又は遅延手段により遅延されたレベル信号を入力し、そのレベル信号に応じた電位を発生する複数の電位発生手段を設け、複数の電位発生手段から発生された電位を合成するように構成したので、ジッタ耐性を高めることができるとともに、後段のフィルタ回路の回路構成を簡略化することができる効果がある。
【００７７】
この発明によれば、遅延手段を４Ｎ−１（Ｎは自然数）個直列に接続して、電位発生手段を４Ｎ個設置するように構成したので、構成の複雑化を招くことなく、ジッタ耐性を高めることができる効果がある。
【００７８】
この発明によれば、第１の基準電位と第２の基準電位から中間電位を生成し、その中間電位を複数の電位発生手段に供給する中間電位生成手段が設けられている場合、入力手段、信号変換手段、複数の遅延手段、複数の電位発生手段及び合成手段の組み合せを２組並列に設置するとともに、一方の組の入力手段に入力される１ビット信号を反転して他方の組の入力手段に入力し、一方の組の合成手段による合成信号から他方の組の合成手段による合成信号を減算するように構成したので、中間電位生成手段により生成された中間電位のずれを解消することができる効果がある。
【００７９】
この発明によれば、フィルタ回路の入力部を構成する抵抗が合成手段の機能を兼ねるように構成したので、Ｄ／Ａコンバータの回路構成を簡略化することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図２】１ビット信号の周波数特性等を示す説明図である。
【図３】各種信号の波形を示す説明図である。
【図４】１ビットＤ／Ａコンバータの電位発生部及び加算器の詳細構成を示す構成図である。
【図５】１ビットＤ／Ａコンバータの電位発生部及び加算器の詳細構成を示す他の構成図である。
【図６】この発明の実施の形態３によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図７】この発明の実施の形態４によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図８】各種信号の波形を示す説明図である。
【図９】１ビットＤ／Ａコンバータの出力信号の周波数特性等を示す説明図である。
【図１０】１ビットＤ／Ａコンバータの電位発生部の詳細構成を示す構成図である。
【図１１】１ビットＤ／Ａコンバータの電位発生部の詳細構成を示す他の構成図である。
【図１２】１ビットＤ／Ａコンバータの電位発生部の詳細構成を示す構成図である。
【図１３】１ビットＤ／Ａコンバータの電位発生部の詳細構成を示す構成図である。
【図１４】１ビットＤ／Ａコンバータの電位発生部の詳細構成を示す構成図である。
【図１５】各種信号の波形を示す説明図である。
【図１６】各種信号の波形を示す説明図である。
【図１７】１ビットＤ／Ａコンバータの電位発生部の詳細構成を示す構成図である。
【図１８】この発明の実施の形態８によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図１９】この発明の実施の形態８によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図２０】この発明の実施の形態８によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図２１】中間電位生成部を示す構成図である。
【図２２】この発明の実施の形態９によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図２３】この発明の実施の形態９によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図２４】従来のＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図２５】１ビット信号の周波数特性等を示す説明図である。
【図２６】１ビットＤ／Ａコンバータの出力信号を示す説明図である。
【図２７】出力信号の面積成分の変動を示す説明図である。
【符号の説明】
１１ ΔΣモジュレータ、１２ １ビットＤ／Ａコンバータ、１３ データ端子（入力手段）、１４ クロック端子（入力手段）、１５ 遅延回路（遅延手段）、１６ 電位入力端子、１７ 電位入力端子、１８ 電位入力端子、１９ 電位発生部（電位発生手段）、２０ 電位発生部（反転手段、電位発生手段）、２１ 電位発生部（電位発生手段）、２２ 電位発生部（反転手段、電位発生手段）、２３ 加算器（合成手段）、２４ 出力端子、２５ フィルタ回路、２５ａ入力部、３１ インバータ、３２ インバータ、３３ インバータ、３４〜５３ トランジスタ、５４〜５７ 抵抗、６１〜６４ コントローラ、６５〜７６トランジスタ、８１ 遅延回路（第２の遅延手段）、８２ 遅延回路（第２の遅延手段）、８３ 電位発生部（電位発生手段）、８４ 電位発生部（反転手段、電位発生手段）、８５ 電位発生部（電位発生手段）、８６ 電位発生部（反転手段、電位発生手段）、８７ 加算器（合成手段）、９０ クロック端子（入力手段）、９１ ２倍アップサンプリング器（信号変換手段）、９２〜９４ 遅延回路（遅延手段）、９５〜９８ 電位発生部（電位発生手段）、１０１〜１０４ コントローラ、１１１，１１５，１１８，１２２ 論理回路、１１２，１１３，１１６，１１７，１１９，１２０，１２３，１２４ 電位発生器、１１４，１２１ インバータ、１２５ 入力端子、１２６ クロック分周器、１３１，１３３，１３４，１３６，１３７，１３９，１４０，１４２ 論理回路、１３２，１３５，１３８，１４１ インバータ、１４３ クロック４分周器、１５１ 中間電位生成部（中間電位生成手段）、１６１ インバータ、１６２ 減算器。
【発明の属する技術分野】
この発明は、例えば、オーディオ機器に搭載され、オーディオ信号（１ビットのディジタル信号）をアナログ信号に変換するＤ／Ａコンバータに関するものである。
【０００２】
【従来の技術】
図２４は従来のＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図であり、図において、１はクロックＣＬＫに同期して、例えば、１６ビットパラレルのオーディオ信号をパラレル／シリアル変換して、１ビットシリアルのオーディオ信号（以下、１ビット信号という）を出力するデルタシグマモジュレータ（以下、ΔΣモジュレータという）、２はΔΣモジュレータ１が入力するクロックＣＬＫより周波数が低いクロックｃｌｋに同期して、ΔΣモジュレータ１から出力された１ビット信号をアナログ信号に変換する１ビットＤ／Ａコンバータ、３は１ビットＤ／Ａコンバータ２の出力信号に含まれているノイズ成分を除去して信号成分を出力するフィルタ回路である。
【０００３】
次に動作について説明する。
ΔΣモジュレータ１は、例えば、１６ビットパラレルのオーディオ信号を入力すると、クロックＣＬＫに同期して、そのオーディオ信号をパラレル／シリアル変換し、１ビットシリアルのオーディオ信号である１ビット信号を出力する。
ここで、図２５（ａ）は１ビット信号の周波数特性を示しており、１ビット信号には信号成分の他に、大きなノイズ成分が含まれている。図中、ｆｓはクロックＣＬＫの周波数である。
【０００４】
１ビットＤ／Ａコンバータ２は、ΔΣモジュレータ１から１ビット信号を受けると、その１ビット信号をディジタル／アナログ変換する。
即ち、１ビットＤ／Ａコンバータ２は、図２６（ａ）に示すように、ΔΣモジュレータ１から出力される１ビット信号の信号レベルがＨレベルであれば、第１の基準電位を発生し、その１ビット信号の信号レベルがＬレベルであれば、第２の基準電位より低い第２の基準電位を発生する。
【０００５】
この場合、１ビットＤ／Ａコンバータ２の出力信号の理想的な波形は、図２６（ａ）のようになるが、実際には電圧波形を変化させる際、図２６（ｂ）に示すように、オーバーシュートやアンダーシュートが発生するため、その出力信号の１サイクルの面積成分（エネルギーＳ）が変動し、その出力信号が１ビット信号に対して直線性を保てない問題が生ずる。
そこで、従来の１ビットＤ／Ａコンバータ２は、図２６（ｃ）に示すように、１サイクルの後半部分を強制的に第２の基準電位に落とすＲＴＺ（Ｒｅｔｕｒｎ−Ｔｏ−Ｚｅｒｏ）方式を採用している。
【０００６】
ただし、このようなＲＴＺ方式を採用する場合、出力信号の変位点（エッジ）が増えるため、図２７に示すようにエッジにジッタがのると、その出力信号の面積成分が変動してノイズとなることがある。
ここで、図２５（ｂ）は１ビットＤ／Ａコンバータ２の出力信号の周波数特性を示しており、１ビット信号の周波数特性と比べて、ｆｓ付近のノイズ成分が減少しているが、依然として大きなノイズ成分が残されている。
フィルタ回路３は、１ビットＤ／Ａコンバータ２の出力信号から信号成分のみを抽出するため、その出力信号に含まれているノイズ成分を除去する。
【０００７】
【発明が解決しようとする課題】
従来のＤ／Ａコンバータは以上のように構成されているので、出力信号の変位点が増える関係上、ジッタの影響を受け易くなり、新たなノイズが発生してＳＮＲが劣化する課題があった。また、ｆｓ付近のノイズ成分を減少することができるが、依然として大きなノイズ成分が残されているため、後段のフィルタ回路３の回路構成が複雑になる課題もあった。
【０００８】
この発明は上記のような課題を解決するためになされたもので、ジッタ耐性を高めることができるとともに、後段のフィルタ回路の回路構成を簡略化することができるＤ／Ａコンバータを得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係るＤ／Ａコンバータは、入力手段により入力された１ビット信号又は遅延手段により遅延された１ビット信号と、入力手段により入力されたクロック又は反転手段により反転されたクロックとを入力し、そのクロックの信号レベルが第１のレベルであれば、その１ビット信号の信号レベルに応じて第１の基準電位又は第２の基準電位を発生し、そのクロックの信号レベルが第２のレベルであれば、その第１の基準電位と第２の基準電位の中間電位を発生する複数の電位発生手段を設け、複数の電位発生手段から発生された電位を合成するようにしたものである。
【００１０】
この発明に係るＤ／Ａコンバータは、遅延手段により遅延された１ビット信号を遅延する第２の遅延手段を設け、電位発生手段が入力手段により入力された１ビット信号、遅延手段により遅延された１ビット信号又は第２の遅延手段により遅延された１ビット信号を入力するようにしたものである。
【００１１】
この発明に係るＤ／Ａコンバータは、第２の遅延手段を２Ｎ（Ｎは自然数）個直列に接続して、電位発生手段を４（Ｎ＋１）個設置するようにしたものである。
【００１２】
この発明に係るＤ／Ａコンバータは、第１の基準電位と第２の基準電位から中間電位を生成し、その中間電位を複数の電位発生手段に供給する中間電位生成手段が設けられている場合、入力手段、遅延手段、反転手段、複数の電位発生手段及び合成手段の組み合せを２組並列に設置するとともに、一方の組の入力手段に入力される１ビット信号を反転して他方の組の入力手段に入力し、一方の組の合成手段による合成信号から他方の組の合成手段による合成信号を減算するようにしたものである。
【００１３】
この発明に係るＤ／Ａコンバータは、信号変換手段から出力されたレベル信号又は遅延手段により遅延されたレベル信号を入力し、そのレベル信号に応じた電位を発生する複数の電位発生手段を設け、複数の電位発生手段から発生された電位を合成するようにしたものである。
【００１４】
この発明に係るＤ／Ａコンバータは、遅延手段を４Ｎ−１（Ｎは自然数）個直列に接続して、電位発生手段を４Ｎ個設置するようにしたものである。
【００１５】
この発明に係るＤ／Ａコンバータは、第１の基準電位と第２の基準電位から中間電位を生成し、その中間電位を複数の電位発生手段に供給する中間電位生成手段が設けられている場合、入力手段、信号変換手段、複数の遅延手段、複数の電位発生手段及び合成手段の組み合せを２組並列に設置するとともに、一方の組の入力手段に入力される１ビット信号を反転して他方の組の入力手段に入力し、一方の組の合成手段による合成信号から他方の組の合成手段による合成信号を減算するようにしたものである。
【００１６】
この発明に係るＤ／Ａコンバータは、フィルタ回路の入力部を構成する抵抗が合成手段の機能を兼ねるようにしたものである。
【００１７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図であり、図において、１１はクロックＣＬＫに同期して、例えば、１６ビットパラレルのオーディオ信号をパラレル／シリアル変換して、１ビットシリアルのオーディオ信号（以下、１ビット信号という）を出力するデルタシグマモジュレータ（以下、ΔΣモジュレータという）、１２はΔΣモジュレータ１１が入力するクロックＣＬＫより周波数が低いクロックｃｌｋに同期して、ΔΣモジュレータ１１から出力された１ビット信号をアナログ信号に変換する１ビットＤ／Ａコンバータである。
【００１８】
１３はΔΣモジュレータ１１から出力された１ビット信号を入力するデータ端子、１４はΔΣモジュレータ１１が入力するクロックＣＬＫより周波数が低いクロックｃｌｋを入力するクロック端子である。なお、データ端子１１及びクロック端子１２から入力手段が構成されている。
１５はデータ端子１３により入力された１ビット信号を遅延する遅延回路（遅延手段）、１６は第１の基準電位ＶＲＥＦＨを入力する電位入力端子、１７は第２の基準電位ＶＲＥＦＬを入力する電位入力端子、１８は第１の基準電位ＶＲＥＦＨと第２の基準電位ＶＲＥＦＬの中間電位ＶＲＥＦＭを入力する電位入力端子である。
【００１９】
１９はデータ端子１３により入力された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力し、そのクロックｃｌｋの信号レベルがＨレベル（第１のレベル）であれば、その１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、そのクロックｃｌｋの信号レベルがＬレベル（第２のレベル）であれば、中間電位ＶＲＥＦＭを発生する電位発生部（電位発生手段）、２０はクロック端子１４により入力されたクロックｃｌｋを反転し、反転後のクロックｃｌｋの信号レベルがＨレベルであれば、データ端子１３により入力された１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、反転後のクロックｃｌｋの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部（反転手段、電位発生手段）である。
【００２０】
２１は遅延回路１５により遅延された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力し、そのクロックｃｌｋの信号レベルがＨレベルであれば、その１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、そのクロックｃｌｋの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部（電位発生手段）、２２はクロック端子１４により入力されたクロックｃｌｋを反転し、反転後のクロックｃｌｋの信号レベルがＨレベルであれば、遅延回路１５により遅延された１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、反転後のクロックｃｌｋの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部（反転手段、電位発生手段）、２３は電位発生部１９〜２２から発生された電位を合成する加算器（合成手段）、２４は加算器２３による合成信号を出力する出力端子、２５は１ビットＤ／Ａコンバータ１２の出力信号に含まれているノイズ成分を除去して信号成分を出力するフィルタ回路である。
【００２１】
次に動作について説明する。
ΔΣモジュレータ１１は、例えば、１６ビットパラレルのオーディオ信号を入力すると、クロックＣＬＫに同期して、そのオーディオ信号をパラレル／シリアル変換し、１ビットシリアルのオーディオ信号である１ビット信号を出力する。ここで、図２（ａ）は１ビット信号の周波数特性を示しており、１ビット信号には信号成分の他に、大きなノイズ成分が含まれている。図中、ｆｓはクロックＣＬＫの周波数である。
【００２２】
１ビットＤ／Ａコンバータ１２は、ΔΣモジュレータ１１から１ビット信号を受けると、その１ビット信号をディジタル／アナログ変換する。
具体的には下記の通りである。
まず、１ビットＤ／Ａコンバータ１２のデータ端子１３がΔΣモジュレータ１１から出力された１ビット信号を入力し、１ビットＤ／Ａコンバータ１２のクロック端子１４がクロックｃｌｋを入力する（図３を参照）。
【００２３】
１ビットＤ／Ａコンバータ１２の遅延回路１５は、データ端子１３により入力された１ビット信号を遅延する。即ち、遅延回路１５は、１ビット信号を入力すると、その１ビット信号をクロックｃｌｋの１周期に相当する時間だけ保持してから出力する。
これにより、電位発生部１９，２０には、データ端子１３により入力された１ビット信号が入力されるが、電位発生部２１，２２には、遅延回路１５による遅延後の１ビット信号が入力される。
【００２４】
１ビットＤ／Ａコンバータ１２の電位発生部１９は、データ端子１３により入力された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力すると、図３に示すように、そのクロックｃｌｋの信号レベルがＨレベルである場合、その１ビット信号の信号レベルがＨレベルであれば第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば第２の基準電位ＶＲＥＦＬを発生する。また、そのクロックｃｌｋの信号レベルがＬレベルであれば、その１ビット信号の信号レベルとは関係なく中間電位ＶＲＥＦＭを発生する。
【００２５】
１ビットＤ／Ａコンバータ１２の電位発生部２０は、データ端子１３により入力された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力すると、そのクロックｃｌｋを反転する。
そして、反転後のクロックｃｌｋの信号レベルがＨレベルである場合、その１ビット信号の信号レベルがＨレベルであれば第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば第２の基準電位ＶＲＥＦＬを発生する。また、反転後のクロックｃｌｋの信号レベルがＬレベルであれば、その１ビット信号の信号レベルとは関係なく中間電位ＶＲＥＦＭを発生する。
電位発生部２０の電位波形は、反転後のクロックｃｌｋを使用するため、図３からも明らかなように、電位発生部１９の電位波形よりもクロックｃｋｌの半周期だけ遅れることになる。
【００２６】
１ビットＤ／Ａコンバータ１２の電位発生部２１は、遅延回路１５により遅延された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力すると、そのクロックｃｌｋの信号レベルがＨレベルである場合、その１ビット信号の信号レベルがＨレベルであれば第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば第２の基準電位ＶＲＥＦＬを発生する。また、そのクロックｃｌｋの信号レベルがＬレベルであれば、その１ビット信号の信号レベルとは関係なく中間電位ＶＲＥＦＭを発生する。
電位発生部２１の電位波形は、遅延回路１５により遅延された１ビット信号を入力するため、図３からも明らかなように、電位発生部１９の電位波形よりもクロックｃｋｌの１周期だけ遅れることになる。
【００２７】
１ビットＤ／Ａコンバータ１２の電位発生部２２は、遅延回路１５により遅延された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力すると、そのクロックｃｌｋを反転する。
そして、反転後のクロックｃｌｋの信号レベルがＨレベルである場合、その１ビット信号の信号レベルがＨレベルであれば第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば第２の基準電位ＶＲＥＦＬを発生する。また、反転後のクロックｃｌｋの信号レベルがＬレベルであれば、その１ビット信号の信号レベルとは関係なく中間電位ＶＲＥＦＭを発生する。
電位発生部２２の電位波形は、反転後のクロックｃｌｋを使用するため、図３からも明らかなように、電位発生部２１の電位波形よりもクロックｃｋｌの半周期だけ遅れることになる。
【００２８】
１ビットＤ／Ａコンバータ１２の加算器２３は、上記のようにして電位発生部１９〜２２が電位を発生すると、図３に示すように、各電位を相互に加算して合成する。
例えば、図３の注目点では、電位発生部１９，２２の電位が上昇して、電位発生部２０，２１の電位が下降しているため、入力するクロックｃｋｌに含まれるジッタ成分により引き起こされる立上りの波形のブレと立下りの波形のブレが信号の合成により相殺され、加算器２３から出力される合成信号からは電位変化の影響が除去される。即ち、各々の波形の立上り・立下りには、入力するクロックｃｋｌに含まれるジッタに起因する波形のブレが生じて、面積の揺らぎが発生するが（図２７を参照）、合成後の波形では、立上り波形のブレと立下り波形のブレが相殺され、面積の揺らぎが発生しなくなる。以上から出力波形は、クロックｃｌｋのジッタの影響を受けにくくなる。
注目点以外の箇所でも、図中、矢印が付されている箇所では、立上り波形のブレと立下り波形のブレが相殺されている。
【００２９】
したがって、ジッタ耐性の高いアナログ信号（加算器２３による合成信号）を出力端子２４から出力することができる。
ここで、図２（ｂ）は１ビットＤ／Ａコンバータ１２の周波数特性であり、１ビットＤ／Ａコンバータ１２の出力信号の周波数特性は、図２（ｃ）のようになる。図２（ｃ）から明らかなように、０．５ｆｓ，ｆｓ，１．５ｆｓ付近のノイズ成分が大きく減少していることが分かる。
フィルタ回路２５は、１ビットＤ／Ａコンバータ１２の出力信号から信号成分のみを抽出するため、その出力信号に含まれているノイズ成分を除去する。
ただし、従来の１ビットＤ／Ａコンバータよりも、出力信号に含まれているノイズ成分が大きく減少しているので、フィルタ特性を緩和することができる。したがって、フィルタ回路２５の回路構成を簡略化することができる。
【００３０】
以上で明らかなように、この実施の形態１によれば、データ端子１３により入力された１ビット信号又は遅延回路１４により遅延された１ビット信号を入力すると、クロック端子１４により入力されたクロック又は反転したクロックの信号レベルがＨレベルであれば、その１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、そのクロックの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部１９〜２２を設け、その電位発生部１９〜２２から発生された電位を合成するように構成したので、ジッタ耐性を高めることができるとともに、後段のフィルタ回路２５の回路構成を簡略化することができる効果を奏する。
【００３１】
実施の形態２．
図４は１ビットＤ／Ａコンバータ１２の電位発生部１９〜２２及び加算器２３の詳細構成を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
３１はクロック端子１４により入力されたクロックｃｌｋを反転するインバータ、３２はデータ端子１３により入力された１ビット信号を反転するインバータ、３３は遅延回路１５により遅延された１ビット信号を反転するインバータ、３４，３６，３８，４０，４２，４４はクロック端子１４により入力されたクロックｃｌｋの信号レベルがＨレベルであるときオンするトランジスタ、３５，３７，３９，４１，４３，４５はインバータ３１により反転されたクロックｃｌｋの信号レベルがＨレベルであるときオンするトランジスタである。
【００３２】
４６，４８はデータ端子１３により入力された１ビット信号の信号レベルがＨレベルであるときオンするトランジスタ、４７，４９はインバータ３２により反転された１ビット信号の信号レベルがＨレベルであるときオンするトランジスタ、５０，５２は遅延回路１５により遅延された１ビット信号の信号レベルがＨレベルであるときオンするトランジスタ、５１，５３はインバータ３３により反転された１ビット信号の信号レベルがＨレベルであるときオンするトランジスタ、５４〜５７は電圧を電流に変換するための抵抗である。
【００３３】
次に動作について説明する。
例えば、トランジスタ３４，３５，３６，４６，４７は電位発生部１９に相当し、トランジスタ３４，３６は、クロック端子１４により入力されたクロックｃｌｋの信号レベルがＨレベルであるときオンする。このとき、インバータ３１により反転されたクロックｃｌｋの信号レベルは、Ｌレベルであるためトランジスタ３５はオフし、中間電位ＶＲＥＦＭが抵抗５４に印加されることはない。
【００３４】
トランジスタ４６は、データ端子１３により入力された１ビット信号の信号レベルがＨレベルであるときオンし、トランジスタ４７は、インバータ３２により反転された１ビット信号の信号レベルがＨレベル（データ端子１３により入力された１ビット信号の信号レベルがＬレベル）であるときオンする。
したがって、この場合、データ端子１３により入力された１ビット信号の信号レベルがＨレベルであれば、第１の基準電位ＶＲＥＦＨが抵抗５４に印加され、その１ビット信号の信号レベルがＬレベルであれば、第２の基準電位ＶＲＥＦＬが抵抗５４に印加される。
【００３５】
一方、トランジスタ３４，３６は、クロック端子１４により入力されたクロックｃｌｋの信号レベルがＬレベルであるときオフし、第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬが抵抗５４に印加されることはない。
このとき、インバータ３１により反転されたクロックｃｌｋの信号レベルは、Ｈレベルであるためトランジスタ３５はオンし、中間電位ＶＲＥＦＭが抵抗５４に印加される。
【００３６】
電位発生部２０〜２２に相当するトランジスタも同様に動作し、加算器２３に相当する抵抗５４〜５７は、対応する電位発生部１９〜２２により電位（第１の基準電位ＶＲＥＦＨ、第２の基準電位ＶＲＥＦＬ又は中間電位ＶＲＥＦＭ）が印加されると、その電圧に対応する電流を出力し、それらの合成電流を出力端子２４に出力する。
この実施の形態２によれば、構成の複雑化を招くことなく、電位発生部１９〜２２及び加算器２３を構築することができる効果を奏する。
【００３７】
図５は１ビットＤ／Ａコンバータ１２の電位発生部１９〜２２及び加算器２３の詳細構成を示す他の構成図であり、図において、図４と同一符号は同一または相当部分を示すので説明を省略する。
６１はデータ端子１３により入力された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力し、そのクロックｃｌｋの信号レベルがＨレベルである場合、その１ビット信号の信号レベルがＨレベルであればトランジスタ６５のみをオンし、その１ビット信号の信号レベルがＬレベルであればトランジスタ６７のみをオンし、そのクロックｃｌｋの信号レベルがＬレベルである場合、トランジスタ６６のみをオンするコントローラ、６２はクロック端子１４により入力されたクロックｃｌｋを反転し、反転後のクロックｃｌｋの信号レベルがＨレベルある場合、データ端子１３により入力された１ビット信号の信号レベルがＨレベルであればトランジスタ６８のみをオンし、その１ビット信号の信号レベルがＬレベルであればトランジスタ７０のみをオンし、反転後のクロックｃｌｋの信号レベルがＬレベルである場合、トランジスタ６９のみをオンするコントローラである。
【００３８】
６３は遅延回路１５により遅延された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力し、そのクロックｃｌｋの信号レベルがＨレベルである場合、その１ビット信号の信号レベルがＨレベルであればトランジスタ７１のみをオンし、その１ビット信号の信号レベルがＬレベルであればトランジスタ７３のみをオンし、そのクロックｃｌｋの信号レベルがＬレベルである場合、トランジスタ７２のみをオンするコントローラ、６４はクロック端子１４により入力されたクロックｃｌｋを反転し、反転後のクロックｃｌｋの信号レベルがＨレベルである場合、遅延回路１５により遅延された１ビット信号の信号レベルがＨレベルであればトランジスタ７４のみをオンし、その１ビット信号の信号レベルがＬレベルであればトランジスタ７６のみをオンし、反転後のクロックｃｌｋの信号レベルがＬレベルである場合、トランジスタ７５のみをオンするコントローラである。
【００３９】
６５，６６，６７はコントローラ６１の指示の下でオンオフするトランジスタ、６８，６９，７０はコントローラ６２の指示の下でオンオフするトランジスタ、７１，７２，７３はコントローラ６３の指示の下でオンオフするトランジスタ、７４，７５，７６はコントローラ６４の指示の下でオンオフするトランジスタである。
【００４０】
図４の例では、インバータ３１〜３３とトランジスタ３４〜５３を用いて電位発生部１９〜２２を構成しているが、図５のように、コントローラ６１〜６４とトランジスタ６５〜７６を用いて電位発生部１９〜２２を構成することにより、トランジスタのオン抵抗成分を低減でき、かつ、構成の複雑化を招くことなく、電位発生部１９〜２２を構築することができる効果を奏する。
【００４１】
実施の形態３．
図６はこの発明の実施の形態３によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
８１は遅延回路１５により遅延された１ビット信号を遅延する遅延回路（第２の遅延手段）、８２は遅延回路８１により遅延された１ビット信号を遅延する遅延回路（第２の遅延手段）である。なお、遅延回路８１，８２はクロックｃｌｋの１周期に相当する時間だけ１ビット信号を保持して出力する。
【００４２】
８３は遅延回路８１により遅延された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力し、そのクロックｃｌｋの信号レベルがＨレベルであれば、その１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、そのクロックｃｌｋの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部（電位発生手段）、８４はクロック端子１４により入力されたクロックｃｌｋを反転し、反転後のクロックｃｌｋの信号レベルがＨレベルであれば、遅延回路８１により遅延された１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、反転後のクロックｃｌｋの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部（反転手段、電位発生手段）である。
【００４３】
８５は遅延回路８２により遅延された１ビット信号とクロック端子１４により入力されたクロックｃｌｋとを入力し、そのクロックｃｌｋの信号レベルがＨレベルであれば、その１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、そのクロックｃｌｋの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部（電位発生手段）、８６はクロック端子１４により入力されたクロックｃｌｋを反転し、反転後のクロックｃｌｋの信号レベルがＨレベルであれば、遅延回路８２により遅延された１ビット信号の信号レベルに応じて第１の基準電位ＶＲＥＦＨ又は第２の基準電位ＶＲＥＦＬを発生し、反転後のクロックｃｌｋの信号レベルがＬレベルであれば、中間電位ＶＲＥＦＭを発生する電位発生部（反転手段、電位発生手段）、８７は電位発生部１９〜２２，８３〜８６から発生された電位を合成する加算器（合成手段）である。
【００４４】
上記実施の形態１では、４個の電位発生部を設置するものについて示したが、これに限るものではなく、４Ｎ個（Ｎは自然数）の電位発生部を設置するようにしてもよく、上記実施の形態１と同様の効果を奏することができる。
図６では、８個の電位発生部１９〜２２，８３〜８６を設置する例を示しており、図１と比べて、２個の遅延回路８１，８２を追加するようにしている。
なお、追加する遅延回路の個数が２Ｎの場合、全体の電位発生部の個数は４（Ｎ＋１）になる。
【００４５】
実施の形態４．
図７はこの発明の実施の形態４によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
９０はデータ端子１３から入力される１ビット信号におけるデータレートの２倍のクロックｃｌｋを入力するクロック端子（入力手段）、９１はクロック端子９０により入力されたクロックｃｌｋに同期して、その１ビット信号の前半期間中（半周期の期間中）、その１ビット信号の信号レベルに応じて“１”又は“−１”のレベル信号を出力し、その１ビット信号の後半期間中（残りの半周期の期間中）、“０”のレベル信号を出力する２倍アップサンプリング器（信号変換手段）である。ここでは、２倍アップサンプリング器９１は、“１”，“−１”又は“０”のレベル信号を出力するが、“１”，“−１”又は“０”のレベルを表す組み合わせ信号を出力するようにしてもよい。
【００４６】
９２〜９４は２倍アップサンプリング器９１から出力されたレベル信号を遅延する遅延回路（遅延手段）、９５は２倍アップサンプリング器９１から出力されたレベル信号を入力し、そのレベル信号に応じた電位を発生する電位発生部（電位発生手段）、９６〜９８は遅延回路９２〜９４により遅延されたレベル信号を入力し、そのレベル信号に応じた電位を発生する電位発生部（電位発生手段）である。
【００４７】
次に動作について説明する。
この実施の形態４では、上記実施の形態１と異なり、クロック端子９０が、データ端子１３から入力される１ビット信号におけるデータレートの２倍のクロックｃｌｋを入力する。
【００４８】
２倍アップサンプリング器９１は、クロック端子９０により入力されたクロックｃｌｋに同期して、“１”，“−１”又は“０”のレベル信号を出力する。即ち、その１ビット信号の前半期間中は、図８に示すように、その１ビット信号の信号レベルがＨレベルであれば、“１”のレベル信号を出力し、その１ビット信号の信号レベルがＬレベルであれば、“−１”のレベル信号を出力する。一方、その１ビット信号の後半期間中は、常に“０”のレベル信号を出力する。
遅延回路９２は、２倍アップサンプリング器９１から出力されたレベル信号を遅延し、遅延回路９３は、遅延回路９２から出力されたレベル信号を遅延する。また、遅延回路９４は、遅延回路９３から出力されたレベル信号を遅延する。即ち、遅延回路９２〜９４は、レベル信号を入力すると、そのレベル信号をクロックｃｌｋの１周期に相当する時間だけ保持してから出力する。
【００４９】
電位発生部９５は、２倍アップサンプリング器９１からレベル信号を入力すると、図８に示すように、そのレベル信号に応じた電位を発生する。
即ち、“１”のレベル信号であれば、第１の基準電位ＶＲＥＦＨを発生し、“−１”のレベル信号であれば、第２の基準電位ＶＲＥＦＬを発生し、“０”のレベル信号であれば、中間電位ＶＲＥＦＭを発生する。
電位発生部９６〜９８は、遅延回路９２〜９４から遅延されたレベル信号を入力すると、電位発生部９５と同様に、そのレベル信号に応じた電位を発生する。
【００５０】
加算器２３は、電位発生部９５〜９８が電位を発生すると、上記実施の形態１と同様に、各電位を相互に加算して合成する。
この実施の形態４の場合も、上記実施の形態１と同様に、多くの箇所において、立上り波形のブレと立下り波形のブレが相殺され、加算器２３による合成信号からは電位変化の影響が除去される。
これにより、上記実施の形態１と同様に、ジッタ耐性を高めることができる効果を奏するが、次のような効果も奏することができる。
【００５１】
即ち、上記実施の形態１の場合、遅延回路１５が１ビット信号を半周期だけ遅延するものであるため、クロックｃｌｋのデュティが５０％であれば特に問題になることはないが、図示せぬクロック生成器の特性上、デュティが理想的な５０％にならず、例えば、デュティが７５％になると、１ビットＤ／Ａコンバータ１２の出力信号の周波数特性が図９（ａ）のようになり、図２（ｃ）の周波数特性が得られなくなる。このため、０．５ｆｓ付近のノイズ成分が大きく残存することになる。
【００５２】
これに対して、この実施の形態４では、２倍アップサンプリング器９１や遅延回路９２〜９４が１ビット信号の半周期ではなく、１周期を取り扱えるようにするため、クロック端子９０が１ビット信号におけるデータレートの２倍のクロックｃｌｋを入力するようにしている。このため、クロックｃｌｋのデュティの影響を受けず、仮にクロックｃｌｋのデュティが７５％になっても、１ビットＤ／Ａコンバータ１２の出力信号の周波数特性は、図９（ｂ）のようになり、０．５ｆｓ付近のノイズ成分が大きく残存することはない。
【００５３】
なお、この実施の形態４では、遅延回路を３個設置して、電位発生部を４個設置するものについて示したが、これに限るものではなく、例えば、遅延回路を４Ｎ−１（Ｎは自然数）個設置して、電位発生部を４Ｎ個設置するようにすれば、同様の効果を奏することができる。
【００５４】
実施の形態５．
図１０は１ビットＤ／Ａコンバータ１２の電位発生部９５〜９８の詳細構成を示す構成図であり、図において、図５及び図７と同一符号は同一または相当部分を示すので説明を省略する。
１０１は２倍アップサンプリング器９１から“１”のレベル信号を受けると、トランジスタ６５のみをオンし、“−１”のレベル信号を受けると、トランジスタ６７のみをオンし、“０”のレベル信号を受けると、トランジスタ６６のみをオンするコントローラ、１０２は遅延回路９２から“１”のレベル信号を受けると、トランジスタ６８のみをオンし、“−１”のレベル信号を受けると、トランジスタ７０のみをオンし、“０”のレベル信号を受けると、トランジスタ６９のみをオンするコントローラ、１０３は遅延回路９３から“１”のレベル信号を受けると、トランジスタ７１のみをオンし、“−１”のレベル信号を受けると、トランジスタ７３のみをオンし、“０”のレベル信号を受けると、トランジスタ７２のみをオンするコントローラ、１０４は遅延回路９４から“１”のレベル信号を受けると、トランジスタ７４のみをオンし、“−１”のレベル信号を受けると、トランジスタ７６のみをオンし、“０”のレベル信号を受けると、トランジスタ７５のみをオンするコントローラである。
【００５５】
次に動作について説明する。
例えば、コントローラ１０１及びトランジスタ６５〜６７は電位発生部９５に相当し、コントローラ１０１は、２倍アップサンプリング器９１から“１”のレベル信号を受けると、トランジスタ６５をオンして、トランジスタ６６，６７をオフする。これにより、第１の基準電位ＶＲＥＦＨが加算器２３に出力される。また、２倍アップサンプリング器９１から“−１”のレベル信号を受けると、トランジスタ６７をオンして、トランジスタ６５，６６をオフする。これにより、第２の基準電位ＶＲＥＦＬが加算器２３に出力される。
また、２倍アップサンプリング器９１から“０”のレベル信号を受けると、トランジスタ６６をオンして、トランジスタ６５，６７をオフする。これにより、中間電位ＶＲＥＦＭが加算器２３に出力される。
【００５６】
電位発生部９６に相当するコントローラ１０２及びトランジスタ６８〜７０、電位発生部９７に相当するコントローラ１０３及びトランジスタ７１〜７３、電位発生部９８に相当するコントローラ１０４及びトランジスタ７４〜７６も、電位発生部９５に相当するコントローラ１０１及びトランジスタ６５〜６７と同様に動作するため説明を省略する。
この実施の形態５によれば、構成の複雑化を招くことなく、電位発生部９６〜９８を構築することができる効果を奏する。
【００５７】
なお、図１０の例では、加算器２３が複数の電位を相互に加算するものについて示したが、図１１に示すように、抵抗５４〜５７を用いて加算器２３を構成し、電位発生部９５〜９８から出力された電位を抵抗５４〜５７が電流に変換し、各電流を加算するようにしてもよい。
【００５８】
実施の形態６．
図１２は１ビットＤ／Ａコンバータ１２の電位発生部１９〜２２の詳細構成を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
１１１，１１５，１１８，１２２は１ビット信号とクロックｃｌｋの排他的論理和を求め、その論理結果を反転して出力する論理回路、１１４，１２１はクロックｃｌｋを反転するインバータ、１１２，１１６，１１９，１２３は１ビット信号の信号レベルがＨレベルであれば、第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば、第２の基準電位ＶＲＥＦＬを発生する電位発生器、１１３，１１７，１２０，１２４は論理回路１１１，１１５，１１８，１２２の出力信号の信号レベルがＨレベルであれば、第１の基準電位ＶＲＥＦＨを発生し、その出力信号の信号レベルがＬレベルであれば、第２の基準電位ＶＲＥＦＬを発生する電位発生器、１２５はリセット信号を入力する入力端子である。
【００５９】
上記実施の形態１では、電位入力端子１６，１７の他に、中間電位ＶＲＥＦＭを入力する電位入力端子１８を設けているものについて示したが、その電位入力端子１８を省略するようにしてもよい。
電位入力端子１８を省略する場合、電位発生部１９〜２２を例えば図１２のように構成する。
【００６０】
例えば、電位発生部１９に着目すると、論理回路１１１が１ビット信号とクロックｃｌｋの排他的論理和を求め、その論理結果を反転して出力するので、電位発生器１１３は、クロックｃｌｋの信号レベルがＨレベルである場合、１ビット信号の信号レベルがＨレベルであれば第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば第２の基準電位ＶＲＥＦＬを発生する。
このとき、電位発生器１１２は、１ビット信号の信号レベルがＨレベルであれば第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば第２の基準電位ＶＲＥＦＬを発生する。
したがって、クロックｃｌｋの信号レベルがＨレベルである場合、電位発生器１１２と電位発生器１１３からは同じ電位が加算器２３に出力されるので、加算器２３は、第１の基準電位ＶＲＥＦＨ＋第１の基準電位ＶＲＥＦＨ、または、第２の基準電位ＶＲＥＦＬ＋第２の基準電位ＶＲＥＦＬを計算するので、その計算結果は、２ＶＲＥＦＨ又は２ＶＲＥＦＬとなる（以下、第１の計算結果という）。
【００６１】
一方、クロックｃｌｋの信号レベルがＬレベルである場合、電位発生器１１３は、１ビット信号の信号レベルがＨレベルであれば第２の基準電位ＶＲＥＦＬを発生し、その１ビット信号の信号レベルがＬレベルであれば第１の基準電位ＶＲＥＦＨを発生する。
このとき、電位発生器１１２は、１ビット信号の信号レベルがＨレベルであれば第１の基準電位ＶＲＥＦＨを発生し、その１ビット信号の信号レベルがＬレベルであれば第２の基準電位ＶＲＥＦＬを発生する。
したがって、クロックｃｌｋの信号レベルがＬレベルである場合、電位発生器１１２と電位発生器１１３からは異なる電位が加算器２３に出力されるので、加算器２３は、第２の基準電位ＶＲＥＦＬ＋第１の基準電位ＶＲＥＦＨ、または、第１の基準電位ＶＲＥＦＨ＋第２の基準電位ＶＲＥＦＬを計算するので、その計算結果は、ＶＲＥＦＨ＋ＶＲＥＦＬとなる（以下、第２の計算結果という）。
【００６２】
第１の計算結果と第２の計算結果を比較すると、第２の計算結果は第１の計算結果の中間値に当たるので、第２の計算結果は、２ＶＲＥＦＭに相当すると言える。
よって、中間電位ＶＲＥＦＭを入力する電位入力端子１８を省略しても、中間電位を発生することができる。なお、言うまでもないが、この実施の形態６では、電位入力端子１８を省略することができる分、回路構成を簡略化することができる。
【００６３】
なお、図１２は図１の電位発生部１９〜２２に対応する詳細構成を示しているが、図１３は上記実施の形態４における図７の電位発生部９５〜９８に対応する詳細構成を示し、この場合も、中間電位ＶＲＥＦＭを入力する電位入力端子１８を省略することができる。ただし、図１３において、１２６はクロックｃｌｋを分周するクロック分周器である。
【００６４】
実施の形態７．
図１４は１ビットＤ／Ａコンバータ１２の電位発生部１９〜２２の詳細構成を示す構成図であり、図において、図１２及び図１３と同一符号は同一または相当部分を示すので説明を省略する。
１３１，１３４，１３７，１４０はクロック分周器１２６から出力された分周クロックの信号レベルがＨレベルである場合、１ビット信号をそのまま出力し、その分周クロックの信号レベルがＬレベルである場合、１ビット信号とクロックｃｌｋの排他的論理和を求め、その論理結果を反転して出力する論理回路、１３２，１３５，１３８，１４１はクロック分周器１２６から出力された分周クロックを反転するインバータ、１３３，１３６，１３９，１４２はインバータ１３２，１３５，１３８，１４１から出力された反転後の分周クロックの信号レベルがＨレベルである場合、１ビット信号をそのまま出力し、反転後の分周クロックの信号レベルがＬレベルである場合、１ビット信号とクロックｃｌｋの排他的論理和を求め、その論理結果を反転して出力する論理回路である。
【００６５】
上記実施の形態６の場合、例えば、電位発生部１９に着目すると、図１５に示すように、電位発生器１１２よりも電位発生器１１３の方が圧倒的に電位の変位回数が多くなる。
電位発生器１１２と電位発生器１１３間でミスマッチが生じると、帯域外の信号が不要信号として、帯域内に折り返される可能性が生じる。
そこで、この実施の形態７では、図１６に示すように、電位発生器１１２と電位発生器１１３の電位変位回数が均等になるようにするため、論理回路１３１と論理回路１３３が交互に処理を繰り返すようにしている。
【００６６】
即ち、論理回路１３１は、クロック分周器１２６から出力された分周クロックの信号レベルがＨレベルであるとき１ビット信号をそのまま出力し、その分周クロックの信号レベルがＬレベルであるとき、１ビット信号とクロックｃｌｋの排他的論理和を求め、その論理結果を反転して出力するようにする。
これに対して、論理回路１３３は、クロック分周器１２６から出力された分周クロックの信号レベルがＨレベル（インバータ１３２から出力された反転後の分周クロックの信号レベルがＬレベル）であるとき、１ビット信号とクロックｃｌｋの排他的論理和を求め、その論理結果を反転して出力し、その分周クロックの信号レベルがＬレベル（インバータ１３２から出力された反転後の分周クロックの信号レベルがＨレベル）であるとき１ビット信号をそのまま出力するようにする。
これにより、この実施の形態７によれば、不要信号の発生を低減することができる効果を奏する。
【００６７】
なお、図１４は図１の電位発生部１９〜２２に対応する詳細構成を示しているが、図１７は上記実施の形態４における図７の電位発生部９５〜９８に対応する詳細構成を示し、この場合も、中間電位ＶＲＥＦＭを入力する電位入力端子１８を省略することができるとともに、不要信号の発生を低減することができる。ただし、図１７において、１４３はクロックｃｌｋを４分周するクロック４分周器である。
【００６８】
実施の形態８．
上記実施の形態１〜５では、電位入力端子１６，１７の他に、中間電位ＶＲＥＦＭを入力する電位入力端子１８を設けているものについて示したが、図１８及び図１９に示すように、その電位入力端子１８を省略して、第１の基準電位ＶＲＥＦＨと第２の基準電位ＶＲＥＦＬから中間電位ＶＲＥＦＭを生成する中間電位生成部（中間電位生成手段）１５１を設けてもよい。
しかし、この場合、中間電位生成部１５１を構成する２個の抵抗Ｒが全くの同一値であれば、精度よく中間電位ＶＲＥＦＭを生成することができるが、２個の抵抗Ｒの値が少し異なると、第１の基準電位ＶＲＥＦＨと第２の基準電位ＶＲＥＦＬの中間から少しずれた電位が生成される。
【００６９】
そこで、この実施の形態８では、図２０に示すように、中間電位生成部１５１を搭載している１ビットＤ／Ａコンバータ１２と、図１や図７の１ビットＤ／Ａコンバータ１２とを並列に設置する。ただし、後者の１ビットＤ／Ａコンバータ１２には、インバータ１６１により反転された１ビット信号を入力する。
そして、減算器１６２が前者の１ビットＤ／Ａコンバータ１２の出力信号から後者の１ビットＤ／Ａコンバータ１２の出力信号を減算するようにする。
これにより、２個の抵抗Ｒの値が少し異なる場合でも、２個の１ビットＤ／Ａコンバータ１２から出力される中間電位ＶＲＥＦＭが減算器１６２によって補償され、中間電位ＶＲＥＦＭのずれが解消される。
【００７０】
なお、この実施の形態８では、抵抗ＲとコンデンサＣから中間電位生成部１５１を構成するものについて示したが、これに限るものではなく、例えば、図２１に示すように、２個のコンデンサとスイッチＳとバッテリＶから構成してもよい。ただし、スイッチＳは、１ビットＤ／Ａコンバータ１２の初期化時においてのみオンし、通常動作時においてはオフしている。
【００７１】
実施の形態９．
上記実施の形態８では、１ビットＤ／Ａコンバータ１２を２組並列に設置するものについて示したが、例えば、図４や図１０のように、１ビットＤ／Ａコンバータ１２の加算器２３が抵抗５４〜５７から構成されている場合、図２２や図２３に示すように、フィルタ回路２５の入力部２５ａを構成する抵抗が加算器２３の抵抗５４〜５７の機能を兼ねるようにしてもよい。
これにより、１ビットＤ／Ａコンバータ１２の回路構成を簡略化することができる効果を奏する。
【００７２】
【発明の効果】
以上のように、この発明によれば、入力手段により入力された１ビット信号又は遅延手段により遅延された１ビット信号と、入力手段により入力されたクロック又は反転手段により反転されたクロックとを入力し、そのクロックの信号レベルが第１のレベルであれば、その１ビット信号の信号レベルに応じて第１の基準電位又は第２の基準電位を発生し、そのクロックの信号レベルが第２のレベルであれば、その第１の基準電位と第２の基準電位の中間電位を発生する複数の電位発生手段を設け、複数の電位発生手段から発生された電位を合成するように構成したので、ジッタ耐性を高めることができるとともに、後段のフィルタ回路の回路構成を簡略化することができる効果がある。
【００７３】
この発明によれば、遅延手段により遅延された１ビット信号を遅延する第２の遅延手段を設け、電位発生手段が入力手段により入力された１ビット信号、遅延手段により遅延された１ビット信号又は第２の遅延手段により遅延された１ビット信号を入力するように構成したので、更にジッタ耐性を高めることができる効果がある。
【００７４】
この発明によれば、第２の遅延手段を２Ｎ（Ｎは自然数）個直列に接続して、電位発生手段を４（Ｎ＋１）個設置するように構成したので、構成の複雑化を招くことなく、ジッタ耐性を高めることができる効果がある。
【００７５】
この発明によれば、第１の基準電位と第２の基準電位から中間電位を生成し、その中間電位を複数の電位発生手段に供給する中間電位生成手段が設けられている場合、入力手段、遅延手段、反転手段、複数の電位発生手段及び合成手段の組み合せを２組並列に設置するとともに、一方の組の入力手段に入力される１ビット信号を反転して他方の組の入力手段に入力し、一方の組の合成手段による合成信号から他方の組の合成手段による合成信号を減算するように構成したので、中間電位生成手段により生成された中間電位のずれを解消することができる効果がある。
【００７６】
この発明によれば、信号変換手段から出力されたレベル信号又は遅延手段により遅延されたレベル信号を入力し、そのレベル信号に応じた電位を発生する複数の電位発生手段を設け、複数の電位発生手段から発生された電位を合成するように構成したので、ジッタ耐性を高めることができるとともに、後段のフィルタ回路の回路構成を簡略化することができる効果がある。
【００７７】
この発明によれば、遅延手段を４Ｎ−１（Ｎは自然数）個直列に接続して、電位発生手段を４Ｎ個設置するように構成したので、構成の複雑化を招くことなく、ジッタ耐性を高めることができる効果がある。
【００７８】
この発明によれば、第１の基準電位と第２の基準電位から中間電位を生成し、その中間電位を複数の電位発生手段に供給する中間電位生成手段が設けられている場合、入力手段、信号変換手段、複数の遅延手段、複数の電位発生手段及び合成手段の組み合せを２組並列に設置するとともに、一方の組の入力手段に入力される１ビット信号を反転して他方の組の入力手段に入力し、一方の組の合成手段による合成信号から他方の組の合成手段による合成信号を減算するように構成したので、中間電位生成手段により生成された中間電位のずれを解消することができる効果がある。
【００７９】
この発明によれば、フィルタ回路の入力部を構成する抵抗が合成手段の機能を兼ねるように構成したので、Ｄ／Ａコンバータの回路構成を簡略化することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図２】１ビット信号の周波数特性等を示す説明図である。
【図３】各種信号の波形を示す説明図である。
【図４】１ビットＤ／Ａコンバータの電位発生部及び加算器の詳細構成を示す構成図である。
【図５】１ビットＤ／Ａコンバータの電位発生部及び加算器の詳細構成を示す他の構成図である。
【図６】この発明の実施の形態３によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図７】この発明の実施の形態４によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図８】各種信号の波形を示す説明図である。
【図９】１ビットＤ／Ａコンバータの出力信号の周波数特性等を示す説明図である。
【図１０】１ビットＤ／Ａコンバータの電位発生部の詳細構成を示す構成図である。
【図１１】１ビットＤ／Ａコンバータの電位発生部の詳細構成を示す他の構成図である。
【図１２】１ビットＤ／Ａコンバータの電位発生部の詳細構成を示す構成図である。
【図１３】１ビットＤ／Ａコンバータの電位発生部の詳細構成を示す構成図である。
【図１４】１ビットＤ／Ａコンバータの電位発生部の詳細構成を示す構成図である。
【図１５】各種信号の波形を示す説明図である。
【図１６】各種信号の波形を示す説明図である。
【図１７】１ビットＤ／Ａコンバータの電位発生部の詳細構成を示す構成図である。
【図１８】この発明の実施の形態８によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図１９】この発明の実施の形態８によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図２０】この発明の実施の形態８によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図２１】中間電位生成部を示す構成図である。
【図２２】この発明の実施の形態９によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図２３】この発明の実施の形態９によるＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図２４】従来のＤ／Ａコンバータが適用されるオーディオ機器の一部を示す構成図である。
【図２５】１ビット信号の周波数特性等を示す説明図である。
【図２６】１ビットＤ／Ａコンバータの出力信号を示す説明図である。
【図２７】出力信号の面積成分の変動を示す説明図である。
【符号の説明】
１１ ΔΣモジュレータ、１２ １ビットＤ／Ａコンバータ、１３ データ端子（入力手段）、１４ クロック端子（入力手段）、１５ 遅延回路（遅延手段）、１６ 電位入力端子、１７ 電位入力端子、１８ 電位入力端子、１９ 電位発生部（電位発生手段）、２０ 電位発生部（反転手段、電位発生手段）、２１ 電位発生部（電位発生手段）、２２ 電位発生部（反転手段、電位発生手段）、２３ 加算器（合成手段）、２４ 出力端子、２５ フィルタ回路、２５ａ入力部、３１ インバータ、３２ インバータ、３３ インバータ、３４〜５３ トランジスタ、５４〜５７ 抵抗、６１〜６４ コントローラ、６５〜７６トランジスタ、８１ 遅延回路（第２の遅延手段）、８２ 遅延回路（第２の遅延手段）、８３ 電位発生部（電位発生手段）、８４ 電位発生部（反転手段、電位発生手段）、８５ 電位発生部（電位発生手段）、８６ 電位発生部（反転手段、電位発生手段）、８７ 加算器（合成手段）、９０ クロック端子（入力手段）、９１ ２倍アップサンプリング器（信号変換手段）、９２〜９４ 遅延回路（遅延手段）、９５〜９８ 電位発生部（電位発生手段）、１０１〜１０４ コントローラ、１１１，１１５，１１８，１２２ 論理回路、１１２，１１３，１１６，１１７，１１９，１２０，１２３，１２４ 電位発生器、１１４，１２１ インバータ、１２５ 入力端子、１２６ クロック分周器、１３１，１３３，１３４，１３６，１３７，１３９，１４０，１４２ 論理回路、１３２，１３５，１３８，１４１ インバータ、１４３ クロック４分周器、１５１ 中間電位生成部（中間電位生成手段）、１６１ インバータ、１６２ 減算器。
Claims (8)
- １ビット信号とクロックを入力する入力手段と、上記入力手段により入力された１ビット信号を遅延する遅延手段と、上記入力手段により入力されたクロックを反転する反転手段と、上記入力手段により入力された１ビット信号又は上記遅延手段により遅延された１ビット信号と、上記入力手段により入力されたクロック又は上記反転手段により反転されたクロックとを入力し、そのクロックの信号レベルが第１のレベルであれば、その１ビット信号の信号レベルに応じて第１の基準電位又は第２の基準電位を発生し、そのクロックの信号レベルが第２のレベルであれば、その第１の基準電位と第２の基準電位の中間電位を発生する複数の電位発生手段と、上記複数の電位発生手段から発生された電位を合成する合成手段とを備えたＤ／Ａコンバータ。
- 遅延手段により遅延された１ビット信号を遅延する第２の遅延手段を設け、電位発生手段が入力手段により入力された１ビット信号、上記遅延手段により遅延された１ビット信号又は上記第２の遅延手段により遅延された１ビット信号を入力することを特徴とする請求項１記載のＤ／Ａコンバータ。
- 第２の遅延手段を２Ｎ（Ｎは自然数）個直列に接続して、電位発生手段を４（Ｎ＋１）個設置することを特徴とする請求項２記載のＤ／Ａコンバータ。
- 第１の基準電位と第２の基準電位から中間電位を生成し、その中間電位を複数の電位発生手段に供給する中間電位生成手段が設けられている場合、入力手段、遅延手段、反転手段、複数の電位発生手段及び合成手段の組み合せを２組並列に設置するとともに、一方の組の入力手段に入力される１ビット信号を反転して他方の組の入力手段に入力し、一方の組の合成手段による合成信号から他方の組の合成手段による合成信号を減算することを特徴とする請求項１記載のＤ／Ａコンバータ。
- １ビット信号を入力するとともに、その１ビット信号におけるデータレートの２倍のクロックを入力する入力手段と、上記入力手段により入力されたクロックに同期して、その１ビット信号の半周期の期間中、その１ビット信号の信号レベルに応じて“１”又は“−１”のレベル信号を出力し、その１ビット信号の残りの半周期の期間中、“０”のレベル信号を出力する信号変換手段と、上記信号変換手段から出力されたレベル信号を遅延する複数の遅延手段と、上記信号変換手段から出力されたレベル信号又は上記遅延手段により遅延されたレベル信号を入力し、そのレベル信号に応じた電位を発生する複数の電位発生手段と、上記複数の電位発生手段から発生された電位を合成する合成手段とを備えたＤ／Ａコンバータ。
- 遅延手段を４Ｎ−１（Ｎは自然数）個直列に接続して、電位発生手段を４Ｎ個設置することを特徴とする請求項５記載のＤ／Ａコンバータ。
- 第１の基準電位と第２の基準電位から中間電位を生成し、その中間電位を複数の電位発生手段に供給する中間電位生成手段が設けられている場合、入力手段、信号変換手段、複数の遅延手段、複数の電位発生手段及び合成手段の組み合せを２組並列に設置するとともに、一方の組の入力手段に入力される１ビット信号を反転して他方の組の入力手段に入力し、一方の組の合成手段による合成信号から他方の組の合成手段による合成信号を減算することを特徴とする請求項５記載のＤ／Ａコンバータ。
- フィルタ回路の入力部を構成する抵抗が合成手段の機能を兼ねることを特徴とする請求項４または請求項７記載のＤ／Ａコンバータ。
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