JP3766181B2 - 半導体記憶装置とそれを搭載したシステム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを用いた不揮発性の半導体記憶装置、またこの半導体記憶装置の駆動方法、更にはこの半導体記憶装置を搭載したシステムに関する。
【０００２】
【従来の技術】
近年、半導体メモリの一つとして、強誘電体キャパシタ（Ferroelectric Capacitor ）を用いた不揮発性メモリ（ＦＲＡＭ）が注目されている。このＦＲＡＭは、不揮発性で、しかも書き換え回数が１０の１２乗、読み出し，書き込み時間がＤＲＡＭ程度、３Ｖ〜５Ｖの低電圧動作等の長所があるため、全メモリ市場を置き換える可能性がある。
【０００３】
ＦＲＡＭのセルは、ＤＲＡＭの開発と同じく時代と共に、セル構成の簡略化，微細化によりセルサイズが縮小されてきた。図１７３（ａ）に従来のＤＲＡＭの１トランジスタ／１キャパシタ構成のメモリセルを、（ｂ）に従来のＦＲＡＭの１トランジスタ／１キャパシタ構成のメモリセルを示す。ここで、ＷＬはワード線、ＢＬはビット線、ＳＮはストレージノード、ＰＬはプレート電極である。
【０００４】
このようにＦＲＡＭのメモリセルは、もはやＤＲＡＭのメモリセル構成と基本的に同様である。異なる点は、（１）ＤＲＡＭではキャパシタとして自発的な誘電分極を持たない誘電体を用いるが、ＦＲＡＭでは強誘電体性のものを用いる点、（２）ＤＲＡＭではキャパシタの一端のプレート電極を (1/2)Ｖｃｃに固定するが、ＦＲＡＭでは０Ｖ〜Ｖｃｃ間で変動させる点のみである。
【０００５】
（２）に関しても、プレート電極を０ＶからＶｃｃまで変動する方式（T.Sumi et al.,1994 IEEE International Solid-State Circuit Conference Digest of Technical Paper, pp.268-269, Feb,1994等）から、 (1/2)Ｖｃｃに固定する方式（H.Koike et al.,1996 IEEE International Solid-State Circuit Conference Digest of Technical Paper, pp.368-369, Feb,1996 や、K.Takeuchi et al.,IEICE Trans, Electron., Vol.E79-C,No.2, Feb,1996）に切り替わりつつある。
【０００６】
従って、（１）以外はＤＲＡＭと同一である。また、セルアレイ構成もＤＲＡＭと同等で、図１７３（ｃ）に示すような、フォールデッドＢＬ構成を取り、最小セルサイズは
２Ｆ×４Ｆ＝８Ｆ2
となる。ここで、ＭＣはメモリセル、ＳＡはセンスアンプ、Ｆは最小加工寸法を示す。また、図１７３（ｃ）のＢＬ，／ＢＬはビット線対である。
【０００７】
ＦＲＡＭ動作原理を簡単に説明しておく。
【０００８】
ＤＲＡＭにおいては、セルトランジスタをＯＮにし、セルキャパシタにＶｃｃ或いは０Ｖの電圧を印加して電荷を書き込み、“１”，“０”データを記憶し、読み出し時には、セルトランジスタをＯＮにして電荷を読み出す。ＤＲＡＭでは、図１７４（ａ）に示すように、セルキャパシタの両端の印加電圧に蓄積電荷（分極値［Ｃ］）が比例する。このため、セルトランジスタ等のｐｎ接合リーク電流により印加電圧が０Ｖになると、分極値も０Ｃとなり情報が破壊される。
【０００９】
これに対しＦＲＡＭでは、図１７４（ｂ）に示す通り、分極特性にヒステリシスを持つ。電源投入後、プレート（ＰＬ）電圧が０Ｖ、ストレージノード（ＳＮ）が０Ｖで、セルに元々“０”データが書かれていた場合を考える。このとき、ＰＬ＝０Ｖ，ＳＮ＝０Ｖであるため、強誘電体キャパシタの印加電圧は０Ｖであり、図１７４（ｂ）中の残留分極（＝−Ｐｒ）のＤの位置にいる。メモリセルデータを読み出す場合、ビット線（ＢＬ）電位を０Ｖにプリチャージしておき、セルトランジスタをＯＮにし、ＰＬ電圧をＶｃｃに上げると、ＢＬ容量はＳＮ容量より大きいため、ＢＬ・ＰＬ間に−Ｖｃｃの電圧が印加され、Ｄ点からＣ点の位置に変化し、僅かの飽和分極Ｐｓ−Ｐｒの差分の電位がビット線に読み出される。
【００１０】
一方、元々セルに“１”データが書き込まれていた場合、上記と同様にＢＬ・ＰＬ間に−Ｖｃｃの電圧が印加され、Ｂ点からＣ点の位置に分極反転を伴って、多量の電荷のＰｓ＋Ｐｒがビット線に読み出される。
【００１１】
従って、参照ビット線を丁度Ｐｓ分電荷が読み出されたと同等の電位に上げておくと、“１”読み出しでは（Ｐｓ＋Ｐｒ）−（Ｐｓ）＝Ｐｒ、“０”読み出しでは（Ｐｓ−Ｐｒ）−（Ｐｓ）＝−Ｐｒ分だけ参照ビット線とビット線間に電位差が発生し、この結果をセンスアンプで増幅する。読み出した結果は、このセンスアンプで増幅されることにより“１”データはＶｃｃ、“０”データは０Ｖとなる。
【００１２】
また、メモリセルデータの再書き込みを行うため、ＰＬは再度０Ｖに下げられる。このとき、“０”データはＢＬ−ＰＬ＝０Ｖになり、Ｃ点からＤ点に戻り、“１”データはＢＬ−ＰＬ＝Ｖｃｃとなり、Ｃ点からＤ点、分極反転してＡ点の位置に戻る。その後、セルトランジスタをＯＦＦにする。“１”データのＡ点はリーク電流によりＳＮが０Ｖに下がるとＡ点からＢ点に移り、そこで停止する。これら一連の動作を図１７５（ａ）に示す。
【００１３】
ＦＲＡＭとＤＲＡＭの動作における最大の違いは、ＦＲＡＭにおいては、セルトランジスタをＯＮにしてＢＬとＳＮを単にショートさせるだけでは、データが読み出されず、ＢＬ（ＳＮ）・ＰＬ間の電位を書き込んだ分極方向と逆方向にしないと、電荷が出ないことにある。そしてその分、負荷容量の重いＰＬ動作が動作が必要で、読み出し，書き込みに時間がかかり、これがＦＲＡＭの欠点となっている。
【００１４】
この問題点を克服するため前述したように、ＰＬ電位を固定の (1/2)Ｖｃｃにする方式が提案されている。これらの方式の動作を図１７５（ｂ）（ｃ）に示す。電源投入後のリコール時（図１７５（ｂ）（ｃ）中左半分）は、ＰＬを (1/2)Ｖｃｃ、ＢＬを０Ｖにプリチャージしておき、ＷＬを選択してセルトランジスタをＯＮにする。このとき、ＢＬ・ＰＬ間には-(1/2)Ｖｃｃの電圧が印加され、図１７４（ｂ）に示すように、“１”データはＢ点からＣ点に向かって分極反転し、“０”データはＤ点からＣ点に向かって分極反転せずに、蓄積電荷がＢＬに読み出され、この違いで“０”，“１”情報が読み出される。その後、センス増幅され、“１”データのＢＬはＶｃｃに、“０”データのＢＬはＶｓｓとなり、各々のセルにＢＬ−ＰＬ＝ (1/2)Ｖｃｃ，(-1/2)Ｖｃｃ印加され、“１”データはＣ点からＡ点に、“０”データはＣ点に留まり、データが書き込まれる。
【００１５】
（ｂ）（ｃ）の方式はその後の動作が少し異なり、（ｂ）の方式は、ＢＬを (1/2)Ｖｃｃにイコライズ後（即ち“１”データはＡ点からＢ点へ、“０”データはＣ点からＤ点へ）、ＷＬを閉じＢＬを０Ｖに戻している。ＢＬをイコライズしても、Ｂ点，Ｄ点に留まりデータは破壊されない。これは、強誘電体キャパシタの特性を逆に利用している。（ｃ）の方式は、ＷＬを閉じてからＢＬをイコライズして (1/2)Ｖｃｃにしている（即ち“１”データはＡ点のまま、“０”データはＣ点のまま）。リコールの後はＤＲＡＭのように、読み出しは、図１７４（ｂ）のＡ−Ｂ間，Ｃ−Ｄ間の電荷差（Ｐｓ−Ｐｒ）を利用している（読み出しでの分極反転による疲労による残留分極Ｐｒ量の劣化を抑えている）。
【００１６】
これら（ｂ）（ｃ）の方式は（ａ）の方式に比べ、ＰＬ電位を動かすことによるアクセスタイム，サイクルタイムの動作速度の劣化が無くなり、高速動作が可能になる反面、分極反転に必要な電圧（抗電圧Ｖｃ）を (1/2)Ｖｃｃ以下にする必要がある欠点（これは、強誘電体膜を縮小すれば解決する）を持つ。さらにＤＲＡＭと同様に、リフレッシュ動作が必要になる大きな欠点が生じる（リフレッシュにより、スタンドバイ電流の増大、ビジーレートの存在等の弊害が生じる）。
【００１７】
例えば（ｂ）の方式は、スタンドバイ中はセルのＳＮノードは (1/2)Ｖｃｃになっており、ｐｎ接合等によるリーク電流によりＳＮ電位が (1/2)Ｖｃｃより下がると、“１”データはＢ点からＣ点の方に向かいデータが破壊される。このため、図１７５（ｂ）中右半分に示すように、スタンドバイ中ある一定期間毎にＷＬを選択して、 (1/2)Ｖｃｃの電位をＳＮに書き込むリフレッシュ動作が必要になる。
【００１８】
また（ｃ）の方式は、スタンドバイ中はセルのＳＮノードはＶｃｃ、或いは０Ｖになっており、ｐｎ接合等によるリーク電流によりＳＮ電位がＶｃｃより下がると、“１”データはＡ点からＢ点そしてＣ点の方に向かいデータが破壊される。この場合、通常動作はＤＲＡＭと同様にしているため、Ｂ点に移動しただけでデータ破壊となる。よって図１７５（ｃ）中右半分に示すように、スタンドバイ中ある一定期間毎にＷＬを選択して、ＤＲＡＭと同様に読み出し／センス／再書き込み動作のリフレッシュ動作が必要になる。
【００１９】
ところで、従来よりＤＲＡＭにおいては、８Ｆ2 より小さいセルサイズを実現するために、各種セルが開発されている。１つの手法は、縦型トランジスタや縦型ＴＦＴ（Thin Film Transistor）を用いて、４Ｆ2 サイズを実現するもの（K.Sunouchi et al, 1988 IEEE IEDM Digest of Technical Paper, pp.23-26,Dec,1989 や特開平６−１４０５９号公報）や、セルトランジスタを直列接続し、その間とＰＬ間にキャパシタを接続して、ほぼ４Ｆ2 サイズを実現する（ＮＡＮＤ型セル）もの（T. Hasegawa et al, 1993 IEEE International Solid-State Circuit Conference Digest of Technical Paper, pp.46-47,Feb,1993）が提案されている。
【００２０】
基本的にＦＲＡＭはＤＲＡＭと等価回路が同じなため、ＤＲＡＭセル構造と同じ構造で４Ｆ2 サイズのＦＲＡＭを実現できる。反面、ＤＲＡＭと同様な問題点をも持つ。縦型トランジスタ，縦型ＴＦＴでは、従来の８Ｆ2 サイズの製造が容易な平面トランジスタに比べ、非常に製造工程が複雑で実現が困難な問題点がある。さらに、これらのセルをＦＲＡＭで実現するには、基本的に強誘電体キャパシタ工程の後にトランジスタを形成するトレンチセルであるため、トランジスタ製造工程における熱工程の影響で、強誘電体キャパシタの誘電率が低下する問題が起こる。
【００２１】
また、ＮＡＮＤ型セルは、平面トランジスタを用いて製造できる長所、トランジスタ工程後、キャパシタを形成するスタックセルである長所がある。反面、読み出し／書き込みにおいてセルが直列接続であるため、ビット線ＢＬより近いセルから順にセルデータを読み出し、遠い順にセルデータを書き込む必要があり、汎用メモリとして重要なポイントであるランダムアクセス性が損なわれ、ブロックリード／ライトとなる欠点がある。
【００２２】
【発明が解決しようとする課題】
このように従来のＦＲＡＭにおいては、８Ｆ2 サイズより小さい４Ｆ2 サイズのメモリセルを実現する場合、ＤＲＡＭと同様に、縦型トランジスタ等のプロセスの複雑化が発生したり、ＮＡＮＤ型セルのように汎用のランダムアクセス性が損なわれてしまう問題点があった。さらに、従来のＦＲＡＭにおいては、ＰＬ電位の固定による高速動作とリフレッシュ不要の両立は困難であった。
【００２３】
また、半導体記憶装置を有する各種のシステムにおいて、従来のＤＲＡＭに代わりＦＲＡＭを用いようとする試みがあるが、前記したようなＦＲＡＭ固有の問題があり、未だ実用化できないのが現状である。
【００２４】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、縦型トランジスタ等を用いることなく８Ｆ2 サイズより小さい（例えば４Ｆ2 ）サイズのメモリセルを実現することができ、かつランダムアクセス機能も保つことのできる不揮発性の半導体記憶装置を提供することにある。
【００２５】
また、本発明の他の目的は、プレート電位の固定による高速動作とリフレッシュ不要の両立をはかり得る不揮発性の半導体記憶装置を提供することにある。
【００２６】
また、本発明の他の目的は、上記の半導体記憶装置を搭載することによりシステム性能の向上をはかり得る各種のシステムを提供することにある。
【００２７】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００２８】
（１）マイクロプロセッサと、このマイクロプロセッサに接続され外部機器とのデータをやり取りを行う入出力装置と、前記マイクロプロセッサに接続されデータを記憶する半導体記憶装置とを備えたコンピュータシステムであって、前記半導体記憶装置は、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、前記メモリセルブロックを複数個配設したメモリセルアレイと、を含むことを特徴とする。
【００２９】
(1-1) コンピュータシステムは、半導体記憶装置のコントローラを含んでいること。
(1-2) コンピュータシステムは、揮発性ＲＡＭを含むこと。
(1-3) コンピュータシステムは、ＲＯＭを含むこと。
【００３０】
（２）半導体記憶装置を搭載したＩＣチップを備えたＩＣカードであって、前記半導体記憶装置は、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、前記メモリセルブロックを複数個配設したメモリセルアレイと、を含むことを特徴とする。
【００３１】
（３）画像データを入力するための画像入力装置と、前記入力された画像データを圧縮するデータ圧縮装置と、前記入力された画像データ又は圧縮された画像データを記憶する半導体記憶装置と、前記入力された画像データ又は圧縮された画像データを出力する出力装置と、前記入力された画像データ又は圧縮された画像データのいずれかを表示する表示装置とを備えたデジタル画像取り込みシステムであって、前記半導体記憶装置は、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、前記メモリセルブロックを複数個配設したメモリセルアレイと、を含むことを特徴とする。
【００３２】
(3-1) デジタル画像取り込みシステムは、デジタルカメラとしての機能を有すること。
(3-2) デジタル画像取り込みシステムは、デジタルビデオカメラとしての機能を有すること。
【００３３】
（４）データを記憶するための半導体記憶装置と、この半導体記憶装置に接続され外部機器とのデータのやり取りを行う入出力装置とを備えたメモリシステムであって、前記半導体記憶装置は、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、前記メモリセルブロックを複数個配設したメモリセルアレイと、を含むことを特徴とする。
【００３４】
(4-1) メモリシステムは、半導体記憶装置を制御するコントローラを含んでいること。
(4-2) メモリ情報として、映画，音楽，番組，教育等の画像・音声ソフト、ゲームソフト，ＯＡソフト，ＯＳソフト，ＣＡＤソフト，辞書，地図情報、等を含むこと。
【００３５】
（５）各種の処理を行うためのコア部と、データの記憶を行うための半導体記憶装置とを備えたシステムＬＳＩチップであって、前記半導体記憶装置は、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、前記メモリセルブロックを複数個配設したメモリセルアレイと、を含むことを特徴とする。
【００３６】
(5-1) コア部は、ＭＰＵであること。
(5-2) (5-1) において、半導体記憶装置をマイクロコードメモリとして用いること。
(5-3) (5-1) において、半導体記憶装置を命令キャシュメモリとして用いること。
(5-4) (5-1) において、半導体記憶装置をデータキャシュメモリとして用いること。
(5-5) (5-1) において、半導体記憶装置をデータメモリとして用いる。
【００３７】
(5-6) コア部は、画像処理を行うための画像処理部であること。
(5-7) (5-6) において、半導体記憶装置を画像データメモリとして用いること。
【００３８】
(5-8) コア部は、各種論理演算を行うためのロジック部であること。
【００３９】
(5-9) ＬＳＩチップは、ロジック可変ＬＳＩチップであること。
(5-10) (5-9)において、半導体記憶装置を論理合成情報保存メモリとして用いること。
(5-11) (5-9)において、半導体記憶装置を論理接続情報保存メモリとして用いること。
(5-12) (5-9)において、半導体記憶装置を配線接続情報保存メモリとして用いること。
【００４０】
（６）各種の演算処理を行うマイクロプロセッサと、このマイクロプロセッサに接続されデータの入力を行うための入力装置と、前記マイクロプロセッサに接続され外部機器とのデータのやり取りを行う電波送受信器と、この送受信器に接続されたアンテナと、前記マイクロプロセッサに接続され必要な情報を表示する表示装置と、前記マイクロプロセッサに接続されデータの記憶を行う半導体記憶装置とを備えた携帯コンピュータシステムであって、前記半導体記憶装置は、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、前記メモリセルブロックを複数個配設したメモリセルアレイと、を含むことを特徴とする。
【００４１】
(6-1) 携帯コンピュータシステムは、携帯電話としての機能を有すること。
(6-2) 携帯コンピュータシステムは、携帯テレビ電話としての機能を有すること。
(6-3) 携帯コンピュータシステムは、携帯テレビ，携帯ビデオとしての両方の機能を有すること。
(6-4) 携帯コンピュータシステムは、携帯コンピュータディスプレイとしての機能を有すること。
【００４２】
（７）トランジスタと強誘電体キャパシタからなるメモリセルを用いた半導体記憶装置において、トランジスタと、このトランジスタのソース・ドレイン端子間に接続された強誘電体キャパシタと、からメモリセルを構成し、このメモリセルを複数配置してセルアレイを構成したことを特徴とする。
【００４３】
半導体記憶装置において、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、前記メモリセルブロックを複数個配設したメモリセルアレイと、を含むことを特徴とする。
【００４４】
（９）トランジスタと強誘電体キャパシタからなるメモリセルを用いた半導体記憶装置において、トランジスタと、このトランジスタのソース・ドレイン端子間に接続された強誘電体キャパシタと、からメモリセルを構成し、このメモリセルを複数個直列接続すると共に、該直列接続部の一端に選択トランジスタを接続してメモリブロックを構成し、このメモリブロックを複数個配置してセルアレイを構成したことを特徴とする。
【００４５】
(9-1) メモリブロックの両端は、各々隣接したビットに接続されること。
(9-2) (9-1) において隣接したビットはビット線対を構成しセンスアンプに接続されること。
(9-3) (9-1,9-2) において、選択トランジスタは複数の選択トランジスタの直列接続で構成されること。
【００４６】
（１０）トランジスタと強誘電体キャパシタからなるメモリセルを用いた半導体記憶装置において、トランジスタと、このトランジスタのソース・ドレイン端子間に接続された強誘電体キャパシタと、からメモリセルを構成し、このメモリセルを複数個直列接続すると共に、該直列接続部の少なくとも一端に選択トランジスタを接続してメモリブロックを構成し、このメモリブロックの一端はビット線に接続され、他端がプレート電極に接続されていることを特徴とする。
【００４７】
(10-1)隣接したセルアレイの２本のビット線を対として、オープンビット線方式を構成すること。
(10-2)同一セルアレイの２本のビット線に接続される２個のメモリセルで１ビットの情報を記憶し、２本のビット線を対として、フォールデッドビット線方式を構成すること。
【００４８】
(10-3)電源投入後のスタンドバイ時には、メモリブロック内の複数のトランジスタは全てＯＮし、選択トランジスタはＯＦＦしていること。
(10-4)メモリブロック内の任意のメモリセル選択時に、選択セルのトランジスタをＯＦＦにし、それ以外のセルのトランジスタを全てＯＮのままで、選択トランジスタをＯＮにすること。
【００４９】
(10-5)プレート電極は、電源ＯＮ後はスタンドバイ時及びアクティブ時に拘らず、 (1/2)Ｖｃｃ或いは一定電圧に固定されていること。これに加え、セルデータのリフレッシュ動作をしないこと。
(10-6)プレート電極は、電源ＯＮ後はスタンドバイ時は０Ｖにし、セル選択時のデータの読み出し／書き込み時には、０ＶからＶｃｃ間を変動されること。
【００５０】
(10-7)ビット線は、セルデータ読み出し前に、０Ｖにプリチャージされていること。
(10-8)ビット線は、セルデータ読み出し前にＶｃｃにプリチャージされていること。
【００５１】
(10-9)ダミーセルは、メモリブロック内のメモリセルと同一の回路構成をとること。
(10-10) ダミーセルのキャパシタ面積は、通常セルの１．５倍から３倍大きいこと。
(10-11) ダミーセルに、常誘電体キャパシタを用いること。
【００５２】
(10-12) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタの並列接続で構成されること。
(10-13) 各メモリセルの強誘電体キャパシタは、複数の膜厚の異なる強誘電体キャパシタの並列接続で構成されること。
(10-14) 各メモリセルの強誘電体キャパシタは、複数の抗電圧の異なる強誘電体キャパシタの並列接続で構成されること。
【００５３】
(10-15) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタと１個以上の電圧降下素子から構成されること。
(10-16) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタと１個以上の抵抗素子から構成される。
(10-17) 各メモリセルの強誘電体キャパシタは、第１の強誘電体キャパシタと抵抗素子の直列接続に第２の強誘電体キャパシタを並列接続したもので構成されること。
【００５４】
(10-18) (10-12,10-13,10-14,10-15,10-16,10-17) において、各メモリセルの複数の強誘電体キャパシタは、各々１ビットの情報を記憶すること。
(10-19) (10-12,10-13,10-14,10-15) において、各メモリセルの複数の強誘電体キャパシタは、各々１ビットの情報を記憶し、強誘電キャパシタに印加する電圧を変えることにより、複数の強誘電体キャパシタの内の１ビットの読み書きを行うこと。
【００５５】
(10-20) (10-13,10-14) において、各メモリセルの複数の強誘電体キャパシタは、１ビットの情報を記憶し、読み出し時は、強誘電キャパシタにまず小さい電圧を印加して、複数の強誘電体キャパシタの内の１つの強誘電体キャパシタの分極電荷を読み出し、これをセルアレイ外に記憶し、次いで順に、印加電圧を上げ、他の１つの強誘電体キャパシタの分極電荷を読み出し、書き込み時は、読み出しと逆の強誘電体キャパシタの順に、強誘電キャパシタへの印加電圧を順に下げて、書き込みを行うこと。
【００５６】
(10-21) (10-12,10-13,10-14,10-15,10-16,10-17) において、センスアンプ部に一時記憶用メモリを有すること。
(10-22) (10-13) において、各強誘電体キャパシタ間では、少なくとも膜厚が３倍以上異なることが望ましい。
(10-23) (10-14) において、各強誘電体キャパシタ間では、少なくとも抗電圧が３倍以上異なることが望ましい。
【００５７】
（１１）トランジスタと強誘電体キャパシタからなるメモリセルを用いた半導体記憶装置において、トランジスタと、このトランジスタのソース・ドレイン端子間に接続された強誘電体キャパシタと、からメモリセルを構成、このメモリセルを複数個直列接続すると共に、該直列接続部の少なくとも一端に第１及び第２の選択トランジスタを直列に接続してメモリブロックを構成し、このメモリブロックの一端はビット線に接続され、他端がプレート電極に接続されていることを特徴とする。
【００５８】
(11-1)隣接したセルアレイの２本のビット線を対として、オープンビット線方式を構成すること。
(11-2)同一セルアレイの２本のビット線を対として、セルデータの読み出し／書き込み時には、２本のビット線の内、いずれか一方のビット線に接続される第１，第２の２個の選択トランジスタのみを両方ＯＮにすることにより、フォールデッドＢＬ方式を構成すること。
【００５９】
(11-3)電源投入後のスタンドバイ時には、メモリブロック内の複数のトランジスタは全てＯＮし、第１，第２の選択トランジスタの何れか一方はＯＦＦしていること。
(11-4)メモリブロック内の任意のメモリセル選択時に、選択セルのトランジスタをＯＦＦにし、それ以外のセルのトランジスタを全てＯＮのままで、第１，第２の選択トランジスタの両方をＯＮにすること。
【００６０】
(11-5)プレート電極は、電源ＯＮ後は、スタンドバイ時及びアクティブ時に拘らず、 (1/2)Ｖｃｃ或いは一定電圧に固定されていること。これに加え、セルデータのリフレッシュ動作をしないこと。
(11-6)プレート電極は、電源ＯＮ後は、スタンドバイ時は０Ｖにし、セル選択時の、データの読み出し／書き込み時には、０ＶからＶｃｃ間を変動されること。
【００６１】
(11-7)ビット線は、セルデータ読み出し前に、０Ｖにプリチャージされていること。
(11-8)ビット線は、セルデータ読み出し前にＶｃｃにプリチャージされていること。
【００６２】
(11-9)ダミーセルは、メモリブロック内のメモリセルと同一の回路構成をとること。
(11-10) ダミーセルのキャパシタ面積は、通常セルの１．５倍から３倍大きいこと。
(11-11) ダミーセルに、常誘電体キャパシタを用いること。
【００６３】
(11-12) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタの並列接続で構成されること。
(11-13) 各メモリセルの強誘電体キャパシタは、複数の膜厚の異なる強誘電体キャパシタの並列接続で構成されること。
(11-14) 各メモリセルの強誘電体キャパシタは、複数の抗電圧の異なる強誘電体キャパシタの並列接続で構成されること。
【００６４】
(11-15) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタと１個以上の電圧降下素子から構成されること。
(11-16) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタと１個以上の抵抗素子のから構成されること。
(11-17) 各メモリセルの強誘電体キャパシタは、第１の強誘電体キャパシタと抵抗素子の直列接続に第２の強誘電体キャパシタを並列接続したもので構成されること。
【００６５】
(11-18) (11-12,11-13,11-14,11-15,11-16,11-17) において、各メモリセルの複数の強誘電体キャパシタは、各々１ビットの情報を記憶すること。
(11-19) (11-12,11-13,11-14,11-15) において、各メモリセルの複数の強誘電体キャパシタは、１ビットの情報を記憶し、強誘電キャパシタに印加する電圧を変えることにより、複数の強誘電体キャパシタの内の１ビットの読み書きを行うこと。
【００６６】
(11-20) (11-13,11-14) において、各メモリセルの複数の強誘電体キャパシタは、１ビットの情報を記憶し、読み出し時は、強誘電キャパシタにまず小さい電圧を印加して、複数の強誘電体キャパシタの内の１つの強誘電体キャパシタの分極電荷を読み出し、これをセルアレイ外に記憶し、次いで順に、印加電圧を上げ、他の１つの強誘電体キャパシタの分極電荷を読み出し、書き込み時は、読み出しと逆の強誘電体キャパシタの順に、強誘電キャパシタへの印加電圧を順に下げて、書き込みを行うこと。
【００６７】
(11-21) (11-12,11-13,11-14,11-15,11-16,11-17) において、センスアンプ部に一時記憶用メモリを有すること。
(11-22) (11-13) において、各強誘電体キャパシタ間では、少なくとも膜厚が３倍以上異なることが望ましい。
(11-23) (11-14) において、各強誘電体キャパシタ間では、少なくとも抗電圧が３倍以上異なることが望ましい。
【００６８】
（１２）トランジスタと強誘電体キャパシタからなるメモリセルを用いた半導体記憶装置において、トランジスタと、このトランジスタのソース・ドレイン端子間に各々並列接続された抗電圧の異なる複数の強誘電体キャパシタと、からメモリセルを構成し、このメモリセルを複数直列接続すると共に、該直列接続部の少なくとも一端に１個以上の選択トランジスタを直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してセルアレイを構成したことを特徴とする。
【００６９】
（１３）トランジスタと強誘電体キャパシタからなるメモリセルを用いた半導体記憶装置において、トランジスタと、このトランジスタのソース・ドレイン端子間に接続された強誘電体キャパシタと、からメモリセルを構成し、このメモリセルを複数直列接続すると共に、該直列接続部の少なくとも一端に第１、第２、第３、第４の選択トランジスタを直列接続してメモリセルブロックを構成し、２個の該メモリブロックの各一端は同一のビット線に接続され、他端がプレート電極に接続されていることを特徴とする。
【００７０】
(13-1)同一のセルアレイの２本のビット線を対として、セルデータの読み出し／書き込み時には、このビット線対に接続される４個のセルブロックの内の１つのみ、４個直列接続された選択トランジスタを全てＯＮすることにより、フォールデットＢＬ方式を構成すること。
【００７１】
(13-2)電源投入後のスタンバイ時には、メモリセルの複数のトランジスタは全てＯＮし、第１〜第４の選択トランジスタの何れかはＯＦＦしていること。
(13-3)メモリブロック内の任意のメモリセル選択時に、選択セルのトランジスタをＯＦＦし、それ以下のセルのトランジスタを全てＯＮのままで、第１〜第４の選択トランジスタを全てＯＮすること。
【００７２】
(13-4)プレート電極は、電源ＯＮ後は、スタンドバイ時及びアクティブ時にかかわらず、(1/2) Ｖｃｃ或いは一定電圧に固定されていること。これに加え、セルデータのリフレッシュ動作を行わないこと。
(13-5)プレート電極は、電源ＯＮ後は、スタンドバイ時は０Ｖにし、セル選択時のデータの読み出し／書き込み時には０ＶからＶｃｃ間を変動されること。
【００７３】
(13-6)ビット線ピッチは、セルピッチの２倍であること。
(13-7)ダミーセルは、メモリブロック内のメモリセルと同一の回路構成を取ること。
(13-8)ダミーセルのキャパシタ面積は、通常セルの１．５倍から３倍大きいこと。
(13-9)ダミーセルに、常誘電体キャパシタを用いること。
【００７４】
(13-10) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタの並列接続で構成されること。
(13-11) 各メモリセルの強誘電体キャパシタは、複数の膜厚の異なる強誘電体キャパシタの並列接続で構成されること。
(13-12) 各メモリセルの強誘電体キャパシタは、複数の抗電圧の異なる強誘電体キャパシタの並列接続で構成されること。
【００７５】
(13-13) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタと１個以上の電圧降下素子から構成されること。
(13-14) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタと１個以上の抵抗素子のから構成されること。
(13-15) 各メモリセルの強誘電体キャパシタは、第１の強誘電体キャパシタと抵抗素子の直列接続に第２の強誘電体キャパシタを並列接続したもので構成されること。
【００７６】
(13-16) (13-10,13-11,13-12,13-13,13-14,13-15) において、各メモリセルの複数の強誘電体キャパシタは、各々１ビットの情報を記憶すること。
(13-17) (13-10,13-11,13-12,13-13) において、各メモリセルの複数の強誘電体キャパシタは、１ビットの情報を記憶し、強誘電キャパシタに印加する電圧を変えることにより、複数の強誘電体キャパシタの内の１ビットの読み書きを行うこと。
【００７７】
(13-18) (13-10,13-11,13-12,13-13) において、各メモリセルの複数の強誘電体キャパシタは、１ビットの情報を記憶し、読み出し時は、強誘電キャパシタにまず小さい電圧を印加して、複数の強誘電体キャパシタの内の１つの強誘電体キャパシタの分極電荷を読み出し、これをセルアレイ外に記憶し、次いで順に、印加電圧を上げ、他の１つの強誘電体キャパシタの分極電荷を読み出し、書き込み時は、読み出しと逆の強誘電体キャパシタの順に、強誘電キャパシタへの印加電圧を順に下げて、書き込みを行うこと。
【００７８】
(13-19) (13-10,13-11,13-12,13-13,13-14,13-15) において、センスアンプ部に一時記憶用メモリを有すること。
(13-20) (13-11) において、各強誘電体キャパシタ間では、少なくとも膜厚が３倍以上異なることが望ましい。
(13-21) (13-12) において、各強誘電体キャパシタ間では、少なくとも抗電圧が３倍以上異なることが望ましい。
【００７９】
複数のメモリセルを備えた半導体記憶装置であって、
前記メモリセルは、ゲート電極が第１のワード線に接続された第１のトランジスタと、この第１のトランジスタのソース端に第１の電極、ドレイン端に第２の電極が接続され、第１のデータを記憶する第１の強誘電体キャパシタと、前記第１のトランジスタのドレイン端にソース端が接続されゲート電極が第２のワード線に接続された第２のトランジスタと、前記第２のトランジスタのソース端に第３の電極とドレイン端に第４の電極が接続され第２のデータを記憶する第２の強誘電体キャパシタとから構成されて２ビットデータを記憶し、前記メモリセルを複数直列接続すると共に、その直列接続された前記複数のメモリセルの少なくとも一端に接続された１個以上のメモリセルブロック選択トランジスタを備えたメモリセルブロックを複数個配置してセルアレイを構成したことを特徴とする。
【００８０】
（１５）（１）〜（１４）のいずれかに記載のメモリセルブロックに対するダミーセルブロックとして、トランジスタと、このトランジスタのソース・ドレイン端子間に接続された強誘電体或いは常誘電体キャパシタと、からダミーセルを構成し、このダミーセルを複数個直列接続すると共に、該直列接続部の一端に第１及び第２の１個以上の直列接続された選択トランジスタを接続してダミーセルブロックを構成し、第１の選択トランジスタの他端を第１のビット線に接続し、第２の選択トランジスタの他端を第２のビット線に接続してなることを特徴とする。
【００８１】
(15-1)ダミーセルのキャパシタの面積は、通常セルの１．５倍から３倍大きいこと。
【００８２】
ゲート電極がワード線に接続され、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と、前記ドレイン端に接続された第２の電極とを有しデータを記憶する強誘電体キャパシタと、からメモリセルを構成し、複数の前記のメモリセルは所定数直列接続されてメモリセルブロックを構成し、前記メモリセルブロックが複数個配置されてセルアレイを構成し、ランダムアクセス機能を有する半導体記憶装置の駆動方法であって、
前記メモリセルブロック内の複数のメモリセルの各トランジスタを導通させておく第１のステップと、前記メモリセルブロック内の複数のメモリセルのいずれか１つのメモリセルのトランジスタを非導通状態にしてこのメモリセルを選択し、該選択メモリセルに対してデータの書き込み又は読み出しを行う第２のステップとを含むことを特徴とする。
【００８３】
ゲート電極がワード線に接続され、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１端と前記ドレイン端に接続された第２端とを有し、データを記憶する強誘電体キャパシタとをそれぞれ有する複数のメモリセルを備え、前記複数のメモリセルは所定数直列接続されてメモリセルブロックを構成し、このメモリセルブロックが複数個配置されてセルアレイを構成し、ランダムアクセス機能を有する半導体記憶装置の駆動方法であって、
前記メモリセルブロック内の複数のメモリセルの各トランジスタを導通させておく第１のステップと、前記メモリセルブロック内の複数のメモリセルのいずれか１つのメモリセルのトランジスタを非導通状態にしてこのメモリセルを選択し、該選択メモリセルに前記強誘電体キャパシタの抗電圧の内の最小の第１の抗電圧を越える電圧を印加することにより、第１の抗電圧を備える前記強誘電体キャパシタの蓄積情報を読み出す第２のステップと、前記選択メモリセルに第１の抗電圧を超える電圧を書き込む第３のステップと、前記選択メモリセルに第１の抗電圧より大きい第２の抗電圧を越える電圧を印加することにより、第２の抗電圧を備える前記強誘電体キャパシタの蓄積情報を読み出す第４のステップと、前記選択メモリセルに第２の抗電圧を超える電圧を書き込む第５のステップとを含むことを特徴とする。
【００８４】
(17-1)データの読み出し，書き込みは、第１のステップ，第２のステップ，第４のステップ，第５のステップ，第３のステップ，第１のステップの順に行われること。
(17-2)データの書き込みは、第１のステップ，第５のステップ，第３のステップ，第１のステップの順に行われること。
【００８５】
また、本発明の半導体記憶装置の製造方法として、次のような構成を採用するのが望ましい。
【００８６】
(1) セルトランジスタを形成した後に強誘電体キャパシタを形成し、その後にビット線を形成すること。
(2) セルトランジスタを形成した後にビット線を形成し、その後に強誘電体キャパシタを形成すること。
【００８７】
(3) 強誘電体キャパシタの形成においては、下部電極の上に強誘電体膜を形成し、その上に上部電極を形成すること。
(4) 強誘電体キャパシタの下部電極はＰｔ，Ｔｉ等を含む構成とすること。
【００８８】
(5) 強誘電体キャパシタは、Ｂｉ，Ｓｒ，Ｔａ，Ｏ等を含む構成、或いはＰｂ，Ｚｒ，Ｔｉ，Ｏ等を含む構成、或いはＢａ，Ｓｒ，Ｔｉ，Ｏ等を含む構成とすること。
(6) 強誘電体キャパシタの電極は、Ｉｒ，ＩｒＯ2 を含む構成、或いはＳｒ，Ｒｕ，Ｏ等を含む構成とすること。
【００８９】
(7) 強誘電体キャパシタの下部電極は、拡散層上にＳｉプラグを形成し、その上にＴｉ／ＴｉＮ／Ｐｔ層を形成すること。
(8) 強誘電体キャパシタの上部電極の上に、ＴｉＯ2 層を形成し、その上にＳｉＯ2 層を形成すること。
【００９０】
(9) 強誘電体キャパシタは、単結晶化していること。
(10)強誘電体キャパシタ膜と上部電極或いは下部電極間では、格子定数が異なり、歪みが入っていること。
【００９１】
(11)強誘電体キャパシタの両端の電極ノードは同時に形成され、強誘電体膜は両端の電極ノード間に形成されること。強誘電体膜は、ＣＶＤ，ＭＯＣＶＤ法で形成されること。
(12)強誘電体膜は、ウェハ表面に対して垂直方向、又は平行方向に形成されること。
【００９２】
また、本発明においては、以下の構成が望ましい。
(1) 強誘電体キャパシタは、Ｓｉ表面に対して上方に複数層積層されていること。
(2) メモリセルトランジスタはDepletion 型トランジスタであること。
(3) (2) において、スタンドバイ時、電源ＯＦＦ時は、セルトランジスタのゲートであるワード線電位は０Ｖであること。
【００９３】
(4) 電源ＯＮ時に基板に負の電位を印加すること。
(5) 電源ＯＮ時に基板に負の電位を印加する基板バイアス発生回路をチップ上に有すること。
【００９４】
(6) 電源投入時は、ワード線電位を印加した後、プレート電位を (1/2)Ｖｃｃに上げること。
(7) 電源ＯＦＦ時は、プレート電位を０Ｖに下げてからワード線電位を０Ｖに下げること。
(8) 電源ＯＦＦ時は、プレート電位を０Ｖに下げてからワード線電位を０Ｖに下げ、その後電源をＯＦＦすること。
【００９５】
(9) ワード線の上方にセルトランジスタのソース・ドレイン拡散層にそれぞれコンタクトする４層の電極が積層され、第１層目と第３層目は接続され、第１，第３層目と第２層目の電極間でキャパシタを形成し、第３層目と第４層目の電極間でキャパシタを形成すること。
【００９６】
(10)ビット線は、Ｗ，Ａｌ，或いはＣｕで構成されていること。
(11)ワード線方向に隣接した強誘電体キャパシタと強誘電体キャパシタとの間にビット線が配設されていること。
【００９７】
(12)強誘電体キャパシタの下にビット線が配設されていること。
(13)強誘電体キャパシタの上にビット線が配設されていること。
(14)強誘電体キャパシタの上部電極は、Ａｌ配線を介してセルトランジスタのソース或いはドレイン端子と接続されていること。
【００９８】
(15)通常セルのＰＬ（プレート）電極は、０Ｖ〜Ｖｃｃ間を変動し、ダミーセルのＰＬは (1/2)Ｖｃｃ或いは一定電圧に固定すること。
(16)プレート電極は、一定範囲の電圧間を変動させること。
(17)プレート電極は、Ａｌ或いはＣｕ配線により裏打ちすること。
【００９９】
（作用）
従来のＦＲＡＭは従来のＤＲＡＭの延長線上の構成を取っていたが、本発明では１つのメモリセルにおいて、セルトランジスタと強誘電体キャパシタを従来の直列の概念から、並列接続に変えている。さらに本発明においては、これらメモリセルを複数直列接続して、直列接続の一端をプレート電極に接続し、他端を選択トランジスタを介してビット線に接続している。
【０１００】
このような構成において、スタンドバイ中は、セルトランジスタのゲートはＯＮ状態にしており、並列接続により強誘電体キャパシタの両端はショートされ、同電位となる。従来のＤＲＡＭの概念では、このような構成は蓄積情報を壊す以外の何ものでもないが、強誘電体メモリにおいては、蓄積ノードＳＮとプレートＰＬ間の電位差を０Ｖにしただけではデータは破壊されない。つまり、書き込んだ分極方向と逆方向にしないと電荷が読み出されないという、ＦＲＡＭ特有の問題点を、逆に利用して長所にしている。
【０１０１】
プレート電位の固定、０Ｖ〜Ｖｃｃ振幅動作に拘らず、本発明においては長時間のスタンドバイ中、常に強誘電体キャパシタの両端はショートしているため、ｐｎ接合等のリーク電流があったとしても、強誘電体キャパシタの両端の電位差は０Ｖであり、残留分極量分の電荷は保持されたままであり、分極反転してデータが破壊されることはない。さらに、セルトランジスタのカットオフ電流や強誘電体キャパシタのリーク電流の値が大きくても、セル情報が破壊されることはない。結果として、従来不可能であった、プレート電位固定で高速動作しつつ、リフレッシュ動作が不要の動作が可能となる。
【０１０２】
次に、複数直列接続していたセルのどれか１つを選ぶ場合を考える、例えば４セル直列で、プレート電極から２個目、ビット線から３個目のセルを選ぶ場合を考える。この場合、選択セルのセルトランジスタのみＯＮからＯＦＦ状態にし、選択トランジスタをＯＦＦからＯＮにする。すると等価回路的に、プレート電極から１個目，３個目，４個目のセルトランジスタはＯＮ状態のままであるから、選択セルの強誘電体キャパシタの一端は、プレート電極に電気的に接続され、他端はビット線に電気的に接続される。よって、見掛け上は本発明の回路は、従来強誘電体メモリのセルトランジスタが選択トランジスタに対応し、強誘電体キャパシタがそのまま強誘電体キャパシタに対応する。それ故、従来の (1/2)Ｖｃｃ固定プレート方式、０Ｖ〜Ｖｃｃ変動方式のどちらにも対応する。
【０１０３】
プレート電極から２個目のメモリセル選択時の読み出し／書き込み時において、プレート電極から１個目，３個目，４個目の非選択セルは、セルトランジスタがＯＮ状態で、強誘電体キャパシタの両端を０Ｖに抑えているため、セルデータが破壊されることはない。結果として本発明においては、メモリセルを直列接続しているにも拘らず、任意のセルの読み出し／書き込みが可能となり、従来のＮＡＮＤ型セルのようなブロックアクセスでは無く、完全なランダムアクセスが可能となる。
【０１０４】
従来のＮＡＮＤ型セルでは、セルの直列数を増やすとビット線容量が低減できた反面、あまり増やすと、ビット線から遠いセルの読み出し時、ビット線からそのセルまでの他のセル容量がビット線容量の増加となり、逆にビット線容量が増加する欠点があった。
【０１０５】
これに対し本発明においては、セルの直列数をかなり増やすことができ、ビット線容量を大幅に低減できる。これは、非選択セルの強誘電体キャパシタの両端はショートされているため、強誘電体キャパシタの容量が電気的に見えなくなるためである。さらに、選択トランジスタのゲートを、ビット線対を成す別のビット線に接続される選択トランジスタのゲートと異なる信号線にしておけば、参照ビット線にはセルデータが読み出されず、ノイズ低減が可能なフォールデッドビット線構成にできる。このように本発明により、ランダムリード／ライトが可能で、ビット線容量が低減でき、アレイノイズが低減できる。
【０１０６】
また、セル構造としては、セルトランジスタのゲートを最小加工寸法（Ｆ）で形成でき、拡散層及びチャネル形成のアクティブ領域を最小加工寸法（Ｆ）で形成できるため、製造が容易な平面トランジスタでしかも、１個のセルサイズは
２Ｆ×２Ｆ＝４Ｆ2
に縮小できる。強誘電体キャパシタは、トランジスタ形成後に、ゲート・ゲート間の拡散層領域からセルトランジスタのソース電極，ドレイン電極を上にあげ、どちらか一方の電極を強誘電体キャパシタの下部電極、残りの一方を強誘電体キャパシタの上部電極にすれば、スタック型で、強誘電体キャパシタをセルトランジスタと並列に接続できる。
【０１０７】
以上の効果をまとめると、従来の不揮発性のＦＲＡＭでは、製造の容易化、ランダムアクセス機能を保ちつつ、高集積化を実現することは、従来のＤＲＡＭと同様に不可能であったが、本発明ではこれらの全ての両立が可能となる。さらに、ビット線容量の低減、低ノイズ化も可能となり、また従来のＦＲＡＭでは両立が不可能であった、 (1/2)Ｖｃｃ固定プレート方式で高速化を保ちつつ、リフレッシュ動作を不要とすることが可能となる。
【０１０８】
また、本発明の半導体記憶装置を、コンピュータシステム，ＩＣカード，デジタル画像取り込みシステム，メモリシステム，システムＬＳＩチップ，携帯コンピュータシステム等の各種システムに適用することによって、該半導体記憶装置の利点を生かして各々のシステムの性能向上をはかることが可能となる。即ち、本発明の半導体記憶装置はリフレッシュ不要で高速動作が可能で、しかも高密度化が可能であるため、低消費電力で高速用途のシステムや、高温動作が必要で高速用途のシステムに適用でき、さらに応力が厳しいシステムや大容量のメモリが必要なシステムに適用できる。
【０１０９】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
【０１１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるコンピュータシステムの基本構成を示すブロック図である。
【０１１１】
このシステムは、各種の演算処理を行うマイクロプロセッサ１１と、このマイクロプロセッサ１１にバス（ＢＵＳ）１４で接続されデータの記憶を行う不揮発性半導体記憶装置１２と、マイクロプロセッサ１１にＢＵＳ１４で接続され外部機器とのデータをやり取りを行う入出力装置１３とから構成されている。
【０１１２】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）をコンピュータシステムに搭載した例である。本実施形態に用いたＦＲＡＭの詳細について、以下に説明する。
【０１１３】
図２は、本実施形態に用いたＦＲＡＭの基本構成を示す回路図であり、メモリセルの８セル分の等価回路を示している。図２（ａ）において、ＢＬはビット線、ＰＬはプレート電極、ＷＬijはワード線、ＳＮijはセルノードを示す。Ｑ０は選択トランジスタを示し、そのゲートのＢＳｉ信号はブロック選択線を示す。Ｑ１〜Ｑ４は、メモリセルトランジスタを示す。通常のキャパシタマークにカギ型のマークが付加されたＣｆ１〜Ｃｆ４は、強誘電体キャパシタを示す。
【０１１４】
従来のＦＲＡＭの１つのメモリセルは、従来ＤＲＡＭの延長線上のセルトランジスタと強誘電体キャパシタを直列接続していたが、本実施形態ではこの概念を大幅に変えている。即ち、セルトランジスタと強誘電体キャパシタとを並列接続して、１つのメモリセルを構成している。例えば、セルトランジスタＱ３と強誘電体キャパシタＣｆ３は組みを成し、１つのメモリセルを構成して、“０”，“１”情報を記憶する。同様に、Ｑ１とＣｆ１，Ｑ２とＣｆ２，Ｑ４とＣｆ４は組で、メモリセルを構成している。
【０１１５】
そして、これら４個のメモリセルを直列接続してメモリ群（メモリブロック）としている。このメモリブロックの一端は、セルプレート電極ＰＬに接続され、他端はこのブロックを選択する選択トランジスタを介して、データの読み出し／書き込みを行うビット線ＢＬに接続されている。
【０１１６】
図２（ａ）では、左半分、右半分で、２個のメモリブロックを示している。なお、１つのメモリセルは、“０”，“１”の２値のデータを記憶するのに用いても良いし、多値或いはアナログデータ記憶でも、何等支障はない。
【０１１７】
本実施形態のＦＲＡＭの動作を説明する。スタンドバイ中は、全てのワード線ＷＬ00〜03，10〜13は“Ｈ”レベルにしておき、ブロック選択線ＢＳ０，１は“Ｌ”レベルにしておく。このとき、全てのセルトランジスタのゲートはＯＮ状態になっており、強誘電体キャパシタの両端は、該キャパシタと並列接続されたセルトランジスタにより電気的にショートされ、同電位となる。例えば、Ｑ３，Ｃｆ３のセルにおいては、セルノードＳＮ03，ＳＮ02が同一電位になっている。
【０１１８】
従来ＤＲＡＭの概念では、このような構成は蓄積情報を壊す以外のなにものでもないが、強誘電体メモリにおいては、蓄積ノードＳＮ・プレートＰＬの電位差を０Ｖにしただけでは、データは破壊されない。書き込んだ分極方向と逆方向にしないと電荷が読み出されないという強誘電体メモリ特有の問題点を、ここでは逆に最大限利用している。即ち、前記図１７４（ｂ）で言うと、“１”データは残留分極Ｐｒを持つＢ点、“０”データは残留分極−Ｐｒを持つＤ点に位置して動かない。
【０１１９】
電気的には、全てのセルノードＳＮ00〜03，10〜13は、スタンドバイ中はプレート（ＰＬ）電位と同じになっている。スタンドバイ中、ＰＬ電位を (1/2)Ｖｃｃに固定していようが、０Ｖ〜Ｖｃｃ間を移動させようが、本実施形態においては、長時間のスタンドバイ中、常に強誘電体キャパシタの両端はショートしているため、たとえセルトランジスタｐｎ接合等のリーク電流があったとしても、強誘電体キャパシタの両端の電位差は０Ｖであり、残留分極量分の電荷は保持されたままであり、分極反転してデータが破壊されることはない。
【０１２０】
また、従来のＤＲＡＭやＤＲＡＭモードを持つＦＲＡＭに比べ、セルトランジスタのカットオフ電流が大きくてもよい。これは、トランジスタの作成を容易にする。さらに、強誘電体キャパシタのリーク電流も大きくてもよい。従来のＦＲＡＭモードのみのＦＲＡＭと比べても、従来はビット線が０Ｖ〜Ｖｃｃ振幅している時、非選択のセルはセルトランジスタを介してセルノードの電位が変動してデータが破壊されるが、本実施形態のセルトランジスタがその時ＯＮしているため問題ないし、選択トランジスタのカットオフ電流も大きくてもデータ破壊はない。
【０１２１】
さらに、非選択時ＯＮしていることにより、セルにアルファ線等放射線が当たっても、これにより発生する収集電荷による、強誘電体キャパシタ間の電位差の発生によるソフトエラーは、従来セルと異なり、ＯＮしているセルトランジスタによる強誘電体キャパシタ間のショートにより、起こりにくく、信頼性を大幅に向上できる。この非選択時ＯＮしていることは、従来セルでは、ＳＮが浮いているため、選択セルの動作による寄生容量カップリング等のノイズの影響を受けるが、本発明ではこれを防ぐことができる。
【０１２２】
このように本実施形態では、従来不可能であった、 (1/2)Ｖｃｃプレート電位固定方式を採用して高速動作させても、リーク電流によるセルノードの降下は起こらず、その結果として、リフレッシュ動作が不要となる。また、セルトランジスタのカットオフ電流が大きく、即ちしきい値電圧を下げても、他のセルの情報は破壊されない。
【０１２３】
次に、複数直列接続していたセルのどれか１つを選ぶ場合を考える。例えば、図２（ａ）中の右のメモリブロックの４セル直列のうち、プレート電極ＰＬから２個目、ビット線ＢＬから３個目のセル（Ｑ３，Ｃｆ３）を選択する場合を考える。これを、図２（ｂ）に示す。まず、選択セル（Ｑ３，Ｃｆ３）のワード線ＷＬ02を“Ｈ”から“Ｌ”レベルに下げ、セルトランジスタＱ３のみＯＮからＯＦＦ状態にする。次いで、選択したメモリブロックのブロック選択線ＢＳ０を“Ｌ”から“Ｈ”レベルに上げ、選択トランジスタＱ０のみＯＦＦからＯＮ状態にする。
【０１２４】
すると等価回路的に、プレート電極ＰＬから１個目，３個目，４個目のセルトランジスタＱ４，２，１はＯＮ状態で、２個目の選択したセルトランジスタＱ３はＯＦＦ状態であるから、選択されたメモリセルの強誘電体キャパシタＣｆ３の一端はプレート電極ＰＬに電気的に接続され、他端は選択トランジスタＱ０を介してビット線ＢＬに電気的に接続される。よって、見掛け上は本実施形態の回路は、等価回路的に、従来の強誘電体メモリのセルトランジスタが選択トランジスタＱ０に対応し、従来の強誘電体キャパシタが、そのまま強誘電体キャパシタＱ３に対応する。
【０１２５】
即ち、読み出し／書き込み時は、この１つのメモリブロックが、従来の１トランジスタ，１強誘電体キャパシタの１個のセルに対応し、メモリブロック内の他のセルトランジスタや他の強誘電体キャパシタは、見掛け上見えない。それ故、メモリブロック以外の部分の読み出し／書き込み方式に対して従来と同じ構成が取れ、従来の (1/2)Ｖｃｃ固定プレート方式、０Ｖ〜Ｖｃｃ変動方式のどちらにも対応する。
【０１２６】
例えば、 (1/2)Ｖｃｃ固定ＰＬ方式で言うと、セルデータ読み出し時、前もってビット線ＢＬを０Ｖにプリチャージしておくと、セル容量（Ｃｆ３の容量）に比べて、ビット線容量Ｃｂは大きいため、強誘電体キャパシタＣｆ３の両端には、ほぼＢＬ電圧−ＰＬ電圧＝(-1/2)Ｖｃｃの電圧が印加され、前記図１７４（ｂ）で言うと、“１”データはＢ点からＣ点に分極反転を伴って移動し、“０”データはＤ点からＣ点に分極反転を伴わないで移動する。
【０１２７】
よって、“１”データに関しては、Ｐｓ＋Ｐｒ分の電荷がＢＬに読み出され、“０”データに関しては、Ｐｓ−Ｐｒ分の電荷がＢＬに読み出される。ＢＬ対を成す一方の参照ＢＬをＰｓ分の電荷が読み出された場合と同等の電位だけ上げておくと、“１”データはＰｓ＋Ｐｒ−Ｐｓ＝Ｐｒ、“０”データはＰｓ−Ｐｒ−Ｐｓ＝−Ｐｒの電荷差分だけＢＬ対に電位差が発生する。そして、これをセンスアンプで増幅して、“１”データ時はＢＬがＶｃｃ、“０”データ時はＢＬがＶｓｓとなり、この結果が選択セルの強誘電体キャパシタに再び書き込まれる。
【０１２８】
このとき、“０”データはＣ点に留まり、“１”データはＣ点からＤ，Ａと分極反転して元に戻る。その後、ブロック選択線ＢＳ０を“Ｈ”から“Ｌ”レベルに下げ、選択トランジスタＱ０をＯＦＦし、選択ワード線ＷＬ02を“Ｌ”から“Ｈ”レベルに戻すと、選択セル（Ｑ３，Ｃｆ３）の強誘電体キャパシタの両端はショートされ、“１”データはＡ点からＢ点に戻り、“０”データはＣ点からＤ点に戻る。
【０１２９】
メモリ選択時の読み出し／書き込み時において、プレート電極ＰＬから１個目，３個目，４個目の非選択のメモリセル（Ｑ４とＣｆ４，Ｑ２とＣｆ２，Ｑ１とＣｆ１）は、セルトランジスタがＯＮ状態で強誘電体キャパシタの両端を０Ｖに抑えているため、セルデータが破壊されない。結果として、本実施形態においては、セルを直列接続しているにも拘らず、直列接続セルの内の任意のセルの読み出し／書き込みが可能となり、従来のＮＡＮＤ型セルのようなブロックアクセスではなく、完全なランダムアクセスが可能となる。
【０１３０】
図３は、図２の回路構成を実現するためのセル構成であり、（ａ）は平面図、（ｂ）は断面図である。これは、セルトランジスタ形成後、強誘電体キャパシタを形成するスタックセルであり、特に強誘電体キャパシタ形成後にビット線を形成するビット線後作りセルである。
【０１３１】
セル構造としては、セルトランジスタのゲート層を最小加工寸法（Ｆ）で形成でき、拡散層やチャネル形成のアクティブ領域を最小加工寸法（Ｆ）で形成できるため、製造が容易な平面トランジスタで、しかも１個のセルサイズは
２Ｆ×２Ｆ＝４Ｆ2
に縮小できる。
【０１３２】
各セルノードは、３Ｆ×１Ｆサイズであり、隣接する２つのセルノードＳＮの重なる領域Ｆ×Ｆに強誘電体キャパシタが形成される。一方、プレート電極ＰＬは３Ｆ幅で、ワード線方向に引き伸ばされる。なお、選択ゲートも入れたセルサイズは、
（１０Ｆ×２Ｆ）／４＝５Ｆ2
のサイズになる。
【０１３３】
セルトランジスタは、ｐ基板或いはｐウェルに形成される。強誘電体キャパシタは、トランジスタ形成後、ゲート・ゲート間のｎ+ 型拡散層領域（ｎ- でもよい）から、セルトランジスタのソース電極，ドレイン電極を上に上げ、どちらか一方の電極を強誘電体キャパシタの下部電極、残りの一方を強誘電体キャパシタの上部電極にしている。例えば、メモリセル（Ｑ３，Ｃｆ３）は、ＳＮ03側が下部電極、ＳＮ02側が上部電極となっており、その隣のセルは逆で、上部電極と下部電極の関係が交互に逆になっている。
【０１３４】
こうすることで、スタック型において、強誘電体キャパシタをセルトランジスタと並列に接続できる。メモリブロック端のプレート電極ＰＬは、ＳＮ02，ＳＮ00等と同一の上部電極配線を用いて引き伸ばせば良く、従来ＦＲＡＭに比べてのプロセスのコスト増はない。なお、上部電極と下部電極の位置を変える、ｐＭＯＳセルトランジスタにする、ＳＯＩで構成するセルの強誘電体キャパシタ形状を変える等、各種変形は可能である。
【０１３５】
ＤＲＡＭのワード線等をＡｌやＣｕ配線で裏打ち（snap）するように、従来ＦＲＡＭでもＷＬの裏打ちは可能であるが、このとき従来ＦＲＡＭセルは、ＷＬの側にＰＬがあるため、このＡｌやＣｕ配線でＰＬも裏打ちをすることは困難である。これに対し本発明では、ＰＬは一部にしかなく、この部分で少し領域を広げれば、１層のＡｌ又はＣｕ配線でＷＬとＰＬの両方を裏打ちすることが可能となり、ＰＬ駆動方式を適用しても、ＰＬのＲＣ遅延は大幅に縮小できる。
【０１３６】
図４は、図２の回路構成を実現するための別のセル構成であり、（ａ）は平面図、（ｂ）は断面図である。これは、セルトランジスタ形成後、強誘電体キャパシタを形成するスタックセルであり、特に強誘電体キャパシタ形成前に、ビット線を形成するビット線先作りセルである。
【０１３７】
各セルノードは、３Ｆ×１Ｆサイズであり、セルノードＳＮとセルノードＳＮの交わる領域Ｆ×Ｆに強誘電体キャパシタが形成される。一方、プレート電極ＰＬは３Ｆ幅で、ワード線方向に引き伸ばされる。ＢＬ形成後に、強誘電体キャパシタを形成するため、ＢＬとＢＬの間から、セルノードを上に引き上げる必要がある。
【０１３８】
よってこの例では、ＢＬダイコン（ＢＬと選択トランジスタの接続部）で引き伸ばしパッドを用いて、ＢＬに対し半ピッチずらしてアクティブエリア（拡散層，チャネル部）を構成している。結果として、セル１個は
２Ｆ×２Ｆ＝４Ｆ2
のサイズで、選択ゲートも入れると
（１１Ｆ×２Ｆ）／４＝５．５Ｆ2
のサイズになる。なお、選択トランジスタをＢＬに対して斜めに形成すれば、５Ｆ2 サイズに近付ける。
【０１３９】
さて、このような新規の構造のＦＲＡＭを用いた図１のコンピュータシステムにおいては、次のような効果が得られる。
【０１４０】
先に述べたように、本実施形態のＦＲＡＭにおいては、セルサイズが従来セルの半分にできるため、同じコストでは、第１に、大容量のメモリ容量が搭載できる。同じメモリ容量では、第２に、チップサイズが小さく場所を取らず、高密度化ができる。チップサイズが小さいため、第３に、応力に対して強い。さらに、本実施形態のＦＲＡＭにおいては、従来ＤＲＡＭと同程度の高速動作が可能なプレート電位固定方式を採用してもリフレッシュ動作が不要なため、第４に、低消費電力で高速動作が可能である。
【０１４１】
また、リフレッシュ不要なため、第５に、データ保持を長く保つための強誘電体キャパシタリーク、ｐｎ接合リーク等のスペックが厳しすぎても、高速動作の実現が容易である。さらに、リフレッシュが不要なため、上記リークを心配する必要がなく、高温動作，高温環境で動作させることができるため、第６に、高温環境で高速動作が可能になる等の効果が期待できる。また、非選択セルの強誘電体キャパシタは常にセルトランジスタでＯＮしているため、第７に、不意の電源切断に対して強い。
【０１４２】
従来のＦＲＡＭは、データ保持の実現が難しいためプレート駆動方式を採用した場合、高速動作が難しく、コンピュータのメインメモリとして採用が困難であったが、本実施形態のＦＲＡＭは、上記第５の理由で、メインメモリ等の高速動作の用途の実現を可能にし、上記第４の理由で、携帯用途等で低消費電力と高速動作を要求するコンピュータシステムのメインメモリ等に適用できる。上記第６の理由で、熱放熱の悪い小さいコンピュータシステムのメインメモリ等に適用できる。上記第１、第２の理由で、コンパクトながら大容量のメインメモリ等を実現できる。
【０１４３】
このように、従来のＦＲＡＭでは適用困難、或いは無理に適用した場合、性能の大幅な劣化，コストの増加，システムサイズの増大を引き起こしたものを、今回提案した新規のＦＲＡＭを用いることで全て解決することができる。また、従来のコンピュータシステムでは、ＲＡＭ，ＲＯＭ，不揮発性メモリの３種類を搭載していたが、本実施形態のＦＲＡＭは、高速で不揮発なため、図１に示すように、本実施形態のＦＲＡＭ単一で必要なメモリを全て置き換えることも可能となる。また、従来のＤＲＡＭと同様な動作スピードを実現するため、不揮発性でしかも、そのままＤＲＡＭと置き換えることも可能である。
【０１４４】
（第２の実施形態）
図５は、本発明の第２の実施形態に係わるコンピュータシステムの基本構成を示すブロック図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１４５】
本実施形態では、図１の構成に加えてＦＲＡＭ１２を制御するためのコントローラ１５を設けている。より具体的には、ＦＲＡＭ１２はコントローラ１２を介してＢＵＳ１４とつながっている。
【０１４６】
このような構成であっても、先の第１の実施形態と同様の効果が得られる。さらに、本実施形態のコントローラ１５は、リフレッシュ制御信号の発生回路を省略でき、低コスト化がはかれる。
【０１４７】
（第３の実施形態）
図６は、本発明の第３の実施形態に係わるコンピュータシステムの基本構成を示すブロック図である。なお、図５と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１４８】
本実施形態が、先の第２の実施形態と異なる点は、ＦＲＡＭ１２のＩ／Ｏが直接システムＢＵＳ１４に接続されている点で、このようにシステム構成は自由である。
【０１４９】
このような構成であっても、第１の実施形態と同様の効果が得られる。さらに、本実施形態のコントローラ１５は、リフレッシュ制御信号の発生回路を省略でき、低コスト化がはかれる。
【０１５０】
（第４の実施形態）
図７は、本発明の第４の実施形態に係わるコンピュータシステムの基本構成を示すブロック図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１５１】
本実施形態では、図１の構成に加えてＲＡＭ１６を設けている。より具体的には、ＢＵＳ１４にＲＡＭ１６が接続されている。
【０１５２】
このような構成であっても、第１の実施形態と同様の効果が得られる。また、本実施形態はＲＡＭ１６も装備しており、ＦＲＡＭ１２に書き換え回数に制限があり、ＲＡＭが必要な場合や、ＲＡＭとして高速ＳＲＡＭや高速ＤＲＡＭ等を用いる等に適用できる。
【０１５３】
（第５の実施形態）
図８は、本発明の第５の実施形態に係わるコンピュータシステムの基本構成を示すブロック図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１５４】
本実施形態では、図１の構成に加えてＲＯＭ１７を設けている。より具体的には、ＢＵＳ１４にＲＯＭ１７が接続されている。
【０１５５】
このような構成であっても、第１の実施形態と同様の効果が得られる。また、本実施形態はＲＯＭ１７も装備しており、書き換えしないＯＳや漢字等のデータをＲＯＭ１７に格納しておくことにより、低コスト化をはかることができる。
【０１５６】
（第６の実施形態）
図９は、本発明の第６の実施形態に係わるコンピュータシステムの基本構成を示すブロック図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１５７】
本実施形態では、図１の構成に加えてＲＡＭ１６とＲＯＭ１７を設けている。より具体的には、ＢＵＳ１４にＲＡＭ１６及びＲＯＭ１７が接続されている。
【０１５８】
このような構成であっても、第１の実施形態と同様の効果が得られる。また、第４の実施形態と同様にＲＡＭ１６を装備していることから、ＦＲＡＭ１２に書き換え回数に制限があり、ＲＡＭが必要な場合や、ＲＡＭとして高速ＳＲＡＭや高速ＤＲＡＭ等を用いる等に適用できる。さらに、第５の実施形態と同様にＲＯＭ１７も装備していることから、書き換えしないＯＳや漢字等のデータをＲＯＭに１７入れておき低コスト化がはかれる。
【０１５９】
（第７の実施形態）
図１０は、本発明の第７の実施形態に係わるＩＣカードの基本構成を示す模式図である。
【０１６０】
このＩＣカードは、ＦＲＡＭ２１を搭載したＩＣチップ２２をＩＣカード本体２０上に設置して構成されている。
【０１６１】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）をＩＣカードに搭載した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０１６２】
このように本発明のＦＲＡＭを搭載したＩＣカードにおいては、第１の実施形態で説明した前記第３の理由で、ＩＣカードの応力に対する信頼性の大幅向上、或いは同じ応力耐圧条件で大容量のデータ記憶が実現できる。通常ＩＣカードでは、応力限界のため、ＩＣチップサイズが２５ｍｍ2 以上が不可能とされており、この問題解決は非常に重要なものとなる。
【０１６３】
また、ＩＣカードも低消費電力化，高信頼性化，高速化が重要で、本発明を適用することにより、前記第４、５、６、７の理由で、性能向上をはかることができる。さらに、従来のＦＲＡＭでは、リコール動作等、電源投入後及び電源ＯＦＦ時に大きなタイムラグを消費していたが、第８の理由として、本実施形態ではこのタイムラグを不要にして、高速リスポンスを可能にするため、ＩＣカードのカード挿入後リスポンス、ＩＣカード抜き取りのリスポンスを高速化できる。
【０１６４】
（第８の実施形態）
図１１は、本発明の第８の実施形態に係わるデジタル画像取り込みシステムの基本構成を示すブロック図である。
【０１６５】
このシステムは、画像データを入力するためのＣＣＤ撮像器，ＣＭＯＳセンサ等の画像入力装置３１と、入力された画像データを圧縮するデータ圧縮装置３２と、圧縮された画像データを記憶するＦＲＡＭ３３と、圧縮された画像データを出力又は画像データを入力する入出力装置３４と、入力された画像データ又は圧縮された画像データを表示するＬＣＤ等の表示装置３５と、これらを接続するためのシステムＢＵＳ３６とから構成されている。
【０１６６】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）をデジタルカメラやデジタルビデオカメラ等のデジタル画像取り込みシステムに搭載した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０１６７】
このように本発明のＦＲＡＭを用いたデジタル画像取り込みシステムにおいては、第１の実施形態で説明した第１、２の理由で、コンパクトで大容量の画像データを記憶できる。さらに、前記第４、５の理由で携帯として重要な低消費電力でバッテリ寿命を伸ばしつつ、高速に圧縮データを記憶することができる。また、従来バッファ等の高速一次ＲＡＭを必要としたが、本発明のＦＲＡＭを用いることでバッファ等のＲＡＭを不要にすることもできる。さらに、前記第６の理由で、屋外の晴天時の高温動作での信頼性も向上させることができる。
【０１６８】
（第９の実施形態）
図１２は、本発明の第９の実施形態に係わるメモリシステムの基本構成を示すブロック図である。
【０１６９】
このシステムは、データを記憶するための複数個のＦＲＡＭ４３と、これらのＦＲＡＭ４３と外部機器との間でデータのやり取りを行うための入出力装置４１と、ＦＲＡＭ４３及び入出力装置４１との間に配置されたコントローラ４２と、システムＢＵＳ４４とから構成されている。
【０１７０】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）をメモリカードやハードディスクの置き換え等のメモリシステムに適用した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０１７１】
このように本発明のＦＲＡＭを用いたメモリシステムにおいては、第１の実施形態で説明した第１、２の理由で、コンパクトで大容量の画像データを記憶できる。さらに、前記第４、５の理由で、高速で低消費電力であり携帯機器等のメモリ記憶装置，増設メモリとして利用した場合、パッテリ寿命を伸ばせる等の特徴がある。また、前記第７の理由で、不意の電源切断にも強くできる。さらに、コントローラでＥＣＣ制御も可能となる。
【０１７２】
（第１０の実施形態）
図１３は、本発明の第１０の実施形態に係わるメモリシステムの基本構成を示すブロック図である。なお、図１２と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１７３】
本実施形態が、先の第９の実施形態と異なる点は、ＦＲＡＭ４３を入出力装置４１に直接接続し、コントローラ４２をＢＵＳ４４とは独立して設けたことである。このような構成であっても、第９の実施形態と同様の効果が得られる。
【０１７４】
（第１１の実施形態）
図１４は、本発明の第１１の実施形態に係わるメモリシステムの基本構成を示すブロック図である。なお、図１２と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１７５】
本実施形態が第９の実施形態と異なる点は、コントローラ４２を省略し、入出力装置４１とＦＲＡＭ４３との最小の構成でメモリシステムを実現したことである。
【０１７６】
このような構成であっても、第９の実施形態と同様の効果が得られる。また、システム構成が簡単であることから、より一層の低コスト化が実現できる。
【０１７７】
（第１２の実施形態）
図１５は、本発明の第１２の実施形態に係わるマイクロプロセッサチップの基本構成を示すブロック図である。
【０１７８】
このシステムは、各種の演算処理を行うためのマイクロプロセッサコア部（ＭＰＵ）５１と、データの記憶を行うためのＦＲＡＭ５２とを、同一チップ上に混載して構成されている。ここでＦＲＡＭ５２は、ＭＰＵ５１のマイクロコードメモリとして使用されている。
【０１７９】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）をＭＰＵ等のシステムＬＳＩ内部に搭載した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０１８０】
このように本発明のＦＲＡＭを混載したマイクロプロセッサチップにおいては、ＦＲＡＭに記憶させるマイクロコードを変えることにより、ＭＰＵの命令等を容易に変更することができる。
【０１８１】
また、第１の実施形態で説明した前記第１、２の理由で、コンパクトで大容量のマイクロコードの搭載ができる。さらに、通常のＦＲＡＭでマイクロコードの置き換えをした場合、低速のために高性能ＭＰＵは実現できなかったが、前記第４、５の理由で、高速で低消費電力なＭＰＵが実現できる。また、ＭＰＵは、消費電力が非常に大きく高温で、とても従来のリフレッシュが必要なＦＲＡＭは混載できないが、前記第６の理由で、高温のＭＰＵでも、高速で不揮発なマイクロコードメモリを搭載できる。また、前記第７の理由で、ＭＰＵのデジタル部からのノイズにも強くできる。
【０１８２】
（第１３の実施形態）
図１６は、本発明の第１３の実施形態に係わるマイクロプロセッサチップの基本構成を示すブロック図である。なお、図１５と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１８３】
本実施形態が先の第１２の実施形態と異なる点は、ＦＲＡＭ５２を、ＭＰＵ５１のインストラクション・キャッシュメモリとして使用したことにある。このように、ＦＲＡＭ５２をＭＰＵ５１のインストラクション・キャッシュメモリとして搭載することにより、不揮発性でしかも高速なキャッシュメモリを実現することができる。
【０１８４】
また、第１の実施形態で説明した前記第１、２の理由で、コンパクトで大容量のインストラクション・キャッシュを搭載できる。さらに、通常のＦＲＡＭでインストラクション・キャッシュの置き換えをした場合、低速のために高性能ＭＰＵは実現できなかったが、前記第４、５の理由で、高速で低消費電力なＭＰＵが実現できる。また、ＭＰＵは、消費電力が非常に大きく高温で、とても従来のリフレッシュが必要なＦＲＡＭは混載できないが、前記第６の理由で、高温のＭＰＵでも、高速で不揮発なインストラクション・キャッシュメモリを搭載できる。また、前記第７の理由で、ＭＰＵのデジタル部からのノイズにも強くできる。
【０１８５】
（第１４の実施形態）
図１７は、本発明の第１４の実施形態に係わるマイクロプロセッサチップの基本構成を示すブロック図である。なお、図１５と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１８６】
本実施形態が先の第１２の実施形態と異なる点は、ＦＲＡＭ５２を、ＭＰＵ５１の２次データキャッシュメモリとして使用したことにある。また、この例では、１次データキャッシュとしてＳＲＡＭ等の高速メモリ５３を用いている。ここで、１次及び２次の全キャッシュを本発明のＦＲＡＭとして用いても良いし、ＭＰＵ＋本発明のＦＲＡＭとして、任意の目的で用いても良い。
【０１８７】
このように、ＦＲＡＭ５２をＭＰＵ５１の２次データキャッシュメモリとして搭載することにより、不揮発性でしかも高速なキャッシュメモリを実現することができる。
【０１８８】
また、第１の実施形態で説明した前記第１、２の理由で、コンパクトで大容量のデータキャッシュを搭載できる。さらに、通常のＦＲＡＭでデータキャッシュの置き換えをした場合、低速のために高性能ＭＰＵは実現でなかったが前記第４、５の理由で、高速で低消費電力なＭＰＵが実現できる。また、ＭＰＵは、消費電力が非常に大きく高温で、とても従来のリフレッシュが必要なＦＲＡＭは混載できないが、前記第６の理由で、高温のＭＰＵでも、高速で不揮発なデータキャッシュメモリを搭載できる。また、前記第７の理由で、ＭＰＵののデジタル部からのノイズにも強くできる。
【０１８９】
（第１５の実施形態）
第１８は本発明の第１５の実施形態に係わるシステムＬＳＩチップの基本構成を示すブロック図である。
【０１９０】
このシステムは、各種の論理演算を行うためのロジック部６１と、データの記憶を行うためのＦＲＡＭ６２とを、同一チップ上に混載して構成されている。
【０１９１】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）をシステムＬＳＩ内部に搭載した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０１９２】
このように本発明のＦＲＡＭを混載したシステムＬＳＩチップにおいては、第１の実施形態で説明した前記第１、第２の理由で、低面積で大容量化が可能で、第４、第５、第６の理由で、高速，低消費電力，混載高温環境に適応できるため、システムＬＳＩの性能が大幅に向上できる。また、前記第７の理由で、デジタルノイズに強い。
【０１９３】
（第１６の実施形態）
図１９は、本発明の第１６の実施形態に係わる画像処理ＬＳＩチップの基本構成を示すブロック図である。
【０１９４】
このシステムは、各種の画像処理を行うための画像処理部７１と、データの記憶を行うためのＦＲＡＭ７２とを、同一チップ上に混載して構成されている。
【０１９５】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）を画像処理ＬＳＩ内部に搭載した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０１９６】
このように本発明のＦＲＡＭを混載した画像処理ＬＳＩチップにおいては、第１の実施形態で説明した第１、第２の理由で、低面積で大容量化が可能で、第４、第５、第６の理由で、高速，低消費電力，混載高温環境に適応できるため、画像処理データ，圧縮データをいち速く書き込み，読み出しができる。また、前記第７の理由で、デジタルノイズに強い。
【０１９７】
（第１７の実施形態）
図２０は、本発明の第１７の実施形態に係わるロジック可変ＬＳＩチップの基本構成を示すブロック図である。
【０１９８】
このシステムは、異なる論理演算を行う複数のロジック部８１と、各ロジック部８１に対応したＦＲＡＭ８２とを、同一チップ上に混載して構成されている。
【０１９９】
本実施形態は、本発明のＦＲＡＭをロジック可変ＬＳＩのロジック可変のためのメモリとして搭載した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０２００】
ＦＰＤ，ＦＰＧＡ，論理演算の再構成可能な（Reconfigurable）ロジック等では、不揮発で小さい面積で、高速にロジックの組み合わせを変える必要があり、本発明のＦＲＡＭは、前記第１、第２の理由で、低面積で大容量化が可能で、第４、第５、第６の理由で、高速、低消費電力、混載高温環境に適応できるため、最適である。また、前記第７の理由で、デジタルノイズに強いし、また前記第８の理由でＯＮ／ＯＦＦのリスポンスも速い。
【０２０１】
なお、本実施形態のロジック可変ＬＳＩにおいては、ＦＲＡＭ１箇所にまとめても良いし、図２０のように、分散しても良いし、さらにモジュール毎に分散させても良い。
【０２０２】
（第１８の実施形態）
図２１は、本発明の第１８の実施形態に係わる携帯コンピュータシステムの基本構成を示すブロック図である。
【０２０３】
このシステムは、各種の演算処理を行うマイクロプロセッサ（ＭＰＵ及びコントローラ：以下ＭＰＵと略記する）９１と、このＭＰＵ９１に接続されデータの入力を行うための入力機器９２と、ＭＰＵ９１に接続され外部機器とのデータのやり取りを行う送受信器９３と、この送受信器９３に接続されたアンテナ９４と、ＭＰＵ９１に接続され必要な情報を表示するＬＣＤ等の表示機器９５と、ＭＰＵ９１に接続されデータの記憶を行うＦＲＡＭ９６とから構成されている。
【０２０４】
送受信器９３は携帯電話等で用いられる電波の送受信機能を有するもので、表示機器９５としては、ＬＣＤやプラズマディスプレイ等を用いることができる。さらに、入力機器９２としては、ハンドタッチ，キー入力，音声入力，ＣＣＤを用いた画像入力等が適用できる。
【０２０５】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）を携帯コンピュータシステムに搭載した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０２０６】
このように、本発明のＦＲＡＭを搭載した携帯コンピュータシステムにおいては、第１の実施形態で説明した前記第１、第２の理由で、メモリ部が低面積で大容量化が可能で、第４、第５、第６の理由で、高速データ処理，データの記憶及び読み出しが可能となる。さらに、低消費電力でバッテリ寿命を伸ばし、高温環境に適応できる。また、前記第７の理由で、デジタルノイズ，電磁ノイズに強いし、また前記第８の理由で電源ＯＮ／ＯＦＦのリスポンスも速い。従って、従来にない優れた携帯コンピュータシステムを実現することが可能となる。
【０２０７】
以上は、本発明のＦＲＡＭを用いた各種システムの実施形態であったが、以下に、本発明のＦＲＡＭに関する各種の実施形態について説明する。
【０２０８】
（第１９の実施形態）
図２２は、本発明の第１９の実施形態に係わるＦＲＡＭの基本構成を示す等価回路図である。前記図２に示した第１の実施形態と異なる点は、１つのメモリブロック内の直列接続のセル数を図２の２倍の８個に変更した点である。
【０２０９】
従来のＮＡＮＤ型セルでは、セルの直列数を増やすとビット線容量が低減できた反面、あまり増やすとビット線から遠いセルの読み出し時、ビット線からそのセルまでの他のセル容量がビット線容量の増加となり、逆にビット線容量が増加する欠点があり、直列数は４個程度が限界であった。
【０２１０】
これに対し本発明においては、セルの直列数をより増やしてビット線容量を大幅に低減できる。直列数を増加させると、ＢＬダイコン部の減少により、選択トランジスタのドレイン側の容量，拡散層容量等が、１／ｎ（ｎは直列接続数）に低減でき、ｎの数を増やしても、セルデータ読み出し時、選択ブロック内の非選択セルの強誘電体キャパシタの両端はショートされているため、強誘電体キャパシタの容量が電気的に見えなくなる。従って、このセル部の増加分は、セルトランジスタのゲートの反転容量と拡散層容量等の僅かである。よって、直列接続数を図２２のように８にしても、１６としても３２としても可能である。
【０２１１】
直列接続数を増やした時の問題は、読み出し時間／書き込み時間の問題であるが、１個のトランジスタのＯＮ抵抗を１２ｋΩ、拡散層抵抗を１ｋΩ、１個の強誘電体キャパシタの容量を３０ｆＦとしても、１段当たりのＲＣ時定数＝１３ｋ×３０ｆ＝０．４ｎｓ、４段で１．６ｎｓ、８段で３．２ｎｓである。通常、読み出し時のワード線（及びブロック選択線）の遅延が５ｎｓ〜１０ｎｓであること、データ再書き込み時間が２０ｎｓ〜３０ｎｓであることを考えると、上記のＲＣ時定数は殆ど問題とならない。
【０２１２】
また、直列接続した場合、非選択セルのセルトランジスタのＯＮ抵抗により、強誘電体キャパシタの両端に僅かに電圧が印加されるが、この問題もブロック選択線の遅延が５ｎｓ〜１０ｎｓで、セルトランジタのＯＮ抵抗によるＲＣ時定数より１けた以上大きい点、直列段数が増加すると、１セル当たりのブロック選択線が立ち上がった瞬時の印加電圧も減るため問題ない。
【０２１３】
本実施形態のように８段接続のケースでは、前記図３のビット線後作りセルで、選択トランジスタを含む１セル当たりのセルサイズは、
（１８Ｆ×２Ｆ）／８＝４．５Ｆ2
図４のビット線先作りセルで、
（１９Ｆ×２Ｆ）／８＝４．７５Ｆ2
となり、段数が多いと４Ｆ2 に近くなる。
【０２１４】
（第２０の実施形態）
図２３は、本発明の第２０の実施形態に係わるＦＲＡＭの基本構成を示す等価回路図である。
【０２１５】
本実施形態においては、前記図２の構成に選択トランジスタをもう１段追加している。同一セルアレイの隣接したビット線ＢＬと／ＢＬを対として、センスアンプＳＡに接続しており、フォールデッドビット線構成をとる。選択トランジスタの一方をＤタイプ（Depletion ）トランジスタ、他方をＥタイプ（Enhancement ）トランジスタにしておくことにより、一方の選択トランジスタは選択ブロック線の電圧に拘らずＯＮしており、等価回路的にショートしている状態を作る。よって、残りの選択ブロック線で、他方の選択トランジスタを制御する。
【０２１６】
より具体的には、２つの選択トランジスタを介して／ＢＬにつながるメモリブロックは、／ＢＬ側がＥタイプの選択トランジスタ、メモリブロック側がＤタイプの選択トランジスタである。同様に、２つの選択トランジスタを介してＢＬ側につながるメモリブロックは、ＢＬ側がＤタイプの選択トランジスタ、メモリブロック側がＥタイプの選択トランジスタである。
【０２１７】
例えば、図中の任意のメモリセル（Ｑ５，Ｃｆ５）を選択する場合を考える。このとき、ＷＬ02を“Ｈ”から“Ｌ”レベルに下げ、選択ブロック線ＢＳ00のみを“Ｌ”から“Ｈ”レベルに上げる。すると、／ＢＬ側につながる選択トランジスタは共にＯＮ状態になり、ＢＬ側につながる選択トランジスタの一方はＯＦＦ状態のままであり、従って／ＢＬ側のみセルデータが読み書きされる。ＢＬ側は参照ビット線として、フォールデッドＢＬ構成が取れ、ＤＲＡＭと同様にアレイノイズが低減される。
【０２１８】
但し、フォールデッドＢＬ構成をとると、非選択側のメモリブロックのセル（Ｑ６，Ｃｆ６）のセルトランジスタＱ６がアクティブ中にＯＦＦになり、ＳＮ103 はＰＬにショートしてＰＬと同電位であり、ＳＮ 100〜102 同士もセルトランジスタのショートにより同電位であるが、ＳＮ 100〜102 の何れかにｐｎ接合リーク等のリーク電流が発生すると、ＳＮ103 に対して、ＳＮ 100〜102 の電位が下がり、蓄積分極が破壊される。
【０２１９】
しかしながらこの問題は、強誘電体メモリがアクティブ状態にのみ発生し、通常のＤＲＡＭ等のメモリでは、最大アクティブ時間（ｔＲＡＳｍａｘ）は１０μｓという制約があり、通常のＤＲＡＭ等の最大リフレッシュ時間（ｔＲＥＦｍａｘ：６４ＭビットＤＲＡＭで６４ｍｓ）等に比べ短いため、リークスペックは非常に緩くでき問題ない。即ち、アクティブ時間終了と同時に元のショート状態に戻り、データは回復する。さらに、スペックを緩めるには、ｔＲＡＳ，ｔＣＥ等のスペックをきつくすれば良い。また当然、図２等の回路ではこの問題は発生しない。
【０２２０】
本実施形態におけるＦＲＡＭの従来ＦＲＡＭと比べて本質的な違いは、従来のＦＲＡＭは、強誘電体キャパシタの一端をフローティングにするため、スタンドバイ時間は無限でありリフレッシュが必要であったのに対し、本実施形態では、一端と他端を常に短絡するため、リフレッシュが不要となることである。さらに、フォールデッドＢＬ構成だと、アクティブ時間だけ一部セルがフローティングになるが、この時間は有限であるため問題ないわけである。
【０２２１】
図２４は、図２３の回路構成を実現するためのセル構成であり、（ａ）はＰＬから一端のビット線コンタクトまでの平面図、（ｂ）は一端のビット線コンタクトより他端のビット線コンタクトまでの断面図である。これは、セルトランジスタ形成後、強誘電体キャパシタを形成するスタックセルであり、特に強誘電体キャパシタ形成後にビット線を形成するビット線後作りセルである。前記図３に比べ、１本ブロック選択線が追加された点と、Ｄタイプ用チャネルイオン注入（ＤＣＩ）のためのマスクが追加された点が異なる。
【０２２２】
図２５は、図２３の回路構成を実現するための別のセル構成であり、（ａ）はＰＬから一端のビット線コンタクトまでの平面図、（ｂ）は一端のビット線コンタクトより他端のビット線コンタクトまでの断面図である。これは、セルトランジスタ形成後、強誘電体キャパシタを形成するスタックセルであり、特に強誘電体キャパシタ形成前に、ビット線を形成するビット線先作りセルである。前記図４に比べ、１本ブロック選択線が追加された点と、Ｄタイプ用チャネルイオン注入（ＤＣＩ）のためのマスクが追加された点が異なる。
【０２２３】
ちなみに、フォールデッドＢＬにおいても８段のケースでは、図２４のビット線後作りセルで、選択ゲートトランジスタを含む１セル当たりのセルサイズは、
（２０Ｆ×２Ｆ）／８＝５Ｆ2
図２５のビット線先作りセルで、
（２１Ｆ×２Ｆ）／８＝５．２５Ｆ2
となり、段数が多いと理想の４Ｆ2 に近くなる。
【０２２４】
前記図２３において、Ｄタイプのトランジスタを用いずに、図２６に示すように、このトランジスタがある部分を通過のブロック選択線として、フィールドトランジスタ化して、フィールド酸化膜下にｎ+ 層を形成して、本来のソース・ドレインとなるところ同士を接続しても良い。ここで、図２６（ａ）はＢＳ０側をフィールドトランジスタ化した場合を示し、図２６（ｂ）はＢＳ１側をフィールドトランジスタ化した場合を示す。ブロック選択線の上を別の配線を用いて、本来のソース・ドレインとなるところ同士を接続しても良い。
【０２２５】
また、図２７（ａ）に示すように、ストレージノードの層をうまくつないで配線しても良いし、図２７（ｂ）に示すように、ＢＬダイコン数を増やして対処しても良い。Ｄタイプのトランジスタを用いた場合、ＤタイプトランジスタがＢＬダイコン側にあるセルブロックの場合、非選択ブロックであっても，Ｄタイプのトランジスタのチャネルの反転層容量がＢＬ容量として見え、ＢＬ容量が重くなる。この問題を、図２６、図２７のようなＤタイプトランジスタを利用しない場合は解決することができる。以下、全てのＤタイプのブロック選択トランジスタを用いる実施形態にこれは当てはまる。
【０２２６】
（第２１の実施形態）
図２８は、本発明の第２１の実施形態に係わるＦＲＡＭの概略構成を示す図である。これは、本発明のメモリを複数のセルアレイブロックと、センスアンプブロックで構成した場合を示す。
【０２２７】
図２８（ａ）は、オープンＢＬ構成を示し、前記図２の実施形態が適用できる。ＢＬは、セルアレイ端で交互にセンスアンプＳＡに引き出し、これによりセンスアンプルールを緩和している。
【０２２８】
図２８（ｂ）は、フォールデッドＢＬ構成で、前記図２３の実施形態が適用できる。センスアンプＳＡは、φｔｉ信号をデータ読み出し時、左右のセルアレイのどちらか選択しない方を下げることにより共用でき、これによりセンスアンプ数を半減している。
【０２２９】
図２の回路においても、２セルを１ビットデータにして、ＢＬ側に“１”（“０”）データを書き、／ＢＬ側に逆の“０”（“１”）データを書くようにすれば、図２８（ｂ）のように、詳細には図２９に示すように、フォールデットＢＬ構成を容易に実現できる。この場合、セルサイズを従来の８Ｆ2 から４Ｆ2 の半分にできることから、従来の１トランジスタ／１強誘電体キャパシタ方式と比べて、チップサイズが変わらず、読み出し信頼性の向上及びダミーセル不要の効果がある。
【０２３０】
図２８（ｃ）は、ビット線ＢＬとセンスアンプＳＡの接続を時分割して接続する方法であり、図２、図２３の両方の実施形態が適用できる。
【０２３１】
（第２２の実施形態）
図３０は、本発明の第２２の実施形態に係わるＦＲＡＭの概略構成を示すブロック図である。この方式でも、図２、図２３の実施形態の両方が適用できる。
【０２３２】
図３０（ａ）において、１つのセルアレイブロック及びセンスアンプブロックは、ワード線方向に複数のサブブロックに分割される。そして、全サブブロック中の一部分のサブブロック或いは、１個のサブブロックのみを活性化することにより、アクティブ電流を大幅に低減できる。通常、プレート電極ＰＬを０ＶからＶｃｃに変動させる方式では、負荷容量の大きいＰＬ駆動のため、このような例を利用しているが、ＰＬを (1/2)Ｖｃｃ固定の方式では、リフレッシュが必要のため、むやみにサブブロックを増やし、活性させるカラム数を減らせなかった。これに対し本実施形態では、リフレッシュ不要なので、 (1/2)ＶｃｃＰＬ固定方式でも、十分にサブブロックを増やし、活性させるカラム数を減らせて、消費電流を低減できる。
【０２３３】
さらに、図３０（ｂ）のように、 (1/2)ＶｃｃＰＬ固定の場合、データの読み書きさせたいカラム（／ＢＬ１，ＢＬ１）のビット線のみをＶｓｓにプリチャージしておき、センスアンプ動作させ、他のカラムを (1/2)Ｖｃｃにプリチャージしておき、センスアンプ動作させなければ、１カラムだけ動作が可能となる。これも、非選択カラムでは、ビット線とＰＬが (1/2)Ｖｃｃのままでワード線，ブロック選択線を動作させても、データが破壊されないことを利用している。
【０２３４】
また同様に、 (1/2)ＶｃｃＰＬ固定の場合、データの読み書きさせたいカラム（／ＢＬ，ＢＬ）のビット線のみＶｃｃにプリチャージしておき、センスアンプ動作させ、他のカラムを (1/2)Ｖｃｃにプリチャージしておき、センスアンプ動作させなければ、１カラムだけ動作が可能となる。また同様に、ＯＶからＶｃｃまで変動させるＰＬ駆動の場合でも、ビット線をＶｃｃにプリチャージしておいて、データの読み書きを実行することも可能である。
【０２３５】
（より詳しい動作説明）
次に、前記図２、図２３、図２８、図２９、図３０の実施形態の動作例を、図３１、図３２、図３３を参照して説明しておく。信号名は、図２３のＱ５，Ｃｆ５のセルを選択した場合に準じている。図３１、図３２は、 (1/2)Ｖｃｃ固定ＰＬの場合を示し、後半の動作が図３１と図３２で一部異なる。図３３は０Ｖ〜ＶｃｃＰＬ電位変動方式の場合を示す。
【０２３６】
図３１においては、ビット線／ＢＬ，ＢＬをＶｓｓプリチャージにしておき、ＷＬ02を“Ｈ”から“Ｌ”にし、セルトランジスタＱ５をＯＦＦにして、ＢＳ00を“Ｌ”から“Ｈ”にし、セルとビット線を接続する。すると、ＢＬ・ＰＬ間に-(1/2)Ｖｃｃの電位差が発生し、セル電荷が読み出され、センスアンプにより、／ＢＬ，ＢＬがＶｓｓ，Ｖｃｃに増幅される。そして、セルの再書き込みがなされる。このとき、／ＢＬ，ＢＬをＶｓｓ，Ｖｃｃにしたままで、ＢＳ00を閉じ（“Ｌ”にし）、ＷＬ02を上げ（“Ｈ”にし）、セルトランジスタＱ５をＯＮにする。Ｑ５をＯＮにすると、自動的に、Ｃｆ５の両端の電位差が０Ｖとなり書き込み終了となる。
【０２３７】
ＢＳ00を閉じた後はこれと平行し、／ＢＬとＢＬをショートして (1/2)Ｖｃｃにしてから、次のアクティブ動作に備え、／ＢＬ，ＢＬを０Ｖにする。変形として、／ＢＬとＢＬをショートせずに、直接／ＢＬ，ＢＬを０Ｖにしてもよいし、ショートと０Ｖ化を同時に行ってもよい。
【０２３８】
図３２の例は、図３１と一部異なり、／ＢＬ，ＢＬをショートしてから、ＢＳ00を閉じ、ＷＬ02を上げ、Ｑ５をＯＮしている。これは、図３１はＷＬ02を上げＣｆ５の両端をショートしているが、図３２では／ＢＬ，ＢＬのショートにより、ＰＬ＝ (1/2)Ｖｃｃ，／ＢＬ，ＢＬ＝ (1/2)Ｖｃｃで、Ｃｆ５の両端の電位差を無くしている点が異なる。この場合、ＢＳ00の下げ、ＷＬ02の上げの順序は問わない。その後、／ＢＬ，ＢＬ電位をＶｓｓに落としている。
【０２３９】
図３３の例は、ＰＬ変動型の例を示す。ビット線／ＢＬ，ＢＬを０Ｖにプリチャージしておいてから、ＷＬ02を下げ、ＢＳ00を上げる。このとき、ＢＬ＝ＰＬ＝０Ｖのため、データは読み出されない。次に、ＰＬ電位を０ＶからＶｃｃに上げると、“１”データは分極反転して、前記図１７４（ｂ）中Ｂ点からＣ点に移り、“１”と“０”読み出しに電位差が生じる。
【０２４０】
“０”データは、センス動作で、ビット線が０Ｖにされると、Ｃ点に戻され、“１”データは、Ｄ点に移動する。次いで、ＰＬを０Ｖに下げると、“０”データはＤ点に移動し、“１”データはＡ点に戻される。その後、ＢＳ00を下げ、ＷＬ02を上げると、“０”データはＤ点のままで、“１”データはＢ点に移動し、読み出し前の状態に戻る。その後、ビット線は／ＢＬ，ＢＬをショートしてからＶｓｓに戻される。
【０２４１】
図３４、図３５は本発明の主な効果をまとめている。図３４において、従来の８Ｆ2 セル，縦型トランジスタ４Ｆ2 セル，ＮＡＮＤ型セルと、本発明とを比較している。本発明は、セルサイズは他の４Ｆ2 セルと同等に小さく、しかもビット線容量を低減できるため、１ビット線当たり多くのセルを接続できる。その結果としてセンスアンプ数を低減できるため、チップサイズは最も小さくなる。さらに、平面トランジスタで容易に実現でき、しかもランダムアクセスが可能である。これらの両立は、従来は不可能であった。さらに、フォールデッドＢＬ構成を実現でき、ノイズも低減できる。もちろん不揮発性が実現できる。
【０２４２】
ちなみに、ノイズに関して言うと、従来縦型トランジスタ４Ｆ2 セルをフォールデッドＢＬ構成にするには、ビット線を２層化すれば実現できることを本発明者らは提案しているが（特開平７−９４５９７号公報）、この場合はコスト増が生じる。
【０２４３】
ＮＡＮＤセルをフォールデッドＢＬにするには、ブロック選択線を追加すれば実現できることを本発明者らは既に提案しているが（特開平７−７３６６６号公報）、この場合は本発明と異なり、完全なランダムアクセスのフォールデッドＢＬに成り得ない。これは、ブロック選択線を追加して、参照側のセルデータをＢＬに読み出されないようにしても、セルがＮＡＮＤ接続のため、ブロック選択線の選択ゲートトランジスタのソース側まで、データが既に読み出されているので、結果として、必ず次にこのデータを読み出さないとデータが破壊されるためである。
【０２４４】
図３５は、従来のＦＲＡＭと本発明とを比較している。上述してきたように、本発明においては、 (1/2)Ｖｃｃの固定プレート方式で、高速化を実現しつつ、リフレッシュ動作が不要となる。従来のＦＲＡＭでは、これらの両立は不可能であった。即ち、プレートを０Ｖ〜Ｖｃｃに変動する方式ではリフレッシュを不要にできるが、プレートを (1/2)Ｖｃｃに固定する方式では必ずリフレッシュが必要であった。
【０２４５】
（第２３の実施形態）
図３６は、本発明の第２３の実施形態に係わるＦＲＡＭを説明するためのもので、特にダミーセル方式を用いたセンスアンプ回路を示している。なお、前記図２３のＤタイプ選択トランジスタは、常にＯＮであるため短絡したものとみなし、この回路図からは除いてある。
【０２４６】
図３６（ａ）は、カップリング型ダミーセルの場合を示す。その動作例を図３７に示す。これは、 (1/2)ＶｃｃＰＬ方式の図３１の動作例をより詳細にしたものである。
【０２４７】
スタンドバイ中はＶＰＳを“Ｈ”に保ち、ビット線をＶｓｓにしておき、アクティブ時はＶＰＳを下げ、ＥＱＬを下げ、ビット線を０Ｖでフローティングにする。φｔ１のみ“Ｌ”レベルにして、センスアンプの左側のセルアレイを選択する。その後、ＷＬ02下げ、ＢＳ00を上げ、セルデータをビット線に読み出す。このとき、参照ビット線側は、ダミーワード線ＤＷＬ０を“Ｌ”から“Ｈ”に上げ、Ｃ２のカップリングにより、ビット線ＢＬ側を読み出し電荷が飽和分極Ｐｓ分読み出したと等価なだけ、ＢＬ側の電位を上げればよい。これは、ＤＷＬ０の振幅量（ＶＤＨ）、Ｃ２の容量を調整すれば実現できる。
【０２４８】
その後、／ＳＡＮを下げ、ＳＡＰを上げ、センスアンプを動作させ、ビット線をＶｓｓ，Ｖｃｃにし、セルデータ再書き込みが終了する。その後、ＢＳ00を下げ、ＷＬ02を上げる。次に、ＥＱＬを上げると、／ＢＬ，ＢＬはショートされ、ＶＰＳを上げると／ＢＬ，ＢＬは０Ｖに下がる。勿論、本ダミーセルは、ＰＬの０Ｖ〜Ｖｃｃ駆動方式にも適用できる。
【０２４９】
図３６（ｂ）は、図２のセルで、２セルで１ビットデータを記憶する場合を示し、この場合、ダミーセルは不要となる。
【０２５０】
（第２４の実施形態）
図３８は、本発明の第２４の実施形態に係わるＦＲＡＭを説明するためのもので、特にダミーセル方式を用いたセンスアンプ回路を示している。なお、前記図２３のＤタイプ選択トランジスタは、常にＯＮであるため短絡したものとみなし、この回路図からは除いてある。
【０２５１】
図３８（ａ）は、図３６（ａ）と一部異なり、／ＢＬ，ＢＬをイコライズして (1/2)Ｖｃｃにするとき、より正確に電位を固定するために、ＥＱＬを上げた時ＶＢＬ（＝ (1/2)Ｖｃｃ）電位にしている。これは例えば、図３２の動作のように、／ＢＬ，ＢＬをイコライズしてＣｆ５の両端を同電位にする場合、リーク等でＰＬ＝／ＢＬ，ＢＬからずれた場合、蓄積電荷のロスが生じるのを防ぐ。
【０２５２】
この場合の詳細動作を、図３９に示す。ＥＱＬを上げて、／ＢＬ，ＢＬをショートして、ＢＳ00を下げ、ＷＬ02を上げ、次にＶＰＳを上げる前に、ＥＱＬを下げる。なお、ＥＱＬを下げるのは、ＶＢＬとＶｓｓのショートの短絡を防ぐためである。
【０２５３】
図３８（ｂ）は、同様に図３６（ｂ）にＶＢＬ回路を付加した例を示す。
【０２５４】
（第２５の実施形態）
図４０は、本発明の第２５の実施形態に係わるＦＲＡＭを説明するためのもので、特にダミーセル方式を用いたセンスアンプ回路を示している。なお、前記図２３のＤタイプ選択トランジスタは、常にＯＮであるため短絡したものとみなし、この回路図からは除いてある。
【０２５５】
図４０（ａ）は、図３６（ａ）の回路と比較してダミーセル方式のみ異なる。図４０（ａ）においては、強誘電体キャパシタでダミーセルを構成している。この動作を図４１に示す。図４１は、図３７と比較してダミーセルの動作のみ異なる。
【０２５６】
図４０（ａ）のダミーセル構成は、図２３のフォールデッドＢＬ構成のメモリセルの直列接続数を１とした場合と等価となる。本ダミーセルは、各種動作が可能で、図４１のＤＢＳ０の（Ｘ）の動きでは、前記図１７４（ｂ）において、スタンドバイ中はＤ点に位置している。図４１でＷＬ02が下がり、ＢＳ00が上がり、セルデータが／ＢＬに読み出されると同時に、ＤＷＬが下がり、ＤＢＳ０が上がると、ダミーセルデータがＢＬ側に読み出される。その後、センス動作、再書き込み、ＢＳ00を閉じ、ＷＬ02を上げ元に戻してから、／ＢＬ，ＢＬはショート、／ＢＬ＝ＢＬＶｓｓへ引き落す。このとき、ダミーセルノードＤＮは０Ｖとなり、図１７４（ｂ）のＣ点にくる。その後、ＤＢＳ０を下げ、ＤＷＬを上げると、元のＤ点に戻る。
【０２５７】
また、通常のセルのＰＬは０Ｖ〜Ｖｃｃ駆動の場合でも、ダミーセルのＰＬ’は分極反転不要のため、一定電位に固定して用いるのがよい。
【０２５８】
本実施形態での、読み出し電荷はＰｓ’−Ｐｒ’となり、“０”データと同じであるが、強誘電体キャパシタの容量を（セルのＰｓ）＝ダミーセルの（Ｐｓ’−Ｐｒ’）になるように大きくすればよい。また、ダミーセルＰＬ’の電位を (1/2)Ｖｃｃより高めに調整してもよい。但し、本実施形態では、セルに“０”データが書き込まれていた場合、ダミーセル側は“１”になるため、一度Ａ点に移動してから、Ｃ点に移動しＤ点に戻るため、分極反転を伴う。
【０２５９】
ダミーセルは、セルアレイ内のどのセルを選択しても動作するため、分極反転回数が多くなり、疲労が著しい。この問題を避けるため、図４１のＤＢＳ０の“Ｈ”側電圧を（Ｙ）のように下げると、“０”データセル読み出しでダミーセル側のＢＬがＶｃｃになっても、ダミーセルノードＤＮはＤＢＳ０電圧ーＶｔになり、ＤＢＳ０電圧−Ｖｔ＜＝ＰＬ’のようにＰＬ’を設計すれば分極反転を伴わなくなり、疲労が少ない。また、ＤＢＳ０電位を（Ｘ）のようにした場合も、ＰＬ’＝Ｖｃｃ或いは、その程度上げても、分極反転せず疲労が少ない。また（Ｚ）のように、ダミーセル読み出し後、一度ＤＢＳ０を下げ、／ＢＬ，ＢＬが０Ｖに下がってから、もう一度、ＤＢＳ０を上げ下げすると、分極反転を伴わずＤ点からＣ点に移動し、その後にＤＷＬを上げることにより、Ｄ点に戻る。
【０２６０】
従来の１セルトランジスタと１強誘電体キャパシタの直列のセルで、ダミーセルを構成すると、ダミーセルのセルノードがフローティングであり、リーク電流等で電位が変わり、結果としてダミーセルの読み出し電位が変わる問題がある。これを避けるために、従来ダミーセル回路は、ダミーセル回路内に一度Ｄ点に持っていって、Ｃ点に戻す等、通常セルと異なる複雑な回路構成（T.Sumi et al., 1994 IEEE International Solid-State Circuit Conference Digest of Technical Paper, pp.268-269,Feb,1994等）を取っていたが、本実施形態では、全く通常のセルと同じセル構造、回路構造にできるメリットがある。
【０２６１】
図４０（ｂ）は、図４０（ａ）の問題点を解決する例である。図４０（ａ）では、選択したメモリセルがメモリブロック中で、ビット線に近い方である場合と遠い方である場合とで、僅かにビット線容量が変わる。これは僅かであるが、センスアンプ動作のマージンを減らす。
【０２６２】
図４０（ｂ）はこの問題をも解決する。即ち、図４０（ｂ）のように、通常のセル部と同じダミーセルのブロックを形成し、メモリブロック内の選択セルと同じ位置のダミーメモリブロックのダミーセルを選べば、ビット線対の容量アンバランスは解消する。その動作は、図４０（ａ）と、選ぶダミーワード線が変わるだけで同じである。各種変形動作も同じである。
【０２６３】
図４０（ａ）（ｂ）のダミーセルブロックのブロック選択トランジスタは、図３７の説明でも分るように、Ｄタイプの常にＯＮしているトランジスタを表記上省略しているが、実際には前記図２６、図２７に示すように、トランジスタを形成しなくても良い。図４２に示すように、実際にＤタイプのトランジスタを用いても良い。
【０２６４】
このように、ダミーセルも直列接続する他の理由を、図４３に示す。図４３は、セル直列数（Ｎ）に対する“１”データ及び“０”の実際のセルデータをビット線に読み出した後のビット線電位を示し、パラメータとして最もビット線コンタクトに近いＷＬ０を選択した場合と、最も遠いＷＬ（Ｎ）を選択した場合を示す。
【０２６５】
遠いセルの場合、“１”データと“０”データの信号差は、近いセルに比べて、直列セル内のゲートチャネル容量等の寄生容量分僅かに減るが、最も大きな問題点は、遠いセルを選んだ場合、“１”データの“０”データもＶｄｄ側に読み出し値がシフトしている点である。これは、スタンドバイ中に (1/2)Ｖｄｄにあったセル直列内のノードが、読み出し後にＶｓｓに下がるため、セル直列内の寄生容量分カップリングでＶｄｄ側にシフトするためである。これは、セル直列数を増やすと問題が顕在化する。
【０２６６】
ダミーセルも図４０（ｂ）、図４２に示すように、直列接続し、通常セルと同じ直列内の位置のダミーセルを選ぶと、図４３に示すように、ダミーセル（図中Ｄｃｅｌｌ）側にも同じ影響を与え、センスアンプから見るとこのシフトの問題は見えなくすることができる。また、常誘電体キャパシタを用いてダミーセルを構成する場合も、この問題を克服するために、図３６（ａ）等で示してある、センスアンプ内のカップリングキャパシタを複数種類用意して対応しても良いし、図３６（ａ）のＤＷＬ０，ＤＷＬ１の振幅電圧を選択セルの直列接続内の位置に応じて代えても良い。
【０２６７】
なお、このＶｄｄ側へのシフトの問題は、０Ｖ〜ＶｄｄのＰＬ駆動方式では発生しない。これは、スタンドバイ時にこれらのノードは０Ｖにプリチャージされているからである。
【０２６８】
（第２６の実施形態）
図４４（ａ）は、本発明の第２６の実施形態を示すダミーセルを含むセルアレイ等価回路を示す図である。図４４（ｂ）は、図４４（ａ）の実施形態の動作例を示す信号波形図である。
【０２６９】
図４４（ａ）において、ビット線対（／ＢＬ，ＢＬ）のダミーセルを共用している。例えば、ＷＬ２とＢＳ０が選択されて、／ＢＬ側にセルデータが読み出される場合は、ＤＢＳ０とＤＷＬ２が選択され、ＤＷＬ２に接続されるダミーセルの強誘電体キャパシタ情報がＢＬ側に読み出されるし、例えばＷＬ２とＢＳ１が選択されて、ＢＬ側にセルデータが読み出される場合は、ＤＢＳ１とＤＷＬ２が選択され、ＤＷＬ２に接続されるダミーセルの強誘電体キャパシタ情報が／ＢＬ側に読み出される訳である。
【０２７０】
図４４（ｂ）のような読み出し方式では、図４０（ｂ）で示したように、ダミーセルは常に“０”データが読み出されることになり、これに伴って、ダミーセルの強誘電体キャパシタ容量は、セルの“１”データ（＝Ｐｒ＋Ｐｓ）と“０”データ（＝Ｐｓ−Ｐｒ）の中間値Ｐｓ、とダミーセルの（Ｐｓ’−Ｐｒ’）がほぼ等しくなるように、通常セルの１．５倍〜３倍程度（最適値は２倍程度）大きくする必要がある。よって、図４０（ｂ）の方式のままでは、ダミーセルの強誘電体キャパシタ面積を大きくするため、ワード線間隔を広く取る（ビット線方向に伸ばす）必要があったが、図４４（ａ）の回路を用いると、ダミーセルを共有した分、セルのワード線方向の間隔が緩くなり、ワード線間隔を広げずに強誘電体キャパシタ面積を大きくできる。
【０２７１】
図４５は、図４４の等価回路を実現するレイアウト図の例を示す。図４５（ａ）は通常セルレイアウトを示し、図４５（ｂ）はダミーセルのセルレイアウト図を示す。ダミーセルにおいて、セル間の素子分離を最小Ｆとすると、強誘電体キャパシタ面積を通常セルのＦ2 に対して、３Ｆ2 まで大きくしつつ、ＷＬ線間隔をＦのままに保つことができることが分かる。これによりＦ2 から３Ｆ2 の任意の値にダミーセルの強誘電体キャパシタ面積を設定できる。従って、図４５（ｃ）（ｄ）のように、リファレンス側の読み出し電荷量を、通常セルの“１”，“０”データの中間値に持ってくることができる。
【０２７２】
なお、ダミーセルの読み出し電位は、キャパシタ面積及びダミーセル用ＰＬの電位の両方で調整できる。
【０２７３】
また、前記図３５（ｂ）に示すように、強誘電体キャパシタ面積を大きくしつつも、ダミーセルのセルトランジスタサイズを通常セルと同じく設定することにより、図４３に示したような、“１”，“０”セルデータのシフトの問題も、ダミーセルのセルトランジスタチャネルの反転容量と、正規セルのセルのセルトランジスタの反転容量とを等しくできるため、ダミーセル部のシフト量と、正規セル部のシフト量をほぼ等しくでき、キャンセルされ、読み出しビット線とリファレンスビット線間の差には現れなくなる。
【０２７４】
（第２７の実施形態）
図４６は、本発明の第２７の実施形態に係わるＦＲＡＭを説明するためのもので、特にダミーセル方式を用いたセンスアンプ回路を示している。なお、前記図２３のＤタイプ選択トランジスタは、常にＯＮであるため短絡したものとみなし、この回路図からは除いてある。
【０２７５】
本実施形態は、図３６（ａ）、図４０（ａ）（ｂ）等の回路から、ＥＱＬ系の回路を除いた場合を示す。これは、図３１等で、／ＢＬ，ＢＬ等をイコライズせずに直接ＶＰＳを上げ、Ｖｓｓに落とすことを意味する。これにより、センスアンプ面積を削減できる。
【０２７６】
（第２８の実施形態）
図４７は、本発明の第２８の実施形態を説明するための信号波形図である。この実施形態は、電源ＯＮ／ＯＦＦの望ましい手順を示している。
【０２７７】
本実施形態においては、まず電源Ｖｃｃ投入後、パワーＯＮリセット回路により、Ｖｃｃが完全に立ち上がってから、全ワード線ＷＬを“Ｈ”レベルにする。その後、プレート電位を０Ｖから (1/2)Ｖｃｃに上げる。このＷＬとＰＬの順序を変えると、セルデータが破壊され易い。このとき、ビット線ＢＬ及びブロック選択線ＢＳは０Ｖのままである。その後、通常のメモリセル動作に移れる。
【０２７８】
電源立ち下げ時は、パワーＯＦＦリセット回路により、ＶｃｃがＶｃｃｍｉｎ（Ｖｃｃの下限）より下がると、或いは電源ＯＦＦ信号により、ＰＬを０Ｖにする。ＢＬが０Ｖ或いは、ＢＳが０Ｖであれば、その後にＷＬが下がってもデータは壊れない。
【０２７９】
（第２９の実施形態）
図４８は、本発明の第２９の実施形態を説明するための信号波形図である。この実施形態は、電源ＯＮ／ＯＦＦの望ましい手順を示している。具体的には、図４７に加え、セルアレイに負の基板バイアスＶＢＢを印加する場合の手順を示している。
【０２８０】
従来ＦＲＡＭにおいては、 (1/2)Ｖｄｄ固定プレート方式では、当然セルデータが破壊されるし、スタンドバイ時プレートを０Ｖにする。プレート電極を０ＶからＶｄｄまで駆動するプレート駆動方式においても、セルアレイの基板バイアスを負に印加すると、スタンドバイ中ストレージノードが０Ｖ以下になるため、“１”データが破壊される問題があり、従来ＦＲＡＭでは、セルアレイの基板バイアスを０Ｖにしていた。これに対し本実施形態においては、アクティブ中は勿論、スタンドバイ中もセルアレイの基板バイアスＶＢＢを負（＝−ＶＢ）にしても、強誘電体キャパシタが、セルトランジスタでショートされているため、データが破壊されない。
【０２８１】
これにより、１）拡散層とセルウェル間に、逆バイアスが印加できるため、ｐｎ接合容量の低減によるビット線容量低減が可能になり、読み出し信号量が増加する。２）−ＶＢバイアスで、セルトランジスタのしきい値電圧の合せ込みができ、基板バイアス効果の低減が可能となる。３）素子分離耐圧が向上する、等の効果が期待出来る。ＶＢＢ印加のタイミングも図４８に示すように、電源ＯＮ時にＷＬを上げて、強誘電体キャパシタをショートしてから、ＶＢＢを下げればセル情報は破壊されない。電源ＯＦＦ時も、ＷＬを下げる前に、ＶＢＢを０Ｖに戻せば問題ない。
【０２８２】
（第３０の実施形態）
図４９は、本発明の第３０の実施形態に係わるＦＲＡＭの基本構成を示す回路図であり、メモリセルの８セル分の等価回路を示している。
【０２８３】
本実施形態は、基本的には前記図２の構成と同様であり、これと異なる点は、図１のセルトランジスタをＤ（Depletion ）タイプにし、しきい値電圧を負の値にしたものである。動作としては、図５１に示すように、電源ＯＦＦ時或いはスタンドバイ時、ワード線電圧を０Ｖにしてセルトランジスタを導通させ、選択セルのワード線のみ負の電位に下げ、セルトランジスタをＯＦＦさせる。
【０２８４】
本実施形態の長所は、第１に、スタンドバイ中ワード線が０Ｖのため、ワード線リークが問題にならない。第２に、スタンドバイ中に高ＷＬ電圧が印加されないため、デバイスの信頼性が増す。第３に、最大のメリットとして、極めてノイズに強いことが挙げられる。電源ＯＦＦ中もセルトランジスタは常にＯＮのためセルデータが確実に守られるし、不意な電源ＯＦＦにも強い。
【０２８５】
その他、しきい値を弱く負にすることにより、ＷＬ，ＢＳ線振幅を−Ｖｐｐ′〜Ｖｃｃとすると、スタンドバイ時のワード線のリークにより昇圧電位が下がるのを防ぐことができる。これは、Ｖｃｃは電源であり、電流供給が十分行えるからである。
【０２８６】
（第３１の実施形態）
図５０は、本発明の第３１の実施形態に係わるＦＲＡＭの基本構成を示す回路図である。
【０２８７】
本実施形態は、前記図２３のセルトランジスタをＤ（Depletion ）タイプにし、しきい値電圧を負の値にしたものである。動作としては、図５１に示すように、電源ＯＦＦ時或いはスタンドバイ時、ワード線電圧を０Ｖにしてセルトランジスタを導通させ、選択セルのワード線のみ負の電位に下げ、セルトランジスタをＯＦＦさせる。
【０２８８】
本実施形態の長所は、第３０の実施形態と同様に、ワード線リークが問題にならない、デバイスの信頼性が増す、極めてノイズに強いことである。
【０２８９】
さらに、図４９、図５０において、電源ＯＦＦ時も、電源ＯＮ時の非選択時もセルトランジスタがＯＮしていることにより、セルにアルファ線等の放射線が当たっても、これにより発生する収集電荷による、強誘電体キャパシタ間の電位差の発生によるソフトエラーは、従来セルと異なり、ＯＮしているセルトランジスタによる強誘電体キャパシタ間のショートにより、起こりにくく、信頼性を大幅に向上できる。この非選択時ＯＮしていることは、従来セルでは、ＳＮが浮いているため、選択セルの動作による寄生容量カップリング等のノイズの影響を受けるが、本発明ではこれを防ぐことができる。図５１は、この動作例を示す。
【０２９０】
（第３２の実施形態）
図５２〜図５５は本発明の第３２の実施形態を説明するためのもので、各種メモリ構造の例を示している。
【０２９１】
図５２（ａ）は、ビット線ＢＬと選択トランジスタとの接続のビット線ダイコン部において、前記図３のように深いビット線コンタクトを形成せずに、一度パッド層ＰＡＤを介してビット線ＢＬに接続している。このパッド層ＰＡＤは勿論、セルノードの下部電極配線層や上部電極配線層と共用しても良い。この場合、深いビット線コンタクトを形成する必要がなくなることから、その製造が容易となる。
【０２９２】
図５２（ｂ）は、強誘電体キャパシタをゲート側壁部にも形成した場合の例である。この場合、キャパシタ面積を増大できる。
【０２９３】
図５３（ｃ）（ｄ）は強誘電体キャパシタをフィン構造で多重に形成した場合を示す。この場合も、キャパシタ面積を増大できる。従来ＤＲＡＭでもフィン構造は存在するが、その場合、フィンとフィンの間にプレート電極が挟まれているが、本実施形態では、フィン間にはプレート電極が挟まれていないのが特徴である。
【０２９４】
図５４（ｅ）は、セルノードをビット線ＢＬの上に上げてから、強誘電体キャパシタを形成している。図５４（ｆ）も（ｅ）と同じで、強誘電体膜形成後に絶縁膜を形成し、コンタクトホール形成後に上部電極を形成している。図５４（ｅ）に示すように、強誘電体キャパシタは基板と垂直方向にあってもよい。
【０２９５】
図５５（ｇ）は今までと少し異なり、どのセルノードも下部電極形成後に強誘電体膜を形成し、その後に隣接セルノード同士を上部電極で接続している。この場合、等価回路的に２つの強誘電体キャパシタを直列接続した型になり、セル容量が半減するが、上部電極は強誘電体膜のみに接続すればよく、作り易い利点がある。
【０２９６】
図５５（ｈ）（ｉ）は、キャパシタ部分の拡大断面図であり、強誘電体膜とこれに接する上部電極及び下部電極を示している。図５５（ｈ）は、Ｔｉ層上に下部電極としてのＰｔ膜を形成し、その上に強誘電体膜（ＳｒＢｉＴａＯ）の混成膜を作り、さらに上部電極にＰｔ膜を形成した例を示す。図５５（ｉ）は、Ｔｉ層上に下部電極としてのＰｔ膜を形成し、その上に強誘電体膜（ＰｂＺｒＴｉＯ）の混成膜を作り、さらに上部電極にＰｔ膜を形成した例を示す。
【０２９７】
上部電極には、その上に他の金属やＳｉ層を形成してもよいし、下部電極もその下にＳｉ層や金属層を接続してもよい。例えば、図５４（ｅ）等のセルノードの２段のプラグはポリＳｉ層で、その上にＴｉＰｔのバリアメタルを介して強誘電体膜を形成し、その上にＰｔを形成している。また、その上にＡｌ層等を形成してもよい。その他セルの電極として、Ｉｒ、ＩｒＯ2 等を用いても良い。
【０２９８】
また、図５４（ｅ）の変形として、拡散層上に、Ｓｉプラグを形成し、その上に、Ｔｉ層／ＴｉＮ層／Ｐｔ層を形成し、その後に強誘電体膜を形成しても良い。また、強誘電体膜として、ＢａＳｒＴｉＯ系で実現しても良い。ＢａＳｒＴｉＯ系は、ＢａよりＳｒの含有量を多くすると強誘電体キャパシタとなり得る。この強誘電体キャパシタの電極として、ＳｒＲｕＯを用いて、強誘電体キャパシタと電極間に格子定数の不一致を起こし、歪みを入れて分極量の増加を行っても良い。Ｒｕ、ＲｕＯ等の電極を用いても良い。上部電極形成後、ＴｉＯ2 膜／ＳｉＯ2 膜を形成すれば、その後のＨ還元系の各種熱処理により、強誘電体キャパシタから酸素が抜け分極量が減る問題を回避出来る。以上述べた強誘電体キャパシタ形成は、ゾルゲル法，スパッタ法，ＣＶＤ法，ＭＯＣＶＤ法のいずれを用いても良い。
【０２９９】
（第３３の実施形態）
図５６は、本発明の第３３の実施形態に係わるＦＲＡＭのメモリセル部構成を示す断面図である。
【０３００】
キャパシタの下部電極ＳＮａ及び強誘電体膜ＦＲを形成した後、強誘電体膜ＦＲの全部は加工せず部分的な加工を行い、キャパシタの上部電極ＳＮｂを形成している。即ち、強誘電体膜ＦＲが部分的に接続されている。強誘電体膜は膜形成方向に異方性を持つため、この例では分極がＳｉ面に垂直方向に起こり、水平方向に余り発生しない。このため、上記のような構成でも何等問題はない。前述の全てのセル例でも同様な構成を取ることが可能である。等方性材料でも距離が離れていれば問題ない。
【０３０１】
（第３４の実施形態）
図５７は、本発明の第３４の実施形態に係わるＦＲＡＭのメモリセル部構成を示す断面図である。（ａ）はビット線方向の断面を示し、（ｂ）は（ａ）のＡ−Ａ’部分で切ったワード線方向の断面を示す。
【０３０２】
キャパシタの下部電極ＳＮａを溝の様に（穴でも良い）形成し、その中に強誘電体膜ＦＲを形成し、上部電極ＳＮｂを形成している。この構造では、強誘電体膜ＦＲの面積を増大させ、メモリセルの分極量を増大させることができる。
【０３０３】
（第３５の実施形態）
図５８は、本発明の第３５の実施形態に係わるＦＲＡＭのメモリセル部構成を示す断面図である。前記セル構造とは異なり、全ストレージノード（ＳＮ）を同時に形成後、隣接ＳＮ間に強誘電体膜ＦＲを堆積させれば、本発明の等価回路が実現できる。
【０３０４】
本実施形態の特徴は、第１に、上部，下部電極を同時に形成できるため、プロセスコストが低減できる。これは、従来の１トランジスタ＋１キャパシタのセルと比べてもプレート電極ＰＬを別に形成する必要がなくなり、コストメリットがある。第２に、上部電極を形成する場合、セルトランジスタの拡散層からノードを引き出すため、強誘電体膜間を分離してノードを引き出す必要があったが、この問題も解決できる。第３に、ＳＮの厚みを増せば、セル分極量を自由に増加できる。
【０３０５】
第４に、強誘電体膜の常誘電体成分は、強誘電体膜厚を低減すれば増加するが、不揮発性に重要な残留分極量は膜厚に依存しない。膜厚を低減させると、抗電圧のみ低減する。結局、抗電圧さえ十分に低減できれば、膜厚を低減するメリットがなくなる。逆に、常誘電体成分のみ増加して、読み出しマージンが低下するだけとなる。
【０３０６】
この結果は、セルサイズが微細化していった場合、例えば微細な０．２５μｍの２５６ＭビットＦＲＡＭ製造時でも、強誘電体膜厚が２５０ｎｍ程度である可能性があり、この場合ＳＮ間の距離も０．２５μｍで形成されるとすると、本セル構成でも、強誘電体膜形成前のＳＮ間距離は、要求される強誘電体膜厚厚と一致し、設計ルール以下の無理なＳＮ間距離を保つ必要がなくなる。
【０３０７】
図５９は、本実施形態の変形例を示す断面図である。これは、図５８のセル形成時、強誘電体膜ＦＲを電極ＳＮ間のみではなく、ＳＮ上にも残した場合を示す。このように、ＳＮ上に強誘電体膜ＦＲを形成しても（ＳＮ間への強誘電体膜の埋め込み工程上しかたなくＳＮ上に形成されても）、その上のＳｉＯ2 等の絶縁膜が形成されているとこのＳＮ上の強誘電体膜ＦＲは対電極を持たず、動作上無視することができる。
【０３０８】
（第３６の実施形態）
図６０は、本発明の第３６の実施形態に係わるＦＲＡＭのメモリセル部構成を示す断面図である。これは、図５９のセルに対して、ＢＬ形成後に、強誘電体膜ＦＲ及び電極ＳＮを形成した場合を示す。この場合、ＢＬ形成時におけるＳＮ膜厚によるセル段差の影響が無くなることから、ＳＮ膜厚を厚くしてセルの残留分極量を増加させることができる。
【０３０９】
なお、図５７の強誘電体キャパシタ膜の立体形成や、図５８、５９、６０の電極間への強誘電体キャパシタ膜の埋め込みには、ＣＶＤ法，ＭＯＣＶＤ法が適している。
【０３１０】
（第３７の実施形態）
図６１は、本発明の第３７の実施形態に係わるＦＲＡＭのメモリセル部構成を示す断面図である。
【０３１１】
前記図３等のセル構造では、４Ｆ2 セルを構成すると、強誘電体キャパシタを平面だけで形成すると、強誘電体キャパシタ面積は１Ｆ2 となり、従来の８Ｆ2 セルでは２Ｆ2 〜３Ｆ2 になるのに対して、１セル当たりの分極量が減る問題点があった。
【０３１２】
この問題は図６１に示すように、例えば４層のキャパシタ電極層を用いることにより解決することができる。ワード線ＷＬよりも上方にキャパシタ電極となる導電体層が４層形成され、各々の電極はセルトランジスタのソース・ドレインに接続されている。第１層目と第３層目の電極は電気的に接続されている。
【０３１３】
セル直列のあるノード（セルトランジスタのソース・ドレイン）に第１，第３層目の電極をつなぎ、隣接する一方のノードに第２層目の電極をつなぎ、他方のノードに第４層目の電極をつなぐ。そして、第１，第３層目と第２層目の電極間に強誘電体キャパシタ膜を形成し、さらに第３層目と第４層目の電極間に強誘電体キャパシタ膜を形成する。
【０３１４】
ここで、第３層目と第４層目の電極間の強誘電体膜は３Ｆ2 分だけ形成することができ、第１，第３層目と第２層目の電極間の強誘電体膜は３Ｆ2 分以上に形成することができる。従って、４Ｆ2 セルにも拘わらず、３Ｆ2 分のキャパシタ面積を稼ぐことができ、従来と同等の分極量を確保できる。勿論このセルは、平面強誘電体膜ばかりでなく、図５７に示すように、さらに立体化して、セル面積を稼ぐことができる。
【０３１５】
また、図６２は、本実施形態の変形例であり、図６１と異なり、ビット線形成後に強誘電体キャパシタを形成している。
【０３１６】
（第３８の実施形態）
図６３は、本発明の第３８の実施形態に係わるＦＲＡＭのメモリセル部を示す等価回路図とタイミング図である。
【０３１７】
図６３（ａ）に示すように、強誘電体キャパシタとセルトランジスタ（ＷＬ00〜ＷＬ15）の並列接続で１セルを構成し、これを複数直列接続して、さらにこれに、４本の選択ブロック線（ＢＳ00〜ＢＳ03）で制御される４つの選択ブロックトランジスタを直列接続したものを接続して、セルブロックを構成する。セルブロックの一端はプレート（ＰＬ）電極に接続する。もう一端は、ビット線ＢＬに接続するのであるが、セル（Ｑ30，Ｃ30）を含む第１のセルブロックと、セル（Ｑ31，Ｃ31）を含む第２セルブロックのもう一端は、共通のビット線（／ＢＬ）に接続され、セル（Ｑ32，Ｃ32）を含む第３のセルブロックと、セル（Ｑ33，Ｃ33）を含む第４のセルブロックのもう一端は、共通のビット線（ＢＬ）に接続される。
【０３１８】
選択ブロックトランジスタは、図６３（ａ）に示すように、各セルブロックで、しきい値が正であるトランジスタの１個と、負であるトランジスタの３個とを混在させる。４本の選択ブロック線（ＢＳ00〜ＢＳ03）により、メモリセル選択時は、この第１〜第４のセルブロックの内１個のセルブロックのみ選択できるようになる。
【０３１９】
例えば、図６３（ｂ）のタイミングチャートに示すように、ＢＳ00のみＨｉｇｈレベルにすると、第１のセルブロックのみ選択できることが分かる。これは、第１のセルブロックのみ４個直列の選択トランジスタが全部ＯＮするためである。この結果、ＷＬ02選択時は、セル（Ｑ30，Ｃ30）のみ選択され、セルデータが／ＢＬに読み出され、ＢＬ側には読み出されずフォールデットビット線構成が実現できる。従って、前記図２３と同様に、オーブンビット線構成と比較して、低ノイズ、センスアンプピッチの緩和、センスアンプがセンスアンプ両側のセルアレイで共用できること（Shared SA)による、センスアンプ数が半減できる効果がある。
【０３２０】
本実施形態ではこれらの効果に比べ、さらにビット線ピッチが図２３の２倍に緩和できる、ビット線ピッチ緩和型フォールデットビット線構成が取れる。これにより、ビット線製造が極めて容易になり、特性的にもビット線間が離れるため、ＢＬ−ＢＬ間カップリングノイズが低減できる。さらに新たな効果として、センスアンプピッチも図２３に比べさらに２倍に緩和でき、センスアンプ回路形成を容易にし、しかもセンスアンプ数自体も図２３の半分にでき、チップサイズの低減効果がある。
【０３２１】
また、前記図２８（ｃ）のように、センスアンプを複数のビット線で共用すれば、センスアンプ数は減っても、ＢＬビッチは緩和できず、さらに後に他のＢＬを選択する必要性を伴う。図２８（ｃ）と図３０（ｂ）を組み合わせれば、センスアンプを共用して、かつ他の選択しないＢＬにセルデータを読まなくすることもできるが、ビット線の緩和は勿論できず、さらに読み出し前に、選択ビット線のみ、ビット線を図３０（ｂ）のようにＶｓｓに下げる（上げる方式も可能）必要があり、アクセス速度の低化を招く。これに対して、図６３の方式はこのアクセス速度のペナルティがない。
【０３２２】
（第３９の実施形態）
図６４は、本発明の第３９の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３２３】
図６３とほぼ構成及び効果は同じで、異なる点は、選択ブロックトランジスタは、図に示すように各セルブロックで、しきい値が正であるトランジスタを２個と、負であるトランジスタを２個混在させることにより構成する。
【０３２４】
メモリセル選択時は、この４本の選択ブロック線（ＢＳ00〜ＢＳ03）の内２本をＨｉｇｈレベルにし、この第１〜第４のセルブロックの内１個のセルブロックのみ選択できるようになる。即ち、ＢＳ02，ＢＳ03のどちらかを選択して、上の２つのセルブロックか、下の２つのセルブロックかを選び、ＢＳ00，ＢＳ01で各２つのセルブロックの内の１つを選ぶ。
【０３２５】
（第４０の実施形態）
図６５は、本発明の第４０の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３２６】
図６４とほぼ構成及び効果は同じで、更なる効果として、選択ブロックトランジスタ数を低減している。動作は図６４と同じで、メモリセル選択時は、この４本の選択ブロック線（ＢＳ00〜ＢＳ03）の内２本をＨｉｇｈレベルにし、第１〜第４のセルブロックの内１個のセルブロックのみ選択できるようになる。
【０３２７】
即ち、ＢＳ02，ＢＳ03のどちらかを選択して、上の２つのセルブロックか、下の２つのセルブロックかを選び、ＢＳ00，ＢＳ01で各２つのセルブロックの内の１つを選ぶ。ＢＳ02，ＢＳ03のゲート容量の低減、ビット線容量の低減、選択ブロックトランジスタのルール緩和が可能になる。
【０３２８】
（第４１の実施形態）
図６６は、本発明の第４１の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３２９】
ダミーセルもセルの直列数を１段だけにしただけで、メモリセルと同様な構成で実現できる。動作としては、例えば図６６（ｂ）に示すように、メモリセル（Ｑ30，Ｃ30）選択時、セルデータは／ＢＬに読み出される。このとき同時に、ＤＢＳ00を上げ、ＤＷＬを下げると、ダミーセルデータもReference ＢＬである（ＢＬ）に読み出される分けである。詳細動作は前記図４１と同様であり、ダミーセルの分極反転疲労を抑えることができる。
【０３３０】
（第４２の実施形態）
図６７は、本発明の第４２の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３３１】
図６７は図６３の実施形態の、ダミーセル構成の他の一例を追加した形態を示す。図６６に比べてダミーセル数を減らして、ルールの緩和が可能となる。動作としては、例えば、図６７（ｂ）に示すように、メモリセル（Ｑ30，Ｃ30）選択時、セルデータは／ＢＬに読み出される。このとき同時に、ＤＢＳ02を上げ、ＤＷＬを下げると、ダミーセルデータもReference ＢＬである（ＢＬ）に読み出される分けである。詳細動作は、前記図４１と同様で、ダミーセルの分極反転疲労を抑えることができる。
【０３３２】
ここで、図６８に図６７の実施形態のダミーセルを複数直列接続した場合を示す。図４０（ｂ）、図４２と同様の効果がある。また、図６９に図６５の実施形態に接続できるダミーセルを複数直列接続した場合を示す。図４０（ｂ）、図４２と同様の効果がある。
【０３３３】
（第４３の実施形態）
図７０は、本発明の第４３の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３３４】
図７０は図６３の実施形態の、メモリセルトランジスタにDepletion 型トランジスタを採用した場合を示す。動作としては、図７０（ｂ）に示すように、電源ＯＦＦ時或いはスタンドバイ時、ワード線電圧を０Ｖにして、セルトランジスタを導通させ、選択セルのワード線のみ負の電位に下げ、セルトランジスタをＯＦＦする。
【０３３５】
本実施形態は図６３の効果に加え、図４９、５０と同様に、１）スタンドバイ中のＷＬリークが問題なくなる、２）スタンドバイ時に高電圧が印加されない、ノイズに強く、不意な電源ＯＦＦに強い、４）電源ＯＦＦ時，スタンドバイ時共に、放射線によるソフトエラーに強い、等の効果が得られる。
【０３３６】
（第４４の実施形態）
図７１は、本発明の第４４の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３３７】
図７１は図６４の実施形態の、メモリセルトランジスタにDepletion 型トランジスタを採用した場合を示す。本実施形態は、図６４の効果に加え、図４９、５０と同様に、１）スタンドバイ中のＷＬリークが問題がなくなる、２）スタンドバイ時に高電圧が印加されない、３）ノイズに強く、不意な電源ＯＦＦに強い、４）電源ＯＦＦ時，スタンドバイ時共に、放射線によるソフトエラーに強い、等の効果が得られる。
【０３３８】
（第４５の実施形態）
図７２は、本発明の第４５の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３３９】
図７２は図６５の実施形態の、メモリセルトランジスタにDepletion 型トランジスタを採用した場合を示す。本実施形態は図６５の効果に加え、図４９、５０と同様に、１）スタンドバイ中のＷＬリークが問題がなくなる、２）スタンドバイ時に高電圧が印加されない、３）ノイズに強く、不意な電源ＯＦＦに強い、４）電源ＯＦＦ，スタンドバイ時共に、放射線によるソフトエラーに強い。
【０３４０】
等の効果が得られる。
【０３４１】
（第４６の実施形態）
図７３は、本発明の第４６の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３４２】
図７３は図６６の実施形態の、メモリセルトランジスタにDepletion 型トランジスタを採用した場合を示す。さらに、ダミーセルトランジスタもDepletion 型トランジスタを採用している。
【０３４３】
本実施形態は図６６の効果に加え、図４９、５０と同様に、１）スタンドバイ中のＷＬリークの問題なくなる。２）スタンドバイ時に高電圧が印加されない、３）ノイズに強く、不意な電源ＯＦＦに強い、３）電源ＯＦＦ時、スタンドバイ時共に、放射線によるソフトエラーに強い。
【０３４４】
（第４７の実施形態）
図７４は、本発明の第４７の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３４５】
これは、図６７の実施形態のメモリセルトランジスタにDepletion 型トランジスタを採用した場合を示す。さらに、ダミーセルトランジスタもDepletion 型トランジスタを採用している。
【０３４６】
本実施形態は図６７の効果に加え、図４９、５０と同様に、１）スタンドバイ中のＷＬリークが問題なくなる。２）スタンドバイ時に高電圧が印加されない。３）ノイズに強く、不意な電源ＯＦＦに強い。４）電源ＯＦＦ時，スタンドバイ時共に、放射線によるソフトエラーに強い。
【０３４７】
（第４８の実施形態）
図７５は、本発明の第４８の実施形態に係わるＦＲＡＭのメモリセル部構成を示す平面図（ｂ）と断面図（ａ）である。これは、等価回路的には図６３に対応する。
【０３４８】
４本の選択ブロック線がゲート配線で構成されており、４個直列の選択トランジスタは、４個中３個がＤタイプトランジスタ形成用のイオン注入マスクを用いてイオン注入することにより、 Depletion型トランジスタとなる。この場合、ビット線ピッチがセルピッチの２倍に大幅に緩和されていることが分かる。
【０３４９】
（第４９の実施形態）
図７６は、本発明の第４９の実施形態に係わるＦＲＡＭのメモリセル部構成を示す平面図（ｂ）と断面図（ａ）である。これは、等価回路的には、図６３に対応する。図７５が強誘電体キャパシタ形成後、ビット線を構成しているのに対して、図７６ではビット線形成後、強誘電体キャパシタを構成している。
【０３５０】
強誘電体キャパシタ形成後、ビット線を構成するセルの場合、前記図２５に示すように、ビット線配線の隙間から、ＳＮを上に出す必要があるため、ＢＬコンタクトを半ピッチずらす必要があり、ＢＬコンタクト部で余分な面積を食う問題点があった。これに対し図７６では、ビット線は２つのセルブロックで共用されるため、図７６のレイアウトに示すように、２つのセルブロックのセル間にＢＬを引き伸ばすことができ、自ずとＢＬとセルのＳＮは半ピッチずれ、面積のオーバーヘッドなく、ビット線配線の隙間から、ＳＮを上に出すことが可能となる。
【０３５１】
さらに、メリットとしては、ＢＬコンタクト部分の設計ルールも２倍になり、図７６に示すように、ＢＬコンタクトサイズ、その合わせ余裕を大きく取ることが可能となる。
【０３５２】
（第５０の実施形態）
図７７は、本発明の第５０の実施形態に係わるＦＲＡＭのメモリセル部構成を示す平面図（ｂ）と断面図（ａ）である。これは、等価回路的には、図７２に対応する。
【０３５３】
４本の選択ブロック線がゲート配線で構成されており、ビットに近い２個の選択トランジスタのルールが２倍に緩和されている。この例では、ビットに近い２個の選択トランジスタサイズは同じで、間隔のルールを３倍に緩和して、選択トランジスタのゲート容量を半減している。この例においても、ビット線ピッチ，ビット線コンタクトピッチがセルピッチの２倍に大幅に緩和されていることが分かる。
【０３５４】
（第５１の実施形態）
図７８は、本発明の第５１の実施形態に係わるＦＲＡＭのメモリセル部構成を示す平面図（ｂ）と断面図（ａ）である。これは、等価回路的には、図７２に対応する。
【０３５５】
４本の選択ブロック線がゲート配線で構成されており、ビットに近い２個の選択トランジスタのルールが２倍に緩和されている。この例では、ビットに近い２個の選択トランジスタサイズを３倍に緩和して、間隔のルールを従来と同様にした例を示す。この例でも、ビット線ピッチ，ビット線コンタクトピッチがセルピッチの２倍に大幅に緩和されていることが分かる。
【０３５６】
図７９〜図８１は、本発明の効果を定量的に示すシミュレーション評価結果を示す。図７９（ａ）は、０．４５μｍルール６４ＭビットＦＲＡＭを仮定した場合の、本発明の直列セル数に対するビット線容量（ＢＬ容量）を示す。従来の８Ｆ2 サイズのＦＲＡＭのビット線容量は、１本のビット線につながるＷＬ数を５１２ＷＬとすると約２６５ｆＦになるのに対して、本発明では、直列数を増加させるに従ってＢＬ容量が大幅に低減され、セル直列数を８，１６，３２程度にすると、従来セルの約１／４にビット線容量を低減できることが分かる。これは、直列数を増加させるほど、ＢＬコンタクト数が低減され、ＢＬ容量が減るためである。
【０３５７】
図中の絵に示すＮＡＮＤ型ＤＲＡＭの場合、直列数を増加させると、ＢＬコンタクトに対して一番奥のセルを読む場合、途中のセルがＢＬ容量として見え、直列数を４より大きくすると逆にＢＬ容量が見えてしまう問題点があるが、本発明の場合、途中のセルは、セルキャパシタがショートしているため、キャパシタ間に電圧が印加されず、容量として見えないため、直列数を６４以上にしないと、デメリットが見えない。逆に言うと、１本のビット線につながるセル数を１０２４個と４倍にしても、図７９（ａ）に示すように、従来と同じビット線容量を保つことができ、結果として、センスアンプ数を従来の１／４にでき、チップ面積低減効果がある。
【０３５８】
図７９（ｂ）は、本発明のセル直列数に対するセルデータ読み出し遅延の関係を示す。セル直列数を８，１６としても、セル読み出し遅延は従来の８Ｆ2 セルＦＲＡＭに比べて、１．５ｎｓ〜４ｎｓの僅かな遅延で実現できる。これに比べて従来方式は、リフレッシュを避けて、ＰＬ駆動方式を採用すると、この遅延以上の大きな遅延を有す。本方式では、 (1/2)Ｖｃｃ固定ＰＬ方式でもリフレッシュが不要である。結果として、１６直列程度は十分速度デメリット無しで実現か可能と思われる。
【０３５９】
また、ＰＬ駆動方式でも、ＰＬをＡｌやＣｕ配線でｓｎａｐしやすいため、従来に比べ高速である。
【０３６０】
図８０は、本発明特有の問題点を示す。本方式においては、セルの読み出し／書き込み動作時、選択されたセルブロックの選択セル以外の非選択セルは、ワード線がＨｉｇｈレベルを保ため、理論上はショートされ、非選択セルの強誘電体キャパシタの２つの電極間には、電圧が印加されないはずである。ところが、非選択セルのトランジスタにはＯＮ抵抗が存在するため、セルデータ読み出し時（図８０（ａ））、セルデータに読み出しと逆データを書き込む場合、短い間ではあるが瞬間的に電圧差が発生し、非選択セルデータを破壊する恐れがある。
【０３６１】
しかしながら、この問題点も、セル直列数を増加されるに従って小さな値に抑えることができる。これは、直列数の増加に従って、全体の印加電圧は一定であるため、１セル当りの最大印加電圧が（印加電圧／直列数）の低減により低下するためである。よって直列数を増加させると、十分マージンが取れる（選択セルの書き込み電圧の１０％未満のノイズに抑えられる）。書き込み時でも同様であり、図８０（ｂ）に示すように、さらに書き込み時間が遅いと、この問題も緩和される。通常書き込み時間は、数１０ｎｓの単位であるため、図８０（ｂ）に示すように十分マージンをもって、ノイズを１０％未満にできる。
【０３６２】
図８１は、本発明のセルサイズ，チップサイズのセル直列数依存性を示す。図８１（ａ）に示すように、セル直列数を増やすと、セル面積に占める選択トランジスタの割合が低下し、最小理論値の４Ｆ2 に近づく。読み出しスピードの点から、８〜１６直列ぐらいまで可能のため（遅いスペックを許せばさらに小さくできる）、４．５Ｆ2 〜５Ｆ2 セル程度は容易に実現できる。図８１（ｂ）にチップサイズを示す。直列数の増加と共に、チップサイズは低減できる。
【０３６３】
ビット線ルール緩和フォールデットＢＬ方式は、選択トランジスタが増加して、セルブロックサイズはフォールデットＢＬ方式より大きいが、センスアンプ数をさらに半減できるため、セル直列数を１６以上にすると、選択トランジスタの増加のデメリットが見えなくなり、逆にチップサイズを低減できる。
【０３６４】
（第５２の実施形態）
図８２は、本発明の第５２の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。
【０３６５】
今まで示した実施形態では、強誘電体キャパシタとセルトランジスタの並列接続したものを直列接続して、ビット線側との接続部に、選択トランジスタを挿入した型をとっていた。
【０３６６】
これら前述の実施形態において、選択トランジスタを図８２に示すようにＰＬ側に接続しても良い。さらに、強誘電体キャパシタとセルトランジスタの並列接続したものの直列接続の途中の間に挿入しても良い。但し、ＰＬ側に接続すると、強誘電体キャパシタはショートしてその容量は見えないが、その他のトランジスタのＯＮ時のチャネル容量等は、ＢＬ容量の増加として見える。
【０３６７】
（第５３の実施形態）
図８３、本発明の第５３の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。
【０３６８】
今まで示した実施形態では、強誘電体キャパシタとセルトランジスタの並列接続したものを直列接続し、選択トランジスタを介してビット線に接続し、他方をＰＬに接続していた。これに対し図８３の例では、一端をビット線（ＢＬＬ０）に、他端を対を成すビット線（ＢＬＨ０）に接続している。
【０３６９】
この構成により、ＢＬＨ０，ＢＬＬ０に電位差を付けておいて、ＢＬＨ０，ＢＬＬ０をフローティングにし、選択ブロック線をＨｉｇｈ、ワード線をＬｏｗにして、セルデータを読み出すと、例えば“０”データの場合、ＢＬＨ０側に−（Ｐｒ＋Ｐｓ）分、ＢＬＬ０側に＋（Ｐｒ＋Ｐｓ）分の電荷が読み出され、前述の実施形態に比べて、約２倍の読み出し電荷量が得られる。これは、読み出しマージンの向上や、セルキャパシタ面積の縮小を可能にする。
【０３７０】
なお、選択トランジスタを片方にしか接続していないが、非選択セルのノードがＶｃｃ以上，Ｖｓｓ以下になり信頼性を劣化させることはない。これは、従来セルに本方式を採用すると、フローティングされたセルノードがキャパシタカップリングで、Ｖｃｃ以上，Ｖｓｓ以下になるが、本実施形態の非選択セルは、セルトランジスタがＯＮして、強誘電体キャパシタをショートしているためこの問題が起こらないためである。
【０３７１】
また、リファレンスビット線は、同じセルアレイマットにあるＢＬＨ１，ＢＬＬ１であり、フォールデッドＢＬ構成となる。ＢＬＨ１，ＢＬＬ１にデータを読み出す場合は、ＢＬＨ０，ＢＬＬ０がリファレンスＢＬとなる。センスアンプ部では、ＢＬＨ０−ＢＬＬ０とＢＬＨ１−ＢＬＬ１の差で“１”，“０”を判断する。
【０３７２】
（第５４の実施形態）
図８４は、本発明の第５４の実施形態を説明するためのタイミング図であり、図８３の実施形態の動作の一例を示している。
【０３７３】
プリチャージ時、ＢＬＨ０をＶｃｃ、ＢＬＬ０をＶｓｓにして、アクティブ時にまずＢＬＨ０，ＢＬＬ０をフローティングにし、次に選択ブロック線ＢＳ00をＨｉｇｈ、ワード線ＷＬ02をＬｏｗにして、セルデータ（Ｑ30，Ｃ30）を読み出す（（Ａ）の時間）。
【０３７４】
“０”データの場合、ＢＬＨ０側に−（Ｐｒ＋Ｐｓ）分、ＢＬＬ０側に＋（Ｐｒ＋Ｐｓ）分の電荷が読み出され、前述した実施形態に比べて、約２倍の読み出し電荷量が得られる。その後、ＢＬＨ０とＢＬＬ０の電位差が、リファレンスより大きいと“１”データとしてセンスアンプで増幅され、小さいと“０”データとして増幅される（（Ｂ）の時間）。その後、（Ｃ）の時間でライト（リストア）が行われる。そして、（Ｄ）の時間で、プリチャージされ、元のＢＬＨ０＝Ｖｃｃ，ＢＬＬ０＝Ｖｓｓに戻される。図中の実線は“０”データの読み出し／再書き込み動作例を示し、点線は“１”データの読み出し／再書き込み動作例を示す。
【０３７５】
（第５５の実施形態）
図８５は、本発明の第５５の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。本実施形態は、図８３の実施形態にダミーセルの実施形態の１つを追加したものである。
【０３７６】
本実施形態においては、ダミーセルもセルと同じ形態をとり、選択トランジスタを介して、一端をビット線（ＢＬＬ０）に、他端を対を成すビット線（ＢＬＨ０）に接続している。
【０３７７】
この構成により、ダミーセルは必ず“１”データが読み出させるようにして、ＢＬＨ０側に−（Ｐｓ’ーＰｒ’）分、ＢＬＬ０側に＋（Ｐｓ’−Ｐｒ’）分の電荷が読み出され、前述の実施形態のダミーセルに比べて、約２倍の読み出し電荷量が得られる。そして、セルのＰｓ＝Ｐｓ’−Ｐｒ’となるようにダミーセルサイズを大きくすれば、セルの“１”データと“０”の中間のデータが読み出される。
【０３７８】
（第５６の実施形態）
図８６は、本発明の第５６の実施形態を説明するためのタイミング図であり、図８５の実施形態の動作の一例を示している。
【０３７９】
プリチャージ時、ＢＬＨ０をＶｃｃ、ＢＬＬ０をＶｓｓにして、アクティブ時にまずＢＬＨ０，ＢＬＬ０をフローティングにし、次に選択ブロック線ＢＳ00をＨｉｇｈ、ワード線ＷＬ02をＬｏｗにして、セルデータ（Ｑ30，Ｃ30）を読み出す。同時にＤＢＳ00を上げ、ＤＷＬを下げることにより、“１”のダミーセルデータがＢＬＨ１側と、ＢＬＬ１側に読み出される。但し、ダミーセルサイズが通常のセルより大きく、信号は通常セルの“１”と“０”データの中間値を取る（（Ａ）の時間）。
【０３８０】
“０”データの場合、ＢＬＨ０側に−（Ｐｒ＋Ｐｓ）分、ＢＬＬ０側に＋（Ｐｒ＋Ｐｓ）分の電荷が読み出され、前述した実施形態に比べて、約２倍の読み出し電荷量が得られる。その後、ＢＬＨ０とＢＬＬ０の電位差が、リファレンスビット線間ＢＬＨ１とＢＬＬ１の電位差より大きいと“１”データとしてセンスアンプで増幅され、小さいと“０”データとして増幅される（（Ｂ）の時間）。その後、（Ｃ）の時間でライト（リストア）が行われる。
【０３８１】
そして、（Ｄ）の時間で、プリチャージされ、元のＢＬＨ０＝Ｖｃｃ，ＢＬＬ０＝Ｖｓｓ，ＢＬＨ１＝Ｖｃｃ，ＢＬＬ１＝Ｖｓｓに戻され、ダミーセルは元の“１”データが書き込ませる。図中の実線は“０”データの読み出し／再書き込み動作例を示し、点線は“１”データの読み出し／再書き込み動作例を示す。
【０３８２】
（第５７の実施形態）
図８７は、本発明の第５７の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。
【０３８３】
図８３の実施形態に比べ、セルの直列接続の両端に選択トランジスタを挿入して、ＢＬＨ０，ＢＬＬ０に接続している。この場合、セルブロックサイズは大きくなるが、ＢＬＨ０，ＢＬＬ０の両側にセル直列接続内の強誘電体キャパシタの容量を除く寄生容量を見えなくすることができる。
【０３８４】
（第５８の実施形態）
図８８は、本発明の第５８の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。
【０３８５】
図８３〜図８７の方式は、リファレンスビット線が同じセルアレイマットにあるフォールデッドＢＬ構成であるが、図８８の構成は、リファレンスビット線がセンスアンプ回路の反対側のセルアレイマットにあるオープンＢＬ構成の場合を示す。この場合、選択トランジスタ数を半減できる。
【０３８６】
（第５９の実施形態）
図８９は、本発明の第５９の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。
【０３８７】
図８８と同様にリファレンスビット線がセンスアンプ回路の反対側のセルアレイマットにあるオープンＢＬ構成の場合を示し、選択トランジスタがセルの直列接続の両側に配設される。これにより、非選択セルブロックのセル直列接続内の寄生容量がＢＬ容量として見えることを無くすることができる。
【０３８８】
（第６０の実施形態）
図９０は、本発明の第６０の実施形態に係わるＦＲＡＭのメモリセル部構成を示す平面図（ｂ）と断面図（ａ）である。このセル構造は、図８９の回路と等価となる。
【０３８９】
セルブロックのとＢＬのＢＬコンタクトをセルブロックの両側で、図に示すように、セル１ピッチ分ずらせば、容易にＢＬＨ０とＢＬＬ０に接続できる。例えば、左側の選択トランジスタを省略して、右側の選択トランジスタを４直列にすれば、図８３の回路と等価となる。
【０３９０】
（第６１の実施形態）
図９１は、本発明の第６１の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。
【０３９１】
強誘電体キャパシタとセルトランジスタの並列接続したものを直列接続して、僅か１個の選択トランジスタを介して、一端をビット線（ＢＬＬ０）に、他端を対を成すビット線（ＢＬＨ０）に接続している。この構成により、セルサイズは８Ｆ2 になるオープンＢＬ構成であるが、約２倍の読み出し電荷量が得られる。
【０３９２】
（第６２の実施形態）
図９２は、本発明の第６２の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。
【０３９３】
強誘電体キャパシタとセルトランジスタの並列接続したものを直列接続して、僅か１個の選択トランジスタを介して、一端をビット線（ＢＬＬ０）に、他端も僅か１個の選択トランジスタを介して、対を成すビット線（ＢＬＨ０）に接続している。この構成により、セルサイズは８Ｆ2 になるオープンＢＬ構成であるが、約２倍の読み出し電荷量が得られ、さらにセル直列内の寄生容量によるＢＬ容量の増大を防げる。
【０３９４】
（第６３の実施形態）
図９３は、本発明の第６３の実施形態に係わるＦＲＡＭのセンスアンプ構成を示す等価回路図である。このセンスアンプ回路は、図８５〜図８６の信号量２倍、フォールデッドＢＬ構成の実施形態に適用できる一例を示す。また、この動作の一例を図９４に示す。
【０３９５】
動作としては、／ＰＲＥＨをＨｉｇｈ、ＰＲＥＬをＬｏｗにし、ビット線をフローティングにする。次に、ＷＬ02を下げＢＳ00を上げ、セルデータをＢＬＨ０，ＢＬＬ０に読み出し、これがセンスアンプ内のＢＬＨＡ，ＢＬＬＡ伝わる。同時にＤＷＬを下げ、ＤＢＳ00を上げ、ダミーセルデータをＢＬＨ１，ＢＬＬ１に読み出し、これがセンスアンプ内のＢＬＨＢ，ＢＬＬＢ伝わる。その後、Φｔ00，Φｔ01を立ち下げ、センスアンプ内にデータを閉じ込める。
【０３９６】
次いで、ＰＲＥＬを立ち上げ、ＢＬＬＡ，ＢＬＬＢをＶｓｓに落とす。このとき、図９３に示すように、センスアンプ内に、ＢＬＬＡ−ＢＬＨＡ間，ＢＬＬＢ−ＢＬＨＢ間に接続されたキャパシタＣ１の効果で、ＢＬＨＡ，ＢＬＨＢの電位は、セルの読み出し信号の２倍の値だけ下がった値となる。その後、／ＳＡＮ，ＳＡＰを下げ／上げし、センスアンプを活性化し、セル読み出し側のＢＬＨＡとダミーセル側のＢＬＨＢの差、即ち読み出し信号を増幅する。
【０３９７】
次いで、ＰＲＥＬを下げ、ＢＬＬＡ，ＢＬＬＡをフローティングにし、ＴＲＮＡを上げ、増幅されたＢＬＨＢのデータをＢＬＬＡに伝える。その後、Φｔ00を上げ、センスアンプで増幅したデータをＢＬＬ０，ＢＬＨ０に伝え、セルに再書き込みを行う。次いで、ＢＳ00を下げ、ＷＬ02を上げセルを閉じ、／ＳＡＮ，ＳＡＰを非活性にし、ＴＲＮＡを下げ、／ＰＲＥＨを下げ、ＰＲＥＬを上げ、ＢＬＨ０＝ＢＬＨＡ＝ＢＬＨ１＝ＢＬＨＢ＝Ｖｃｃ，ＢＬＬ０＝ＢＬＬＡ＝ＢＬＬ１＝ＢＬＬＢ＝Ｖｓｓとする。この時ダミーセルには、“１”データが再書き込まれ、最後に、ＤＢＳ01を下げ、ＤＷＬを上げ、ダミーセルを閉じる。
【０３９８】
（第６４の実施形態）
図９５は、本発明の第６４の実施形態に係わるＦＲＡＭのセンスアンプ構成を示す等価回路図である。このセンスアンプ回路は、図８３〜８４、図８７の信号量２倍、フォールデッドＢＬ構成の実施形態に適用できる一例を示す。また、この動作の一例を図９６に示す。
【０３９９】
図９３と異なる点は、ダミーセルが、センスアンプ内のカップリングキャパシタで代用している点である。動作としては、／ＰＲＥＨをＨｉｇｈ、ＰＲＥＬをＬｏｗにし、ビット線をフローティングにする。次に、ＷＬ02を下げＢＳ00を上げ、セルデータをＢＬＨ０，ＢＬＬ０に読み出し、これがセンスアンプ内のＢＬＨＡ，ＢＬＬＡ伝わる。その後、Φｔ00，Φｔ01を立ち下げ、センスアンプ内にデータを閉じ込める。
【０４００】
次いで、ＰＲＥＬを立ち上げ、ＢＬＬＡ，ＢＬＬＢをＶｓｓに落とす。このとき、図９５に示すように、センスアンプ内に、ＢＬＬＡ−ＢＬＨＡ間に接続されたキャパシタＣ１の効果で、ＢＬＨＡ電位は、セルの読み出し信号の２倍の値だけ下がった値となる。その後、／ＤＷＬＡを下げ、ＢＬＨＢ側の電位を“１”，“０”データの中間値に下げる。その後、／ＳＡＮ，ＳＡＰを下げ／上げし、センスアンプを活性化し、セル読み出し側のＢＬＨＡとダミーセル側のＢＬＨＢの差、即ち読み出し信号を増幅する。
【０４０１】
その後、ＰＲＥＬを下げ、ＢＬＬＡ，ＢＬＬＡをフローティングにし、ＴＲＮＡを上げ、増幅されたＢＬＨＢのデータをＢＬＬＡに伝える。その後、Φｔ00を上げ、センスアンプで増幅したデータをＢＬＬ０，ＢＬＨ０に伝え、セルに再書き込みを行う。その後、ＢＳ00を下げ、ＷＬ02を上げセルを閉じ、／ＳＡＮ，ＳＡＰを非活性にし、ＴＲＮＡを下げ、／ＰＲＥＨを下げ、ＰＲＥＬを上げ、ＢＬＨ０＝ＢＬＨＡ＝ＢＬＨ１＝ＢＬＨＢ＝Ｖｃｃ，ＢＬＬ０＝ＢＬＬＡ＝ＢＬＬ１＝ＢＬＬＢ＝Ｖｓｓとする。この時ダミーセル用キャパシタの制御信号Ｈｉｇｈレベルに戻し、プリチャージ時に戻す。
【０４０２】
（第６５の実施形態）
図９７は、本発明の第６５の実施形態に係わるＦＲＡＭのセンスアンプ構成を示す等価回路図である。このセンスアンプ回路は、図８５〜８６の信号量２倍、フォールデッドＢＬ構成の実施形態に適用できる一例を示す。この動作の一例を図９８に示す。
【０４０３】
図９３、図９４と異なる点は、ＴＲＮＡとＴＲＮＢを共用して１本のＴＲＮに変更した点である。この場合、センスアンプ面積を低減できる。デメリットは、センス増幅後にＴＲＮを上げると、ＢＬＬＢ側もリストアされ僅かに消費電力が増加する点である。
【０４０４】
（第６６の実施形態）
図９９は、本発明の第６６の実施形態に係わるＦＲＡＭのセンスアンプ構成を示す等価回路図である。このセンスアンプ回路は、図８５〜８６の信号量２倍、フォールデッドＢＬ構成の実施形態に適用できる一例を示す。この動作の一例を図１００に示す。
【０４０５】
図９７、図９８と異なる点は、Φｔ00，Φｔ01をΦｔ０にまとめた点である。この場合、センスアンプ面積をさらに低減できる。デメリットは、センス増幅後にＴＲＮを上げると、ＢＬＨ０，ＢＬＬ０側ばかりでなく、ＢＬＨ１，ＢＬＬ１側も一旦リストアされ消費電力が増加する点である。
【０４０６】
（第６７の実施形態）
図１０１は、本発明の第６７の実施形態に係わるＦＲＡＭのセンスアンプ構成を示す等価回路図である。このセンスアンプ回路は、図８８〜９２の信号量２倍、オープンＢＬ構成の実施形態に適用できる一例を示す。
【０４０７】
図９３と異なる点は、ＢＬＨ１，ＢＬＬ１がセンスアンプの右側に来て、シェアードセンスアンプが廃止され、回路位置が変更されただけて、あとは図９３と等価である。
【０４０８】
（第６８の実施形態）
図１０２は、本発明の第６８の実施形態に係わるＦＲＡＭのメモリセル部構成を示す等価回路図である。
【０４０９】
メモリセルトランジスタに並列に、抗電圧が異なる強誘電体キャパシタ（Ｃａ，Ｃｂ）を接続したものを１セルとし、これを直列接続して、一端を選択トランジスタを介してビット線（／ＢＬ、ＢＬ）に接続し、他端をプレート（ＰＬ）に接続してセルブロックを構成する。この構成により、１セルに２ビットのデータを持たすことができ、配置としてはフォールデッドＢＬ構成となる。
【０４１０】
（第６９の実施形態）
図１０３は、本発明の第６９の実施形態に係わるＦＲＡＭのメモリセル部構成を示す断面図であり、図１０２のメモリセルの等価回路を実現している。
【０４１１】
メモリセルトランジスタ上に、膜厚が異なる強誘電体キャパシタ（Ｃｂの厚み＞Ｃａの厚み）を接続したものを１セルとしている。厚みを変えるのは、強誘電体キャパシタの特徴として、抗電圧は膜厚によらずほぼ一定のため、強誘電体キャパシタ膜の膜厚を薄くすると、抗電圧が低下するためである。しかも、残留分極量は膜厚に依存しないため、Ｃｂの膜厚の厚い強誘電体キャパシタの１ビットデータを読む時も、Ｃａの膜厚の薄い強誘電体キャパシタの１ビットデータを読む時も読み出しマージンはほぼ変わらない特徴が持て安定動作が可能となる。
【０４１２】
セルサイズとしては、ＷＬとＢＬの交点の４Ｆ2 サイズの中に、セルトランジスタと、２ビットの強誘電体キャパシタを持てるため、実質２Ｆ2 サイズセルとなることできる。トランジスタを縦方向に４段以上積んでセルアレイを３次元化すれば、従来方式でも２Ｆ2 セルを実現できるが、トランジスタをＴＦＴのように積層することは、デバイス構成，特性，プロセス，信頼性，歩留まり上の観点から非常に困難を伴う。
【０４１３】
これに対して本実施形態においては、トランジスタはバルク上で最小の４Ｆ2 サイズで形成するため容易に実現でき、トランジスタ以外のプロセス、信頼性の観点から比較的積層容易な受動素子（強誘電体キャパシタ、抵抗、キャパシタ、ｐｎ接合等）をこの４Ｆ2 サイズ上に多重に積層することにより、１ビット当り２Ｆ2 以下のセルを実現できる。従来の８Ｆ2 セルでも強誘電体キャパシタを並列接続して、多層積層して、セルサイズ縮小効果を得ることができるが、基本スタンスとしては、まずできる限りセルサイズを縮小して（４Ｆ2 にして）それから、Ｔｒ以外の強誘電体キャパシタ等を多層積層して、ビット数を増やして行く方法が最適と言える。また、この方法の方ができるだけセルサイズ縮小に対して、ランダムアクセスを保つことができる。
【０４１４】
強誘電体キャパシタの抗電圧を変える方法は膜厚ばかりでなく、材料を変える、例えば（ＳｒＢｉＴａＯ）と（ＰｂＺｒＴｉＯ）の抗電圧が最初から異なる材料を並列接続しても良い。
【０４１５】
（第７０の実施形態）
図１０４は、本発明の第７０の実施形態を説明するための特性図であり、図１０２、図１０３のメモリセルの動作の一例を示している。
【０４１６】
図１０４（ａ）は、並列接続された膜厚が薄い方の強誘電体キャパシタ（Ｃａ）のヒステリスループの模式図（常誘電体成分を取り除いた図）を示し、抗電圧をＶｃａ、残留分極量をＰｒａ、飽和分極量をＰｓａとする。図１０４（ｂ）は、並列接続された膜厚が厚い方の強誘電体キャパシタ（Ｃｂ）のヒステリスループの模式図（常誘電体成分を取り除いた図）を示し、抗電圧をＶｃｂ、残留分極量をＰｒｂ、飽和分極量をＰｓｂとする。そして、これら２つの強誘電体キャパシタを並列接続した場合の等価ヒステリスループの模式図（常誘電体成分を取り除いた図）を図１０４（ｃ）に示す。
【０４１７】
基本動作としては、強誘電体キャパシタ両端に小さい電圧を印加して、Ｃａデータを読み出し、次に大きな電圧を印加して、Ｃｂのデータを読み出し／再書き込みを行い、最後に小さい電圧を印加して、Ｃａデータの再書き込みを行う。もう少し具体的な例では、強誘電体キャパシタ両端に（即ち、ＢＬ−ＰＬ間に）印加される電圧をＶ１とすると、第１にＣｂの分極反転が起こらず、Ｃａの分極反転が起こる程度の小さい（−Ｖｃｂ）＜Ｖ１＜（−Ｖｃａ）の電圧を印加して、Ｃａの分極反転情報を読み出し、一時的にセルアレイ外に記憶する。次に、一度Ｖ１＝０Ｖにリセットする。
【０４１８】
第２に、Ｃｂの分極反転が起こる大きいＶ１＜（−Ｖｃｂ）の電圧を印加して、Ｃｂの分極反転情報を読み出し、増幅後、Ｃｂの分極反転を伴うＶ１＜（−Ｖｃｂ）（”０”データ）或いは（Ｖｃｂ）＜Ｖ１（”１”データ）の電圧で、Ｃｂにセルデータを再書き込みを行い、次に一度Ｖ１＝０Ｖにリセットする。
【０４１９】
第３に、一時記憶されたデータのＣａへの再書き込みを行う。即ち、Ｃｂのデータが破壊されないように、Ｃｂの分極反転が起こらず、Ｃａの分極反転が起こる（−Ｖｃｂ）＜Ｖ１＜（−Ｖｃａ）（“０”データ）或いは（Ｖｃａ）＜Ｖ１＜（Ｖｃｂ）（“１”データ）の電圧で、Ｃａにセルデータを再書き込みを行い、最後にＶ１＝０Ｖにリセットしてプリチャージ時間とする。
【０４２０】
途中の操作で何度かＶ１＝０Ｖにリセットしているが、これはある一定の電圧にリセットしても良い。Ｃａ，Ｃｂの読み出し／書き込みの区別をマージンを持って行うには、（Ｖｃｂ）／（Ｖｃａ）比３倍〜５倍程度が必要と思われる。（Ｖｃｂ）／（Ｖｃａ）比が小さいとＶｃｂ−Ｖｃａ差が無くなり誤動作の原因となるし、（Ｖｃｂ）／（Ｖｃａ）が大きすぎると、ＶｃｃよりＶｃｂは大きくできないため、結果としてＶｃａの値が小さくなりすぎ、ノイズでＣａのデータが破壊されるためである。
【０４２１】
より正確にいえば、抗電圧は、強誘電体キャパシタ内で分布を持つため、印加電圧に対して傾きを持って分極反転を行う。よって、Ｃａがほぼ１００％反転する抗電圧をＶｃａｍａｘ、Ｃｂが反転し始める最小の抗電圧をＶｃｂｍｉｎとすると、強誘電体キャパシタＣａの読み出し、書き込み時の電圧は、Ｖｃａｍａｘ＜｜Ｖ１｜＜Ｖｃｂｍｉｎとすべきで、｜Ｖ１｜−Ｖｃａｍａｘ＞α，Ｖｃｂｍｉｎ−｜Ｖ１｜＞αと十分α＞０となりマージンを持つように強誘電体キャパシタの膜厚を設定する必要がある。例えば、Ｖｃａ＝０．５Ｖ，Ｖｃｂ＝２Ｖ、Ｃｂ読み出しのＶ１＝−３Ｖ、Ｃａ読み出しのＶ１＝−１Ｖと設定するのが１つの例である。
【０４２２】
Ｃａ読み出しのＶ１＝−１Ｖ時、｜Ｖ１｜−Ｖｃａ＝０．５Ｖ，Ｖｃｂ−｜Ｖ１｜＝１Ｖとアンバランスにするのは、図１０５（ａ）〜（ｃ）に示すように、実際のヒステリスループでは、Ｃｂの方が抗電圧の分布幅が広いためである。これは、実際はＣａ，Ｃｂで、抗電界の分布が等しいが、電圧換算ではＣｂの分布が広くなるためである。また例えば、Ｃｂ読み出し印加電圧をＶｃｃ＝３Ｖ、Ｃａ読み出し印加電圧を１／２Ｖｃｃ＝１．５Ｖの制約下では、Ｖｃａ＝０．５〜０．７５Ｖ，Ｖｃｂ＝２〜２．２５Ｖ程度に設定しても良い。
【０４２３】
図１０４、１０５に示すように、本実施形態では“１１”データ（先頭がＣｂのデータ、後ろがＣａのデータ）はＰｒ’（＝２Ｐｒａ＝２Ｐｒｂ）の位置にあり、“００”データは−Ｐｒ’（＝−２Ｐｒａ＝−２Ｐｒｂ）の位置にあり、“０１”，“１０”は０Ｖの位置にある。“０１”，“１０”は同じ位置にあるが、電圧を印加した場合、動作する軌跡が異なるため、４種類の状態を持ち、リファレンスとの動作マージンを考えると、図１０３のような２層の強誘電体キャパシタ積層では、各層の分極量は前述の４Ｆ2 セルの場合と同じなため、マージンは１／２Ｐｒ’＝（Ｐｒａ＝Ｐｒｂ）となり、前述の４Ｆ2 と同等となりうる。
【０４２４】
これに対して、強誘電体キャパシタ面積を２倍にして、４値メモリを構成した場合、−２Ｐｒ〜２Ｐｒ間を３分割した点で情報を記憶するため（２Ｐｒ，２／３Ｐｒ，−２／３Ｐｒ，−２Ｐｒの位置）、リファレンスとの動作マージンを考えると、マージンは２／３Ｐｒとなり本実施形態に比べ劣化する上、センスアンプ回路が細かい電圧を読む必要があり、回路が大きくなる上、マージンが無くなる。これは本発明は、４Ｆ2 サイズで、ｎＣａｐ＋１Ｔｒのｎビットデータを保持し、容量が（積層強誘電体キャパシタ数：ｎ）に比例となるのに対して、多値メモリは、容量が（Ｌｏｇ2 （ｍ値））に比例となるため不利となる。
【０４２５】
具体的に、ヒステリスループの軌跡を追ってみることとする。
【０４２６】
例えば、２ビットのセルデータが“１１”の場合（Ｅ''点）、Ｖ１＝−１／２Ｖｃｃの電圧を印加すると（Ｆ''点）に来て、Ｃａのデータが読み出される。一度リセットして、（Ｇ''）点に来た後、Ｖ１＝−Ｖｃｃの電圧を印加して、（Ｈ''点）に来て、Ｃｂのデータが読み出され、再書き込み後は（Ｄ''）に戻り、リセット後、（Ｅ''）に戻る。次に、Ｃａの再書き込みで、（Ｊ''）に来て、プリチャージで（Ｅ''）に戻る。
【０４２７】
例えば、２ビットのセルデータが“１０”の場合（Ｇ''点）、Ｖ１＝−１／２Ｖｃｃの電圧を印加すると（Ｆ''点）に来て、Ｃａのデータが読み出される。一度リセットして、（Ｇ''）点に来た後、Ｖ１＝−Ｖｃｃの電圧を印加して、（Ｈ''点）に来て、Ｃｂのデータが読み出され、再書き込み後は（Ｄ''）に戻り、リセット後、（Ｅ''）に戻る。次に、Ｃａの再書き込みで、（Ｆ''）に来て、プリチャージで（Ｇ''）に戻る。
【０４２８】
例えば、２ビットのセルデータが“０１”の場合（Ｃ''点）、Ｖ１＝−１／２Ｖｃｃの電圧を印加すると（Ｉ''点）に来て、Ｃａのデータが読み出される。一度リセットして、（Ａ''）点に来た後、Ｖ１＝−Ｖｃｃの電圧を印加して、（Ｈ''点）に来て、Ｃｂのデータが読み出され、再書き込み後は（Ｈ''）に戻り、リセット後、（Ａ''）に戻る。次に、Ｃａの再書き込みで、（Ｂ''）に来て、プリチャージで（Ｃ''）に戻る。
【０４２９】
例えば、２ビットのセルデータが“００”の場合（Ａ''点）、Ｖ１＝−１／２Ｖｃｃの電圧を印加すると（Ｉ''点）に来て、Ｃａのデータが読み出される。一度リセットして、（Ａ''）点に来た後、Ｖ１＝−Ｖｃｃの電圧を印加して、（Ｈ''点）に来て、Ｃｂのデータが読み出され、再書き込み後は（Ｈ''）に戻り、リセット後、（Ａ''）に戻る。次に、Ｃａの再書き込みで、（Ｉ''）に来て、プリチャージで（Ａ''）に戻る。
【０４３０】
このように、位置的には、（Ｇ''点）と（Ｃ''点）は同じであるが、多値メモリとは異なり、動作する軌跡は異なり、別のデータとして認識できる。
【０４３１】
（第７１の実施形態）
図１０６は、本発明の第７１の実施形態を説明するためのもので、図１０２の実施形態に、フォールデッドＢＬ構成のセンスアンプ回路と一時記憶レジスタを配設した場合を示している。
【０４３２】
例えば、ＢＳ00及びＷＬ02を選択して、強誘電体キャパシタＣ300 ，Ｃ301 を／ＢＬに順に読み書きする場合、ＢＬがリファレンスビット線となり、まずＣ300 のデータを読み出した時点で、このデータを図中の一時記憶レジスタに貯え、次にＣ301 のデータを読み書き後、一時記憶レジスタに貯えられていたデータをＣ300 に書き戻せば良い。
【０４３３】
（第７２の実施形態）
図１０７は、本発明の第７２の実施形態を説明するためのもので、図１０６の実施形態に強誘電体キャパシタのダミーセルを加えた場合の例を示している。
【０４３４】
これは、通常セルと同一の構造で実現できる。プリチャージ後も少しの間、ＤＷＬをＬｏｗ、ＤＢＳ01をＨｉｇｈに保っておけば、“０”データが書き込まれ、次のサイクル時に“０”データが読み出され、ダミーセルの面積を大きめにしておけば、通常セルの“１”，“０”データの中間の電位にＢＬ電位を持ってくることができる。
【０４３５】
図１０８は、図１０７の実施形態のダミーセルを複数直列接続した場合を示している。図４０（ｂ）、図４２と同様の効果がある。
【０４３６】
（第７３の実施形態）
図１０９は、本発明の第７３の実施形態を説明するためのもので、図１０２から図１０８の方式に適用できるセンスアンプ回路の一例を示している。これは、プレート（ＰＬ）電圧固定の方式の場合を示す。
【０４３７】
通常の強誘電体メモリ用のセンスアンプ回路と異なる点は、（１）センスアンプ内ビット線対（／ＢＬＳＡ，ＢＬＳＡ）をＶｓｓばかりでなく、ＶＢＬＬにプリチャージする回路を持つ、（２）／ＳＡＮ，ＳＡＰの電位を、Ｖｃｃ，Ｖｓｓばかりでなく、ＶＢＬＬ，ＶＢＬＨにする回路を持つ、（３）センスアンプ内に、セル読み出しデータを一時記憶するレジスタを持つ、点である。
【０４３８】
（第７４の実施形態）
図１１０は、本発明の第７４の実施形態を説明するためのもので、図１０２から図１０７のセル構成及び図１０９のセンスアンプ回路及び図１０８に適用できる動作の３つの例を示している。これは、プレート（ＰＬ）電圧固定の方式の場合を示す。
【０４３９】
（ケースＡ）では、ＰＬ＝１／２Ｖｃｃで、ビット線をＶＢＬＬにプリチャージしておき、ＷＬ02を下げ、ＢＳ00を上げると、セルには (1/2)Ｖｃｃ−ＶＢＬＬの電位が印加され、Ｃ300 のデータが読み出される。この後、センスアンプを活性化し、ビット線をＶＢＬＬとＶＢＬＨに増幅して、このデータをＴＲをＨｉｇｈにして一時記憶レジスタに記憶する。
【０４４０】
次に、／ＢＬ，ＢＬをＶＢＬＬに落とし、Ｃ300 が“１”データの場合と、“０”データの場合での分極量の違いを無くし、ＢＳ00を下げ、ＷＬ02を上げ、強誘電体キャパシタ間の電位を０Ｖにして、／ＢＬ，ＢＬをＶｓｓにプリチャージにして、再度ＷＬ02を下げ、ＢＳ00を上げ、Ｃ301 のデータを読み出す。センスアンプで増幅後、ＢＳ02を下げ、ＷＬ02を上げ、強誘電体キャパシタ間の電位を０Ｖにする。／ＢＬ，ＢＬをイコライズしてから、ＷＬ02を下げ、ＢＳ02を上げ、ビット線とセルを接続して、一時記憶レジスタのＣ300 のデータをセルに再書き込みして、ＢＳ00を下げ、ＷＬ02を上げ、／ＢＬ，ＢＬをＶＢＬＬにプリチャージして１サイクルの動作が終了する。
【０４４１】
（ケースＢ）は、Ｃ300 のデータの読み出し後、Φｔ0 を下げ、センスアンプを増幅するため、無駄な／ＢＬ，ＢＬの再書き込みが起こらない。そして、／ＢＬ，ＢＬのＶＢＬＬへの引き下げの時、Φｔ0 を上げる。
【０４４２】
（ケースＣ）は、（ケースＢ）の場合で、しかも図１０７のダミーセルを用いた場合を示す。Ｃ301 のデータをセルに再書き込みを行い、ＢＳ00を下げ、ＷＬ02を上げた後、／ＢＬ，ＢＬをＶｓｓまで一旦下げる。この時、ＤＢＳ00はＨｉｇｈのまま、ＤＷＬをＬｏｗに保ったまま、ダミーセルに“００”データが書き込まれる。その後、ダミーセルはＤＢＳ00をＬｏｗ、ＤＷＬをＨｉｇｈにして、次のサイクルの動作に備えることができる。
【０４４３】
（第７５の実施形態）
図１１１は、本発明の第７５の実施形態を説明するためのもので、図１０２から図１０７のセル構成及び図１０８のセンスアンプ回路に適用できる他の動作の２つの例を示している。
【０４４４】
これは、プレート（ＰＬ）電圧固定の方式の場合を示す。図１１０に比べて、必ずしも必要でない、ＷＬ02，ＢＳ00の動作数を減らして高速化が図れる。
【０４４５】
（ケースＡ）では、ＰＬ＝１／２Ｖｃｃで、ビット線をＶＢＬＬにプリチャージしておき、ＷＬ02を下げ、ＢＳ00を上げると、セルには (1/2)Ｖｃｃ−ＶＢＬＬの電位が印加され、Ｃ300 のデータが読み出される。この後、センスアンプを活性化し、ビット線をＶＢＬＬとＶＢＬＨに増幅して、このデータをＴＲをＨｉｇｈにして一時記憶レジスタに記憶する。
【０４４６】
次に、／ＢＬ，ＢＬをＶＢＬＬに落とし、Ｃ300 が“１”データの場合と、“０”データの場合での分極量の違いを無くし、ＢＳ00を下げ、セルとビット線を分離して、／ＢＬ，ＢＬをＶｓｓにプリチャージにして、再度ＢＳ00を上げ、Ｃ301 のデータを読み出す。センスアンプで増幅し、Ｃ301 のデータの再書き込みを行う。／ＢＬ，ＢＬをイコライズしてから、再度ＴＲをＨｉｇｈにして、一時記憶レジスタのＣ300 のデータをセルに再書き込みして、ＢＳ00を下げ、ＷＬ02を上げ、／ＢＬ，ＢＬをＶＢＬＬにプリチャージして１サイクルの動作が終了する。
【０４４７】
（ケースＢ）は、Ｃ300 のデータの読み出し後、Φｔ0 を下げ、センスアンプを増幅するため、無駄な／ＢＬ，ＢＬの再書き込みが起こらない。そして、／ＢＬ，ＢＬのＶＢＬＬへの引き下げの時、Φｔ0 を上げる。
【０４４８】
勿論、Ｃ300 を読む場合とＣ301 を読む場合でＰＬ駆動方式を用いて、Ｃ300 の場合は、０Ｖ≦ＰＬ≦Ｖcc／３，０Ｖ≦ＢＬ≦Ｖcc／３とし、Ｃ301 の場合には、０Ｖ≦ＰＬ≦Ｖcc，０Ｖ≦ＢＬ≦Ｖccの範囲で動作させ実現してもよい。
【０４４９】
（第７６の実施形態）
図１１２は、本発明の第７６の実施形態を説明するためのもので、図１０２から図１０７の方式に適用できるセンスアンプ回路の一例を示す。これは、プレート（ＰＬ）電圧を一部分駆動する場合を示している。
【０４５０】
通常の強誘電体メモリ用のセンスアンプ回路と異なる点は、センスアンプ内にセル読み出しデータを一時記憶するレジスタを持つ点のみであり、複雑で不安定動作になる可能性のあるＶＢＬＬ，ＶＢＬＨのプリチャージ，センス回路が不要となる。
【０４５１】
（第７７の実施形態）
図１１３は、本発明の第７７の実施形態を説明するためのもので、図１０２から図１０７のセル構成及び図１１２のセンスアンプ回路に適用できる動作の３つの例を示している。これは、プレート（ＰＬ）電圧一部駆動の方式の場合を示す。
【０４５２】
簡単に言うと、抗電圧が小さいＣ300 セルを読む場合は、 (1/2)Ｖｃｃ固定ＰＬ方式を用いる。これにより、セルに印加される｜最大電圧｜は (1/2)Ｖｃｃとなる。抗電圧が大きいＣ301 セルを読む場合、ＰＬ駆動方式を採用する。これにより、セルに印加される｜最大電圧｜はＶｃｃとなる。これらの動作により、ビット線対／ＢＬ，ＢＬの最大振幅はＶｃｃで一定に保つことが可能となり、余分な回路が不要となる。
【０４５３】
（ケースＡ）では、ＰＬ＝１／２Ｖｃｃで、ビット線をＶｓｓにプリチャージしておき、ＷＬ02を下げ、ＢＳ00を上げると、セルには-(1/2)Ｖｃｃの電位が印加され、Ｃ300 のデータが読み出される。この後、センスアンプを活性化し、ビット線をＶｃｃとＶｓｓに増幅して、このデータをＴＲをＨｉｇｈにして一時記憶レジスタに記憶する。次に、／ＢＬ，ＢＬをＶｓｓに落とし、Ｃ300 が“１”データの場合と“０”データの場合での分極量の違いを無くし、／ＢＬ，ＢＬをフローティングにした後、ＰＬ電圧をＶｃｃに上げる。すると、ビット線にＣ301 のデータが読み出される。センスアンプで増幅して、ビット線をＶｓｓ，Ｖｃｃにすると、Ｃ301 が“０”の場合再書き込みが行われ、次にＰＬ電圧をＶｓｓに下げると、Ｃ301 が“１”の場合再書き込みが行われる。
【０４５４】
次に、ＰＬ電圧を (1/2)Ｖｃｃに戻し、ビット線対を (1/2)Ｖｃｃにイコライズする。こうすると、Ｃ301 のデータに対して、逆に分極反転されることが無い。次に、ＰＬ＝ (1/2)Ｖｃｃのままで、ＴＲをＨｉｇｈにして、一時記憶レジスタのＣ300 のデータをセルに再書き込みして、ＢＳ00を下げ、ＷＬ02を上げ、／ＢＬ，ＢＬをＶｓｓにプリチャージする。丸数字の２に示すように、／ＢＬ，ＢＬを (1/2)Ｖｃｃにしてから、ＢＳ00を下げ、ＷＬ02を上げても良い。これで、１サイクルの動作が終了する。
【０４５５】
ちなみに、一時記憶レジスタに強誘電体キャパシタを用いた場合、ＶＰＬ''を固定のままにしておいても、常誘電成分による電荷で一時記憶ができる。
【０４５６】
（ケースＢ）は、Ｃ300 のデータの読み出し後、Φｔ0 を下げ、センスアンプを増幅するため、無駄な／ＢＬ，ＢＬの再書き込みが起こらない。そして、／ＢＬ，ＢＬのＶＢＬＬへの引き下げの時、Φｔ0 を上げる。
【０４５７】
（ケースＣ）は、（ケースＢ）の場合で、しかもＣ301 のデータ読み出し後、Φｔ0 を下げる場合を示す。このケースでは、例えば一時記憶レジスタをＣ300 ，Ｃ301 用に２種類備え、一時記憶レジスタにＣ300 ，Ｃ301 の両方貯えた後、一時記憶レジスタ介して、Ｃ300 ，Ｃ301 のデータを外部に読み出し、外部から一時記憶レジスタに書き込む場合の方式に適している。多量のデータを外部とやり取りする、Ｈｉｇｈ−Ｂｎａｄ ＦＲＡＭの方式に適している。
【０４５８】
（第７８の実施形態）
図１１４は、本発明の第７８の実施形態を説明するためのもので、図１０２から図１０７の方式に適用できるセンスアンプ回路の一例を示している。
【０４５９】
これは、プレート（ＰＬ）電圧を一部分駆動する場合である。図１１４に示すように、図１１２の構成に加え、カップリング型のダミーセルをセンスアンプ回路内に備えた構成となっている。
【０４６０】
（第７９の実施形態）
図１１５は、本発明の第７９の実施形態を説明するためのもので、図１０２から図１０７の方式に適用できるセンスアンプ回路の一例を示している。これは、プレート（ＰＬ）電圧を一部分駆動する場合を示す。
【０４６１】
図１１４の構成に加え、カップリング型のダミーセルをセンスアンプ回路内に２種類備えている。これは、基本的に強誘電体キャパシタの膜厚が異なっても、残留分極量は変わらないが、常誘電体成分が異なるため、カップリング型のダミーセルを用いる場合、微妙にカップリング容量を変え、最適化する場合に便利となる。なお、前記図４３の効果に対応して、更にキャパシタを増加させてもよい。
【０４６２】
（第８０の実施形態）
図１１６は、本発明の第８０の実施形態を説明するためのもので、図１０２から図１０７の方式に適用できるセンスアンプ回路の一例を示している。これは、プレート（ＰＬ）電圧を一部分駆動する場合を示す。
【０４６３】
図１１５と異なる点は、一時記憶レジスタとして、強誘電体キャパシタではなく常誘電体キャパシタを用いた点である。その他、フリップ・フロップ等他の記憶素子でも良い。
【０４６４】
（第８１の実施形態）
図１１７は、本発明の第８１の実施形態を説明するためのもので、図１０２から図１０７の方式に適用できるセンスアンプ回路の一例を示している。これは、プレート（ＰＬ）電圧を一部分駆動する場合を示す。
【０４６５】
図１１４と異なる点は、一時記憶レジスタが２ビットデータを持っている点である。１つは抗電圧が小さいセル用で、１つは抗電圧が大きいセル用である。これは、図１１４（ケースＣ）のような利用に適用できる。
【０４６６】
勿論、図１１３に示すような、プレート一部駆動法と、図１０９に示すような、ビット線振幅を変える方法を組み合わせて、図１０２〜図１０７の多ビットセルを動作させることが出来る。
【０４６７】
(1/2)Ｖｄｄプレートとビット線小振幅を組み合わせて、最初のビットを読み出し、Ｖｄｄ振幅プレートとビット線大振幅を組み合わせて次のビットを読み出す訳である。この場合、ビット線振幅の比は、図１１０、図１１１の値の半分に低減出来制御し易くなる。また、図１０９のビット線振幅を変える方式においても、Ｖｄｄ振幅プレート方式は適用できる。
【０４６８】
図１０２〜１０７のセルに対して図１１３のような動作を適用した場合、センスアンプ回路の動作が容易になる反面、プレート電極をＶｓｓ，Ｖｃｃ， (1/2)Ｖｃｃに変動する必要がある。Ｖｓｓ，Ｖｃｃにするのは、Ｖｓｓ，Ｖｃｃ線に接続すれば良いが、 (1/2)Ｖｃｃにするには、チップ内部の (1/2)Ｖｃｃ発生回路で発生された (1/2)Ｖｃｃ電源を用いる必要があり、プレートをＶｓｓから (1/2)Ｖｃｃに戻す場合、 (1/2)Ｖｃｃ電源が下がり問題となる。
【０４６９】
そこで、図１１８に示すように、２セルブロック毎に存在するプレート電極を選択したブロックのみ駆動すれば、プレート負荷容量が大幅に低減され、 (1/2)Ｖｃｃ電源の揺れは抑えられる。図１１８においては、プレートをＰＬ１からＰＬｎのｎ分割しており、デコーダ回路により選択したセルブロックのプレートのみを駆動している。
【０４７０】
図１１９（ａ）は、プレート信号を２種類に分け、ＰＬ駆動回路では、ＰＬＡがＶｃｃになるときＰＬＢをＶｓｓにし、ＰＬＡがＶｓｓになるときＰＬＢをＶｃｃにし、ＰＬＡとＰＬＢをショートして、 (1/2)Ｖｃｃを自動的に発生させている。セルアレイＡ（サブセルアレイでも良い）が活性化されている時、セルアレイＢはプレートのみダミーで駆動すれば実現できる。このＰＬ駆動回路の詳細回路例を図１２０に示す。ＰＬＥＱＬをＨｉｇｈにすることによりＰＬＡとＰＬＢはショートされ、 (1/2)Ｖｃｃが自動発生される。さらに、消費電荷も半減できる。
【０４７１】
図１１９（ｂ）は図１１９（ａ）に加え、プレートをアドレスでデコードし、さらに消費電力を減らした例を示し、この場合でも (1/2)Ｖｃｃは自動発生できる。図１１９（ｂ）のＰＬ駆動回路とデコーダ回路の詳細回路例を図１２１に示す。
【０４７２】
図１１９において、（サブ）アレイＡばかりでなく（サブ）アレイＢも活性化させ、（サブ）アレイＢ側を、図１２２に示すように、ＰＬＢばかりでなく、ＢＬもＶｃｃにプリチャージにして、アレイＡと逆の動きをさせると、容易にＰＬを (1/2)Ｖｃｃにできる。このときのセンスアンプ回路を図１２３に示す。センスアンプＡはＶｓｓプリチャージ回路が搭載され、センスアンプＢはＶｃｃプリチャージ回路が搭載される。図１２４は、２ビットセルの前半の読み出しを両セルアレイ共にＶｓｓプリチャージで、後半の読出しをアレイＡはＢｓｓプリチャージで、アレイＢをＶｃｃプリチャージで動作を行っている。
【０４７３】
（第８２の実施形態）
図１２５は、本発明の第８２の実施形態を説明するためのもので、図１０２のメモリセルの等価回路図を実現するメモリセル構造の断面図を示す。これは、図１０３の構造の変形例である。
【０４７４】
ビット線形成後、膜厚の異なる強誘電体キャパシタを積層している。
【０４７５】
（第８３の実施形態）
図１２６は、本発明の第８３の実施形態を説明するためのもので、図１０２のメモリセルの等価回路図を実現するメモリセル構造の断面図を示す。これは、図１０３の構造の変形例である。
【０４７６】
ビット線形成後、膜厚の異なる強誘電体キャパシタをＳｉ面に垂直に積層している。図１２５と異なり、強誘電体キャパシタ膜間に電極を挟む必要がなく、無駄なプロセスを無くしている。ＳＮの電極は、拡散層から引き伸ばし、同時に形成できる。ＳＮ間の隙間を２種類に分けでＳＮを形成すれば、その間に強誘電体キャパシタ膜を形成すると、自動的に抗電圧の異なる２つの強誘電体キャパシタが形成できる。
【０４７７】
（第８４の実施形態）
図１２７は、本発明の第８４の実施形態を説明するためのもので、図１０２のメモリセルの等価回路図を実現するメモリセル構造の断面図を示す。これは、図１０３の構造の変形例である。
【０４７８】
下部電極に２種類の幅を持つ溝或いは穴を形成し、強誘電体キャパシタ膜を形成し、上部電極を形成した場合を示し、容易に強誘電体キャパシタ面積を大きく取ることができる。
【０４７９】
（第８５の実施形態）
図１２８は、本発明の第８５の実施形態を説明するためのもので、図１０２の構成がフォールデッドＢＬ用であるのに対して、これはオープン或いは２Ｔｒ＋２Ｃａｐ用のセル構成の等価回路図（ａ）及びセル断面図（ｂ）を示す。
【０４８０】
この場合、セルの直列接続に、僅か１個の選択トランジスタ接続すれば実現できる。
【０４８１】
（第８６の実施形態）
図１２９は、本発明の第８６の実施形態を説明するための等価回路図である。図１０２が４Ｆ2 セルに２ビットのデータを保持するの対して、本実施形態においては、３つの抗電圧が異なる強誘電体キャパシタとセルトランジスタを並列接続したものを直列接続して、一端を選択トランジスタを介してビット線に接続して、他端をＰＬに接続している。１セルに３ビットのデータを保持することができ、記憶容量を増大できる。
【０４８２】
（第８７の実施形態）
図１３０は、本発明の第８７の実施形態を説明するためのもので、図１２９の等価回路を実現するセル構造の断面図を示している。
【０４８３】
４Ｆ2 サイズにセルトランジスタと、上部に３つの抗電圧が異なる強誘電体キャパシタを積層することによって、４Ｆ2 サイズで３ビットのデータを保持できる。
【０４８４】
（第８８の実施形態）
図１３１は、本発明の第８８の実施形態を説明するための等価回路図である。図１０２が４Ｆ2 セルに２ビットのデータを保持するの対して、本実施形態においては、４つの抗電圧が異なる強誘電体キャパシタとセルトランジスタを並列接続したものを直列接続して、一端を選択トランジスタを介してビット線に接続して、他端をＰＬに接続している。１セルに４ビットのデータを保持することができ、記憶容量を増大できる。更に、強誘電体キャパシタの並列数を増加させることにより容量増大が図れる。
【０４８５】
（第８９の実施形態）
図１３２は、本発明の第８９の実施形態を説明するためのもので、図１３１の等価回路を実現するセル構造の断面図を示している。
【０４８６】
４Ｆ2 サイズにセルトランジスタと、上部に４つの抗電圧が異なる強誘電体キャパシタを積層することにより、４Ｆ2 サイズで４ビットのデータを保持できる。結果として、従来の８Ｆ2 サイズのＦＲＡＭに対して、２倍×４倍＝８倍の集積度を実現できる。
【０４８７】
（第９０の実施形態）
図１３３は、本発明の第９０の実施形態を説明するためのもので、図１０２のｎＣａｐ＋１Ｔｒセル構成と図８３の構成を組み合わせた場合を示している。
【０４８８】
４Ｆ2 サイズに２ビット以上の情報を貯えつつ、フォールデッドＢＬで低ノイズで、ＢＬのピッチを緩和して、さらにセンスアンプ数を削減して、チップサイズを低減している。
【０４８９】
（第９１の実施形態）
図１３４は、本発明の第９１の実施形態を説明するためのもので、（ａ）は等価回路図、（ｂ）は特性図である。
【０４９０】
図１０２の抗電圧が異なる強誘電体キャパシタを並列接続するｎＣａｐ＋１Ｔｒセル構成と異なり、同じ抗電圧のセルを接続している。但し、セルトランジスタに近い強誘電体キャパシタはセルトランジスタに直に並列接続しているが、奥の強誘電体キャパシタは、電圧降下素子を直列に接続してから、セルトランジスタに並列接続している。
【０４９１】
この電圧降下素子は、図１３４（ｂ）に示すように、一定のバイアス値以上になると両方向の電流が流れる特性を示すものが用いられる。これにより、奥のセルは、セルトランジスタに印加された電圧から一定の電圧を引いた小さい電圧が印加されることとなり、見掛け上、奥の強誘電体キャパシタの抗電圧が大きい場合とほぼ同じ振る舞いをする。
【０４９２】
（第９２の実施形態）
図１３５（ａ）は、本発明の第９２の実施形態を説明するためのもので、図１３４の等価回路を実現するデバイス構造を示す。ここで、Ｃａの抗電圧＝Ｃｂの抗電圧が実現できる。
【０４９３】
電圧降下素子（Ｄａ）としては、図１３５（ｂ）〜（ｅ）まで、各種構成が有り得る。（ｂ）は、ｐｎｐ或いはｎｐｎの接合で構成され、ｎを通過するｐからｐへの、ｐを通過するｎからｎへのパンチスルーで実現している。（ｃ）は高濃度ＰＮ接合を用いたツェナーダイオードで実現している。（ｄ）は、ｐｎ接合、ｎｐ接合の並列接続で実現している。（ｅ）は常誘電体キャパシタと強誘電体キャパシタを並列接続すると、容量比で、見掛け上の抗電圧が上昇することを利用している。
【０４９４】
特に、（ｅ）においては、図１３５のような構成ではなく、図２４の強誘電体キャパシタの一部に常誘電体キャパシタが挿入されていれば実現できる。
【０４９５】
（第９３の実施形態）
図１３６は、本発明の第９３の実施形態を説明するための等価回路図である。図１０２の抗電圧が異なる強誘電体キャパシタを並列接続するｎＣａｐ＋１Ｔｒセル構成と異なり、同じ抗電圧のセルを接続している。但し、セルトランジスタに近い強誘電体キャパシタ（Ｃａ）はセルトランジスタに直に並列接続しているが、奥の強誘電体キャパシタ（Ｃｂ）は、抵抗素子（Ｒａ）を直列に接続してから、セルトランジスタに並列接続している。これにより、抵抗素子Ｒａの抵抗を十分大きく設定しておくと、データ読み出し／書き込み時、強誘電体キャパシタＣａのデータは直ぐに読み書きできるが、強誘電体キャパシタＣｂのデータは、抵抗素子Ｒａと強誘電体キャパシタＣｂ自身の容量によるＲＣ時定数で、ゆっくり読み書きされる。
【０４９６】
この効果により、動作としては、まず強誘電体キャパシタＣａデータを読み出し、一時記憶レジスタに貯え、その後に十分時間をかけて、強誘電体キャパシタＣｂのデータの読み書きを行い、最後に一時記憶レジスタのデータをＣａに再書き込みすれば、２強誘電体キャパシタ＋１セルトランジスタセルが実現できる。
【０４９７】
（第９４の実施形態）
図１３７は、本発明の第９４の実施形態を説明するためのもので、図１３６の等価回路を実現するデバイス構造を示している。
【０４９８】
図に示す位置に抵抗素子を備えれば、図１３６の等価回路を実現できる。例えば、Ｃａの読み書きを５０ｎｓ未満で行うことを考えると、Ｃａ容量を１００ｆＦとすると、ｔ＝ＲＣから、Ｒ＝Ｃ／ｔ＝１００ｆＦ／５０ｎｓ＝２ＭΩ。よって、Ｒａとして、２ＭΩより十分マージンを持って大きな抵抗素子を利用すれば良い。
【０４９９】
（第９５の実施形態）
図１３８は、本発明の第９５の実施形態を説明するための等価回路図である。図１３６の実施形態にセンスアンプ回路、Ｃａの読み出しデータを一時記憶しておく、一時記憶レジスタ回路を備えている。本実施形態はフォールデッドＢＬ構成例である。
【０５００】
（第９６の実施形態）
図１３９は、本発明の第９６の実施形態を説明するためのタイミング図であり、図１３８の構成の動作の一例を示している。これは、プレート（ＰＬ）電圧固定の方式の場合を示す。
【０５０１】
（ケースＡ）では、ＰＬ＝ (1/2)Ｖｃｃで、ビット線をＶｓｓにプリチャージしておき、ＷＬ02を下げ、ＢＳ00を上げると、強誘電体キャパシタＣ300 のデータがビット線／ＢＬに読み出される。この時、強誘電体キャパシタＣ301 のデータは抵抗素子Ｒ30により直ぐには読み出されない。その後、センスアンプが活性化され、Ｃ300 のデータは一時記憶レジスタに保存される。その後、／ＢＬ，ＢＬをＶｓｓに落とし、Ｃ300 が“１”データの場合と“０”データの場合での分極量の違いを無くし、ＷＬ02を上げ、ＢＳ00を下げ、強誘電体キャパシタ間の電位を０Ｖにして、／ＢＬ，ＢＬをＶｓｓにプリチャージにして、再度ＷＬ02を下げ、ＢＳ00を上げ、Ｃ301 のデータを読み出す。この時、センスアンプ活性化まで十分時間を取り、センスアンプで増幅後、再書き込みを行い、この再書き込み時間も十分時間を取る。
【０５０２】
次に／ＢＬ，ＢＬをイコライズして、一時記憶レジスタのデータで、Ｃ301 にデータの再書き込みを行う。次に／ＢＬ，ＢＬをイコライズして、ＢＳ02を下げ、ＷＬ02を上げ、強誘電体キャパシタ間の電位を０Ｖにし、／ＢＬ，ＢＬをＶｓｓにプリチャージして１サイクルを終了する。イコライズしてから、ＷＬ02を下げ、ＢＳ02を上げ、ビット線とセルを接続して、一時記憶レジスタのＣ300 のデータをセルに再書き込みして、ＢＳ00を下げ、ＷＬ02を上げ、／ＢＬ，ＢＬをＶＢＬＬにプリチャージして１サイクルの動作が終了する。
【０５０３】
（ケースＢ）は、Ｃ300 のデータの読み出し後、Φｔ0 を下げ、センスアンプを増幅するため、無駄な／ＢＬ，ＢＬの再書き込みが起こらない。そして、／ＢＬ，ＢＬのＶＢＬＬへの引き下げの時、Φｔ0 を上げる。
【０５０４】
（ケースＣ）は、（ケースＢ）の場合で、しかもＣ301 のデータ読み出し後、Φｔ0 を下げる場合を示す。このケースでは、例えば一時記憶レジスタをＣ300 ，Ｃ301 用に２種類備え、一時記憶レジスタにＣ300 ，Ｃ301 の両方貯えた後、一時記憶レジスタ介して、Ｃ300 ，Ｃ301 のデータを外部に読み出し、外部から一時記憶レジスタに書き込む場合の方式に適している。多量のデータを外部とやり取りする、Ｈｉｇｈ−Ｂｎａｄ ＦＲＡＭの方式に適している。
【０５０５】
（第９７の実施形態）
図１４０は、本発明の第９７の実施形態を説明するための等価回路図（ａ）と断面図（ｂ）である。
【０５０６】
図１３６の等価回路、図１３７のデバイス構造が、フォールデッドＢＬ構成であったのに対し、図１４０はオープンＢＬ構成例を示す。
【０５０７】
（第９８の実施形態）
図１４１は、本発明の第９８の実施形態を説明するための等価回路図（ａ）と断面図（ｂ）である。
【０５０８】
図１４０に比べ、各ノードの電極の位置が、交換された格好となり、抵抗素子も、強誘電体キャパシタ上に形成され、しかも図１４０に比べ、抵抗素子と強誘電体キャパシタの直列の順序が逆になっている例を示す。勿論この構成も、図１３６、図１３７のフォールデッドＢＬ構成でも実現できる。
【０５０９】
（第９９の実施形態）
図１４２は、本発明の第９９の実施形態を説明するための等価回路図（ａ）と断面図（ｂ）である。
【０５１０】
図１４１に比べ、強誘電体キャパシタＣｂの両側に抵抗素子が接続されている。勿論この構成も、図１３６、図１３７のフォールデッド構成でも実現できる。
【０５１１】
（第１００の実施形態）
図１４３は、本発明の第１００の実施形態を説明するための等価回路図である。
【０５１２】
１メモリセルトランジスタに対して、３個の強誘電体キャパシタ（Ｃａ，Ｃｂ，Ｃｃ）を備えた場合を示し、抵抗素子ＲｂをＣｃと直列接続、抵抗素子ＲａをＣｂと直列接続して、Ｃａ，Ｃｂ，Ｃｃの順で読み、Ｃｃ，Ｃｂ，Ｃａの順で再書き込みを行う。
【０５１３】
（第１０１の実施形態）
図１４４は、本発明の第１０１の実施形態を説明するためのもので、図１４３のセル構成の等価回路を実現するセル構造の一例を示している。
【０５１４】
これにより、４Ｆ2 サイズで、バルクのセルトランジスタと、上部に３層の強誘電体キャパシタと２個の抵抗素子を積層して、３ビットのデータ保持を実現する。これは、フォールデッドＢＬ構成例である。勿論オープンＢＬ構成も容易に実現できるし、ビット線ルール２倍緩和型も実現できる。
【０５１５】
（第１０２の実施形態）
図１４５は、本発明の第１０２の実施形態を説明するための等価回路図である。
【０５１６】
図１４３のセル構成の等価回路に比べ、一部、抵抗素子の挿入位置が異なって例を示す。なお、図には示していないが、図１３６〜１４５の方式の各キャパシタを複数のキャパシタの並列接続とすると、図１０２〜１３３の組み合わせになり、更に記憶容量が増大できる。
【０５１７】
ところで、前述した全ての実施形態において言えることだが、従来の８Ｆ2 の構成に比べ、相対的にワード線容量が大きくなる欠点がある。これは、本発明では、ワード線とビット線の交点全てにセルトランジスタが存在するため、ワード線、ブロック選択線のＲＣ遅延の増加を意味する。但し、本発明では、ＤＲＡＭのようなリフレッシュが不要になるため、前記図３０に示すような階層ワード線方式を採用して、セルアレイをワード線方向に細分割して、アクティブ領域をできる限り小さくすることができる。即ち、サブワード線の長さを短くできる。これによりワード線遅延を小さくできる。
【０５１８】
但し、従来の８Ｆ2 セルにも階層ワード線方式を採用した場合は、本方式がワード線遅延の点で不利にはなる。従来の階層ワード線方式は、メインワード線にメタル配線を用い、サブローデコーダにつなげ、サブローコーダからサブセルアレイに、サブワード線としてゲート配線を用いて配設して、各メモリセルトラジスタのゲート電極を構成する。サブローデコーダ４個に１本、８個に１本メインワード線を接続することにより、メインワード線のメタルピッチを従来のシャント（ｓｈｕｎｔ）方式の４〜８倍に緩和でき、加工が困難なメタルルールの緩和、セル段差によるメタル加工のＤＯＦの緩和を実現できる。
【０５１９】
しかし、このような構成にしても、サブワード線はメタルではなく、ポリＳｉ，ＷＳｉ，ＭＳｉ，ＴｉＳｉ等の高抵抗配線を用いるため、サブワード線につながるセル数を増加させると、ＲＣ遅延が大きくなる点が問題となる。特に、前記本発明の実施形態ではこのＲＣ遅延が２倍程度になってしまう。
【０５２０】
以下の実施形態では、このような問題をも解決している。
【０５２１】
（第１０３の実施形態）
図１４６は、本発明の第１０３の実施形態に係わるＦＲＡＭの基本構成を示すブロック図であり、前記した全ての実施形態に適用できるものである。
【０５２２】
本実施形態は前記ＲＣ遅延を１／４に低減でき、結果として本発明のワード線遅延を、従来の８Ｆ2 の１／２（＝１／４×２）に低減できる。このような考えを従来ＤＲＡＭに適用した例を、本発明者らは既に提案している（特願平７−８７２１１号、特願平７−１０８６９１号）。本実施形態はこれを、ＦＲＡＭに適用したものである。
【０５２３】
Ｍ・Ｒ／Ｄはメインローデコーダ、Ｓ・Ｒ／Ｄはサブローデコーダ、ＭＷＬはメインワード線を示しメタル配線である。従来の階層ワード線と異なる点は、従来サブワード線はゲート配線を直に引き伸ばしたのに対し、本実施形態はサブセルアレイの中央までメタル配線で行い、その部分でゲート配線とシャントしている点にある。このとき、サブワード線用メタルは、サブアレイの両側から配設してもクロスすることがない。メタル抵抗はゲート配線抵抗に比べ非常に抵抗が小さいため、結果として、サブセルアレイ内のサブワード線のＲＣ遅延は、Ｒが半分、Ｃが半分のため１／４に低減できるわけである。
【０５２４】
本発明の強誘電体メモリに適用すると、Ｒが半分で、Ｃがほぼ同じであるため、ＲＣ遅延が１／２に適用できる。図１４６の例では、ＭＷＬ１本に対して、サブワード線４本のため、サブワード線４本に対して、ＭＷＬ１本、サブワード線用メタル配線２本の計３本となり、図１４６右下の断面図に示すようにメタルの配線ルールはシャント方式の４／３倍に緩和できる。
【０５２５】
（第１０４の実施形態）
図１４７は、本発明の第１０４の実施形態に係わるＦＲＡＭの基本構成を示すブロック図であり、前記した全ての実施形態に適用できるものである。
【０５２６】
これは、図１４６に比べ、ＲＣ遅延を小さく保ちつつ、メタルピッチをさらに緩和している。ＭＷＬ１本に対して、サブワード線８本のため、サブワード線８本に対して、ＭＷＬ１本、サブワード線用Ｍｅｔａｌ配線４本の計５本となり、図１４７右下の断面図に示すようにメタルの配線ルールはシャント方式の８／５倍に緩和できる。
【０５２７】
（第１０５の実施形態）
図１４８は、本発明の第１０５の実施形態に係わるＦＲＡＭの基本構成を示すブロック図であり、前記した全ての実施形態に適用できるものである。
【０５２８】
前記図１４６の例では、ＲＣ遅延を小さく保ちつつメタルピッチを緩和している反面、サブワード線シャント領域において、ゲート配線はピッチ（２Ｆ）ぎりぎりに配設され、この上にメタルからシャント用コンタクトを取る必要があり、基本的にコンタクトサイズはＦ、コンタクトに対するゲート配線の下地余裕が０である問題点があった。
【０５２９】
図１４８はこの問題を解決している。図１４８（ａ）に示すように、サブワード線は２本に１本の割合で異なる接続をする。１本は、メタル配線とサブローデコーダの駆動回路そばでシャントし、さらにサブアレイ中央で、一端ビット線配線に切り替えて、サブローデコーダから遠い方のゲート配線とシャントする。こうすると、ゲート配線をサブアレイ中央で分断することができ、残り１本はサブワード線用メタル配線をサブアレイ中央まで引き伸ばし、そこでゲート配線に余裕ができた場所で、ゲート配線にシャントする。図１４８（ｂ）のケースは、前記２種類の位置を交換した場合を示す。
【０５３０】
（第１０６の実施形態）
図１４９は本発明の第１０６の実施形態を説明するためのもので、図１４８（ａ）（ｂ）の構成を取った場合のサブセルアレイ中央部分でのレイアウト配置例の２つを示す。
【０５３１】
図１４９（ａ）は図１４８（ａ）に対応し、図１４９（ｂ）は図１４８（ｂ）に対応する。図１４９はメタル，ゲート，ビット線，メタル−ビット線間コンタクト，ビット線−ゲート間コンタクトを示す。
【０５３２】
本実施形態では、ゲート配線ーコンタクト余裕，コンタクトサイズが大きくとれているばかりでなく、その他の配線，コンタクトサイズ，コンタクトサイズ余裕があることが分かる。
【０５３３】
図１５０（ａ）（ｂ）は、図１４９（ａ）（ｂ）の内のゲート，ビット線−ゲート間コンタクトのみを示す。図１５１（ａ）（ｂ）は、図１４９（ａ）（ｂ）の内のゲート，ビット線，ビット線−ゲート間コンタクトのみを示す。図１５２（ａ）（ｂ）は、図１４９（ａ）（ｂ）の内のメタル，ビット線，メタル−ビット線間コンタクトのみを示す。
【０５３４】
（第１０７の実施形態）
図１５３は、本発明の第１０７の実施形態を説明するためのもので、サブローデコーダ回路の一例を示すＣＭＯＳ回路を示している。本実施形態も、前記の全ての実施形態に適用できる。
【０５３５】
例えば、ＢＳ00を上げる場合、ＭＢＳを下げてＢＳ00を上げ、／ＢＳ00を下げれば良いし、ＷＬ01を下げる場合、ＭＷＬ０を上げ、／ＷＳＬ00を下げ、ＷＳＬ00を上げれば良い。
【０５３６】
（第１０８の実施形態）
図１５４は、本発明の第１０８の実施形態を説明するためのもので、セルアレイ配置及びスペアセルアレイ配置の一例を示している。本実施形態も、前記全ての実施形態に適用できる。
【０５３７】
本発明のもう１つの欠点は、従来の完全に１Ｔｒ＋１Ｃａｐで構成される方式に比べ、１つのセルブロックの構成が大きく、例えばスペアセルブロックをセルアレイ毎に入れた場合、大きな面積ペナルティとなる。図１５４はこの問題を解決する。この図では、スペアブロックを含むスペアセルアレイを、行，列共、１つの大きな、或いは１チップのセルアレイ群端にまとめて配設されており、大きな単位で、スペアセルの置き換えを行う。これにより、スペアセルアレイの単位を自由に設定できつつ、救済効率が上げられる。
【０５３８】
（第１０９の実施形態）
図１５５は、本発明の第１０９の実施形態を説明するためのもので、チップ内部のリダンダンシー・スペア回路を含むブロック図である。
【０５３９】
ロウ，カラム不良に対して、各々ロウスペアメモリとカラムスペアメモリを有しており、ロウアドレス及びカラムアドレスがこのロウスペアメモリ及びカラムスペアメモリに各々入り、スペアメモリと比較される。そして、リダンダンシーと置き換えが無いアドレスの場合、このスペアメモリから通常のロウデコーダ及びカラムデコーダにイネーブル信号が発信される。
【０５４０】
リダンダンシーの置き換えがある場合、このスペアメモリから通常のロウデコーダ及びカラムデコーダにはディスイネーブル信号が発信され、通常のロウデコーダ及びカラムデコーダは動作せず、スペアロウデコーダ及びスペアカラムデコーダにイネーブル信号及び、マッピングされたスペアロウとスペアカラムが選択される。このスペアメモリは、従来のように、ヒューズを用いたメモリでも良いし、強誘電体キャパシタを用いたメモリであっても良い。
【０５４１】
（第１１０の実施形態）
図１５６は、本発明の第１１０の実施形態における不良メモリセルのリペア方法を示す図である。
【０５４２】
図１５５の回路を用いると、図１５４で説明したように、図１５６に示すようなセルブロックそのまま置き換えが実現できる。この場合、スペアのマッピングはセルブロック以上の上位アドレスで指定でき、救済効率は下がるがスペアメモリ容量が小さくて済む。この置き換えは、複数のセルにまたがる不良や、ＷＬ−セルノード間のショートのようなＤＣ不良に対して対応可能である。
【０５４３】
（第１１１の実施形態）
図１５７は、本発明の第１１１の実施形態における不良メモリセルのリペア方法を示す図である。
【０５４４】
これは、図１５５のブロック構成で実現できる。例えば、通常セルのＷＬ０３につながる強誘電体キャパシタ破壊のような不良に対しては、そのＷＬ０３を常にＨｉｇｈにしたままでセルトランジスタをショートさせておけば、同じセルブロック内の他のセルデータの読み出し、書き込みには影響しなく、ＷＬ０３選択時のみ、スペアの同じワード線であるＳＷＬ０３を選択すれば、置き換えが可能となる。この場合、スペアメモリとしては、置き換えを行う選択ブロックのアドレスさえ、スペアのＳＷＬ０３に対応するスペアメモリに記憶しておくだけで良い。
【０５４５】
（第１１２の実施形態）
図１５８は、本発明の第１１２の実施形態における不良メモリセルのリペア方法を示す図である。
【０５４６】
これは、図１５５のブロック構成で実現できる。複数のワード線を組みにして、例えば通常セルのＷＬ０３，ＷＬ０２にまたがる、或いはＷＬ０３単独、ＷＬ０２単独の強誘電体キャパシタ破壊のような不良に対しては、そのままスペアの同じワード線群（ＳＷＬ０３，ＳＷＬ０２）と置き換える。この場合、スペアメモリとしては、置き換えを行う選択ブロックのアドレスさえ、スペアのＳＷＬ群に対応するスペアメモリに記憶しておくだけで良い。図１５７に比べて、群でまとめた分、スペアメモリ数を低減できる。
【０５４７】
（第１１３の実施形態）
図１５９は、本発明の第１１３の実施形態におる不良メモリセルのリペア方法を示す図である。
【０５４８】
これは、図１５５のブロック構成で実現できる。複数のワード線を組みにして、例えば通常セルのＷＬ０５，ＷＬ０４にまたがる、或いはＷＬ０５単独、ＷＬ０４単独の強誘電体キャパシタ破壊のような不良に対しては、スペアの任意のワード線群（例えばＳＷＬ０３，ＳＷＬ０２）と置き換える。この場合、スペアメモリとしては、置き換えを行う選択ブロックのアドレス及び、セルブロック内の群を示すアドレスをスペアのＳＷＬ群に対応するスペアメモリに記憶しておくだけで良い。図１５７〜図１５８に比べて、スペアメモリ数が増加するが、その分、異なるセルブロックで、セルブロック内の同じ群の位置のセルが多数不良しても、救済できる等、救済効率は大幅に高まる。
【０５４９】
なお、当然、図１５６〜図１５９で示したスペアアレイは、通常セルと同じセルアレイ内にあっても良いし、救済効率を上げるために、別セルアレイでまとめておいても良い。
【０５５０】
（第１１４の実施形態）
図１６０は、本発明の第１１４の実施形態を説明するためのもので、セル構造を示す断面図である。
【０５５１】
前述の構成では、セルサイズ４Ｆ2 に対して、キャパシタサイズも４Ｆ2 になり、平面構成換算では、強誘電体キャパシタ面積の低下が否めなかった。図１６０のセル構造では、強誘電体キャパシタ面積を３Ｆ2 とでき、従来８Ｆ2 セルと同等、又はそれ以上も面積が稼げる。前記の図６１、図６２の構成でも稼げるが、強誘電体キャパシタ３段重ねになり、本実施形態の２段重ねの方が作りやすい。前記図５３の多段重ねでも容量が稼げるが、強誘電体キャパシタを細切れにする必要がある。
【０５５２】
図１６０の例では、１つの強誘電体キャパシタを分断することなく形成でき、製造が容易となる。図１６１の変形例は、ビット線を強誘電体キャパシタより先に形成した場合を示す。
【０５５３】
図１６０、図１６１の等価回路を図１６２に示す。これは、今までの構成と異なる。フォールデッドＢＬ構成のために、ブロック選択トランジスタは２個直列となる。動作としては、一部ランダムアクセス性がなくなる。例えば，ＷＬ３，ＷＬ４を選択する場合、ＷＬ４を選んでセルデータを読み出し、これを一時記憶レジスタに記憶する。このとき、ＷＬ５のセルはショートしており、セルデータは破壊されない。次に、ＷＬ５を選択して、ＷＬ５のセル情報の読み出し，書き込み動作をする。最後にＷＬ４を選択して、一時記憶レジスタの情報をＷＬ４のセルに書き込む。
【０５５４】
同様に、ＷＬ０〜１，ＷＬ２〜３，ＷＬ６〜７選択時は、ＷＬ０，ＷＬ３，ＷＬ７から読み出せば、任意のセルデータの読み書きができる。この２ビット単位の動作例を図１６３に示す。ＰＬは (1/2)Ｖｃｃ固定でも、Ｖｓｓ〜Ｖｃｃ駆動でもどちらでも選択できる。
【０５５５】
（第１１５の実施形態）
図１６４は、本発明の第１１５の実施形態に係わるＦＲＡＭのセル構成を示す平面図である。強誘電体キャパシタとセルトランジスタの並列接続を１セルとして、これを直列接続してメモリセルブロックを構成すると言う等価回路は同じであるが、セル構造が異なる４種類のセルのレイアウト図（（ａ）〜（ｄ））を示している。
【０５５６】
これらは、今まで述べた４Ｆ2 サイズより大きいが、低コスト、１ＭビットＦＲＡＭ〜１６ＭビットＦＲＡＭ等の低集積ＦＲＡＭに適用できる。セルサイズは大きいが、もちろん本発明の特徴である、 (1/2)Ｖｄｄ固定プレートで高速動作可能でしかもリフレッシュ不要等の特徴は保持される。
【０５５７】
図１６４は、ワード線層，ビット線層，拡散層，拡散層−ビット線層間コンタクト，ビット線層−メタル層間コンタクト，ビット線層−下部電極間コンタクト，メタル層−上部電極間コンタクト，メタル層−下部電極間コンタクト，上部ビット線層を示している。
【０５５８】
図１６５はこの内、ワード線層，ビット線層，拡散層，拡散層−ビット線層間コンタクトのみを示している。さらに、図１６６はビット線層−メタル層間コンタクト，ビット線層−下部電極間コンタクト，メタル層−上部電極間コンタクト，メタル層−下部電極間コンタクト，上部ビット線層のみを示している。
【０５５９】
図１６４（ａ）においては、強誘電体キャパシタの位置とセルトランジスタの位置がワード線方向に半ピッチずれて配置され、強誘電体キャパシタの下にビット線としてのビット線層が配設されている。セルトランジスタのソース或いはドレインの拡散層のノードは、一度、拡散層−ビット線層間コンタクトを介して、ビット線層（ビット線と同じ層であるがビット線では無い）に上げられ、その上で、ビット線層−メタル層間コンタクトを介してメタル層につながる。メタル層は、ワード線方向に引き伸ばされ、メタル−上部電極間コンタクト，メタル−下部電極間コンタクトを介して、上部電極及び下部電極に接続される。
【０５６０】
図１６７の（ａ）は、図１６４（ａ）のセルをワード線方向から見たイメージ図を示し、図１６７（ａ）のＡ−Ａ’での断面図を図１６７（ｂ）に、Ｂ−Ｂ’での断面図を図１６７（ｃ）に示す。図１６７（ｂ）は拡散層のノードから下部電極への接続を示し、図１６７（ｃ）は拡散層のノードから上部電極への接続を示す。図１６７（ｄ）に示すように、図１６７（ｂ）と異なり、ビット線層を介して直接拡散層とメタル層を接続しても良い。
【０５６１】
図１６４（ａ）のセル構造における特徴は、拡散層からＳｉプラグ，Ｔｉ，ＴｉＮ等を介して、その上に直接下部電極を形成する必要が無く、下部電極形成後に、上からメタル等で電極ノードを接続している点である。これにより、Ｓｉプラグの平坦化の問題や、熱処理による下部電極ＰｔとＳｉが反応してシリサイドが形成される問題や、強誘電体キャパシタ膜形成時にＴｉが酸化して、ＳｉプラグとＴｉ，ＴｉＮ等の間に酸化膜が形成する等の問題を回避することができる。また、ビット線がセルで覆われるため、ビット線間容量によるビット線間カップリングノイズを低減できる。
【０５６２】
図１６４（ｂ）のセルは、強誘電体キャパシタの下にセルトランジスタが配設され、ビット線はこれらの間にワード線方向に半ピッチずれて配設されている。図１６４（ｂ）の断面方向のイメージ図を図１６８に示す。セルトランジスタのソース又はドレインのノードから、ビット線層を介して、或いは直接メタル層に接続され、メタル層は、ビット線方向に引き伸ばされ上から強誘電体キャパシタの上部電極又は下部電極にコンタクトが取られる。
【０５６３】
図１６４（ｃ）のセルは、前記図４とほぼ同じで、強誘電体キャパシタとセルトランジスタが上下に配置され、それらに半ピッチずれて、強誘電体キャパシタより下にビット線を配設している例である。図４と異なる点は、拡散層から電極への接続を、ビット線と同じ配線層（ビット線層）を介している点と、強誘電体キャパシタサイズが大きめに設定されている点である。ビット線層を介することにより、コンタクトの深さを低減している。
【０５６４】
図１６４（ｄ）のセルは、前記図３とほぼ同じで、強誘電体キャパシタとセルトランジスタが上下に配置され、その上にビット線（上部ビット線層）を配設している例である。図３と異なる点は、拡散層から電極への接続を、一度ビット線層を介している点と、強誘電体キャパシタサイズが大きめに設定されている点である。ビット線層を介することにより、コンタクトの深さを低減している。このように、強誘電体キャパシタサイズを大きくすると、ビット線容量が増えるが、元々本発明はビット線容量が小さいため、これらは殆ど問題とならない。
【０５６５】
（第１１６の実施形態）
図１６９は、本発明の第１１６の実施形態に係わるＦＲＡＭのセル構成を示す平面図である。
【０５６６】
図１６９は図１６４と同様に、ワード線層，ビット線層，拡散層，拡散層−ビット線層間コンタクト，ビット線層−メタル層間コンタクト，ビット線層−下部電極間コンタクト，メタル層−上部電極間コンタクト，メタル層−下部電極間コンタクト，上部ビット線層を示している。図１７０はこの内、ワード線層，ビット線層，拡散層，拡散層−ビット線層間コンタクトのみを示している。さらに、図１７１はビット線層−メタル層間コンタクト，ビット線層−下部電極間コンタクト，メタル層−上部電極間コンタクト，メタル層−下部電極間コンタクト，上部ビット線層のみを示している。
【０５６７】
図１６４〜図１７１のセルの長所として、ＰＬ駆動方式でも高速動作が可能な点である。これは、ＰＬ部の電極もメタル層で上からコンタクトを取れるため、ＰＬのＲＣ遅延を小さく抑えることができるからである。従来セルでは、上部電極とＳＮとをメタルで接続すると、ＰＬ側の下部電極はメタルとアレイ内は接続できないためＰＬが大きい。
【０５６８】
（第１１７の実施形態）
図１７２は、本発明の第１１７の実施形態に係わるメモリセル構造の例を示す等価回路図と断面図である。
【０５６９】
この実施形態では、前記図５５（ａ）の改良であり、下部電極の表面をテーパ状に形成し、隣接する下部電極間に断面Ｖ字型の上部電極を配置している。即ち、全てのセルノードにおいて下部電極形成後に強誘電体膜を形成し、その後に隣接セルノード同士を上部電極で接続している。
【０５７０】
この場合も、図１７２（ａ）に示すように、等価回路的に２つの強誘電体キャパシタを直列接続した型になり、セル容量が半減するが、上部電極は強誘電体膜のみに接続すればよく、作り易い利点がある。特にこの構造は、ＭＯＣＶＤ法で作ると作りやすいものである。
【０５７１】
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【０５７２】
【発明の効果】
以上詳述したように本発明によれば、トランジスタと強誘電体キャパシタを並列接続してＦＲＡＭのメモリセルを構成することにより、縦型トランジスタ等を用いることなく８Ｆ2 サイズより小さい（例えば４Ｆ2 ）サイズのメモリセルを実現することができ、かつランダムアクセス機能も保つことができる。
【０５７３】
また、 (1/2)Ｖｃｃ固定プレート方式でありながら、ＤＲＡＭと同等の高速化を保ちつつ、リフレッシュ動作を不要とすることができる。
【０５７４】
更にビット線容量の低減が可能で、変更例により、ノイズの低減、ビット線ルール、センスアンプのルールの緩和、センスアンプ数の低減、読み出し信号量の増大、４Ｆ2 サイズで、多数ビットデータの記憶等が可能となる。
【０５７５】
また、本発明の強誘電体メモリはリフレッシュが不要で高速動作が可能であるため、低消費電力で高速用途用のシステムや、高温動作が必要で高速用途用のシステムに適用でき、さらに高密度化が必要で応力環境が厳しいシステムや大容量のメモリが必要なシステムに適用することが可能である。
【図面の簡単な説明】
【図１】第１の実施形態に係わるＦＲＡＭを搭載したコンピュータシステムを示すブロック図。
【図２】第１の実施形態に係わるＦＲＡＭの基本構成を示す等価回路図。
【図３】図１の回路構成を実現するためのセル構成を示す平面図と断面図。
【図４】図１の回路構成を実現するためのセル構成を示す平面図と断面図。
【図５】第２の実施形態のコンピュータシステムを示すブロック図。
【図６】第３の実施形態のコンピュータシステムを示すブロック図。
【図７】第４の実施形態のコンピュータシステムを示すブロック図。
【図８】第５の実施形態のコンピュータシステムを示すブロック図。
【図９】第６の実施形態のコンピュータシステムを示すブロック図。
【図１０】第７の実施形態に係わるＦＲＡＭを搭載したＩＣカードを示す模式図。
【図１１】第８の実施形態に係わるＦＲＡＭを搭載したデジタル画像取り込みシステムを示すブロック図。
【図１２】第９の実施形態に係わるＦＲＡＭを搭載したメモリシステムを示すブロック図。
【図１３】第１０の実施形態に係わるメモリシステムを示すブロック図。
【図１４】第１１の実施形態に係わるメモリシステムを示すブロック図。
【図１５】第１２の実施形態に係わるＦＲＡＭを搭載したＭＰＵチップを示す模式図。
【図１６】第１３の実施形態に係わるＦＲＡＭを搭載したＭＰＵチップを示す模式図。
【図１７】第１４の実施形態に係わるＦＲＡＭを搭載したＭＰＵチップを示す模式図。
【図１８】第１５の実施形態に係わるＦＲＡＭを搭載したシステムＬＳＩチップを示すブロック図。
【図１９】第１６の実施形態に係わるＦＲＡＭを搭載した画像処理ＬＳＩチップを示すブロック図。
【図２０】第１７の実施形態に係わるＦＲＡＭを搭載したロジック可変ＬＳＩチップを示すブロック図。
【図２１】第１８の実施形態に係わるＦＲＡＭを搭載した形態コンピュータシステムを示すブロック図。
【図２２】第１９の実施形態に係わるＦＲＡＭの基本構成を示す等価回路図。
【図２３】第２０の実施形態に係わるＦＲＡＭの基本構成を示す等価回路図。
【図２４】図２３の回路構成を実現するためのセル構成を示す平面図と断面図。
【図２５】図２３の回路構成を実現するためのセル構成を示す平面図と断面図。
【図２６】図２３の回路構成を実現するためのメモリセル部構成の別の例を示す図。
【図２７】図２３の回路構成を実現するためのメモリセル部構成の別の例を示す図。
【図２８】第２１の実施形態に係わるＦＲＡＭの概略構成を示すブロック図。
【図２９】図２の回路においてフォールデットＢＬ構成を実現した例を示す図。
【図３０】第２２の実施形態に係わるＦＲＡＭの概略構成を示すブロック図。
【図３１】各実施形態における動作例を説明するための信号波形図。
【図３２】各実施形態における動作例を説明するための信号波形図。
【図３３】各実施形態における動作例を説明するための信号波形図。
【図３４】本発明の主な効果をまとめて示す図。
【図３５】本発明の主な効果をまとめて示す図。
【図３６】第２３の実施形態に係わるＦＲＡＭを説明するためのセンスアンプ部の構成を示す回路図。
【図３７】第２３の実施形態における動作を説明するための信号波形図。
【図３８】第２４の実施形態に係わるＦＲＡＭを説明するためのセンスアンプ部の構成を示す回路図。
【図３９】第２４の実施形態における動作を説明するための信号波形図。
【図４０】第２５の実施形態に係わるＦＲＡＭを説明するためのセンスアンプ部の構成を示す回路図。
【図４１】第２５の実施形態における動作を説明するための信号波形図。
【図４２】図４０のダミーセルブロックの別の構成例を示す。
【図４３】第２５の実施形態におけるセル直列数と読み出し信号値との関係を示す図。
【図４４】第２６の実施形態を示すダミーセルを含むセルアレイ等価回路を示す図。
【図４５】図４４の等価回路を実現するレイアウトの例を示す図。
【図４６】第２７の実施形態に係わるＦＲＡＭを説明するためのセンスアンプ部の構成を示す回路図。
【図４７】第２８の実施形態を説明するための信号波形図。
【図４８】第２９の実施形態を説明するための信号波形図。
【図４９】第３０の実施形態に係わるＦＲＡＭの基本構成を示す等価回路図。
【図５０】第３１の実施形態に係わるＦＲＡＭの基本構成を示す等価回路図。
【図５１】第３０及び第３１の実施形態における動作を説明するための信号波形図。
【図５２】第３２の実施形態を説明するためのもので、各種メモリ構造の例を示す図。
【図５３】第３２の実施形態を説明するためのもので、各種メモリ構造の例を示す図。
【図５４】第３２の実施形態を説明するためのもので、各種メモリ構造の例を示す図。
【図５５】第３２の実施形態を説明するためのもので、各種メモリ構造の例を示す図。
【図５６】第３３の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図５７】第３４の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図５８】第３５の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図５９】第３５の実施形態に係わるＦＲＡＭの変形例を示す図。
【図６０】第３６の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図６１】第３７の実施形態に係わるＦＲＡＭのデバイス構成を示す図。
【図６２】第３７の実施形態の変形例を示す図。
【図６３】第３８の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図６４】第３９の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図６５】第４０の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図６６】第４１の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図６７】第４２の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図６８】図６７の実施形態のダミーセルを複数直列接続した場合を示す図。
【図６９】図６５の実施形態に接続できるダミーセルを複数直列接続した例を示す図。
【図７０】第４３の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図７１】第４４の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図７２】第４５の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図７３】第４６の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図７４】第４７の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図７５】第４８の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図７６】第４９の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図７７】第５０の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図７８】第５１の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図７９】本発明のＦＲＡＭのビット線容量、読み出し遅延のセル直列数依存性を示す図。
【図８０】本発明のＦＲＡＭの読み書き時のノイズのセル直列数依存性、書き込み速度依存性を示す図。
【図８１】本発明のＦＲＡＭのセルサイズ、チップサイズのセル直列数依存性を示す図。
【図８２】第５２の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図８３】第５３の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図８４】第５４の実施形態に係わるＦＲＡＭの動作例を示す図。
【図８５】第５５の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図８６】第５６の実施形態に係わるＦＲＡＭの動作例を示す図。
【図８７】第５７の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図８８】第５８の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図８９】第５９の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図９０】第６０の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図９１】第６１の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図９２】第６２の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図９３】第６３の実施形態に係わるＦＲＡＭのセンスアンプ回路図を示す図。
【図９４】第６３の実施形態に係わるＦＲＡＭの動作例を示す図。
【図９５】第６４の実施形態に係わるＦＲＡＭのセンスアンプ回路図を示す図。
【図９６】第６４の実施形態に係わるＦＲＡＭの動作例を示す図。
【図９７】第６５の実施形態に係わるＦＲＡＭのセンスアンプ回路図を示す図。
【図９８】第６５の実施形態に係わるＦＲＡＭの動作例を示す図。
【図９９】第６６の実施形態に係わるＦＲＡＭのセンスアンプ回路図を示す図。
【図１００】第６６の実施形態に係わるＦＲＡＭの動作例を示す図。
【図１０１】第６７の実施形態に係わるＦＲＡＭのセンスアンプ回路を示す図。
【図１０２】第６８の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１０３】第６９の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１０４】第７０の実施形態に係わるＦＲＡＭの動作点を表わすヒステリスループ例を示す図。
【図１０５】第７０の実施形態に係わるＦＲＡＭの動作点を表わすヒステリスループの詳細を示す図。
【図１０６】第７１の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１０７】第７２の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１０８】図１０７の実施形態のダミーセルを複数直列接続した場合を示す図。
【図１０９】第７３の実施形態に係わるＦＲＡＭのセンスアンプ回路を示す図。
【図１１０】第７４の実施形態に係わるＦＲＡＭの動作例を示す図。
【図１１１】第７５の実施形態に係わるＦＲＡＭの動作例を示す図。
【図１１２】第７６の実施形態に係わるＦＲＡＭのセンスアンプ回路を示す図。
【図１１３】第７７の実施形態に係わるＦＲＡＭの動作例を示す図。
【図１１４】第７８の実施形態に係わるＦＲＡＭのセンスアンプ回路を示す図。
【図１１５】第７９の実施形態に係わるＦＲＡＭのセンスアンプ回路を示す図。
【図１１６】第８０の実施形態に係わるＦＲＡＭのセンスアンプ回路を示す図。
【図１１７】第８１の実施形態に係わるＦＲＡＭのセンスアンプ回路図を示す図。
【図１１８】図１０２〜１０７のセルに適用できるプレート電極駆動方式を示す図。
【図１１９】図１０２〜１０７のセルに適用できるプレート電極駆動方式の別の例を示す図。
【図１２０】図１１９（ａ）のプレート電極駆動方式の詳細回路例を示す図。
【図１２１】図１１９（ｂ）のプレート電極駆動方式の詳細回路例を示す図。
【図１２２】図１１９〜１２１のプレート電極駆動方式に適用できる動作例を示す図。
【図１２３】図１１９〜１２１のプレート電極駆動方式に適用できるセンスアンプ回路例を示す図。
【図１２４】図１１９〜１２１のプレート電極駆動方式に適用できる動作例を示す図。
【図１２５】第８２の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１２６】第８３の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１２７】第８４の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１２８】第８５の実施形態に係わるＦＲＡＭの等価回路とデバイス構造を示す図。
【図１２９】第８６の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１３０】第８７の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１３１】第８８の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１３２】第８９の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１３３】第９０の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１３４】第９１の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１３５】第９２の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１３６】第９３の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１３７】第９４の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１３８】第９５の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１３９】第９６の実施形態に係わるＦＲＡＭの動作例を示す図。
【図１４０】第９７の実施形態に係わるＦＲＡＭの等価回路とデバイス構造を示す図。
【図１４１】第９８の実施形態に係わるＦＲＡＭの等価回路とデバイス構造を示す図。
【図１４２】第９９の実施形態に係わるＦＲＡＭの等価回路とデバイス構造を示す図。
【図１４３】第１００の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１４４】第１０１の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１４５】第１０２の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１４６】第１０３の実施形態に係わるＦＲＡＭのワード線方式を示す図。
【図１４７】第１０４の実施形態に係わるＦＲＡＭのワード線方式を示す図。
【図１４８】第１０５の実施形態に係わるＦＲＡＭのワード線方式の接続を示す図。
【図１４９】第１０６の実施形態に係わるＦＲＡＭのワード線方式のサブアレイ中央部のレイアウトを示す図。
【図１５０】第１０６の実施形態に係わるＦＲＡＭのワード線方式のサブアレイ中央部のレイアウトの一部を示す図。
【図１５１】第１０６の実施形態に係わるＦＲＡＭのワード線方式のサブアレイ中央部のレイアウトの一部を示す図。
【図１５２】第１０６の実施形態に係わるＦＲＡＭのワード線方式のサブアレイ中央部のレイアウトの一部を示す図。
【図１５３】第１０７の実施形態に係わるＦＲＡＭのワード線方式のサブローデコーダの回路例を示す図。
【図１５４】第１０８の実施形態に係わるＦＲＡＭのスペアアレイを含むセルアレイのブロックを示す図。
【図１５５】第１０９の実施形態に係わるＦＲＡＭのリダンダンシー・スペア回路を含むセルアレイのブロック図。
【図１５６】第１１０の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１５７】第１１１の実施形態に係わるＦＲＡＭの不良メモリセルの置き換え方法を説明するための図。
【図１５８】第１１２の実施形態に係わるＦＲＡＭの不良メモリセルの置き換え方法を説明するための図。
【図１５９】第１１３の実施形態に係わるＦＲＡＭの不良メモリセルの置き換え方法を説明するための図。
【図１６０】第１１４の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１６１】第１１４の実施形態に係わるＦＲＡＭのデバイス構造の別の例を示す図。
【図１６２】第１１４の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１６３】第１１４の実施形態に係わるＦＲＡＭの動作例を示す図。
【図１６４】第１１５の実施形態に係わるＦＲＡＭのメモリセルの平面図。
【図１６５】図１６４のメモリセルの平面図の一部のレイアウトを示す図。
【図１６６】図１６４のメモリセルの平面図の一部のレイアウトを示す図。
【図１６７】図１６４（ａ）のメモリセルの断面方向のイメージを示す図。
【図１６８】図１６４（ｂ）のメモリセルの断面方向のイメージを示す図。
【図１６９】第１１６の実施形態に係わるＦＲＡＭのメモリセルの平面図。
【図１７０】図１６９のメモリセルの平面図の一部のレイアウトを示す図。
【図１７１】図１６９のメモリセルの平面図の一部のレイアウトを示す図。
【図１７２】第１１７の実施形態に係わるメモリセル構造を示す等価回路図と断面図。
【図１７３】従来のＤＲＡＭとＦＲＡＭのメモリセル構成を示す図。
【図１７４】ＤＲＡＭとＦＲＡＭにおける印加電圧に対する分極特性を示す図。
【図１７５】従来のＦＲＡＭの動作を説明するための信号波形図。
【符号の説明】
１１…マイクロプロセッサ
１２…ＦＲＡＭ
１３…入出力装置
１４…ＢＵＳ
１５…コントローラ
１６…ＲＡＭ
１７…ＲＯＭ
２０…ＩＣカード本体
２１…ＦＲＡＭ
２２…ＩＣチップ
３１…画像入力装置
３２…データ圧縮装置
３３…ＦＲＡＭ
３４…入出力装置
３５…表示装置
３６…ＢＵＳ
４１…入出力装置
４２…コントローラ
４３…ＦＲＡＭ
５１…マイクロプロセッサコア
５２…ＦＲＡＭ
５３…１次キャッシュメモリ
６１…ロジック部
６２…ＦＲＡＭ
７１…画像処理部
７２…ＦＲＡＭ
８１…ロジック部
８２…ＦＲＡＭ
９１…ＭＰＵ及びコントローラ
９２…入力機器
９３…送受信器
９４…アンテナ
９５…表示機器
９６ＦＲＡＭ
／ＢＬ，ＢＬ…ビット線
ＰＬ…プレート電極
ＷＬ…ワード線
ＳＮ…セルノード
ＢＳ…ブロック選択線
ＳＡ…センスアンプ
φｔ…セルアレイ−センスアンプ分離信号
ＶＰＳ…ビット線０Ｖプリチャージ信号
ＥＱＬ…ビット線イコライズ信号
ＤＷＬ…ダミーワード線
／ＳＡＮ…ｎＭＯＳセンスアンプ駆動線
ＳＡＰ…ｐＭＯＳセンスアンプ駆動線
Ｃ…カップリング容量
ＶＢＬ…ビット線プリチャージ信号
ＰＬ’…ダミーセル用プレート信号
ＤＢＳ…ダミーセル用ブロック選択線
ＤＮ…ダミーセル用セルノード
Ｆ…最小加工寸法
Ｐｓ…飽和分極（Saturation Polarization ）
Ｐｒ…残留分極（Remnant Polarization）
Ｖｃ…抗電圧（Coercive Voltage）
【発明の属する技術分野】
本発明は、強誘電体キャパシタを用いた不揮発性の半導体記憶装置、またこの半導体記憶装置の駆動方法、更にはこの半導体記憶装置を搭載したシステムに関する。
【０００２】
【従来の技術】
近年、半導体メモリの一つとして、強誘電体キャパシタ（Ferroelectric Capacitor ）を用いた不揮発性メモリ（ＦＲＡＭ）が注目されている。このＦＲＡＭは、不揮発性で、しかも書き換え回数が１０の１２乗、読み出し，書き込み時間がＤＲＡＭ程度、３Ｖ〜５Ｖの低電圧動作等の長所があるため、全メモリ市場を置き換える可能性がある。
【０００３】
ＦＲＡＭのセルは、ＤＲＡＭの開発と同じく時代と共に、セル構成の簡略化，微細化によりセルサイズが縮小されてきた。図１７３（ａ）に従来のＤＲＡＭの１トランジスタ／１キャパシタ構成のメモリセルを、（ｂ）に従来のＦＲＡＭの１トランジスタ／１キャパシタ構成のメモリセルを示す。ここで、ＷＬはワード線、ＢＬはビット線、ＳＮはストレージノード、ＰＬはプレート電極である。
【０００４】
このようにＦＲＡＭのメモリセルは、もはやＤＲＡＭのメモリセル構成と基本的に同様である。異なる点は、（１）ＤＲＡＭではキャパシタとして自発的な誘電分極を持たない誘電体を用いるが、ＦＲＡＭでは強誘電体性のものを用いる点、（２）ＤＲＡＭではキャパシタの一端のプレート電極を (1/2)Ｖｃｃに固定するが、ＦＲＡＭでは０Ｖ〜Ｖｃｃ間で変動させる点のみである。
【０００５】
（２）に関しても、プレート電極を０ＶからＶｃｃまで変動する方式（T.Sumi et al.,1994 IEEE International Solid-State Circuit Conference Digest of Technical Paper, pp.268-269, Feb,1994等）から、 (1/2)Ｖｃｃに固定する方式（H.Koike et al.,1996 IEEE International Solid-State Circuit Conference Digest of Technical Paper, pp.368-369, Feb,1996 や、K.Takeuchi et al.,IEICE Trans, Electron., Vol.E79-C,No.2, Feb,1996）に切り替わりつつある。
【０００６】
従って、（１）以外はＤＲＡＭと同一である。また、セルアレイ構成もＤＲＡＭと同等で、図１７３（ｃ）に示すような、フォールデッドＢＬ構成を取り、最小セルサイズは
２Ｆ×４Ｆ＝８Ｆ2
となる。ここで、ＭＣはメモリセル、ＳＡはセンスアンプ、Ｆは最小加工寸法を示す。また、図１７３（ｃ）のＢＬ，／ＢＬはビット線対である。
【０００７】
ＦＲＡＭ動作原理を簡単に説明しておく。
【０００８】
ＤＲＡＭにおいては、セルトランジスタをＯＮにし、セルキャパシタにＶｃｃ或いは０Ｖの電圧を印加して電荷を書き込み、“１”，“０”データを記憶し、読み出し時には、セルトランジスタをＯＮにして電荷を読み出す。ＤＲＡＭでは、図１７４（ａ）に示すように、セルキャパシタの両端の印加電圧に蓄積電荷（分極値［Ｃ］）が比例する。このため、セルトランジスタ等のｐｎ接合リーク電流により印加電圧が０Ｖになると、分極値も０Ｃとなり情報が破壊される。
【０００９】
これに対しＦＲＡＭでは、図１７４（ｂ）に示す通り、分極特性にヒステリシスを持つ。電源投入後、プレート（ＰＬ）電圧が０Ｖ、ストレージノード（ＳＮ）が０Ｖで、セルに元々“０”データが書かれていた場合を考える。このとき、ＰＬ＝０Ｖ，ＳＮ＝０Ｖであるため、強誘電体キャパシタの印加電圧は０Ｖであり、図１７４（ｂ）中の残留分極（＝−Ｐｒ）のＤの位置にいる。メモリセルデータを読み出す場合、ビット線（ＢＬ）電位を０Ｖにプリチャージしておき、セルトランジスタをＯＮにし、ＰＬ電圧をＶｃｃに上げると、ＢＬ容量はＳＮ容量より大きいため、ＢＬ・ＰＬ間に−Ｖｃｃの電圧が印加され、Ｄ点からＣ点の位置に変化し、僅かの飽和分極Ｐｓ−Ｐｒの差分の電位がビット線に読み出される。
【００１０】
一方、元々セルに“１”データが書き込まれていた場合、上記と同様にＢＬ・ＰＬ間に−Ｖｃｃの電圧が印加され、Ｂ点からＣ点の位置に分極反転を伴って、多量の電荷のＰｓ＋Ｐｒがビット線に読み出される。
【００１１】
従って、参照ビット線を丁度Ｐｓ分電荷が読み出されたと同等の電位に上げておくと、“１”読み出しでは（Ｐｓ＋Ｐｒ）−（Ｐｓ）＝Ｐｒ、“０”読み出しでは（Ｐｓ−Ｐｒ）−（Ｐｓ）＝−Ｐｒ分だけ参照ビット線とビット線間に電位差が発生し、この結果をセンスアンプで増幅する。読み出した結果は、このセンスアンプで増幅されることにより“１”データはＶｃｃ、“０”データは０Ｖとなる。
【００１２】
また、メモリセルデータの再書き込みを行うため、ＰＬは再度０Ｖに下げられる。このとき、“０”データはＢＬ−ＰＬ＝０Ｖになり、Ｃ点からＤ点に戻り、“１”データはＢＬ−ＰＬ＝Ｖｃｃとなり、Ｃ点からＤ点、分極反転してＡ点の位置に戻る。その後、セルトランジスタをＯＦＦにする。“１”データのＡ点はリーク電流によりＳＮが０Ｖに下がるとＡ点からＢ点に移り、そこで停止する。これら一連の動作を図１７５（ａ）に示す。
【００１３】
ＦＲＡＭとＤＲＡＭの動作における最大の違いは、ＦＲＡＭにおいては、セルトランジスタをＯＮにしてＢＬとＳＮを単にショートさせるだけでは、データが読み出されず、ＢＬ（ＳＮ）・ＰＬ間の電位を書き込んだ分極方向と逆方向にしないと、電荷が出ないことにある。そしてその分、負荷容量の重いＰＬ動作が動作が必要で、読み出し，書き込みに時間がかかり、これがＦＲＡＭの欠点となっている。
【００１４】
この問題点を克服するため前述したように、ＰＬ電位を固定の (1/2)Ｖｃｃにする方式が提案されている。これらの方式の動作を図１７５（ｂ）（ｃ）に示す。電源投入後のリコール時（図１７５（ｂ）（ｃ）中左半分）は、ＰＬを (1/2)Ｖｃｃ、ＢＬを０Ｖにプリチャージしておき、ＷＬを選択してセルトランジスタをＯＮにする。このとき、ＢＬ・ＰＬ間には-(1/2)Ｖｃｃの電圧が印加され、図１７４（ｂ）に示すように、“１”データはＢ点からＣ点に向かって分極反転し、“０”データはＤ点からＣ点に向かって分極反転せずに、蓄積電荷がＢＬに読み出され、この違いで“０”，“１”情報が読み出される。その後、センス増幅され、“１”データのＢＬはＶｃｃに、“０”データのＢＬはＶｓｓとなり、各々のセルにＢＬ−ＰＬ＝ (1/2)Ｖｃｃ，(-1/2)Ｖｃｃ印加され、“１”データはＣ点からＡ点に、“０”データはＣ点に留まり、データが書き込まれる。
【００１５】
（ｂ）（ｃ）の方式はその後の動作が少し異なり、（ｂ）の方式は、ＢＬを (1/2)Ｖｃｃにイコライズ後（即ち“１”データはＡ点からＢ点へ、“０”データはＣ点からＤ点へ）、ＷＬを閉じＢＬを０Ｖに戻している。ＢＬをイコライズしても、Ｂ点，Ｄ点に留まりデータは破壊されない。これは、強誘電体キャパシタの特性を逆に利用している。（ｃ）の方式は、ＷＬを閉じてからＢＬをイコライズして (1/2)Ｖｃｃにしている（即ち“１”データはＡ点のまま、“０”データはＣ点のまま）。リコールの後はＤＲＡＭのように、読み出しは、図１７４（ｂ）のＡ−Ｂ間，Ｃ−Ｄ間の電荷差（Ｐｓ−Ｐｒ）を利用している（読み出しでの分極反転による疲労による残留分極Ｐｒ量の劣化を抑えている）。
【００１６】
これら（ｂ）（ｃ）の方式は（ａ）の方式に比べ、ＰＬ電位を動かすことによるアクセスタイム，サイクルタイムの動作速度の劣化が無くなり、高速動作が可能になる反面、分極反転に必要な電圧（抗電圧Ｖｃ）を (1/2)Ｖｃｃ以下にする必要がある欠点（これは、強誘電体膜を縮小すれば解決する）を持つ。さらにＤＲＡＭと同様に、リフレッシュ動作が必要になる大きな欠点が生じる（リフレッシュにより、スタンドバイ電流の増大、ビジーレートの存在等の弊害が生じる）。
【００１７】
例えば（ｂ）の方式は、スタンドバイ中はセルのＳＮノードは (1/2)Ｖｃｃになっており、ｐｎ接合等によるリーク電流によりＳＮ電位が (1/2)Ｖｃｃより下がると、“１”データはＢ点からＣ点の方に向かいデータが破壊される。このため、図１７５（ｂ）中右半分に示すように、スタンドバイ中ある一定期間毎にＷＬを選択して、 (1/2)Ｖｃｃの電位をＳＮに書き込むリフレッシュ動作が必要になる。
【００１８】
また（ｃ）の方式は、スタンドバイ中はセルのＳＮノードはＶｃｃ、或いは０Ｖになっており、ｐｎ接合等によるリーク電流によりＳＮ電位がＶｃｃより下がると、“１”データはＡ点からＢ点そしてＣ点の方に向かいデータが破壊される。この場合、通常動作はＤＲＡＭと同様にしているため、Ｂ点に移動しただけでデータ破壊となる。よって図１７５（ｃ）中右半分に示すように、スタンドバイ中ある一定期間毎にＷＬを選択して、ＤＲＡＭと同様に読み出し／センス／再書き込み動作のリフレッシュ動作が必要になる。
【００１９】
ところで、従来よりＤＲＡＭにおいては、８Ｆ2 より小さいセルサイズを実現するために、各種セルが開発されている。１つの手法は、縦型トランジスタや縦型ＴＦＴ（Thin Film Transistor）を用いて、４Ｆ2 サイズを実現するもの（K.Sunouchi et al, 1988 IEEE IEDM Digest of Technical Paper, pp.23-26,Dec,1989 や特開平６−１４０５９号公報）や、セルトランジスタを直列接続し、その間とＰＬ間にキャパシタを接続して、ほぼ４Ｆ2 サイズを実現する（ＮＡＮＤ型セル）もの（T. Hasegawa et al, 1993 IEEE International Solid-State Circuit Conference Digest of Technical Paper, pp.46-47,Feb,1993）が提案されている。
【００２０】
基本的にＦＲＡＭはＤＲＡＭと等価回路が同じなため、ＤＲＡＭセル構造と同じ構造で４Ｆ2 サイズのＦＲＡＭを実現できる。反面、ＤＲＡＭと同様な問題点をも持つ。縦型トランジスタ，縦型ＴＦＴでは、従来の８Ｆ2 サイズの製造が容易な平面トランジスタに比べ、非常に製造工程が複雑で実現が困難な問題点がある。さらに、これらのセルをＦＲＡＭで実現するには、基本的に強誘電体キャパシタ工程の後にトランジスタを形成するトレンチセルであるため、トランジスタ製造工程における熱工程の影響で、強誘電体キャパシタの誘電率が低下する問題が起こる。
【００２１】
また、ＮＡＮＤ型セルは、平面トランジスタを用いて製造できる長所、トランジスタ工程後、キャパシタを形成するスタックセルである長所がある。反面、読み出し／書き込みにおいてセルが直列接続であるため、ビット線ＢＬより近いセルから順にセルデータを読み出し、遠い順にセルデータを書き込む必要があり、汎用メモリとして重要なポイントであるランダムアクセス性が損なわれ、ブロックリード／ライトとなる欠点がある。
【００２２】
【発明が解決しようとする課題】
このように従来のＦＲＡＭにおいては、８Ｆ2 サイズより小さい４Ｆ2 サイズのメモリセルを実現する場合、ＤＲＡＭと同様に、縦型トランジスタ等のプロセスの複雑化が発生したり、ＮＡＮＤ型セルのように汎用のランダムアクセス性が損なわれてしまう問題点があった。さらに、従来のＦＲＡＭにおいては、ＰＬ電位の固定による高速動作とリフレッシュ不要の両立は困難であった。
【００２３】
また、半導体記憶装置を有する各種のシステムにおいて、従来のＤＲＡＭに代わりＦＲＡＭを用いようとする試みがあるが、前記したようなＦＲＡＭ固有の問題があり、未だ実用化できないのが現状である。
【００２４】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、縦型トランジスタ等を用いることなく８Ｆ2 サイズより小さい（例えば４Ｆ2 ）サイズのメモリセルを実現することができ、かつランダムアクセス機能も保つことのできる不揮発性の半導体記憶装置を提供することにある。
【００２５】
また、本発明の他の目的は、プレート電位の固定による高速動作とリフレッシュ不要の両立をはかり得る不揮発性の半導体記憶装置を提供することにある。
【００２６】
また、本発明の他の目的は、上記の半導体記憶装置を搭載することによりシステム性能の向上をはかり得る各種のシステムを提供することにある。
【００２７】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００２８】
（１）マイクロプロセッサと、このマイクロプロセッサに接続され外部機器とのデータをやり取りを行う入出力装置と、前記マイクロプロセッサに接続されデータを記憶する半導体記憶装置とを備えたコンピュータシステムであって、前記半導体記憶装置は、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、前記メモリセルブロックを複数個配設したメモリセルアレイと、を含むことを特徴とする。
【００２９】
(1-1) コンピュータシステムは、半導体記憶装置のコントローラを含んでいること。
(1-2) コンピュータシステムは、揮発性ＲＡＭを含むこと。
(1-3) コンピュータシステムは、ＲＯＭを含むこと。
【００３０】
（２）半導体記憶装置を搭載したＩＣチップを備えたＩＣカードであって、前記半導体記憶装置は、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、前記メモリセルブロックを複数個配設したメモリセルアレイと、を含むことを特徴とする。
【００３１】
（３）画像データを入力するための画像入力装置と、前記入力された画像データを圧縮するデータ圧縮装置と、前記入力された画像データ又は圧縮された画像データを記憶する半導体記憶装置と、前記入力された画像データ又は圧縮された画像データを出力する出力装置と、前記入力された画像データ又は圧縮された画像データのいずれかを表示する表示装置とを備えたデジタル画像取り込みシステムであって、前記半導体記憶装置は、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、前記メモリセルブロックを複数個配設したメモリセルアレイと、を含むことを特徴とする。
【００３２】
(3-1) デジタル画像取り込みシステムは、デジタルカメラとしての機能を有すること。
(3-2) デジタル画像取り込みシステムは、デジタルビデオカメラとしての機能を有すること。
【００３３】
（４）データを記憶するための半導体記憶装置と、この半導体記憶装置に接続され外部機器とのデータのやり取りを行う入出力装置とを備えたメモリシステムであって、前記半導体記憶装置は、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、前記メモリセルブロックを複数個配設したメモリセルアレイと、を含むことを特徴とする。
【００３４】
(4-1) メモリシステムは、半導体記憶装置を制御するコントローラを含んでいること。
(4-2) メモリ情報として、映画，音楽，番組，教育等の画像・音声ソフト、ゲームソフト，ＯＡソフト，ＯＳソフト，ＣＡＤソフト，辞書，地図情報、等を含むこと。
【００３５】
（５）各種の処理を行うためのコア部と、データの記憶を行うための半導体記憶装置とを備えたシステムＬＳＩチップであって、前記半導体記憶装置は、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、前記メモリセルブロックを複数個配設したメモリセルアレイと、を含むことを特徴とする。
【００３６】
(5-1) コア部は、ＭＰＵであること。
(5-2) (5-1) において、半導体記憶装置をマイクロコードメモリとして用いること。
(5-3) (5-1) において、半導体記憶装置を命令キャシュメモリとして用いること。
(5-4) (5-1) において、半導体記憶装置をデータキャシュメモリとして用いること。
(5-5) (5-1) において、半導体記憶装置をデータメモリとして用いる。
【００３７】
(5-6) コア部は、画像処理を行うための画像処理部であること。
(5-7) (5-6) において、半導体記憶装置を画像データメモリとして用いること。
【００３８】
(5-8) コア部は、各種論理演算を行うためのロジック部であること。
【００３９】
(5-9) ＬＳＩチップは、ロジック可変ＬＳＩチップであること。
(5-10) (5-9)において、半導体記憶装置を論理合成情報保存メモリとして用いること。
(5-11) (5-9)において、半導体記憶装置を論理接続情報保存メモリとして用いること。
(5-12) (5-9)において、半導体記憶装置を配線接続情報保存メモリとして用いること。
【００４０】
（６）各種の演算処理を行うマイクロプロセッサと、このマイクロプロセッサに接続されデータの入力を行うための入力装置と、前記マイクロプロセッサに接続され外部機器とのデータのやり取りを行う電波送受信器と、この送受信器に接続されたアンテナと、前記マイクロプロセッサに接続され必要な情報を表示する表示装置と、前記マイクロプロセッサに接続されデータの記憶を行う半導体記憶装置とを備えた携帯コンピュータシステムであって、前記半導体記憶装置は、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、前記メモリセルブロックを複数個配設したメモリセルアレイと、を含むことを特徴とする。
【００４１】
(6-1) 携帯コンピュータシステムは、携帯電話としての機能を有すること。
(6-2) 携帯コンピュータシステムは、携帯テレビ電話としての機能を有すること。
(6-3) 携帯コンピュータシステムは、携帯テレビ，携帯ビデオとしての両方の機能を有すること。
(6-4) 携帯コンピュータシステムは、携帯コンピュータディスプレイとしての機能を有すること。
【００４２】
（７）トランジスタと強誘電体キャパシタからなるメモリセルを用いた半導体記憶装置において、トランジスタと、このトランジスタのソース・ドレイン端子間に接続された強誘電体キャパシタと、からメモリセルを構成し、このメモリセルを複数配置してセルアレイを構成したことを特徴とする。
【００４３】
半導体記憶装置において、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、前記メモリセルブロックを複数個配設したメモリセルアレイと、を含むことを特徴とする。
【００４４】
（９）トランジスタと強誘電体キャパシタからなるメモリセルを用いた半導体記憶装置において、トランジスタと、このトランジスタのソース・ドレイン端子間に接続された強誘電体キャパシタと、からメモリセルを構成し、このメモリセルを複数個直列接続すると共に、該直列接続部の一端に選択トランジスタを接続してメモリブロックを構成し、このメモリブロックを複数個配置してセルアレイを構成したことを特徴とする。
【００４５】
(9-1) メモリブロックの両端は、各々隣接したビットに接続されること。
(9-2) (9-1) において隣接したビットはビット線対を構成しセンスアンプに接続されること。
(9-3) (9-1,9-2) において、選択トランジスタは複数の選択トランジスタの直列接続で構成されること。
【００４６】
（１０）トランジスタと強誘電体キャパシタからなるメモリセルを用いた半導体記憶装置において、トランジスタと、このトランジスタのソース・ドレイン端子間に接続された強誘電体キャパシタと、からメモリセルを構成し、このメモリセルを複数個直列接続すると共に、該直列接続部の少なくとも一端に選択トランジスタを接続してメモリブロックを構成し、このメモリブロックの一端はビット線に接続され、他端がプレート電極に接続されていることを特徴とする。
【００４７】
(10-1)隣接したセルアレイの２本のビット線を対として、オープンビット線方式を構成すること。
(10-2)同一セルアレイの２本のビット線に接続される２個のメモリセルで１ビットの情報を記憶し、２本のビット線を対として、フォールデッドビット線方式を構成すること。
【００４８】
(10-3)電源投入後のスタンドバイ時には、メモリブロック内の複数のトランジスタは全てＯＮし、選択トランジスタはＯＦＦしていること。
(10-4)メモリブロック内の任意のメモリセル選択時に、選択セルのトランジスタをＯＦＦにし、それ以外のセルのトランジスタを全てＯＮのままで、選択トランジスタをＯＮにすること。
【００４９】
(10-5)プレート電極は、電源ＯＮ後はスタンドバイ時及びアクティブ時に拘らず、 (1/2)Ｖｃｃ或いは一定電圧に固定されていること。これに加え、セルデータのリフレッシュ動作をしないこと。
(10-6)プレート電極は、電源ＯＮ後はスタンドバイ時は０Ｖにし、セル選択時のデータの読み出し／書き込み時には、０ＶからＶｃｃ間を変動されること。
【００５０】
(10-7)ビット線は、セルデータ読み出し前に、０Ｖにプリチャージされていること。
(10-8)ビット線は、セルデータ読み出し前にＶｃｃにプリチャージされていること。
【００５１】
(10-9)ダミーセルは、メモリブロック内のメモリセルと同一の回路構成をとること。
(10-10) ダミーセルのキャパシタ面積は、通常セルの１．５倍から３倍大きいこと。
(10-11) ダミーセルに、常誘電体キャパシタを用いること。
【００５２】
(10-12) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタの並列接続で構成されること。
(10-13) 各メモリセルの強誘電体キャパシタは、複数の膜厚の異なる強誘電体キャパシタの並列接続で構成されること。
(10-14) 各メモリセルの強誘電体キャパシタは、複数の抗電圧の異なる強誘電体キャパシタの並列接続で構成されること。
【００５３】
(10-15) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタと１個以上の電圧降下素子から構成されること。
(10-16) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタと１個以上の抵抗素子から構成される。
(10-17) 各メモリセルの強誘電体キャパシタは、第１の強誘電体キャパシタと抵抗素子の直列接続に第２の強誘電体キャパシタを並列接続したもので構成されること。
【００５４】
(10-18) (10-12,10-13,10-14,10-15,10-16,10-17) において、各メモリセルの複数の強誘電体キャパシタは、各々１ビットの情報を記憶すること。
(10-19) (10-12,10-13,10-14,10-15) において、各メモリセルの複数の強誘電体キャパシタは、各々１ビットの情報を記憶し、強誘電キャパシタに印加する電圧を変えることにより、複数の強誘電体キャパシタの内の１ビットの読み書きを行うこと。
【００５５】
(10-20) (10-13,10-14) において、各メモリセルの複数の強誘電体キャパシタは、１ビットの情報を記憶し、読み出し時は、強誘電キャパシタにまず小さい電圧を印加して、複数の強誘電体キャパシタの内の１つの強誘電体キャパシタの分極電荷を読み出し、これをセルアレイ外に記憶し、次いで順に、印加電圧を上げ、他の１つの強誘電体キャパシタの分極電荷を読み出し、書き込み時は、読み出しと逆の強誘電体キャパシタの順に、強誘電キャパシタへの印加電圧を順に下げて、書き込みを行うこと。
【００５６】
(10-21) (10-12,10-13,10-14,10-15,10-16,10-17) において、センスアンプ部に一時記憶用メモリを有すること。
(10-22) (10-13) において、各強誘電体キャパシタ間では、少なくとも膜厚が３倍以上異なることが望ましい。
(10-23) (10-14) において、各強誘電体キャパシタ間では、少なくとも抗電圧が３倍以上異なることが望ましい。
【００５７】
（１１）トランジスタと強誘電体キャパシタからなるメモリセルを用いた半導体記憶装置において、トランジスタと、このトランジスタのソース・ドレイン端子間に接続された強誘電体キャパシタと、からメモリセルを構成、このメモリセルを複数個直列接続すると共に、該直列接続部の少なくとも一端に第１及び第２の選択トランジスタを直列に接続してメモリブロックを構成し、このメモリブロックの一端はビット線に接続され、他端がプレート電極に接続されていることを特徴とする。
【００５８】
(11-1)隣接したセルアレイの２本のビット線を対として、オープンビット線方式を構成すること。
(11-2)同一セルアレイの２本のビット線を対として、セルデータの読み出し／書き込み時には、２本のビット線の内、いずれか一方のビット線に接続される第１，第２の２個の選択トランジスタのみを両方ＯＮにすることにより、フォールデッドＢＬ方式を構成すること。
【００５９】
(11-3)電源投入後のスタンドバイ時には、メモリブロック内の複数のトランジスタは全てＯＮし、第１，第２の選択トランジスタの何れか一方はＯＦＦしていること。
(11-4)メモリブロック内の任意のメモリセル選択時に、選択セルのトランジスタをＯＦＦにし、それ以外のセルのトランジスタを全てＯＮのままで、第１，第２の選択トランジスタの両方をＯＮにすること。
【００６０】
(11-5)プレート電極は、電源ＯＮ後は、スタンドバイ時及びアクティブ時に拘らず、 (1/2)Ｖｃｃ或いは一定電圧に固定されていること。これに加え、セルデータのリフレッシュ動作をしないこと。
(11-6)プレート電極は、電源ＯＮ後は、スタンドバイ時は０Ｖにし、セル選択時の、データの読み出し／書き込み時には、０ＶからＶｃｃ間を変動されること。
【００６１】
(11-7)ビット線は、セルデータ読み出し前に、０Ｖにプリチャージされていること。
(11-8)ビット線は、セルデータ読み出し前にＶｃｃにプリチャージされていること。
【００６２】
(11-9)ダミーセルは、メモリブロック内のメモリセルと同一の回路構成をとること。
(11-10) ダミーセルのキャパシタ面積は、通常セルの１．５倍から３倍大きいこと。
(11-11) ダミーセルに、常誘電体キャパシタを用いること。
【００６３】
(11-12) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタの並列接続で構成されること。
(11-13) 各メモリセルの強誘電体キャパシタは、複数の膜厚の異なる強誘電体キャパシタの並列接続で構成されること。
(11-14) 各メモリセルの強誘電体キャパシタは、複数の抗電圧の異なる強誘電体キャパシタの並列接続で構成されること。
【００６４】
(11-15) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタと１個以上の電圧降下素子から構成されること。
(11-16) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタと１個以上の抵抗素子のから構成されること。
(11-17) 各メモリセルの強誘電体キャパシタは、第１の強誘電体キャパシタと抵抗素子の直列接続に第２の強誘電体キャパシタを並列接続したもので構成されること。
【００６５】
(11-18) (11-12,11-13,11-14,11-15,11-16,11-17) において、各メモリセルの複数の強誘電体キャパシタは、各々１ビットの情報を記憶すること。
(11-19) (11-12,11-13,11-14,11-15) において、各メモリセルの複数の強誘電体キャパシタは、１ビットの情報を記憶し、強誘電キャパシタに印加する電圧を変えることにより、複数の強誘電体キャパシタの内の１ビットの読み書きを行うこと。
【００６６】
(11-20) (11-13,11-14) において、各メモリセルの複数の強誘電体キャパシタは、１ビットの情報を記憶し、読み出し時は、強誘電キャパシタにまず小さい電圧を印加して、複数の強誘電体キャパシタの内の１つの強誘電体キャパシタの分極電荷を読み出し、これをセルアレイ外に記憶し、次いで順に、印加電圧を上げ、他の１つの強誘電体キャパシタの分極電荷を読み出し、書き込み時は、読み出しと逆の強誘電体キャパシタの順に、強誘電キャパシタへの印加電圧を順に下げて、書き込みを行うこと。
【００６７】
(11-21) (11-12,11-13,11-14,11-15,11-16,11-17) において、センスアンプ部に一時記憶用メモリを有すること。
(11-22) (11-13) において、各強誘電体キャパシタ間では、少なくとも膜厚が３倍以上異なることが望ましい。
(11-23) (11-14) において、各強誘電体キャパシタ間では、少なくとも抗電圧が３倍以上異なることが望ましい。
【００６８】
（１２）トランジスタと強誘電体キャパシタからなるメモリセルを用いた半導体記憶装置において、トランジスタと、このトランジスタのソース・ドレイン端子間に各々並列接続された抗電圧の異なる複数の強誘電体キャパシタと、からメモリセルを構成し、このメモリセルを複数直列接続すると共に、該直列接続部の少なくとも一端に１個以上の選択トランジスタを直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してセルアレイを構成したことを特徴とする。
【００６９】
（１３）トランジスタと強誘電体キャパシタからなるメモリセルを用いた半導体記憶装置において、トランジスタと、このトランジスタのソース・ドレイン端子間に接続された強誘電体キャパシタと、からメモリセルを構成し、このメモリセルを複数直列接続すると共に、該直列接続部の少なくとも一端に第１、第２、第３、第４の選択トランジスタを直列接続してメモリセルブロックを構成し、２個の該メモリブロックの各一端は同一のビット線に接続され、他端がプレート電極に接続されていることを特徴とする。
【００７０】
(13-1)同一のセルアレイの２本のビット線を対として、セルデータの読み出し／書き込み時には、このビット線対に接続される４個のセルブロックの内の１つのみ、４個直列接続された選択トランジスタを全てＯＮすることにより、フォールデットＢＬ方式を構成すること。
【００７１】
(13-2)電源投入後のスタンバイ時には、メモリセルの複数のトランジスタは全てＯＮし、第１〜第４の選択トランジスタの何れかはＯＦＦしていること。
(13-3)メモリブロック内の任意のメモリセル選択時に、選択セルのトランジスタをＯＦＦし、それ以下のセルのトランジスタを全てＯＮのままで、第１〜第４の選択トランジスタを全てＯＮすること。
【００７２】
(13-4)プレート電極は、電源ＯＮ後は、スタンドバイ時及びアクティブ時にかかわらず、(1/2) Ｖｃｃ或いは一定電圧に固定されていること。これに加え、セルデータのリフレッシュ動作を行わないこと。
(13-5)プレート電極は、電源ＯＮ後は、スタンドバイ時は０Ｖにし、セル選択時のデータの読み出し／書き込み時には０ＶからＶｃｃ間を変動されること。
【００７３】
(13-6)ビット線ピッチは、セルピッチの２倍であること。
(13-7)ダミーセルは、メモリブロック内のメモリセルと同一の回路構成を取ること。
(13-8)ダミーセルのキャパシタ面積は、通常セルの１．５倍から３倍大きいこと。
(13-9)ダミーセルに、常誘電体キャパシタを用いること。
【００７４】
(13-10) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタの並列接続で構成されること。
(13-11) 各メモリセルの強誘電体キャパシタは、複数の膜厚の異なる強誘電体キャパシタの並列接続で構成されること。
(13-12) 各メモリセルの強誘電体キャパシタは、複数の抗電圧の異なる強誘電体キャパシタの並列接続で構成されること。
【００７５】
(13-13) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタと１個以上の電圧降下素子から構成されること。
(13-14) 各メモリセルの強誘電体キャパシタは、複数の強誘電体キャパシタと１個以上の抵抗素子のから構成されること。
(13-15) 各メモリセルの強誘電体キャパシタは、第１の強誘電体キャパシタと抵抗素子の直列接続に第２の強誘電体キャパシタを並列接続したもので構成されること。
【００７６】
(13-16) (13-10,13-11,13-12,13-13,13-14,13-15) において、各メモリセルの複数の強誘電体キャパシタは、各々１ビットの情報を記憶すること。
(13-17) (13-10,13-11,13-12,13-13) において、各メモリセルの複数の強誘電体キャパシタは、１ビットの情報を記憶し、強誘電キャパシタに印加する電圧を変えることにより、複数の強誘電体キャパシタの内の１ビットの読み書きを行うこと。
【００７７】
(13-18) (13-10,13-11,13-12,13-13) において、各メモリセルの複数の強誘電体キャパシタは、１ビットの情報を記憶し、読み出し時は、強誘電キャパシタにまず小さい電圧を印加して、複数の強誘電体キャパシタの内の１つの強誘電体キャパシタの分極電荷を読み出し、これをセルアレイ外に記憶し、次いで順に、印加電圧を上げ、他の１つの強誘電体キャパシタの分極電荷を読み出し、書き込み時は、読み出しと逆の強誘電体キャパシタの順に、強誘電キャパシタへの印加電圧を順に下げて、書き込みを行うこと。
【００７８】
(13-19) (13-10,13-11,13-12,13-13,13-14,13-15) において、センスアンプ部に一時記憶用メモリを有すること。
(13-20) (13-11) において、各強誘電体キャパシタ間では、少なくとも膜厚が３倍以上異なることが望ましい。
(13-21) (13-12) において、各強誘電体キャパシタ間では、少なくとも抗電圧が３倍以上異なることが望ましい。
【００７９】
複数のメモリセルを備えた半導体記憶装置であって、
前記メモリセルは、ゲート電極が第１のワード線に接続された第１のトランジスタと、この第１のトランジスタのソース端に第１の電極、ドレイン端に第２の電極が接続され、第１のデータを記憶する第１の強誘電体キャパシタと、前記第１のトランジスタのドレイン端にソース端が接続されゲート電極が第２のワード線に接続された第２のトランジスタと、前記第２のトランジスタのソース端に第３の電極とドレイン端に第４の電極が接続され第２のデータを記憶する第２の強誘電体キャパシタとから構成されて２ビットデータを記憶し、前記メモリセルを複数直列接続すると共に、その直列接続された前記複数のメモリセルの少なくとも一端に接続された１個以上のメモリセルブロック選択トランジスタを備えたメモリセルブロックを複数個配置してセルアレイを構成したことを特徴とする。
【００８０】
（１５）（１）〜（１４）のいずれかに記載のメモリセルブロックに対するダミーセルブロックとして、トランジスタと、このトランジスタのソース・ドレイン端子間に接続された強誘電体或いは常誘電体キャパシタと、からダミーセルを構成し、このダミーセルを複数個直列接続すると共に、該直列接続部の一端に第１及び第２の１個以上の直列接続された選択トランジスタを接続してダミーセルブロックを構成し、第１の選択トランジスタの他端を第１のビット線に接続し、第２の選択トランジスタの他端を第２のビット線に接続してなることを特徴とする。
【００８１】
(15-1)ダミーセルのキャパシタの面積は、通常セルの１．５倍から３倍大きいこと。
【００８２】
ゲート電極がワード線に接続され、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と、前記ドレイン端に接続された第２の電極とを有しデータを記憶する強誘電体キャパシタと、からメモリセルを構成し、複数の前記のメモリセルは所定数直列接続されてメモリセルブロックを構成し、前記メモリセルブロックが複数個配置されてセルアレイを構成し、ランダムアクセス機能を有する半導体記憶装置の駆動方法であって、
前記メモリセルブロック内の複数のメモリセルの各トランジスタを導通させておく第１のステップと、前記メモリセルブロック内の複数のメモリセルのいずれか１つのメモリセルのトランジスタを非導通状態にしてこのメモリセルを選択し、該選択メモリセルに対してデータの書き込み又は読み出しを行う第２のステップとを含むことを特徴とする。
【００８３】
ゲート電極がワード線に接続され、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１端と前記ドレイン端に接続された第２端とを有し、データを記憶する強誘電体キャパシタとをそれぞれ有する複数のメモリセルを備え、前記複数のメモリセルは所定数直列接続されてメモリセルブロックを構成し、このメモリセルブロックが複数個配置されてセルアレイを構成し、ランダムアクセス機能を有する半導体記憶装置の駆動方法であって、
前記メモリセルブロック内の複数のメモリセルの各トランジスタを導通させておく第１のステップと、前記メモリセルブロック内の複数のメモリセルのいずれか１つのメモリセルのトランジスタを非導通状態にしてこのメモリセルを選択し、該選択メモリセルに前記強誘電体キャパシタの抗電圧の内の最小の第１の抗電圧を越える電圧を印加することにより、第１の抗電圧を備える前記強誘電体キャパシタの蓄積情報を読み出す第２のステップと、前記選択メモリセルに第１の抗電圧を超える電圧を書き込む第３のステップと、前記選択メモリセルに第１の抗電圧より大きい第２の抗電圧を越える電圧を印加することにより、第２の抗電圧を備える前記強誘電体キャパシタの蓄積情報を読み出す第４のステップと、前記選択メモリセルに第２の抗電圧を超える電圧を書き込む第５のステップとを含むことを特徴とする。
【００８４】
(17-1)データの読み出し，書き込みは、第１のステップ，第２のステップ，第４のステップ，第５のステップ，第３のステップ，第１のステップの順に行われること。
(17-2)データの書き込みは、第１のステップ，第５のステップ，第３のステップ，第１のステップの順に行われること。
【００８５】
また、本発明の半導体記憶装置の製造方法として、次のような構成を採用するのが望ましい。
【００８６】
(1) セルトランジスタを形成した後に強誘電体キャパシタを形成し、その後にビット線を形成すること。
(2) セルトランジスタを形成した後にビット線を形成し、その後に強誘電体キャパシタを形成すること。
【００８７】
(3) 強誘電体キャパシタの形成においては、下部電極の上に強誘電体膜を形成し、その上に上部電極を形成すること。
(4) 強誘電体キャパシタの下部電極はＰｔ，Ｔｉ等を含む構成とすること。
【００８８】
(5) 強誘電体キャパシタは、Ｂｉ，Ｓｒ，Ｔａ，Ｏ等を含む構成、或いはＰｂ，Ｚｒ，Ｔｉ，Ｏ等を含む構成、或いはＢａ，Ｓｒ，Ｔｉ，Ｏ等を含む構成とすること。
(6) 強誘電体キャパシタの電極は、Ｉｒ，ＩｒＯ2 を含む構成、或いはＳｒ，Ｒｕ，Ｏ等を含む構成とすること。
【００８９】
(7) 強誘電体キャパシタの下部電極は、拡散層上にＳｉプラグを形成し、その上にＴｉ／ＴｉＮ／Ｐｔ層を形成すること。
(8) 強誘電体キャパシタの上部電極の上に、ＴｉＯ2 層を形成し、その上にＳｉＯ2 層を形成すること。
【００９０】
(9) 強誘電体キャパシタは、単結晶化していること。
(10)強誘電体キャパシタ膜と上部電極或いは下部電極間では、格子定数が異なり、歪みが入っていること。
【００９１】
(11)強誘電体キャパシタの両端の電極ノードは同時に形成され、強誘電体膜は両端の電極ノード間に形成されること。強誘電体膜は、ＣＶＤ，ＭＯＣＶＤ法で形成されること。
(12)強誘電体膜は、ウェハ表面に対して垂直方向、又は平行方向に形成されること。
【００９２】
また、本発明においては、以下の構成が望ましい。
(1) 強誘電体キャパシタは、Ｓｉ表面に対して上方に複数層積層されていること。
(2) メモリセルトランジスタはDepletion 型トランジスタであること。
(3) (2) において、スタンドバイ時、電源ＯＦＦ時は、セルトランジスタのゲートであるワード線電位は０Ｖであること。
【００９３】
(4) 電源ＯＮ時に基板に負の電位を印加すること。
(5) 電源ＯＮ時に基板に負の電位を印加する基板バイアス発生回路をチップ上に有すること。
【００９４】
(6) 電源投入時は、ワード線電位を印加した後、プレート電位を (1/2)Ｖｃｃに上げること。
(7) 電源ＯＦＦ時は、プレート電位を０Ｖに下げてからワード線電位を０Ｖに下げること。
(8) 電源ＯＦＦ時は、プレート電位を０Ｖに下げてからワード線電位を０Ｖに下げ、その後電源をＯＦＦすること。
【００９５】
(9) ワード線の上方にセルトランジスタのソース・ドレイン拡散層にそれぞれコンタクトする４層の電極が積層され、第１層目と第３層目は接続され、第１，第３層目と第２層目の電極間でキャパシタを形成し、第３層目と第４層目の電極間でキャパシタを形成すること。
【００９６】
(10)ビット線は、Ｗ，Ａｌ，或いはＣｕで構成されていること。
(11)ワード線方向に隣接した強誘電体キャパシタと強誘電体キャパシタとの間にビット線が配設されていること。
【００９７】
(12)強誘電体キャパシタの下にビット線が配設されていること。
(13)強誘電体キャパシタの上にビット線が配設されていること。
(14)強誘電体キャパシタの上部電極は、Ａｌ配線を介してセルトランジスタのソース或いはドレイン端子と接続されていること。
【００９８】
(15)通常セルのＰＬ（プレート）電極は、０Ｖ〜Ｖｃｃ間を変動し、ダミーセルのＰＬは (1/2)Ｖｃｃ或いは一定電圧に固定すること。
(16)プレート電極は、一定範囲の電圧間を変動させること。
(17)プレート電極は、Ａｌ或いはＣｕ配線により裏打ちすること。
【００９９】
（作用）
従来のＦＲＡＭは従来のＤＲＡＭの延長線上の構成を取っていたが、本発明では１つのメモリセルにおいて、セルトランジスタと強誘電体キャパシタを従来の直列の概念から、並列接続に変えている。さらに本発明においては、これらメモリセルを複数直列接続して、直列接続の一端をプレート電極に接続し、他端を選択トランジスタを介してビット線に接続している。
【０１００】
このような構成において、スタンドバイ中は、セルトランジスタのゲートはＯＮ状態にしており、並列接続により強誘電体キャパシタの両端はショートされ、同電位となる。従来のＤＲＡＭの概念では、このような構成は蓄積情報を壊す以外の何ものでもないが、強誘電体メモリにおいては、蓄積ノードＳＮとプレートＰＬ間の電位差を０Ｖにしただけではデータは破壊されない。つまり、書き込んだ分極方向と逆方向にしないと電荷が読み出されないという、ＦＲＡＭ特有の問題点を、逆に利用して長所にしている。
【０１０１】
プレート電位の固定、０Ｖ〜Ｖｃｃ振幅動作に拘らず、本発明においては長時間のスタンドバイ中、常に強誘電体キャパシタの両端はショートしているため、ｐｎ接合等のリーク電流があったとしても、強誘電体キャパシタの両端の電位差は０Ｖであり、残留分極量分の電荷は保持されたままであり、分極反転してデータが破壊されることはない。さらに、セルトランジスタのカットオフ電流や強誘電体キャパシタのリーク電流の値が大きくても、セル情報が破壊されることはない。結果として、従来不可能であった、プレート電位固定で高速動作しつつ、リフレッシュ動作が不要の動作が可能となる。
【０１０２】
次に、複数直列接続していたセルのどれか１つを選ぶ場合を考える、例えば４セル直列で、プレート電極から２個目、ビット線から３個目のセルを選ぶ場合を考える。この場合、選択セルのセルトランジスタのみＯＮからＯＦＦ状態にし、選択トランジスタをＯＦＦからＯＮにする。すると等価回路的に、プレート電極から１個目，３個目，４個目のセルトランジスタはＯＮ状態のままであるから、選択セルの強誘電体キャパシタの一端は、プレート電極に電気的に接続され、他端はビット線に電気的に接続される。よって、見掛け上は本発明の回路は、従来強誘電体メモリのセルトランジスタが選択トランジスタに対応し、強誘電体キャパシタがそのまま強誘電体キャパシタに対応する。それ故、従来の (1/2)Ｖｃｃ固定プレート方式、０Ｖ〜Ｖｃｃ変動方式のどちらにも対応する。
【０１０３】
プレート電極から２個目のメモリセル選択時の読み出し／書き込み時において、プレート電極から１個目，３個目，４個目の非選択セルは、セルトランジスタがＯＮ状態で、強誘電体キャパシタの両端を０Ｖに抑えているため、セルデータが破壊されることはない。結果として本発明においては、メモリセルを直列接続しているにも拘らず、任意のセルの読み出し／書き込みが可能となり、従来のＮＡＮＤ型セルのようなブロックアクセスでは無く、完全なランダムアクセスが可能となる。
【０１０４】
従来のＮＡＮＤ型セルでは、セルの直列数を増やすとビット線容量が低減できた反面、あまり増やすと、ビット線から遠いセルの読み出し時、ビット線からそのセルまでの他のセル容量がビット線容量の増加となり、逆にビット線容量が増加する欠点があった。
【０１０５】
これに対し本発明においては、セルの直列数をかなり増やすことができ、ビット線容量を大幅に低減できる。これは、非選択セルの強誘電体キャパシタの両端はショートされているため、強誘電体キャパシタの容量が電気的に見えなくなるためである。さらに、選択トランジスタのゲートを、ビット線対を成す別のビット線に接続される選択トランジスタのゲートと異なる信号線にしておけば、参照ビット線にはセルデータが読み出されず、ノイズ低減が可能なフォールデッドビット線構成にできる。このように本発明により、ランダムリード／ライトが可能で、ビット線容量が低減でき、アレイノイズが低減できる。
【０１０６】
また、セル構造としては、セルトランジスタのゲートを最小加工寸法（Ｆ）で形成でき、拡散層及びチャネル形成のアクティブ領域を最小加工寸法（Ｆ）で形成できるため、製造が容易な平面トランジスタでしかも、１個のセルサイズは
２Ｆ×２Ｆ＝４Ｆ2
に縮小できる。強誘電体キャパシタは、トランジスタ形成後に、ゲート・ゲート間の拡散層領域からセルトランジスタのソース電極，ドレイン電極を上にあげ、どちらか一方の電極を強誘電体キャパシタの下部電極、残りの一方を強誘電体キャパシタの上部電極にすれば、スタック型で、強誘電体キャパシタをセルトランジスタと並列に接続できる。
【０１０７】
以上の効果をまとめると、従来の不揮発性のＦＲＡＭでは、製造の容易化、ランダムアクセス機能を保ちつつ、高集積化を実現することは、従来のＤＲＡＭと同様に不可能であったが、本発明ではこれらの全ての両立が可能となる。さらに、ビット線容量の低減、低ノイズ化も可能となり、また従来のＦＲＡＭでは両立が不可能であった、 (1/2)Ｖｃｃ固定プレート方式で高速化を保ちつつ、リフレッシュ動作を不要とすることが可能となる。
【０１０８】
また、本発明の半導体記憶装置を、コンピュータシステム，ＩＣカード，デジタル画像取り込みシステム，メモリシステム，システムＬＳＩチップ，携帯コンピュータシステム等の各種システムに適用することによって、該半導体記憶装置の利点を生かして各々のシステムの性能向上をはかることが可能となる。即ち、本発明の半導体記憶装置はリフレッシュ不要で高速動作が可能で、しかも高密度化が可能であるため、低消費電力で高速用途のシステムや、高温動作が必要で高速用途のシステムに適用でき、さらに応力が厳しいシステムや大容量のメモリが必要なシステムに適用できる。
【０１０９】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
【０１１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるコンピュータシステムの基本構成を示すブロック図である。
【０１１１】
このシステムは、各種の演算処理を行うマイクロプロセッサ１１と、このマイクロプロセッサ１１にバス（ＢＵＳ）１４で接続されデータの記憶を行う不揮発性半導体記憶装置１２と、マイクロプロセッサ１１にＢＵＳ１４で接続され外部機器とのデータをやり取りを行う入出力装置１３とから構成されている。
【０１１２】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）をコンピュータシステムに搭載した例である。本実施形態に用いたＦＲＡＭの詳細について、以下に説明する。
【０１１３】
図２は、本実施形態に用いたＦＲＡＭの基本構成を示す回路図であり、メモリセルの８セル分の等価回路を示している。図２（ａ）において、ＢＬはビット線、ＰＬはプレート電極、ＷＬijはワード線、ＳＮijはセルノードを示す。Ｑ０は選択トランジスタを示し、そのゲートのＢＳｉ信号はブロック選択線を示す。Ｑ１〜Ｑ４は、メモリセルトランジスタを示す。通常のキャパシタマークにカギ型のマークが付加されたＣｆ１〜Ｃｆ４は、強誘電体キャパシタを示す。
【０１１４】
従来のＦＲＡＭの１つのメモリセルは、従来ＤＲＡＭの延長線上のセルトランジスタと強誘電体キャパシタを直列接続していたが、本実施形態ではこの概念を大幅に変えている。即ち、セルトランジスタと強誘電体キャパシタとを並列接続して、１つのメモリセルを構成している。例えば、セルトランジスタＱ３と強誘電体キャパシタＣｆ３は組みを成し、１つのメモリセルを構成して、“０”，“１”情報を記憶する。同様に、Ｑ１とＣｆ１，Ｑ２とＣｆ２，Ｑ４とＣｆ４は組で、メモリセルを構成している。
【０１１５】
そして、これら４個のメモリセルを直列接続してメモリ群（メモリブロック）としている。このメモリブロックの一端は、セルプレート電極ＰＬに接続され、他端はこのブロックを選択する選択トランジスタを介して、データの読み出し／書き込みを行うビット線ＢＬに接続されている。
【０１１６】
図２（ａ）では、左半分、右半分で、２個のメモリブロックを示している。なお、１つのメモリセルは、“０”，“１”の２値のデータを記憶するのに用いても良いし、多値或いはアナログデータ記憶でも、何等支障はない。
【０１１７】
本実施形態のＦＲＡＭの動作を説明する。スタンドバイ中は、全てのワード線ＷＬ00〜03，10〜13は“Ｈ”レベルにしておき、ブロック選択線ＢＳ０，１は“Ｌ”レベルにしておく。このとき、全てのセルトランジスタのゲートはＯＮ状態になっており、強誘電体キャパシタの両端は、該キャパシタと並列接続されたセルトランジスタにより電気的にショートされ、同電位となる。例えば、Ｑ３，Ｃｆ３のセルにおいては、セルノードＳＮ03，ＳＮ02が同一電位になっている。
【０１１８】
従来ＤＲＡＭの概念では、このような構成は蓄積情報を壊す以外のなにものでもないが、強誘電体メモリにおいては、蓄積ノードＳＮ・プレートＰＬの電位差を０Ｖにしただけでは、データは破壊されない。書き込んだ分極方向と逆方向にしないと電荷が読み出されないという強誘電体メモリ特有の問題点を、ここでは逆に最大限利用している。即ち、前記図１７４（ｂ）で言うと、“１”データは残留分極Ｐｒを持つＢ点、“０”データは残留分極−Ｐｒを持つＤ点に位置して動かない。
【０１１９】
電気的には、全てのセルノードＳＮ00〜03，10〜13は、スタンドバイ中はプレート（ＰＬ）電位と同じになっている。スタンドバイ中、ＰＬ電位を (1/2)Ｖｃｃに固定していようが、０Ｖ〜Ｖｃｃ間を移動させようが、本実施形態においては、長時間のスタンドバイ中、常に強誘電体キャパシタの両端はショートしているため、たとえセルトランジスタｐｎ接合等のリーク電流があったとしても、強誘電体キャパシタの両端の電位差は０Ｖであり、残留分極量分の電荷は保持されたままであり、分極反転してデータが破壊されることはない。
【０１２０】
また、従来のＤＲＡＭやＤＲＡＭモードを持つＦＲＡＭに比べ、セルトランジスタのカットオフ電流が大きくてもよい。これは、トランジスタの作成を容易にする。さらに、強誘電体キャパシタのリーク電流も大きくてもよい。従来のＦＲＡＭモードのみのＦＲＡＭと比べても、従来はビット線が０Ｖ〜Ｖｃｃ振幅している時、非選択のセルはセルトランジスタを介してセルノードの電位が変動してデータが破壊されるが、本実施形態のセルトランジスタがその時ＯＮしているため問題ないし、選択トランジスタのカットオフ電流も大きくてもデータ破壊はない。
【０１２１】
さらに、非選択時ＯＮしていることにより、セルにアルファ線等放射線が当たっても、これにより発生する収集電荷による、強誘電体キャパシタ間の電位差の発生によるソフトエラーは、従来セルと異なり、ＯＮしているセルトランジスタによる強誘電体キャパシタ間のショートにより、起こりにくく、信頼性を大幅に向上できる。この非選択時ＯＮしていることは、従来セルでは、ＳＮが浮いているため、選択セルの動作による寄生容量カップリング等のノイズの影響を受けるが、本発明ではこれを防ぐことができる。
【０１２２】
このように本実施形態では、従来不可能であった、 (1/2)Ｖｃｃプレート電位固定方式を採用して高速動作させても、リーク電流によるセルノードの降下は起こらず、その結果として、リフレッシュ動作が不要となる。また、セルトランジスタのカットオフ電流が大きく、即ちしきい値電圧を下げても、他のセルの情報は破壊されない。
【０１２３】
次に、複数直列接続していたセルのどれか１つを選ぶ場合を考える。例えば、図２（ａ）中の右のメモリブロックの４セル直列のうち、プレート電極ＰＬから２個目、ビット線ＢＬから３個目のセル（Ｑ３，Ｃｆ３）を選択する場合を考える。これを、図２（ｂ）に示す。まず、選択セル（Ｑ３，Ｃｆ３）のワード線ＷＬ02を“Ｈ”から“Ｌ”レベルに下げ、セルトランジスタＱ３のみＯＮからＯＦＦ状態にする。次いで、選択したメモリブロックのブロック選択線ＢＳ０を“Ｌ”から“Ｈ”レベルに上げ、選択トランジスタＱ０のみＯＦＦからＯＮ状態にする。
【０１２４】
すると等価回路的に、プレート電極ＰＬから１個目，３個目，４個目のセルトランジスタＱ４，２，１はＯＮ状態で、２個目の選択したセルトランジスタＱ３はＯＦＦ状態であるから、選択されたメモリセルの強誘電体キャパシタＣｆ３の一端はプレート電極ＰＬに電気的に接続され、他端は選択トランジスタＱ０を介してビット線ＢＬに電気的に接続される。よって、見掛け上は本実施形態の回路は、等価回路的に、従来の強誘電体メモリのセルトランジスタが選択トランジスタＱ０に対応し、従来の強誘電体キャパシタが、そのまま強誘電体キャパシタＱ３に対応する。
【０１２５】
即ち、読み出し／書き込み時は、この１つのメモリブロックが、従来の１トランジスタ，１強誘電体キャパシタの１個のセルに対応し、メモリブロック内の他のセルトランジスタや他の強誘電体キャパシタは、見掛け上見えない。それ故、メモリブロック以外の部分の読み出し／書き込み方式に対して従来と同じ構成が取れ、従来の (1/2)Ｖｃｃ固定プレート方式、０Ｖ〜Ｖｃｃ変動方式のどちらにも対応する。
【０１２６】
例えば、 (1/2)Ｖｃｃ固定ＰＬ方式で言うと、セルデータ読み出し時、前もってビット線ＢＬを０Ｖにプリチャージしておくと、セル容量（Ｃｆ３の容量）に比べて、ビット線容量Ｃｂは大きいため、強誘電体キャパシタＣｆ３の両端には、ほぼＢＬ電圧−ＰＬ電圧＝(-1/2)Ｖｃｃの電圧が印加され、前記図１７４（ｂ）で言うと、“１”データはＢ点からＣ点に分極反転を伴って移動し、“０”データはＤ点からＣ点に分極反転を伴わないで移動する。
【０１２７】
よって、“１”データに関しては、Ｐｓ＋Ｐｒ分の電荷がＢＬに読み出され、“０”データに関しては、Ｐｓ−Ｐｒ分の電荷がＢＬに読み出される。ＢＬ対を成す一方の参照ＢＬをＰｓ分の電荷が読み出された場合と同等の電位だけ上げておくと、“１”データはＰｓ＋Ｐｒ−Ｐｓ＝Ｐｒ、“０”データはＰｓ−Ｐｒ−Ｐｓ＝−Ｐｒの電荷差分だけＢＬ対に電位差が発生する。そして、これをセンスアンプで増幅して、“１”データ時はＢＬがＶｃｃ、“０”データ時はＢＬがＶｓｓとなり、この結果が選択セルの強誘電体キャパシタに再び書き込まれる。
【０１２８】
このとき、“０”データはＣ点に留まり、“１”データはＣ点からＤ，Ａと分極反転して元に戻る。その後、ブロック選択線ＢＳ０を“Ｈ”から“Ｌ”レベルに下げ、選択トランジスタＱ０をＯＦＦし、選択ワード線ＷＬ02を“Ｌ”から“Ｈ”レベルに戻すと、選択セル（Ｑ３，Ｃｆ３）の強誘電体キャパシタの両端はショートされ、“１”データはＡ点からＢ点に戻り、“０”データはＣ点からＤ点に戻る。
【０１２９】
メモリ選択時の読み出し／書き込み時において、プレート電極ＰＬから１個目，３個目，４個目の非選択のメモリセル（Ｑ４とＣｆ４，Ｑ２とＣｆ２，Ｑ１とＣｆ１）は、セルトランジスタがＯＮ状態で強誘電体キャパシタの両端を０Ｖに抑えているため、セルデータが破壊されない。結果として、本実施形態においては、セルを直列接続しているにも拘らず、直列接続セルの内の任意のセルの読み出し／書き込みが可能となり、従来のＮＡＮＤ型セルのようなブロックアクセスではなく、完全なランダムアクセスが可能となる。
【０１３０】
図３は、図２の回路構成を実現するためのセル構成であり、（ａ）は平面図、（ｂ）は断面図である。これは、セルトランジスタ形成後、強誘電体キャパシタを形成するスタックセルであり、特に強誘電体キャパシタ形成後にビット線を形成するビット線後作りセルである。
【０１３１】
セル構造としては、セルトランジスタのゲート層を最小加工寸法（Ｆ）で形成でき、拡散層やチャネル形成のアクティブ領域を最小加工寸法（Ｆ）で形成できるため、製造が容易な平面トランジスタで、しかも１個のセルサイズは
２Ｆ×２Ｆ＝４Ｆ2
に縮小できる。
【０１３２】
各セルノードは、３Ｆ×１Ｆサイズであり、隣接する２つのセルノードＳＮの重なる領域Ｆ×Ｆに強誘電体キャパシタが形成される。一方、プレート電極ＰＬは３Ｆ幅で、ワード線方向に引き伸ばされる。なお、選択ゲートも入れたセルサイズは、
（１０Ｆ×２Ｆ）／４＝５Ｆ2
のサイズになる。
【０１３３】
セルトランジスタは、ｐ基板或いはｐウェルに形成される。強誘電体キャパシタは、トランジスタ形成後、ゲート・ゲート間のｎ+ 型拡散層領域（ｎ- でもよい）から、セルトランジスタのソース電極，ドレイン電極を上に上げ、どちらか一方の電極を強誘電体キャパシタの下部電極、残りの一方を強誘電体キャパシタの上部電極にしている。例えば、メモリセル（Ｑ３，Ｃｆ３）は、ＳＮ03側が下部電極、ＳＮ02側が上部電極となっており、その隣のセルは逆で、上部電極と下部電極の関係が交互に逆になっている。
【０１３４】
こうすることで、スタック型において、強誘電体キャパシタをセルトランジスタと並列に接続できる。メモリブロック端のプレート電極ＰＬは、ＳＮ02，ＳＮ00等と同一の上部電極配線を用いて引き伸ばせば良く、従来ＦＲＡＭに比べてのプロセスのコスト増はない。なお、上部電極と下部電極の位置を変える、ｐＭＯＳセルトランジスタにする、ＳＯＩで構成するセルの強誘電体キャパシタ形状を変える等、各種変形は可能である。
【０１３５】
ＤＲＡＭのワード線等をＡｌやＣｕ配線で裏打ち（snap）するように、従来ＦＲＡＭでもＷＬの裏打ちは可能であるが、このとき従来ＦＲＡＭセルは、ＷＬの側にＰＬがあるため、このＡｌやＣｕ配線でＰＬも裏打ちをすることは困難である。これに対し本発明では、ＰＬは一部にしかなく、この部分で少し領域を広げれば、１層のＡｌ又はＣｕ配線でＷＬとＰＬの両方を裏打ちすることが可能となり、ＰＬ駆動方式を適用しても、ＰＬのＲＣ遅延は大幅に縮小できる。
【０１３６】
図４は、図２の回路構成を実現するための別のセル構成であり、（ａ）は平面図、（ｂ）は断面図である。これは、セルトランジスタ形成後、強誘電体キャパシタを形成するスタックセルであり、特に強誘電体キャパシタ形成前に、ビット線を形成するビット線先作りセルである。
【０１３７】
各セルノードは、３Ｆ×１Ｆサイズであり、セルノードＳＮとセルノードＳＮの交わる領域Ｆ×Ｆに強誘電体キャパシタが形成される。一方、プレート電極ＰＬは３Ｆ幅で、ワード線方向に引き伸ばされる。ＢＬ形成後に、強誘電体キャパシタを形成するため、ＢＬとＢＬの間から、セルノードを上に引き上げる必要がある。
【０１３８】
よってこの例では、ＢＬダイコン（ＢＬと選択トランジスタの接続部）で引き伸ばしパッドを用いて、ＢＬに対し半ピッチずらしてアクティブエリア（拡散層，チャネル部）を構成している。結果として、セル１個は
２Ｆ×２Ｆ＝４Ｆ2
のサイズで、選択ゲートも入れると
（１１Ｆ×２Ｆ）／４＝５．５Ｆ2
のサイズになる。なお、選択トランジスタをＢＬに対して斜めに形成すれば、５Ｆ2 サイズに近付ける。
【０１３９】
さて、このような新規の構造のＦＲＡＭを用いた図１のコンピュータシステムにおいては、次のような効果が得られる。
【０１４０】
先に述べたように、本実施形態のＦＲＡＭにおいては、セルサイズが従来セルの半分にできるため、同じコストでは、第１に、大容量のメモリ容量が搭載できる。同じメモリ容量では、第２に、チップサイズが小さく場所を取らず、高密度化ができる。チップサイズが小さいため、第３に、応力に対して強い。さらに、本実施形態のＦＲＡＭにおいては、従来ＤＲＡＭと同程度の高速動作が可能なプレート電位固定方式を採用してもリフレッシュ動作が不要なため、第４に、低消費電力で高速動作が可能である。
【０１４１】
また、リフレッシュ不要なため、第５に、データ保持を長く保つための強誘電体キャパシタリーク、ｐｎ接合リーク等のスペックが厳しすぎても、高速動作の実現が容易である。さらに、リフレッシュが不要なため、上記リークを心配する必要がなく、高温動作，高温環境で動作させることができるため、第６に、高温環境で高速動作が可能になる等の効果が期待できる。また、非選択セルの強誘電体キャパシタは常にセルトランジスタでＯＮしているため、第７に、不意の電源切断に対して強い。
【０１４２】
従来のＦＲＡＭは、データ保持の実現が難しいためプレート駆動方式を採用した場合、高速動作が難しく、コンピュータのメインメモリとして採用が困難であったが、本実施形態のＦＲＡＭは、上記第５の理由で、メインメモリ等の高速動作の用途の実現を可能にし、上記第４の理由で、携帯用途等で低消費電力と高速動作を要求するコンピュータシステムのメインメモリ等に適用できる。上記第６の理由で、熱放熱の悪い小さいコンピュータシステムのメインメモリ等に適用できる。上記第１、第２の理由で、コンパクトながら大容量のメインメモリ等を実現できる。
【０１４３】
このように、従来のＦＲＡＭでは適用困難、或いは無理に適用した場合、性能の大幅な劣化，コストの増加，システムサイズの増大を引き起こしたものを、今回提案した新規のＦＲＡＭを用いることで全て解決することができる。また、従来のコンピュータシステムでは、ＲＡＭ，ＲＯＭ，不揮発性メモリの３種類を搭載していたが、本実施形態のＦＲＡＭは、高速で不揮発なため、図１に示すように、本実施形態のＦＲＡＭ単一で必要なメモリを全て置き換えることも可能となる。また、従来のＤＲＡＭと同様な動作スピードを実現するため、不揮発性でしかも、そのままＤＲＡＭと置き換えることも可能である。
【０１４４】
（第２の実施形態）
図５は、本発明の第２の実施形態に係わるコンピュータシステムの基本構成を示すブロック図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１４５】
本実施形態では、図１の構成に加えてＦＲＡＭ１２を制御するためのコントローラ１５を設けている。より具体的には、ＦＲＡＭ１２はコントローラ１２を介してＢＵＳ１４とつながっている。
【０１４６】
このような構成であっても、先の第１の実施形態と同様の効果が得られる。さらに、本実施形態のコントローラ１５は、リフレッシュ制御信号の発生回路を省略でき、低コスト化がはかれる。
【０１４７】
（第３の実施形態）
図６は、本発明の第３の実施形態に係わるコンピュータシステムの基本構成を示すブロック図である。なお、図５と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１４８】
本実施形態が、先の第２の実施形態と異なる点は、ＦＲＡＭ１２のＩ／Ｏが直接システムＢＵＳ１４に接続されている点で、このようにシステム構成は自由である。
【０１４９】
このような構成であっても、第１の実施形態と同様の効果が得られる。さらに、本実施形態のコントローラ１５は、リフレッシュ制御信号の発生回路を省略でき、低コスト化がはかれる。
【０１５０】
（第４の実施形態）
図７は、本発明の第４の実施形態に係わるコンピュータシステムの基本構成を示すブロック図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１５１】
本実施形態では、図１の構成に加えてＲＡＭ１６を設けている。より具体的には、ＢＵＳ１４にＲＡＭ１６が接続されている。
【０１５２】
このような構成であっても、第１の実施形態と同様の効果が得られる。また、本実施形態はＲＡＭ１６も装備しており、ＦＲＡＭ１２に書き換え回数に制限があり、ＲＡＭが必要な場合や、ＲＡＭとして高速ＳＲＡＭや高速ＤＲＡＭ等を用いる等に適用できる。
【０１５３】
（第５の実施形態）
図８は、本発明の第５の実施形態に係わるコンピュータシステムの基本構成を示すブロック図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１５４】
本実施形態では、図１の構成に加えてＲＯＭ１７を設けている。より具体的には、ＢＵＳ１４にＲＯＭ１７が接続されている。
【０１５５】
このような構成であっても、第１の実施形態と同様の効果が得られる。また、本実施形態はＲＯＭ１７も装備しており、書き換えしないＯＳや漢字等のデータをＲＯＭ１７に格納しておくことにより、低コスト化をはかることができる。
【０１５６】
（第６の実施形態）
図９は、本発明の第６の実施形態に係わるコンピュータシステムの基本構成を示すブロック図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１５７】
本実施形態では、図１の構成に加えてＲＡＭ１６とＲＯＭ１７を設けている。より具体的には、ＢＵＳ１４にＲＡＭ１６及びＲＯＭ１７が接続されている。
【０１５８】
このような構成であっても、第１の実施形態と同様の効果が得られる。また、第４の実施形態と同様にＲＡＭ１６を装備していることから、ＦＲＡＭ１２に書き換え回数に制限があり、ＲＡＭが必要な場合や、ＲＡＭとして高速ＳＲＡＭや高速ＤＲＡＭ等を用いる等に適用できる。さらに、第５の実施形態と同様にＲＯＭ１７も装備していることから、書き換えしないＯＳや漢字等のデータをＲＯＭに１７入れておき低コスト化がはかれる。
【０１５９】
（第７の実施形態）
図１０は、本発明の第７の実施形態に係わるＩＣカードの基本構成を示す模式図である。
【０１６０】
このＩＣカードは、ＦＲＡＭ２１を搭載したＩＣチップ２２をＩＣカード本体２０上に設置して構成されている。
【０１６１】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）をＩＣカードに搭載した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０１６２】
このように本発明のＦＲＡＭを搭載したＩＣカードにおいては、第１の実施形態で説明した前記第３の理由で、ＩＣカードの応力に対する信頼性の大幅向上、或いは同じ応力耐圧条件で大容量のデータ記憶が実現できる。通常ＩＣカードでは、応力限界のため、ＩＣチップサイズが２５ｍｍ2 以上が不可能とされており、この問題解決は非常に重要なものとなる。
【０１６３】
また、ＩＣカードも低消費電力化，高信頼性化，高速化が重要で、本発明を適用することにより、前記第４、５、６、７の理由で、性能向上をはかることができる。さらに、従来のＦＲＡＭでは、リコール動作等、電源投入後及び電源ＯＦＦ時に大きなタイムラグを消費していたが、第８の理由として、本実施形態ではこのタイムラグを不要にして、高速リスポンスを可能にするため、ＩＣカードのカード挿入後リスポンス、ＩＣカード抜き取りのリスポンスを高速化できる。
【０１６４】
（第８の実施形態）
図１１は、本発明の第８の実施形態に係わるデジタル画像取り込みシステムの基本構成を示すブロック図である。
【０１６５】
このシステムは、画像データを入力するためのＣＣＤ撮像器，ＣＭＯＳセンサ等の画像入力装置３１と、入力された画像データを圧縮するデータ圧縮装置３２と、圧縮された画像データを記憶するＦＲＡＭ３３と、圧縮された画像データを出力又は画像データを入力する入出力装置３４と、入力された画像データ又は圧縮された画像データを表示するＬＣＤ等の表示装置３５と、これらを接続するためのシステムＢＵＳ３６とから構成されている。
【０１６６】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）をデジタルカメラやデジタルビデオカメラ等のデジタル画像取り込みシステムに搭載した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０１６７】
このように本発明のＦＲＡＭを用いたデジタル画像取り込みシステムにおいては、第１の実施形態で説明した第１、２の理由で、コンパクトで大容量の画像データを記憶できる。さらに、前記第４、５の理由で携帯として重要な低消費電力でバッテリ寿命を伸ばしつつ、高速に圧縮データを記憶することができる。また、従来バッファ等の高速一次ＲＡＭを必要としたが、本発明のＦＲＡＭを用いることでバッファ等のＲＡＭを不要にすることもできる。さらに、前記第６の理由で、屋外の晴天時の高温動作での信頼性も向上させることができる。
【０１６８】
（第９の実施形態）
図１２は、本発明の第９の実施形態に係わるメモリシステムの基本構成を示すブロック図である。
【０１６９】
このシステムは、データを記憶するための複数個のＦＲＡＭ４３と、これらのＦＲＡＭ４３と外部機器との間でデータのやり取りを行うための入出力装置４１と、ＦＲＡＭ４３及び入出力装置４１との間に配置されたコントローラ４２と、システムＢＵＳ４４とから構成されている。
【０１７０】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）をメモリカードやハードディスクの置き換え等のメモリシステムに適用した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０１７１】
このように本発明のＦＲＡＭを用いたメモリシステムにおいては、第１の実施形態で説明した第１、２の理由で、コンパクトで大容量の画像データを記憶できる。さらに、前記第４、５の理由で、高速で低消費電力であり携帯機器等のメモリ記憶装置，増設メモリとして利用した場合、パッテリ寿命を伸ばせる等の特徴がある。また、前記第７の理由で、不意の電源切断にも強くできる。さらに、コントローラでＥＣＣ制御も可能となる。
【０１７２】
（第１０の実施形態）
図１３は、本発明の第１０の実施形態に係わるメモリシステムの基本構成を示すブロック図である。なお、図１２と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１７３】
本実施形態が、先の第９の実施形態と異なる点は、ＦＲＡＭ４３を入出力装置４１に直接接続し、コントローラ４２をＢＵＳ４４とは独立して設けたことである。このような構成であっても、第９の実施形態と同様の効果が得られる。
【０１７４】
（第１１の実施形態）
図１４は、本発明の第１１の実施形態に係わるメモリシステムの基本構成を示すブロック図である。なお、図１２と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１７５】
本実施形態が第９の実施形態と異なる点は、コントローラ４２を省略し、入出力装置４１とＦＲＡＭ４３との最小の構成でメモリシステムを実現したことである。
【０１７６】
このような構成であっても、第９の実施形態と同様の効果が得られる。また、システム構成が簡単であることから、より一層の低コスト化が実現できる。
【０１７７】
（第１２の実施形態）
図１５は、本発明の第１２の実施形態に係わるマイクロプロセッサチップの基本構成を示すブロック図である。
【０１７８】
このシステムは、各種の演算処理を行うためのマイクロプロセッサコア部（ＭＰＵ）５１と、データの記憶を行うためのＦＲＡＭ５２とを、同一チップ上に混載して構成されている。ここでＦＲＡＭ５２は、ＭＰＵ５１のマイクロコードメモリとして使用されている。
【０１７９】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）をＭＰＵ等のシステムＬＳＩ内部に搭載した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０１８０】
このように本発明のＦＲＡＭを混載したマイクロプロセッサチップにおいては、ＦＲＡＭに記憶させるマイクロコードを変えることにより、ＭＰＵの命令等を容易に変更することができる。
【０１８１】
また、第１の実施形態で説明した前記第１、２の理由で、コンパクトで大容量のマイクロコードの搭載ができる。さらに、通常のＦＲＡＭでマイクロコードの置き換えをした場合、低速のために高性能ＭＰＵは実現できなかったが、前記第４、５の理由で、高速で低消費電力なＭＰＵが実現できる。また、ＭＰＵは、消費電力が非常に大きく高温で、とても従来のリフレッシュが必要なＦＲＡＭは混載できないが、前記第６の理由で、高温のＭＰＵでも、高速で不揮発なマイクロコードメモリを搭載できる。また、前記第７の理由で、ＭＰＵのデジタル部からのノイズにも強くできる。
【０１８２】
（第１３の実施形態）
図１６は、本発明の第１３の実施形態に係わるマイクロプロセッサチップの基本構成を示すブロック図である。なお、図１５と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１８３】
本実施形態が先の第１２の実施形態と異なる点は、ＦＲＡＭ５２を、ＭＰＵ５１のインストラクション・キャッシュメモリとして使用したことにある。このように、ＦＲＡＭ５２をＭＰＵ５１のインストラクション・キャッシュメモリとして搭載することにより、不揮発性でしかも高速なキャッシュメモリを実現することができる。
【０１８４】
また、第１の実施形態で説明した前記第１、２の理由で、コンパクトで大容量のインストラクション・キャッシュを搭載できる。さらに、通常のＦＲＡＭでインストラクション・キャッシュの置き換えをした場合、低速のために高性能ＭＰＵは実現できなかったが、前記第４、５の理由で、高速で低消費電力なＭＰＵが実現できる。また、ＭＰＵは、消費電力が非常に大きく高温で、とても従来のリフレッシュが必要なＦＲＡＭは混載できないが、前記第６の理由で、高温のＭＰＵでも、高速で不揮発なインストラクション・キャッシュメモリを搭載できる。また、前記第７の理由で、ＭＰＵのデジタル部からのノイズにも強くできる。
【０１８５】
（第１４の実施形態）
図１７は、本発明の第１４の実施形態に係わるマイクロプロセッサチップの基本構成を示すブロック図である。なお、図１５と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１８６】
本実施形態が先の第１２の実施形態と異なる点は、ＦＲＡＭ５２を、ＭＰＵ５１の２次データキャッシュメモリとして使用したことにある。また、この例では、１次データキャッシュとしてＳＲＡＭ等の高速メモリ５３を用いている。ここで、１次及び２次の全キャッシュを本発明のＦＲＡＭとして用いても良いし、ＭＰＵ＋本発明のＦＲＡＭとして、任意の目的で用いても良い。
【０１８７】
このように、ＦＲＡＭ５２をＭＰＵ５１の２次データキャッシュメモリとして搭載することにより、不揮発性でしかも高速なキャッシュメモリを実現することができる。
【０１８８】
また、第１の実施形態で説明した前記第１、２の理由で、コンパクトで大容量のデータキャッシュを搭載できる。さらに、通常のＦＲＡＭでデータキャッシュの置き換えをした場合、低速のために高性能ＭＰＵは実現でなかったが前記第４、５の理由で、高速で低消費電力なＭＰＵが実現できる。また、ＭＰＵは、消費電力が非常に大きく高温で、とても従来のリフレッシュが必要なＦＲＡＭは混載できないが、前記第６の理由で、高温のＭＰＵでも、高速で不揮発なデータキャッシュメモリを搭載できる。また、前記第７の理由で、ＭＰＵののデジタル部からのノイズにも強くできる。
【０１８９】
（第１５の実施形態）
第１８は本発明の第１５の実施形態に係わるシステムＬＳＩチップの基本構成を示すブロック図である。
【０１９０】
このシステムは、各種の論理演算を行うためのロジック部６１と、データの記憶を行うためのＦＲＡＭ６２とを、同一チップ上に混載して構成されている。
【０１９１】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）をシステムＬＳＩ内部に搭載した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０１９２】
このように本発明のＦＲＡＭを混載したシステムＬＳＩチップにおいては、第１の実施形態で説明した前記第１、第２の理由で、低面積で大容量化が可能で、第４、第５、第６の理由で、高速，低消費電力，混載高温環境に適応できるため、システムＬＳＩの性能が大幅に向上できる。また、前記第７の理由で、デジタルノイズに強い。
【０１９３】
（第１６の実施形態）
図１９は、本発明の第１６の実施形態に係わる画像処理ＬＳＩチップの基本構成を示すブロック図である。
【０１９４】
このシステムは、各種の画像処理を行うための画像処理部７１と、データの記憶を行うためのＦＲＡＭ７２とを、同一チップ上に混載して構成されている。
【０１９５】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）を画像処理ＬＳＩ内部に搭載した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０１９６】
このように本発明のＦＲＡＭを混載した画像処理ＬＳＩチップにおいては、第１の実施形態で説明した第１、第２の理由で、低面積で大容量化が可能で、第４、第５、第６の理由で、高速，低消費電力，混載高温環境に適応できるため、画像処理データ，圧縮データをいち速く書き込み，読み出しができる。また、前記第７の理由で、デジタルノイズに強い。
【０１９７】
（第１７の実施形態）
図２０は、本発明の第１７の実施形態に係わるロジック可変ＬＳＩチップの基本構成を示すブロック図である。
【０１９８】
このシステムは、異なる論理演算を行う複数のロジック部８１と、各ロジック部８１に対応したＦＲＡＭ８２とを、同一チップ上に混載して構成されている。
【０１９９】
本実施形態は、本発明のＦＲＡＭをロジック可変ＬＳＩのロジック可変のためのメモリとして搭載した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０２００】
ＦＰＤ，ＦＰＧＡ，論理演算の再構成可能な（Reconfigurable）ロジック等では、不揮発で小さい面積で、高速にロジックの組み合わせを変える必要があり、本発明のＦＲＡＭは、前記第１、第２の理由で、低面積で大容量化が可能で、第４、第５、第６の理由で、高速、低消費電力、混載高温環境に適応できるため、最適である。また、前記第７の理由で、デジタルノイズに強いし、また前記第８の理由でＯＮ／ＯＦＦのリスポンスも速い。
【０２０１】
なお、本実施形態のロジック可変ＬＳＩにおいては、ＦＲＡＭ１箇所にまとめても良いし、図２０のように、分散しても良いし、さらにモジュール毎に分散させても良い。
【０２０２】
（第１８の実施形態）
図２１は、本発明の第１８の実施形態に係わる携帯コンピュータシステムの基本構成を示すブロック図である。
【０２０３】
このシステムは、各種の演算処理を行うマイクロプロセッサ（ＭＰＵ及びコントローラ：以下ＭＰＵと略記する）９１と、このＭＰＵ９１に接続されデータの入力を行うための入力機器９２と、ＭＰＵ９１に接続され外部機器とのデータのやり取りを行う送受信器９３と、この送受信器９３に接続されたアンテナ９４と、ＭＰＵ９１に接続され必要な情報を表示するＬＣＤ等の表示機器９５と、ＭＰＵ９１に接続されデータの記憶を行うＦＲＡＭ９６とから構成されている。
【０２０４】
送受信器９３は携帯電話等で用いられる電波の送受信機能を有するもので、表示機器９５としては、ＬＣＤやプラズマディスプレイ等を用いることができる。さらに、入力機器９２としては、ハンドタッチ，キー入力，音声入力，ＣＣＤを用いた画像入力等が適用できる。
【０２０５】
本実施形態は、本発明の半導体記憶装置（ＦＲＡＭ）を携帯コンピュータシステムに搭載した例である。本実施形態に用いたＦＲＡＭの詳細は第１の実施形態で説明した通りであり、ここでは省略する。
【０２０６】
このように、本発明のＦＲＡＭを搭載した携帯コンピュータシステムにおいては、第１の実施形態で説明した前記第１、第２の理由で、メモリ部が低面積で大容量化が可能で、第４、第５、第６の理由で、高速データ処理，データの記憶及び読み出しが可能となる。さらに、低消費電力でバッテリ寿命を伸ばし、高温環境に適応できる。また、前記第７の理由で、デジタルノイズ，電磁ノイズに強いし、また前記第８の理由で電源ＯＮ／ＯＦＦのリスポンスも速い。従って、従来にない優れた携帯コンピュータシステムを実現することが可能となる。
【０２０７】
以上は、本発明のＦＲＡＭを用いた各種システムの実施形態であったが、以下に、本発明のＦＲＡＭに関する各種の実施形態について説明する。
【０２０８】
（第１９の実施形態）
図２２は、本発明の第１９の実施形態に係わるＦＲＡＭの基本構成を示す等価回路図である。前記図２に示した第１の実施形態と異なる点は、１つのメモリブロック内の直列接続のセル数を図２の２倍の８個に変更した点である。
【０２０９】
従来のＮＡＮＤ型セルでは、セルの直列数を増やすとビット線容量が低減できた反面、あまり増やすとビット線から遠いセルの読み出し時、ビット線からそのセルまでの他のセル容量がビット線容量の増加となり、逆にビット線容量が増加する欠点があり、直列数は４個程度が限界であった。
【０２１０】
これに対し本発明においては、セルの直列数をより増やしてビット線容量を大幅に低減できる。直列数を増加させると、ＢＬダイコン部の減少により、選択トランジスタのドレイン側の容量，拡散層容量等が、１／ｎ（ｎは直列接続数）に低減でき、ｎの数を増やしても、セルデータ読み出し時、選択ブロック内の非選択セルの強誘電体キャパシタの両端はショートされているため、強誘電体キャパシタの容量が電気的に見えなくなる。従って、このセル部の増加分は、セルトランジスタのゲートの反転容量と拡散層容量等の僅かである。よって、直列接続数を図２２のように８にしても、１６としても３２としても可能である。
【０２１１】
直列接続数を増やした時の問題は、読み出し時間／書き込み時間の問題であるが、１個のトランジスタのＯＮ抵抗を１２ｋΩ、拡散層抵抗を１ｋΩ、１個の強誘電体キャパシタの容量を３０ｆＦとしても、１段当たりのＲＣ時定数＝１３ｋ×３０ｆ＝０．４ｎｓ、４段で１．６ｎｓ、８段で３．２ｎｓである。通常、読み出し時のワード線（及びブロック選択線）の遅延が５ｎｓ〜１０ｎｓであること、データ再書き込み時間が２０ｎｓ〜３０ｎｓであることを考えると、上記のＲＣ時定数は殆ど問題とならない。
【０２１２】
また、直列接続した場合、非選択セルのセルトランジスタのＯＮ抵抗により、強誘電体キャパシタの両端に僅かに電圧が印加されるが、この問題もブロック選択線の遅延が５ｎｓ〜１０ｎｓで、セルトランジタのＯＮ抵抗によるＲＣ時定数より１けた以上大きい点、直列段数が増加すると、１セル当たりのブロック選択線が立ち上がった瞬時の印加電圧も減るため問題ない。
【０２１３】
本実施形態のように８段接続のケースでは、前記図３のビット線後作りセルで、選択トランジスタを含む１セル当たりのセルサイズは、
（１８Ｆ×２Ｆ）／８＝４．５Ｆ2
図４のビット線先作りセルで、
（１９Ｆ×２Ｆ）／８＝４．７５Ｆ2
となり、段数が多いと４Ｆ2 に近くなる。
【０２１４】
（第２０の実施形態）
図２３は、本発明の第２０の実施形態に係わるＦＲＡＭの基本構成を示す等価回路図である。
【０２１５】
本実施形態においては、前記図２の構成に選択トランジスタをもう１段追加している。同一セルアレイの隣接したビット線ＢＬと／ＢＬを対として、センスアンプＳＡに接続しており、フォールデッドビット線構成をとる。選択トランジスタの一方をＤタイプ（Depletion ）トランジスタ、他方をＥタイプ（Enhancement ）トランジスタにしておくことにより、一方の選択トランジスタは選択ブロック線の電圧に拘らずＯＮしており、等価回路的にショートしている状態を作る。よって、残りの選択ブロック線で、他方の選択トランジスタを制御する。
【０２１６】
より具体的には、２つの選択トランジスタを介して／ＢＬにつながるメモリブロックは、／ＢＬ側がＥタイプの選択トランジスタ、メモリブロック側がＤタイプの選択トランジスタである。同様に、２つの選択トランジスタを介してＢＬ側につながるメモリブロックは、ＢＬ側がＤタイプの選択トランジスタ、メモリブロック側がＥタイプの選択トランジスタである。
【０２１７】
例えば、図中の任意のメモリセル（Ｑ５，Ｃｆ５）を選択する場合を考える。このとき、ＷＬ02を“Ｈ”から“Ｌ”レベルに下げ、選択ブロック線ＢＳ00のみを“Ｌ”から“Ｈ”レベルに上げる。すると、／ＢＬ側につながる選択トランジスタは共にＯＮ状態になり、ＢＬ側につながる選択トランジスタの一方はＯＦＦ状態のままであり、従って／ＢＬ側のみセルデータが読み書きされる。ＢＬ側は参照ビット線として、フォールデッドＢＬ構成が取れ、ＤＲＡＭと同様にアレイノイズが低減される。
【０２１８】
但し、フォールデッドＢＬ構成をとると、非選択側のメモリブロックのセル（Ｑ６，Ｃｆ６）のセルトランジスタＱ６がアクティブ中にＯＦＦになり、ＳＮ103 はＰＬにショートしてＰＬと同電位であり、ＳＮ 100〜102 同士もセルトランジスタのショートにより同電位であるが、ＳＮ 100〜102 の何れかにｐｎ接合リーク等のリーク電流が発生すると、ＳＮ103 に対して、ＳＮ 100〜102 の電位が下がり、蓄積分極が破壊される。
【０２１９】
しかしながらこの問題は、強誘電体メモリがアクティブ状態にのみ発生し、通常のＤＲＡＭ等のメモリでは、最大アクティブ時間（ｔＲＡＳｍａｘ）は１０μｓという制約があり、通常のＤＲＡＭ等の最大リフレッシュ時間（ｔＲＥＦｍａｘ：６４ＭビットＤＲＡＭで６４ｍｓ）等に比べ短いため、リークスペックは非常に緩くでき問題ない。即ち、アクティブ時間終了と同時に元のショート状態に戻り、データは回復する。さらに、スペックを緩めるには、ｔＲＡＳ，ｔＣＥ等のスペックをきつくすれば良い。また当然、図２等の回路ではこの問題は発生しない。
【０２２０】
本実施形態におけるＦＲＡＭの従来ＦＲＡＭと比べて本質的な違いは、従来のＦＲＡＭは、強誘電体キャパシタの一端をフローティングにするため、スタンドバイ時間は無限でありリフレッシュが必要であったのに対し、本実施形態では、一端と他端を常に短絡するため、リフレッシュが不要となることである。さらに、フォールデッドＢＬ構成だと、アクティブ時間だけ一部セルがフローティングになるが、この時間は有限であるため問題ないわけである。
【０２２１】
図２４は、図２３の回路構成を実現するためのセル構成であり、（ａ）はＰＬから一端のビット線コンタクトまでの平面図、（ｂ）は一端のビット線コンタクトより他端のビット線コンタクトまでの断面図である。これは、セルトランジスタ形成後、強誘電体キャパシタを形成するスタックセルであり、特に強誘電体キャパシタ形成後にビット線を形成するビット線後作りセルである。前記図３に比べ、１本ブロック選択線が追加された点と、Ｄタイプ用チャネルイオン注入（ＤＣＩ）のためのマスクが追加された点が異なる。
【０２２２】
図２５は、図２３の回路構成を実現するための別のセル構成であり、（ａ）はＰＬから一端のビット線コンタクトまでの平面図、（ｂ）は一端のビット線コンタクトより他端のビット線コンタクトまでの断面図である。これは、セルトランジスタ形成後、強誘電体キャパシタを形成するスタックセルであり、特に強誘電体キャパシタ形成前に、ビット線を形成するビット線先作りセルである。前記図４に比べ、１本ブロック選択線が追加された点と、Ｄタイプ用チャネルイオン注入（ＤＣＩ）のためのマスクが追加された点が異なる。
【０２２３】
ちなみに、フォールデッドＢＬにおいても８段のケースでは、図２４のビット線後作りセルで、選択ゲートトランジスタを含む１セル当たりのセルサイズは、
（２０Ｆ×２Ｆ）／８＝５Ｆ2
図２５のビット線先作りセルで、
（２１Ｆ×２Ｆ）／８＝５．２５Ｆ2
となり、段数が多いと理想の４Ｆ2 に近くなる。
【０２２４】
前記図２３において、Ｄタイプのトランジスタを用いずに、図２６に示すように、このトランジスタがある部分を通過のブロック選択線として、フィールドトランジスタ化して、フィールド酸化膜下にｎ+ 層を形成して、本来のソース・ドレインとなるところ同士を接続しても良い。ここで、図２６（ａ）はＢＳ０側をフィールドトランジスタ化した場合を示し、図２６（ｂ）はＢＳ１側をフィールドトランジスタ化した場合を示す。ブロック選択線の上を別の配線を用いて、本来のソース・ドレインとなるところ同士を接続しても良い。
【０２２５】
また、図２７（ａ）に示すように、ストレージノードの層をうまくつないで配線しても良いし、図２７（ｂ）に示すように、ＢＬダイコン数を増やして対処しても良い。Ｄタイプのトランジスタを用いた場合、ＤタイプトランジスタがＢＬダイコン側にあるセルブロックの場合、非選択ブロックであっても，Ｄタイプのトランジスタのチャネルの反転層容量がＢＬ容量として見え、ＢＬ容量が重くなる。この問題を、図２６、図２７のようなＤタイプトランジスタを利用しない場合は解決することができる。以下、全てのＤタイプのブロック選択トランジスタを用いる実施形態にこれは当てはまる。
【０２２６】
（第２１の実施形態）
図２８は、本発明の第２１の実施形態に係わるＦＲＡＭの概略構成を示す図である。これは、本発明のメモリを複数のセルアレイブロックと、センスアンプブロックで構成した場合を示す。
【０２２７】
図２８（ａ）は、オープンＢＬ構成を示し、前記図２の実施形態が適用できる。ＢＬは、セルアレイ端で交互にセンスアンプＳＡに引き出し、これによりセンスアンプルールを緩和している。
【０２２８】
図２８（ｂ）は、フォールデッドＢＬ構成で、前記図２３の実施形態が適用できる。センスアンプＳＡは、φｔｉ信号をデータ読み出し時、左右のセルアレイのどちらか選択しない方を下げることにより共用でき、これによりセンスアンプ数を半減している。
【０２２９】
図２の回路においても、２セルを１ビットデータにして、ＢＬ側に“１”（“０”）データを書き、／ＢＬ側に逆の“０”（“１”）データを書くようにすれば、図２８（ｂ）のように、詳細には図２９に示すように、フォールデットＢＬ構成を容易に実現できる。この場合、セルサイズを従来の８Ｆ2 から４Ｆ2 の半分にできることから、従来の１トランジスタ／１強誘電体キャパシタ方式と比べて、チップサイズが変わらず、読み出し信頼性の向上及びダミーセル不要の効果がある。
【０２３０】
図２８（ｃ）は、ビット線ＢＬとセンスアンプＳＡの接続を時分割して接続する方法であり、図２、図２３の両方の実施形態が適用できる。
【０２３１】
（第２２の実施形態）
図３０は、本発明の第２２の実施形態に係わるＦＲＡＭの概略構成を示すブロック図である。この方式でも、図２、図２３の実施形態の両方が適用できる。
【０２３２】
図３０（ａ）において、１つのセルアレイブロック及びセンスアンプブロックは、ワード線方向に複数のサブブロックに分割される。そして、全サブブロック中の一部分のサブブロック或いは、１個のサブブロックのみを活性化することにより、アクティブ電流を大幅に低減できる。通常、プレート電極ＰＬを０ＶからＶｃｃに変動させる方式では、負荷容量の大きいＰＬ駆動のため、このような例を利用しているが、ＰＬを (1/2)Ｖｃｃ固定の方式では、リフレッシュが必要のため、むやみにサブブロックを増やし、活性させるカラム数を減らせなかった。これに対し本実施形態では、リフレッシュ不要なので、 (1/2)ＶｃｃＰＬ固定方式でも、十分にサブブロックを増やし、活性させるカラム数を減らせて、消費電流を低減できる。
【０２３３】
さらに、図３０（ｂ）のように、 (1/2)ＶｃｃＰＬ固定の場合、データの読み書きさせたいカラム（／ＢＬ１，ＢＬ１）のビット線のみをＶｓｓにプリチャージしておき、センスアンプ動作させ、他のカラムを (1/2)Ｖｃｃにプリチャージしておき、センスアンプ動作させなければ、１カラムだけ動作が可能となる。これも、非選択カラムでは、ビット線とＰＬが (1/2)Ｖｃｃのままでワード線，ブロック選択線を動作させても、データが破壊されないことを利用している。
【０２３４】
また同様に、 (1/2)ＶｃｃＰＬ固定の場合、データの読み書きさせたいカラム（／ＢＬ，ＢＬ）のビット線のみＶｃｃにプリチャージしておき、センスアンプ動作させ、他のカラムを (1/2)Ｖｃｃにプリチャージしておき、センスアンプ動作させなければ、１カラムだけ動作が可能となる。また同様に、ＯＶからＶｃｃまで変動させるＰＬ駆動の場合でも、ビット線をＶｃｃにプリチャージしておいて、データの読み書きを実行することも可能である。
【０２３５】
（より詳しい動作説明）
次に、前記図２、図２３、図２８、図２９、図３０の実施形態の動作例を、図３１、図３２、図３３を参照して説明しておく。信号名は、図２３のＱ５，Ｃｆ５のセルを選択した場合に準じている。図３１、図３２は、 (1/2)Ｖｃｃ固定ＰＬの場合を示し、後半の動作が図３１と図３２で一部異なる。図３３は０Ｖ〜ＶｃｃＰＬ電位変動方式の場合を示す。
【０２３６】
図３１においては、ビット線／ＢＬ，ＢＬをＶｓｓプリチャージにしておき、ＷＬ02を“Ｈ”から“Ｌ”にし、セルトランジスタＱ５をＯＦＦにして、ＢＳ00を“Ｌ”から“Ｈ”にし、セルとビット線を接続する。すると、ＢＬ・ＰＬ間に-(1/2)Ｖｃｃの電位差が発生し、セル電荷が読み出され、センスアンプにより、／ＢＬ，ＢＬがＶｓｓ，Ｖｃｃに増幅される。そして、セルの再書き込みがなされる。このとき、／ＢＬ，ＢＬをＶｓｓ，Ｖｃｃにしたままで、ＢＳ00を閉じ（“Ｌ”にし）、ＷＬ02を上げ（“Ｈ”にし）、セルトランジスタＱ５をＯＮにする。Ｑ５をＯＮにすると、自動的に、Ｃｆ５の両端の電位差が０Ｖとなり書き込み終了となる。
【０２３７】
ＢＳ00を閉じた後はこれと平行し、／ＢＬとＢＬをショートして (1/2)Ｖｃｃにしてから、次のアクティブ動作に備え、／ＢＬ，ＢＬを０Ｖにする。変形として、／ＢＬとＢＬをショートせずに、直接／ＢＬ，ＢＬを０Ｖにしてもよいし、ショートと０Ｖ化を同時に行ってもよい。
【０２３８】
図３２の例は、図３１と一部異なり、／ＢＬ，ＢＬをショートしてから、ＢＳ00を閉じ、ＷＬ02を上げ、Ｑ５をＯＮしている。これは、図３１はＷＬ02を上げＣｆ５の両端をショートしているが、図３２では／ＢＬ，ＢＬのショートにより、ＰＬ＝ (1/2)Ｖｃｃ，／ＢＬ，ＢＬ＝ (1/2)Ｖｃｃで、Ｃｆ５の両端の電位差を無くしている点が異なる。この場合、ＢＳ00の下げ、ＷＬ02の上げの順序は問わない。その後、／ＢＬ，ＢＬ電位をＶｓｓに落としている。
【０２３９】
図３３の例は、ＰＬ変動型の例を示す。ビット線／ＢＬ，ＢＬを０Ｖにプリチャージしておいてから、ＷＬ02を下げ、ＢＳ00を上げる。このとき、ＢＬ＝ＰＬ＝０Ｖのため、データは読み出されない。次に、ＰＬ電位を０ＶからＶｃｃに上げると、“１”データは分極反転して、前記図１７４（ｂ）中Ｂ点からＣ点に移り、“１”と“０”読み出しに電位差が生じる。
【０２４０】
“０”データは、センス動作で、ビット線が０Ｖにされると、Ｃ点に戻され、“１”データは、Ｄ点に移動する。次いで、ＰＬを０Ｖに下げると、“０”データはＤ点に移動し、“１”データはＡ点に戻される。その後、ＢＳ00を下げ、ＷＬ02を上げると、“０”データはＤ点のままで、“１”データはＢ点に移動し、読み出し前の状態に戻る。その後、ビット線は／ＢＬ，ＢＬをショートしてからＶｓｓに戻される。
【０２４１】
図３４、図３５は本発明の主な効果をまとめている。図３４において、従来の８Ｆ2 セル，縦型トランジスタ４Ｆ2 セル，ＮＡＮＤ型セルと、本発明とを比較している。本発明は、セルサイズは他の４Ｆ2 セルと同等に小さく、しかもビット線容量を低減できるため、１ビット線当たり多くのセルを接続できる。その結果としてセンスアンプ数を低減できるため、チップサイズは最も小さくなる。さらに、平面トランジスタで容易に実現でき、しかもランダムアクセスが可能である。これらの両立は、従来は不可能であった。さらに、フォールデッドＢＬ構成を実現でき、ノイズも低減できる。もちろん不揮発性が実現できる。
【０２４２】
ちなみに、ノイズに関して言うと、従来縦型トランジスタ４Ｆ2 セルをフォールデッドＢＬ構成にするには、ビット線を２層化すれば実現できることを本発明者らは提案しているが（特開平７−９４５９７号公報）、この場合はコスト増が生じる。
【０２４３】
ＮＡＮＤセルをフォールデッドＢＬにするには、ブロック選択線を追加すれば実現できることを本発明者らは既に提案しているが（特開平７−７３６６６号公報）、この場合は本発明と異なり、完全なランダムアクセスのフォールデッドＢＬに成り得ない。これは、ブロック選択線を追加して、参照側のセルデータをＢＬに読み出されないようにしても、セルがＮＡＮＤ接続のため、ブロック選択線の選択ゲートトランジスタのソース側まで、データが既に読み出されているので、結果として、必ず次にこのデータを読み出さないとデータが破壊されるためである。
【０２４４】
図３５は、従来のＦＲＡＭと本発明とを比較している。上述してきたように、本発明においては、 (1/2)Ｖｃｃの固定プレート方式で、高速化を実現しつつ、リフレッシュ動作が不要となる。従来のＦＲＡＭでは、これらの両立は不可能であった。即ち、プレートを０Ｖ〜Ｖｃｃに変動する方式ではリフレッシュを不要にできるが、プレートを (1/2)Ｖｃｃに固定する方式では必ずリフレッシュが必要であった。
【０２４５】
（第２３の実施形態）
図３６は、本発明の第２３の実施形態に係わるＦＲＡＭを説明するためのもので、特にダミーセル方式を用いたセンスアンプ回路を示している。なお、前記図２３のＤタイプ選択トランジスタは、常にＯＮであるため短絡したものとみなし、この回路図からは除いてある。
【０２４６】
図３６（ａ）は、カップリング型ダミーセルの場合を示す。その動作例を図３７に示す。これは、 (1/2)ＶｃｃＰＬ方式の図３１の動作例をより詳細にしたものである。
【０２４７】
スタンドバイ中はＶＰＳを“Ｈ”に保ち、ビット線をＶｓｓにしておき、アクティブ時はＶＰＳを下げ、ＥＱＬを下げ、ビット線を０Ｖでフローティングにする。φｔ１のみ“Ｌ”レベルにして、センスアンプの左側のセルアレイを選択する。その後、ＷＬ02下げ、ＢＳ00を上げ、セルデータをビット線に読み出す。このとき、参照ビット線側は、ダミーワード線ＤＷＬ０を“Ｌ”から“Ｈ”に上げ、Ｃ２のカップリングにより、ビット線ＢＬ側を読み出し電荷が飽和分極Ｐｓ分読み出したと等価なだけ、ＢＬ側の電位を上げればよい。これは、ＤＷＬ０の振幅量（ＶＤＨ）、Ｃ２の容量を調整すれば実現できる。
【０２４８】
その後、／ＳＡＮを下げ、ＳＡＰを上げ、センスアンプを動作させ、ビット線をＶｓｓ，Ｖｃｃにし、セルデータ再書き込みが終了する。その後、ＢＳ00を下げ、ＷＬ02を上げる。次に、ＥＱＬを上げると、／ＢＬ，ＢＬはショートされ、ＶＰＳを上げると／ＢＬ，ＢＬは０Ｖに下がる。勿論、本ダミーセルは、ＰＬの０Ｖ〜Ｖｃｃ駆動方式にも適用できる。
【０２４９】
図３６（ｂ）は、図２のセルで、２セルで１ビットデータを記憶する場合を示し、この場合、ダミーセルは不要となる。
【０２５０】
（第２４の実施形態）
図３８は、本発明の第２４の実施形態に係わるＦＲＡＭを説明するためのもので、特にダミーセル方式を用いたセンスアンプ回路を示している。なお、前記図２３のＤタイプ選択トランジスタは、常にＯＮであるため短絡したものとみなし、この回路図からは除いてある。
【０２５１】
図３８（ａ）は、図３６（ａ）と一部異なり、／ＢＬ，ＢＬをイコライズして (1/2)Ｖｃｃにするとき、より正確に電位を固定するために、ＥＱＬを上げた時ＶＢＬ（＝ (1/2)Ｖｃｃ）電位にしている。これは例えば、図３２の動作のように、／ＢＬ，ＢＬをイコライズしてＣｆ５の両端を同電位にする場合、リーク等でＰＬ＝／ＢＬ，ＢＬからずれた場合、蓄積電荷のロスが生じるのを防ぐ。
【０２５２】
この場合の詳細動作を、図３９に示す。ＥＱＬを上げて、／ＢＬ，ＢＬをショートして、ＢＳ00を下げ、ＷＬ02を上げ、次にＶＰＳを上げる前に、ＥＱＬを下げる。なお、ＥＱＬを下げるのは、ＶＢＬとＶｓｓのショートの短絡を防ぐためである。
【０２５３】
図３８（ｂ）は、同様に図３６（ｂ）にＶＢＬ回路を付加した例を示す。
【０２５４】
（第２５の実施形態）
図４０は、本発明の第２５の実施形態に係わるＦＲＡＭを説明するためのもので、特にダミーセル方式を用いたセンスアンプ回路を示している。なお、前記図２３のＤタイプ選択トランジスタは、常にＯＮであるため短絡したものとみなし、この回路図からは除いてある。
【０２５５】
図４０（ａ）は、図３６（ａ）の回路と比較してダミーセル方式のみ異なる。図４０（ａ）においては、強誘電体キャパシタでダミーセルを構成している。この動作を図４１に示す。図４１は、図３７と比較してダミーセルの動作のみ異なる。
【０２５６】
図４０（ａ）のダミーセル構成は、図２３のフォールデッドＢＬ構成のメモリセルの直列接続数を１とした場合と等価となる。本ダミーセルは、各種動作が可能で、図４１のＤＢＳ０の（Ｘ）の動きでは、前記図１７４（ｂ）において、スタンドバイ中はＤ点に位置している。図４１でＷＬ02が下がり、ＢＳ00が上がり、セルデータが／ＢＬに読み出されると同時に、ＤＷＬが下がり、ＤＢＳ０が上がると、ダミーセルデータがＢＬ側に読み出される。その後、センス動作、再書き込み、ＢＳ00を閉じ、ＷＬ02を上げ元に戻してから、／ＢＬ，ＢＬはショート、／ＢＬ＝ＢＬＶｓｓへ引き落す。このとき、ダミーセルノードＤＮは０Ｖとなり、図１７４（ｂ）のＣ点にくる。その後、ＤＢＳ０を下げ、ＤＷＬを上げると、元のＤ点に戻る。
【０２５７】
また、通常のセルのＰＬは０Ｖ〜Ｖｃｃ駆動の場合でも、ダミーセルのＰＬ’は分極反転不要のため、一定電位に固定して用いるのがよい。
【０２５８】
本実施形態での、読み出し電荷はＰｓ’−Ｐｒ’となり、“０”データと同じであるが、強誘電体キャパシタの容量を（セルのＰｓ）＝ダミーセルの（Ｐｓ’−Ｐｒ’）になるように大きくすればよい。また、ダミーセルＰＬ’の電位を (1/2)Ｖｃｃより高めに調整してもよい。但し、本実施形態では、セルに“０”データが書き込まれていた場合、ダミーセル側は“１”になるため、一度Ａ点に移動してから、Ｃ点に移動しＤ点に戻るため、分極反転を伴う。
【０２５９】
ダミーセルは、セルアレイ内のどのセルを選択しても動作するため、分極反転回数が多くなり、疲労が著しい。この問題を避けるため、図４１のＤＢＳ０の“Ｈ”側電圧を（Ｙ）のように下げると、“０”データセル読み出しでダミーセル側のＢＬがＶｃｃになっても、ダミーセルノードＤＮはＤＢＳ０電圧ーＶｔになり、ＤＢＳ０電圧−Ｖｔ＜＝ＰＬ’のようにＰＬ’を設計すれば分極反転を伴わなくなり、疲労が少ない。また、ＤＢＳ０電位を（Ｘ）のようにした場合も、ＰＬ’＝Ｖｃｃ或いは、その程度上げても、分極反転せず疲労が少ない。また（Ｚ）のように、ダミーセル読み出し後、一度ＤＢＳ０を下げ、／ＢＬ，ＢＬが０Ｖに下がってから、もう一度、ＤＢＳ０を上げ下げすると、分極反転を伴わずＤ点からＣ点に移動し、その後にＤＷＬを上げることにより、Ｄ点に戻る。
【０２６０】
従来の１セルトランジスタと１強誘電体キャパシタの直列のセルで、ダミーセルを構成すると、ダミーセルのセルノードがフローティングであり、リーク電流等で電位が変わり、結果としてダミーセルの読み出し電位が変わる問題がある。これを避けるために、従来ダミーセル回路は、ダミーセル回路内に一度Ｄ点に持っていって、Ｃ点に戻す等、通常セルと異なる複雑な回路構成（T.Sumi et al., 1994 IEEE International Solid-State Circuit Conference Digest of Technical Paper, pp.268-269,Feb,1994等）を取っていたが、本実施形態では、全く通常のセルと同じセル構造、回路構造にできるメリットがある。
【０２６１】
図４０（ｂ）は、図４０（ａ）の問題点を解決する例である。図４０（ａ）では、選択したメモリセルがメモリブロック中で、ビット線に近い方である場合と遠い方である場合とで、僅かにビット線容量が変わる。これは僅かであるが、センスアンプ動作のマージンを減らす。
【０２６２】
図４０（ｂ）はこの問題をも解決する。即ち、図４０（ｂ）のように、通常のセル部と同じダミーセルのブロックを形成し、メモリブロック内の選択セルと同じ位置のダミーメモリブロックのダミーセルを選べば、ビット線対の容量アンバランスは解消する。その動作は、図４０（ａ）と、選ぶダミーワード線が変わるだけで同じである。各種変形動作も同じである。
【０２６３】
図４０（ａ）（ｂ）のダミーセルブロックのブロック選択トランジスタは、図３７の説明でも分るように、Ｄタイプの常にＯＮしているトランジスタを表記上省略しているが、実際には前記図２６、図２７に示すように、トランジスタを形成しなくても良い。図４２に示すように、実際にＤタイプのトランジスタを用いても良い。
【０２６４】
このように、ダミーセルも直列接続する他の理由を、図４３に示す。図４３は、セル直列数（Ｎ）に対する“１”データ及び“０”の実際のセルデータをビット線に読み出した後のビット線電位を示し、パラメータとして最もビット線コンタクトに近いＷＬ０を選択した場合と、最も遠いＷＬ（Ｎ）を選択した場合を示す。
【０２６５】
遠いセルの場合、“１”データと“０”データの信号差は、近いセルに比べて、直列セル内のゲートチャネル容量等の寄生容量分僅かに減るが、最も大きな問題点は、遠いセルを選んだ場合、“１”データの“０”データもＶｄｄ側に読み出し値がシフトしている点である。これは、スタンドバイ中に (1/2)Ｖｄｄにあったセル直列内のノードが、読み出し後にＶｓｓに下がるため、セル直列内の寄生容量分カップリングでＶｄｄ側にシフトするためである。これは、セル直列数を増やすと問題が顕在化する。
【０２６６】
ダミーセルも図４０（ｂ）、図４２に示すように、直列接続し、通常セルと同じ直列内の位置のダミーセルを選ぶと、図４３に示すように、ダミーセル（図中Ｄｃｅｌｌ）側にも同じ影響を与え、センスアンプから見るとこのシフトの問題は見えなくすることができる。また、常誘電体キャパシタを用いてダミーセルを構成する場合も、この問題を克服するために、図３６（ａ）等で示してある、センスアンプ内のカップリングキャパシタを複数種類用意して対応しても良いし、図３６（ａ）のＤＷＬ０，ＤＷＬ１の振幅電圧を選択セルの直列接続内の位置に応じて代えても良い。
【０２６７】
なお、このＶｄｄ側へのシフトの問題は、０Ｖ〜ＶｄｄのＰＬ駆動方式では発生しない。これは、スタンドバイ時にこれらのノードは０Ｖにプリチャージされているからである。
【０２６８】
（第２６の実施形態）
図４４（ａ）は、本発明の第２６の実施形態を示すダミーセルを含むセルアレイ等価回路を示す図である。図４４（ｂ）は、図４４（ａ）の実施形態の動作例を示す信号波形図である。
【０２６９】
図４４（ａ）において、ビット線対（／ＢＬ，ＢＬ）のダミーセルを共用している。例えば、ＷＬ２とＢＳ０が選択されて、／ＢＬ側にセルデータが読み出される場合は、ＤＢＳ０とＤＷＬ２が選択され、ＤＷＬ２に接続されるダミーセルの強誘電体キャパシタ情報がＢＬ側に読み出されるし、例えばＷＬ２とＢＳ１が選択されて、ＢＬ側にセルデータが読み出される場合は、ＤＢＳ１とＤＷＬ２が選択され、ＤＷＬ２に接続されるダミーセルの強誘電体キャパシタ情報が／ＢＬ側に読み出される訳である。
【０２７０】
図４４（ｂ）のような読み出し方式では、図４０（ｂ）で示したように、ダミーセルは常に“０”データが読み出されることになり、これに伴って、ダミーセルの強誘電体キャパシタ容量は、セルの“１”データ（＝Ｐｒ＋Ｐｓ）と“０”データ（＝Ｐｓ−Ｐｒ）の中間値Ｐｓ、とダミーセルの（Ｐｓ’−Ｐｒ’）がほぼ等しくなるように、通常セルの１．５倍〜３倍程度（最適値は２倍程度）大きくする必要がある。よって、図４０（ｂ）の方式のままでは、ダミーセルの強誘電体キャパシタ面積を大きくするため、ワード線間隔を広く取る（ビット線方向に伸ばす）必要があったが、図４４（ａ）の回路を用いると、ダミーセルを共有した分、セルのワード線方向の間隔が緩くなり、ワード線間隔を広げずに強誘電体キャパシタ面積を大きくできる。
【０２７１】
図４５は、図４４の等価回路を実現するレイアウト図の例を示す。図４５（ａ）は通常セルレイアウトを示し、図４５（ｂ）はダミーセルのセルレイアウト図を示す。ダミーセルにおいて、セル間の素子分離を最小Ｆとすると、強誘電体キャパシタ面積を通常セルのＦ2 に対して、３Ｆ2 まで大きくしつつ、ＷＬ線間隔をＦのままに保つことができることが分かる。これによりＦ2 から３Ｆ2 の任意の値にダミーセルの強誘電体キャパシタ面積を設定できる。従って、図４５（ｃ）（ｄ）のように、リファレンス側の読み出し電荷量を、通常セルの“１”，“０”データの中間値に持ってくることができる。
【０２７２】
なお、ダミーセルの読み出し電位は、キャパシタ面積及びダミーセル用ＰＬの電位の両方で調整できる。
【０２７３】
また、前記図３５（ｂ）に示すように、強誘電体キャパシタ面積を大きくしつつも、ダミーセルのセルトランジスタサイズを通常セルと同じく設定することにより、図４３に示したような、“１”，“０”セルデータのシフトの問題も、ダミーセルのセルトランジスタチャネルの反転容量と、正規セルのセルのセルトランジスタの反転容量とを等しくできるため、ダミーセル部のシフト量と、正規セル部のシフト量をほぼ等しくでき、キャンセルされ、読み出しビット線とリファレンスビット線間の差には現れなくなる。
【０２７４】
（第２７の実施形態）
図４６は、本発明の第２７の実施形態に係わるＦＲＡＭを説明するためのもので、特にダミーセル方式を用いたセンスアンプ回路を示している。なお、前記図２３のＤタイプ選択トランジスタは、常にＯＮであるため短絡したものとみなし、この回路図からは除いてある。
【０２７５】
本実施形態は、図３６（ａ）、図４０（ａ）（ｂ）等の回路から、ＥＱＬ系の回路を除いた場合を示す。これは、図３１等で、／ＢＬ，ＢＬ等をイコライズせずに直接ＶＰＳを上げ、Ｖｓｓに落とすことを意味する。これにより、センスアンプ面積を削減できる。
【０２７６】
（第２８の実施形態）
図４７は、本発明の第２８の実施形態を説明するための信号波形図である。この実施形態は、電源ＯＮ／ＯＦＦの望ましい手順を示している。
【０２７７】
本実施形態においては、まず電源Ｖｃｃ投入後、パワーＯＮリセット回路により、Ｖｃｃが完全に立ち上がってから、全ワード線ＷＬを“Ｈ”レベルにする。その後、プレート電位を０Ｖから (1/2)Ｖｃｃに上げる。このＷＬとＰＬの順序を変えると、セルデータが破壊され易い。このとき、ビット線ＢＬ及びブロック選択線ＢＳは０Ｖのままである。その後、通常のメモリセル動作に移れる。
【０２７８】
電源立ち下げ時は、パワーＯＦＦリセット回路により、ＶｃｃがＶｃｃｍｉｎ（Ｖｃｃの下限）より下がると、或いは電源ＯＦＦ信号により、ＰＬを０Ｖにする。ＢＬが０Ｖ或いは、ＢＳが０Ｖであれば、その後にＷＬが下がってもデータは壊れない。
【０２７９】
（第２９の実施形態）
図４８は、本発明の第２９の実施形態を説明するための信号波形図である。この実施形態は、電源ＯＮ／ＯＦＦの望ましい手順を示している。具体的には、図４７に加え、セルアレイに負の基板バイアスＶＢＢを印加する場合の手順を示している。
【０２８０】
従来ＦＲＡＭにおいては、 (1/2)Ｖｄｄ固定プレート方式では、当然セルデータが破壊されるし、スタンドバイ時プレートを０Ｖにする。プレート電極を０ＶからＶｄｄまで駆動するプレート駆動方式においても、セルアレイの基板バイアスを負に印加すると、スタンドバイ中ストレージノードが０Ｖ以下になるため、“１”データが破壊される問題があり、従来ＦＲＡＭでは、セルアレイの基板バイアスを０Ｖにしていた。これに対し本実施形態においては、アクティブ中は勿論、スタンドバイ中もセルアレイの基板バイアスＶＢＢを負（＝−ＶＢ）にしても、強誘電体キャパシタが、セルトランジスタでショートされているため、データが破壊されない。
【０２８１】
これにより、１）拡散層とセルウェル間に、逆バイアスが印加できるため、ｐｎ接合容量の低減によるビット線容量低減が可能になり、読み出し信号量が増加する。２）−ＶＢバイアスで、セルトランジスタのしきい値電圧の合せ込みができ、基板バイアス効果の低減が可能となる。３）素子分離耐圧が向上する、等の効果が期待出来る。ＶＢＢ印加のタイミングも図４８に示すように、電源ＯＮ時にＷＬを上げて、強誘電体キャパシタをショートしてから、ＶＢＢを下げればセル情報は破壊されない。電源ＯＦＦ時も、ＷＬを下げる前に、ＶＢＢを０Ｖに戻せば問題ない。
【０２８２】
（第３０の実施形態）
図４９は、本発明の第３０の実施形態に係わるＦＲＡＭの基本構成を示す回路図であり、メモリセルの８セル分の等価回路を示している。
【０２８３】
本実施形態は、基本的には前記図２の構成と同様であり、これと異なる点は、図１のセルトランジスタをＤ（Depletion ）タイプにし、しきい値電圧を負の値にしたものである。動作としては、図５１に示すように、電源ＯＦＦ時或いはスタンドバイ時、ワード線電圧を０Ｖにしてセルトランジスタを導通させ、選択セルのワード線のみ負の電位に下げ、セルトランジスタをＯＦＦさせる。
【０２８４】
本実施形態の長所は、第１に、スタンドバイ中ワード線が０Ｖのため、ワード線リークが問題にならない。第２に、スタンドバイ中に高ＷＬ電圧が印加されないため、デバイスの信頼性が増す。第３に、最大のメリットとして、極めてノイズに強いことが挙げられる。電源ＯＦＦ中もセルトランジスタは常にＯＮのためセルデータが確実に守られるし、不意な電源ＯＦＦにも強い。
【０２８５】
その他、しきい値を弱く負にすることにより、ＷＬ，ＢＳ線振幅を−Ｖｐｐ′〜Ｖｃｃとすると、スタンドバイ時のワード線のリークにより昇圧電位が下がるのを防ぐことができる。これは、Ｖｃｃは電源であり、電流供給が十分行えるからである。
【０２８６】
（第３１の実施形態）
図５０は、本発明の第３１の実施形態に係わるＦＲＡＭの基本構成を示す回路図である。
【０２８７】
本実施形態は、前記図２３のセルトランジスタをＤ（Depletion ）タイプにし、しきい値電圧を負の値にしたものである。動作としては、図５１に示すように、電源ＯＦＦ時或いはスタンドバイ時、ワード線電圧を０Ｖにしてセルトランジスタを導通させ、選択セルのワード線のみ負の電位に下げ、セルトランジスタをＯＦＦさせる。
【０２８８】
本実施形態の長所は、第３０の実施形態と同様に、ワード線リークが問題にならない、デバイスの信頼性が増す、極めてノイズに強いことである。
【０２８９】
さらに、図４９、図５０において、電源ＯＦＦ時も、電源ＯＮ時の非選択時もセルトランジスタがＯＮしていることにより、セルにアルファ線等の放射線が当たっても、これにより発生する収集電荷による、強誘電体キャパシタ間の電位差の発生によるソフトエラーは、従来セルと異なり、ＯＮしているセルトランジスタによる強誘電体キャパシタ間のショートにより、起こりにくく、信頼性を大幅に向上できる。この非選択時ＯＮしていることは、従来セルでは、ＳＮが浮いているため、選択セルの動作による寄生容量カップリング等のノイズの影響を受けるが、本発明ではこれを防ぐことができる。図５１は、この動作例を示す。
【０２９０】
（第３２の実施形態）
図５２〜図５５は本発明の第３２の実施形態を説明するためのもので、各種メモリ構造の例を示している。
【０２９１】
図５２（ａ）は、ビット線ＢＬと選択トランジスタとの接続のビット線ダイコン部において、前記図３のように深いビット線コンタクトを形成せずに、一度パッド層ＰＡＤを介してビット線ＢＬに接続している。このパッド層ＰＡＤは勿論、セルノードの下部電極配線層や上部電極配線層と共用しても良い。この場合、深いビット線コンタクトを形成する必要がなくなることから、その製造が容易となる。
【０２９２】
図５２（ｂ）は、強誘電体キャパシタをゲート側壁部にも形成した場合の例である。この場合、キャパシタ面積を増大できる。
【０２９３】
図５３（ｃ）（ｄ）は強誘電体キャパシタをフィン構造で多重に形成した場合を示す。この場合も、キャパシタ面積を増大できる。従来ＤＲＡＭでもフィン構造は存在するが、その場合、フィンとフィンの間にプレート電極が挟まれているが、本実施形態では、フィン間にはプレート電極が挟まれていないのが特徴である。
【０２９４】
図５４（ｅ）は、セルノードをビット線ＢＬの上に上げてから、強誘電体キャパシタを形成している。図５４（ｆ）も（ｅ）と同じで、強誘電体膜形成後に絶縁膜を形成し、コンタクトホール形成後に上部電極を形成している。図５４（ｅ）に示すように、強誘電体キャパシタは基板と垂直方向にあってもよい。
【０２９５】
図５５（ｇ）は今までと少し異なり、どのセルノードも下部電極形成後に強誘電体膜を形成し、その後に隣接セルノード同士を上部電極で接続している。この場合、等価回路的に２つの強誘電体キャパシタを直列接続した型になり、セル容量が半減するが、上部電極は強誘電体膜のみに接続すればよく、作り易い利点がある。
【０２９６】
図５５（ｈ）（ｉ）は、キャパシタ部分の拡大断面図であり、強誘電体膜とこれに接する上部電極及び下部電極を示している。図５５（ｈ）は、Ｔｉ層上に下部電極としてのＰｔ膜を形成し、その上に強誘電体膜（ＳｒＢｉＴａＯ）の混成膜を作り、さらに上部電極にＰｔ膜を形成した例を示す。図５５（ｉ）は、Ｔｉ層上に下部電極としてのＰｔ膜を形成し、その上に強誘電体膜（ＰｂＺｒＴｉＯ）の混成膜を作り、さらに上部電極にＰｔ膜を形成した例を示す。
【０２９７】
上部電極には、その上に他の金属やＳｉ層を形成してもよいし、下部電極もその下にＳｉ層や金属層を接続してもよい。例えば、図５４（ｅ）等のセルノードの２段のプラグはポリＳｉ層で、その上にＴｉＰｔのバリアメタルを介して強誘電体膜を形成し、その上にＰｔを形成している。また、その上にＡｌ層等を形成してもよい。その他セルの電極として、Ｉｒ、ＩｒＯ2 等を用いても良い。
【０２９８】
また、図５４（ｅ）の変形として、拡散層上に、Ｓｉプラグを形成し、その上に、Ｔｉ層／ＴｉＮ層／Ｐｔ層を形成し、その後に強誘電体膜を形成しても良い。また、強誘電体膜として、ＢａＳｒＴｉＯ系で実現しても良い。ＢａＳｒＴｉＯ系は、ＢａよりＳｒの含有量を多くすると強誘電体キャパシタとなり得る。この強誘電体キャパシタの電極として、ＳｒＲｕＯを用いて、強誘電体キャパシタと電極間に格子定数の不一致を起こし、歪みを入れて分極量の増加を行っても良い。Ｒｕ、ＲｕＯ等の電極を用いても良い。上部電極形成後、ＴｉＯ2 膜／ＳｉＯ2 膜を形成すれば、その後のＨ還元系の各種熱処理により、強誘電体キャパシタから酸素が抜け分極量が減る問題を回避出来る。以上述べた強誘電体キャパシタ形成は、ゾルゲル法，スパッタ法，ＣＶＤ法，ＭＯＣＶＤ法のいずれを用いても良い。
【０２９９】
（第３３の実施形態）
図５６は、本発明の第３３の実施形態に係わるＦＲＡＭのメモリセル部構成を示す断面図である。
【０３００】
キャパシタの下部電極ＳＮａ及び強誘電体膜ＦＲを形成した後、強誘電体膜ＦＲの全部は加工せず部分的な加工を行い、キャパシタの上部電極ＳＮｂを形成している。即ち、強誘電体膜ＦＲが部分的に接続されている。強誘電体膜は膜形成方向に異方性を持つため、この例では分極がＳｉ面に垂直方向に起こり、水平方向に余り発生しない。このため、上記のような構成でも何等問題はない。前述の全てのセル例でも同様な構成を取ることが可能である。等方性材料でも距離が離れていれば問題ない。
【０３０１】
（第３４の実施形態）
図５７は、本発明の第３４の実施形態に係わるＦＲＡＭのメモリセル部構成を示す断面図である。（ａ）はビット線方向の断面を示し、（ｂ）は（ａ）のＡ−Ａ’部分で切ったワード線方向の断面を示す。
【０３０２】
キャパシタの下部電極ＳＮａを溝の様に（穴でも良い）形成し、その中に強誘電体膜ＦＲを形成し、上部電極ＳＮｂを形成している。この構造では、強誘電体膜ＦＲの面積を増大させ、メモリセルの分極量を増大させることができる。
【０３０３】
（第３５の実施形態）
図５８は、本発明の第３５の実施形態に係わるＦＲＡＭのメモリセル部構成を示す断面図である。前記セル構造とは異なり、全ストレージノード（ＳＮ）を同時に形成後、隣接ＳＮ間に強誘電体膜ＦＲを堆積させれば、本発明の等価回路が実現できる。
【０３０４】
本実施形態の特徴は、第１に、上部，下部電極を同時に形成できるため、プロセスコストが低減できる。これは、従来の１トランジスタ＋１キャパシタのセルと比べてもプレート電極ＰＬを別に形成する必要がなくなり、コストメリットがある。第２に、上部電極を形成する場合、セルトランジスタの拡散層からノードを引き出すため、強誘電体膜間を分離してノードを引き出す必要があったが、この問題も解決できる。第３に、ＳＮの厚みを増せば、セル分極量を自由に増加できる。
【０３０５】
第４に、強誘電体膜の常誘電体成分は、強誘電体膜厚を低減すれば増加するが、不揮発性に重要な残留分極量は膜厚に依存しない。膜厚を低減させると、抗電圧のみ低減する。結局、抗電圧さえ十分に低減できれば、膜厚を低減するメリットがなくなる。逆に、常誘電体成分のみ増加して、読み出しマージンが低下するだけとなる。
【０３０６】
この結果は、セルサイズが微細化していった場合、例えば微細な０．２５μｍの２５６ＭビットＦＲＡＭ製造時でも、強誘電体膜厚が２５０ｎｍ程度である可能性があり、この場合ＳＮ間の距離も０．２５μｍで形成されるとすると、本セル構成でも、強誘電体膜形成前のＳＮ間距離は、要求される強誘電体膜厚厚と一致し、設計ルール以下の無理なＳＮ間距離を保つ必要がなくなる。
【０３０７】
図５９は、本実施形態の変形例を示す断面図である。これは、図５８のセル形成時、強誘電体膜ＦＲを電極ＳＮ間のみではなく、ＳＮ上にも残した場合を示す。このように、ＳＮ上に強誘電体膜ＦＲを形成しても（ＳＮ間への強誘電体膜の埋め込み工程上しかたなくＳＮ上に形成されても）、その上のＳｉＯ2 等の絶縁膜が形成されているとこのＳＮ上の強誘電体膜ＦＲは対電極を持たず、動作上無視することができる。
【０３０８】
（第３６の実施形態）
図６０は、本発明の第３６の実施形態に係わるＦＲＡＭのメモリセル部構成を示す断面図である。これは、図５９のセルに対して、ＢＬ形成後に、強誘電体膜ＦＲ及び電極ＳＮを形成した場合を示す。この場合、ＢＬ形成時におけるＳＮ膜厚によるセル段差の影響が無くなることから、ＳＮ膜厚を厚くしてセルの残留分極量を増加させることができる。
【０３０９】
なお、図５７の強誘電体キャパシタ膜の立体形成や、図５８、５９、６０の電極間への強誘電体キャパシタ膜の埋め込みには、ＣＶＤ法，ＭＯＣＶＤ法が適している。
【０３１０】
（第３７の実施形態）
図６１は、本発明の第３７の実施形態に係わるＦＲＡＭのメモリセル部構成を示す断面図である。
【０３１１】
前記図３等のセル構造では、４Ｆ2 セルを構成すると、強誘電体キャパシタを平面だけで形成すると、強誘電体キャパシタ面積は１Ｆ2 となり、従来の８Ｆ2 セルでは２Ｆ2 〜３Ｆ2 になるのに対して、１セル当たりの分極量が減る問題点があった。
【０３１２】
この問題は図６１に示すように、例えば４層のキャパシタ電極層を用いることにより解決することができる。ワード線ＷＬよりも上方にキャパシタ電極となる導電体層が４層形成され、各々の電極はセルトランジスタのソース・ドレインに接続されている。第１層目と第３層目の電極は電気的に接続されている。
【０３１３】
セル直列のあるノード（セルトランジスタのソース・ドレイン）に第１，第３層目の電極をつなぎ、隣接する一方のノードに第２層目の電極をつなぎ、他方のノードに第４層目の電極をつなぐ。そして、第１，第３層目と第２層目の電極間に強誘電体キャパシタ膜を形成し、さらに第３層目と第４層目の電極間に強誘電体キャパシタ膜を形成する。
【０３１４】
ここで、第３層目と第４層目の電極間の強誘電体膜は３Ｆ2 分だけ形成することができ、第１，第３層目と第２層目の電極間の強誘電体膜は３Ｆ2 分以上に形成することができる。従って、４Ｆ2 セルにも拘わらず、３Ｆ2 分のキャパシタ面積を稼ぐことができ、従来と同等の分極量を確保できる。勿論このセルは、平面強誘電体膜ばかりでなく、図５７に示すように、さらに立体化して、セル面積を稼ぐことができる。
【０３１５】
また、図６２は、本実施形態の変形例であり、図６１と異なり、ビット線形成後に強誘電体キャパシタを形成している。
【０３１６】
（第３８の実施形態）
図６３は、本発明の第３８の実施形態に係わるＦＲＡＭのメモリセル部を示す等価回路図とタイミング図である。
【０３１７】
図６３（ａ）に示すように、強誘電体キャパシタとセルトランジスタ（ＷＬ00〜ＷＬ15）の並列接続で１セルを構成し、これを複数直列接続して、さらにこれに、４本の選択ブロック線（ＢＳ00〜ＢＳ03）で制御される４つの選択ブロックトランジスタを直列接続したものを接続して、セルブロックを構成する。セルブロックの一端はプレート（ＰＬ）電極に接続する。もう一端は、ビット線ＢＬに接続するのであるが、セル（Ｑ30，Ｃ30）を含む第１のセルブロックと、セル（Ｑ31，Ｃ31）を含む第２セルブロックのもう一端は、共通のビット線（／ＢＬ）に接続され、セル（Ｑ32，Ｃ32）を含む第３のセルブロックと、セル（Ｑ33，Ｃ33）を含む第４のセルブロックのもう一端は、共通のビット線（ＢＬ）に接続される。
【０３１８】
選択ブロックトランジスタは、図６３（ａ）に示すように、各セルブロックで、しきい値が正であるトランジスタの１個と、負であるトランジスタの３個とを混在させる。４本の選択ブロック線（ＢＳ00〜ＢＳ03）により、メモリセル選択時は、この第１〜第４のセルブロックの内１個のセルブロックのみ選択できるようになる。
【０３１９】
例えば、図６３（ｂ）のタイミングチャートに示すように、ＢＳ00のみＨｉｇｈレベルにすると、第１のセルブロックのみ選択できることが分かる。これは、第１のセルブロックのみ４個直列の選択トランジスタが全部ＯＮするためである。この結果、ＷＬ02選択時は、セル（Ｑ30，Ｃ30）のみ選択され、セルデータが／ＢＬに読み出され、ＢＬ側には読み出されずフォールデットビット線構成が実現できる。従って、前記図２３と同様に、オーブンビット線構成と比較して、低ノイズ、センスアンプピッチの緩和、センスアンプがセンスアンプ両側のセルアレイで共用できること（Shared SA)による、センスアンプ数が半減できる効果がある。
【０３２０】
本実施形態ではこれらの効果に比べ、さらにビット線ピッチが図２３の２倍に緩和できる、ビット線ピッチ緩和型フォールデットビット線構成が取れる。これにより、ビット線製造が極めて容易になり、特性的にもビット線間が離れるため、ＢＬ−ＢＬ間カップリングノイズが低減できる。さらに新たな効果として、センスアンプピッチも図２３に比べさらに２倍に緩和でき、センスアンプ回路形成を容易にし、しかもセンスアンプ数自体も図２３の半分にでき、チップサイズの低減効果がある。
【０３２１】
また、前記図２８（ｃ）のように、センスアンプを複数のビット線で共用すれば、センスアンプ数は減っても、ＢＬビッチは緩和できず、さらに後に他のＢＬを選択する必要性を伴う。図２８（ｃ）と図３０（ｂ）を組み合わせれば、センスアンプを共用して、かつ他の選択しないＢＬにセルデータを読まなくすることもできるが、ビット線の緩和は勿論できず、さらに読み出し前に、選択ビット線のみ、ビット線を図３０（ｂ）のようにＶｓｓに下げる（上げる方式も可能）必要があり、アクセス速度の低化を招く。これに対して、図６３の方式はこのアクセス速度のペナルティがない。
【０３２２】
（第３９の実施形態）
図６４は、本発明の第３９の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３２３】
図６３とほぼ構成及び効果は同じで、異なる点は、選択ブロックトランジスタは、図に示すように各セルブロックで、しきい値が正であるトランジスタを２個と、負であるトランジスタを２個混在させることにより構成する。
【０３２４】
メモリセル選択時は、この４本の選択ブロック線（ＢＳ00〜ＢＳ03）の内２本をＨｉｇｈレベルにし、この第１〜第４のセルブロックの内１個のセルブロックのみ選択できるようになる。即ち、ＢＳ02，ＢＳ03のどちらかを選択して、上の２つのセルブロックか、下の２つのセルブロックかを選び、ＢＳ00，ＢＳ01で各２つのセルブロックの内の１つを選ぶ。
【０３２５】
（第４０の実施形態）
図６５は、本発明の第４０の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３２６】
図６４とほぼ構成及び効果は同じで、更なる効果として、選択ブロックトランジスタ数を低減している。動作は図６４と同じで、メモリセル選択時は、この４本の選択ブロック線（ＢＳ00〜ＢＳ03）の内２本をＨｉｇｈレベルにし、第１〜第４のセルブロックの内１個のセルブロックのみ選択できるようになる。
【０３２７】
即ち、ＢＳ02，ＢＳ03のどちらかを選択して、上の２つのセルブロックか、下の２つのセルブロックかを選び、ＢＳ00，ＢＳ01で各２つのセルブロックの内の１つを選ぶ。ＢＳ02，ＢＳ03のゲート容量の低減、ビット線容量の低減、選択ブロックトランジスタのルール緩和が可能になる。
【０３２８】
（第４１の実施形態）
図６６は、本発明の第４１の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３２９】
ダミーセルもセルの直列数を１段だけにしただけで、メモリセルと同様な構成で実現できる。動作としては、例えば図６６（ｂ）に示すように、メモリセル（Ｑ30，Ｃ30）選択時、セルデータは／ＢＬに読み出される。このとき同時に、ＤＢＳ00を上げ、ＤＷＬを下げると、ダミーセルデータもReference ＢＬである（ＢＬ）に読み出される分けである。詳細動作は前記図４１と同様であり、ダミーセルの分極反転疲労を抑えることができる。
【０３３０】
（第４２の実施形態）
図６７は、本発明の第４２の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３３１】
図６７は図６３の実施形態の、ダミーセル構成の他の一例を追加した形態を示す。図６６に比べてダミーセル数を減らして、ルールの緩和が可能となる。動作としては、例えば、図６７（ｂ）に示すように、メモリセル（Ｑ30，Ｃ30）選択時、セルデータは／ＢＬに読み出される。このとき同時に、ＤＢＳ02を上げ、ＤＷＬを下げると、ダミーセルデータもReference ＢＬである（ＢＬ）に読み出される分けである。詳細動作は、前記図４１と同様で、ダミーセルの分極反転疲労を抑えることができる。
【０３３２】
ここで、図６８に図６７の実施形態のダミーセルを複数直列接続した場合を示す。図４０（ｂ）、図４２と同様の効果がある。また、図６９に図６５の実施形態に接続できるダミーセルを複数直列接続した場合を示す。図４０（ｂ）、図４２と同様の効果がある。
【０３３３】
（第４３の実施形態）
図７０は、本発明の第４３の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３３４】
図７０は図６３の実施形態の、メモリセルトランジスタにDepletion 型トランジスタを採用した場合を示す。動作としては、図７０（ｂ）に示すように、電源ＯＦＦ時或いはスタンドバイ時、ワード線電圧を０Ｖにして、セルトランジスタを導通させ、選択セルのワード線のみ負の電位に下げ、セルトランジスタをＯＦＦする。
【０３３５】
本実施形態は図６３の効果に加え、図４９、５０と同様に、１）スタンドバイ中のＷＬリークが問題なくなる、２）スタンドバイ時に高電圧が印加されない、ノイズに強く、不意な電源ＯＦＦに強い、４）電源ＯＦＦ時，スタンドバイ時共に、放射線によるソフトエラーに強い、等の効果が得られる。
【０３３６】
（第４４の実施形態）
図７１は、本発明の第４４の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３３７】
図７１は図６４の実施形態の、メモリセルトランジスタにDepletion 型トランジスタを採用した場合を示す。本実施形態は、図６４の効果に加え、図４９、５０と同様に、１）スタンドバイ中のＷＬリークが問題がなくなる、２）スタンドバイ時に高電圧が印加されない、３）ノイズに強く、不意な電源ＯＦＦに強い、４）電源ＯＦＦ時，スタンドバイ時共に、放射線によるソフトエラーに強い、等の効果が得られる。
【０３３８】
（第４５の実施形態）
図７２は、本発明の第４５の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３３９】
図７２は図６５の実施形態の、メモリセルトランジスタにDepletion 型トランジスタを採用した場合を示す。本実施形態は図６５の効果に加え、図４９、５０と同様に、１）スタンドバイ中のＷＬリークが問題がなくなる、２）スタンドバイ時に高電圧が印加されない、３）ノイズに強く、不意な電源ＯＦＦに強い、４）電源ＯＦＦ，スタンドバイ時共に、放射線によるソフトエラーに強い。
【０３４０】
等の効果が得られる。
【０３４１】
（第４６の実施形態）
図７３は、本発明の第４６の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３４２】
図７３は図６６の実施形態の、メモリセルトランジスタにDepletion 型トランジスタを採用した場合を示す。さらに、ダミーセルトランジスタもDepletion 型トランジスタを採用している。
【０３４３】
本実施形態は図６６の効果に加え、図４９、５０と同様に、１）スタンドバイ中のＷＬリークの問題なくなる。２）スタンドバイ時に高電圧が印加されない、３）ノイズに強く、不意な電源ＯＦＦに強い、３）電源ＯＦＦ時、スタンドバイ時共に、放射線によるソフトエラーに強い。
【０３４４】
（第４７の実施形態）
図７４は、本発明の第４７の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図（ａ）とタイミング図（ｂ）である。
【０３４５】
これは、図６７の実施形態のメモリセルトランジスタにDepletion 型トランジスタを採用した場合を示す。さらに、ダミーセルトランジスタもDepletion 型トランジスタを採用している。
【０３４６】
本実施形態は図６７の効果に加え、図４９、５０と同様に、１）スタンドバイ中のＷＬリークが問題なくなる。２）スタンドバイ時に高電圧が印加されない。３）ノイズに強く、不意な電源ＯＦＦに強い。４）電源ＯＦＦ時，スタンドバイ時共に、放射線によるソフトエラーに強い。
【０３４７】
（第４８の実施形態）
図７５は、本発明の第４８の実施形態に係わるＦＲＡＭのメモリセル部構成を示す平面図（ｂ）と断面図（ａ）である。これは、等価回路的には図６３に対応する。
【０３４８】
４本の選択ブロック線がゲート配線で構成されており、４個直列の選択トランジスタは、４個中３個がＤタイプトランジスタ形成用のイオン注入マスクを用いてイオン注入することにより、 Depletion型トランジスタとなる。この場合、ビット線ピッチがセルピッチの２倍に大幅に緩和されていることが分かる。
【０３４９】
（第４９の実施形態）
図７６は、本発明の第４９の実施形態に係わるＦＲＡＭのメモリセル部構成を示す平面図（ｂ）と断面図（ａ）である。これは、等価回路的には、図６３に対応する。図７５が強誘電体キャパシタ形成後、ビット線を構成しているのに対して、図７６ではビット線形成後、強誘電体キャパシタを構成している。
【０３５０】
強誘電体キャパシタ形成後、ビット線を構成するセルの場合、前記図２５に示すように、ビット線配線の隙間から、ＳＮを上に出す必要があるため、ＢＬコンタクトを半ピッチずらす必要があり、ＢＬコンタクト部で余分な面積を食う問題点があった。これに対し図７６では、ビット線は２つのセルブロックで共用されるため、図７６のレイアウトに示すように、２つのセルブロックのセル間にＢＬを引き伸ばすことができ、自ずとＢＬとセルのＳＮは半ピッチずれ、面積のオーバーヘッドなく、ビット線配線の隙間から、ＳＮを上に出すことが可能となる。
【０３５１】
さらに、メリットとしては、ＢＬコンタクト部分の設計ルールも２倍になり、図７６に示すように、ＢＬコンタクトサイズ、その合わせ余裕を大きく取ることが可能となる。
【０３５２】
（第５０の実施形態）
図７７は、本発明の第５０の実施形態に係わるＦＲＡＭのメモリセル部構成を示す平面図（ｂ）と断面図（ａ）である。これは、等価回路的には、図７２に対応する。
【０３５３】
４本の選択ブロック線がゲート配線で構成されており、ビットに近い２個の選択トランジスタのルールが２倍に緩和されている。この例では、ビットに近い２個の選択トランジスタサイズは同じで、間隔のルールを３倍に緩和して、選択トランジスタのゲート容量を半減している。この例においても、ビット線ピッチ，ビット線コンタクトピッチがセルピッチの２倍に大幅に緩和されていることが分かる。
【０３５４】
（第５１の実施形態）
図７８は、本発明の第５１の実施形態に係わるＦＲＡＭのメモリセル部構成を示す平面図（ｂ）と断面図（ａ）である。これは、等価回路的には、図７２に対応する。
【０３５５】
４本の選択ブロック線がゲート配線で構成されており、ビットに近い２個の選択トランジスタのルールが２倍に緩和されている。この例では、ビットに近い２個の選択トランジスタサイズを３倍に緩和して、間隔のルールを従来と同様にした例を示す。この例でも、ビット線ピッチ，ビット線コンタクトピッチがセルピッチの２倍に大幅に緩和されていることが分かる。
【０３５６】
図７９〜図８１は、本発明の効果を定量的に示すシミュレーション評価結果を示す。図７９（ａ）は、０．４５μｍルール６４ＭビットＦＲＡＭを仮定した場合の、本発明の直列セル数に対するビット線容量（ＢＬ容量）を示す。従来の８Ｆ2 サイズのＦＲＡＭのビット線容量は、１本のビット線につながるＷＬ数を５１２ＷＬとすると約２６５ｆＦになるのに対して、本発明では、直列数を増加させるに従ってＢＬ容量が大幅に低減され、セル直列数を８，１６，３２程度にすると、従来セルの約１／４にビット線容量を低減できることが分かる。これは、直列数を増加させるほど、ＢＬコンタクト数が低減され、ＢＬ容量が減るためである。
【０３５７】
図中の絵に示すＮＡＮＤ型ＤＲＡＭの場合、直列数を増加させると、ＢＬコンタクトに対して一番奥のセルを読む場合、途中のセルがＢＬ容量として見え、直列数を４より大きくすると逆にＢＬ容量が見えてしまう問題点があるが、本発明の場合、途中のセルは、セルキャパシタがショートしているため、キャパシタ間に電圧が印加されず、容量として見えないため、直列数を６４以上にしないと、デメリットが見えない。逆に言うと、１本のビット線につながるセル数を１０２４個と４倍にしても、図７９（ａ）に示すように、従来と同じビット線容量を保つことができ、結果として、センスアンプ数を従来の１／４にでき、チップ面積低減効果がある。
【０３５８】
図７９（ｂ）は、本発明のセル直列数に対するセルデータ読み出し遅延の関係を示す。セル直列数を８，１６としても、セル読み出し遅延は従来の８Ｆ2 セルＦＲＡＭに比べて、１．５ｎｓ〜４ｎｓの僅かな遅延で実現できる。これに比べて従来方式は、リフレッシュを避けて、ＰＬ駆動方式を採用すると、この遅延以上の大きな遅延を有す。本方式では、 (1/2)Ｖｃｃ固定ＰＬ方式でもリフレッシュが不要である。結果として、１６直列程度は十分速度デメリット無しで実現か可能と思われる。
【０３５９】
また、ＰＬ駆動方式でも、ＰＬをＡｌやＣｕ配線でｓｎａｐしやすいため、従来に比べ高速である。
【０３６０】
図８０は、本発明特有の問題点を示す。本方式においては、セルの読み出し／書き込み動作時、選択されたセルブロックの選択セル以外の非選択セルは、ワード線がＨｉｇｈレベルを保ため、理論上はショートされ、非選択セルの強誘電体キャパシタの２つの電極間には、電圧が印加されないはずである。ところが、非選択セルのトランジスタにはＯＮ抵抗が存在するため、セルデータ読み出し時（図８０（ａ））、セルデータに読み出しと逆データを書き込む場合、短い間ではあるが瞬間的に電圧差が発生し、非選択セルデータを破壊する恐れがある。
【０３６１】
しかしながら、この問題点も、セル直列数を増加されるに従って小さな値に抑えることができる。これは、直列数の増加に従って、全体の印加電圧は一定であるため、１セル当りの最大印加電圧が（印加電圧／直列数）の低減により低下するためである。よって直列数を増加させると、十分マージンが取れる（選択セルの書き込み電圧の１０％未満のノイズに抑えられる）。書き込み時でも同様であり、図８０（ｂ）に示すように、さらに書き込み時間が遅いと、この問題も緩和される。通常書き込み時間は、数１０ｎｓの単位であるため、図８０（ｂ）に示すように十分マージンをもって、ノイズを１０％未満にできる。
【０３６２】
図８１は、本発明のセルサイズ，チップサイズのセル直列数依存性を示す。図８１（ａ）に示すように、セル直列数を増やすと、セル面積に占める選択トランジスタの割合が低下し、最小理論値の４Ｆ2 に近づく。読み出しスピードの点から、８〜１６直列ぐらいまで可能のため（遅いスペックを許せばさらに小さくできる）、４．５Ｆ2 〜５Ｆ2 セル程度は容易に実現できる。図８１（ｂ）にチップサイズを示す。直列数の増加と共に、チップサイズは低減できる。
【０３６３】
ビット線ルール緩和フォールデットＢＬ方式は、選択トランジスタが増加して、セルブロックサイズはフォールデットＢＬ方式より大きいが、センスアンプ数をさらに半減できるため、セル直列数を１６以上にすると、選択トランジスタの増加のデメリットが見えなくなり、逆にチップサイズを低減できる。
【０３６４】
（第５２の実施形態）
図８２は、本発明の第５２の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。
【０３６５】
今まで示した実施形態では、強誘電体キャパシタとセルトランジスタの並列接続したものを直列接続して、ビット線側との接続部に、選択トランジスタを挿入した型をとっていた。
【０３６６】
これら前述の実施形態において、選択トランジスタを図８２に示すようにＰＬ側に接続しても良い。さらに、強誘電体キャパシタとセルトランジスタの並列接続したものの直列接続の途中の間に挿入しても良い。但し、ＰＬ側に接続すると、強誘電体キャパシタはショートしてその容量は見えないが、その他のトランジスタのＯＮ時のチャネル容量等は、ＢＬ容量の増加として見える。
【０３６７】
（第５３の実施形態）
図８３、本発明の第５３の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。
【０３６８】
今まで示した実施形態では、強誘電体キャパシタとセルトランジスタの並列接続したものを直列接続し、選択トランジスタを介してビット線に接続し、他方をＰＬに接続していた。これに対し図８３の例では、一端をビット線（ＢＬＬ０）に、他端を対を成すビット線（ＢＬＨ０）に接続している。
【０３６９】
この構成により、ＢＬＨ０，ＢＬＬ０に電位差を付けておいて、ＢＬＨ０，ＢＬＬ０をフローティングにし、選択ブロック線をＨｉｇｈ、ワード線をＬｏｗにして、セルデータを読み出すと、例えば“０”データの場合、ＢＬＨ０側に−（Ｐｒ＋Ｐｓ）分、ＢＬＬ０側に＋（Ｐｒ＋Ｐｓ）分の電荷が読み出され、前述の実施形態に比べて、約２倍の読み出し電荷量が得られる。これは、読み出しマージンの向上や、セルキャパシタ面積の縮小を可能にする。
【０３７０】
なお、選択トランジスタを片方にしか接続していないが、非選択セルのノードがＶｃｃ以上，Ｖｓｓ以下になり信頼性を劣化させることはない。これは、従来セルに本方式を採用すると、フローティングされたセルノードがキャパシタカップリングで、Ｖｃｃ以上，Ｖｓｓ以下になるが、本実施形態の非選択セルは、セルトランジスタがＯＮして、強誘電体キャパシタをショートしているためこの問題が起こらないためである。
【０３７１】
また、リファレンスビット線は、同じセルアレイマットにあるＢＬＨ１，ＢＬＬ１であり、フォールデッドＢＬ構成となる。ＢＬＨ１，ＢＬＬ１にデータを読み出す場合は、ＢＬＨ０，ＢＬＬ０がリファレンスＢＬとなる。センスアンプ部では、ＢＬＨ０−ＢＬＬ０とＢＬＨ１−ＢＬＬ１の差で“１”，“０”を判断する。
【０３７２】
（第５４の実施形態）
図８４は、本発明の第５４の実施形態を説明するためのタイミング図であり、図８３の実施形態の動作の一例を示している。
【０３７３】
プリチャージ時、ＢＬＨ０をＶｃｃ、ＢＬＬ０をＶｓｓにして、アクティブ時にまずＢＬＨ０，ＢＬＬ０をフローティングにし、次に選択ブロック線ＢＳ00をＨｉｇｈ、ワード線ＷＬ02をＬｏｗにして、セルデータ（Ｑ30，Ｃ30）を読み出す（（Ａ）の時間）。
【０３７４】
“０”データの場合、ＢＬＨ０側に−（Ｐｒ＋Ｐｓ）分、ＢＬＬ０側に＋（Ｐｒ＋Ｐｓ）分の電荷が読み出され、前述した実施形態に比べて、約２倍の読み出し電荷量が得られる。その後、ＢＬＨ０とＢＬＬ０の電位差が、リファレンスより大きいと“１”データとしてセンスアンプで増幅され、小さいと“０”データとして増幅される（（Ｂ）の時間）。その後、（Ｃ）の時間でライト（リストア）が行われる。そして、（Ｄ）の時間で、プリチャージされ、元のＢＬＨ０＝Ｖｃｃ，ＢＬＬ０＝Ｖｓｓに戻される。図中の実線は“０”データの読み出し／再書き込み動作例を示し、点線は“１”データの読み出し／再書き込み動作例を示す。
【０３７５】
（第５５の実施形態）
図８５は、本発明の第５５の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。本実施形態は、図８３の実施形態にダミーセルの実施形態の１つを追加したものである。
【０３７６】
本実施形態においては、ダミーセルもセルと同じ形態をとり、選択トランジスタを介して、一端をビット線（ＢＬＬ０）に、他端を対を成すビット線（ＢＬＨ０）に接続している。
【０３７７】
この構成により、ダミーセルは必ず“１”データが読み出させるようにして、ＢＬＨ０側に−（Ｐｓ’ーＰｒ’）分、ＢＬＬ０側に＋（Ｐｓ’−Ｐｒ’）分の電荷が読み出され、前述の実施形態のダミーセルに比べて、約２倍の読み出し電荷量が得られる。そして、セルのＰｓ＝Ｐｓ’−Ｐｒ’となるようにダミーセルサイズを大きくすれば、セルの“１”データと“０”の中間のデータが読み出される。
【０３７８】
（第５６の実施形態）
図８６は、本発明の第５６の実施形態を説明するためのタイミング図であり、図８５の実施形態の動作の一例を示している。
【０３７９】
プリチャージ時、ＢＬＨ０をＶｃｃ、ＢＬＬ０をＶｓｓにして、アクティブ時にまずＢＬＨ０，ＢＬＬ０をフローティングにし、次に選択ブロック線ＢＳ00をＨｉｇｈ、ワード線ＷＬ02をＬｏｗにして、セルデータ（Ｑ30，Ｃ30）を読み出す。同時にＤＢＳ00を上げ、ＤＷＬを下げることにより、“１”のダミーセルデータがＢＬＨ１側と、ＢＬＬ１側に読み出される。但し、ダミーセルサイズが通常のセルより大きく、信号は通常セルの“１”と“０”データの中間値を取る（（Ａ）の時間）。
【０３８０】
“０”データの場合、ＢＬＨ０側に−（Ｐｒ＋Ｐｓ）分、ＢＬＬ０側に＋（Ｐｒ＋Ｐｓ）分の電荷が読み出され、前述した実施形態に比べて、約２倍の読み出し電荷量が得られる。その後、ＢＬＨ０とＢＬＬ０の電位差が、リファレンスビット線間ＢＬＨ１とＢＬＬ１の電位差より大きいと“１”データとしてセンスアンプで増幅され、小さいと“０”データとして増幅される（（Ｂ）の時間）。その後、（Ｃ）の時間でライト（リストア）が行われる。
【０３８１】
そして、（Ｄ）の時間で、プリチャージされ、元のＢＬＨ０＝Ｖｃｃ，ＢＬＬ０＝Ｖｓｓ，ＢＬＨ１＝Ｖｃｃ，ＢＬＬ１＝Ｖｓｓに戻され、ダミーセルは元の“１”データが書き込ませる。図中の実線は“０”データの読み出し／再書き込み動作例を示し、点線は“１”データの読み出し／再書き込み動作例を示す。
【０３８２】
（第５７の実施形態）
図８７は、本発明の第５７の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。
【０３８３】
図８３の実施形態に比べ、セルの直列接続の両端に選択トランジスタを挿入して、ＢＬＨ０，ＢＬＬ０に接続している。この場合、セルブロックサイズは大きくなるが、ＢＬＨ０，ＢＬＬ０の両側にセル直列接続内の強誘電体キャパシタの容量を除く寄生容量を見えなくすることができる。
【０３８４】
（第５８の実施形態）
図８８は、本発明の第５８の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。
【０３８５】
図８３〜図８７の方式は、リファレンスビット線が同じセルアレイマットにあるフォールデッドＢＬ構成であるが、図８８の構成は、リファレンスビット線がセンスアンプ回路の反対側のセルアレイマットにあるオープンＢＬ構成の場合を示す。この場合、選択トランジスタ数を半減できる。
【０３８６】
（第５９の実施形態）
図８９は、本発明の第５９の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。
【０３８７】
図８８と同様にリファレンスビット線がセンスアンプ回路の反対側のセルアレイマットにあるオープンＢＬ構成の場合を示し、選択トランジスタがセルの直列接続の両側に配設される。これにより、非選択セルブロックのセル直列接続内の寄生容量がＢＬ容量として見えることを無くすることができる。
【０３８８】
（第６０の実施形態）
図９０は、本発明の第６０の実施形態に係わるＦＲＡＭのメモリセル部構成を示す平面図（ｂ）と断面図（ａ）である。このセル構造は、図８９の回路と等価となる。
【０３８９】
セルブロックのとＢＬのＢＬコンタクトをセルブロックの両側で、図に示すように、セル１ピッチ分ずらせば、容易にＢＬＨ０とＢＬＬ０に接続できる。例えば、左側の選択トランジスタを省略して、右側の選択トランジスタを４直列にすれば、図８３の回路と等価となる。
【０３９０】
（第６１の実施形態）
図９１は、本発明の第６１の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。
【０３９１】
強誘電体キャパシタとセルトランジスタの並列接続したものを直列接続して、僅か１個の選択トランジスタを介して、一端をビット線（ＢＬＬ０）に、他端を対を成すビット線（ＢＬＨ０）に接続している。この構成により、セルサイズは８Ｆ2 になるオープンＢＬ構成であるが、約２倍の読み出し電荷量が得られる。
【０３９２】
（第６２の実施形態）
図９２は、本発明の第６２の実施形態に係わるＦＲＡＭのメモリセル構成を示す等価回路図である。
【０３９３】
強誘電体キャパシタとセルトランジスタの並列接続したものを直列接続して、僅か１個の選択トランジスタを介して、一端をビット線（ＢＬＬ０）に、他端も僅か１個の選択トランジスタを介して、対を成すビット線（ＢＬＨ０）に接続している。この構成により、セルサイズは８Ｆ2 になるオープンＢＬ構成であるが、約２倍の読み出し電荷量が得られ、さらにセル直列内の寄生容量によるＢＬ容量の増大を防げる。
【０３９４】
（第６３の実施形態）
図９３は、本発明の第６３の実施形態に係わるＦＲＡＭのセンスアンプ構成を示す等価回路図である。このセンスアンプ回路は、図８５〜図８６の信号量２倍、フォールデッドＢＬ構成の実施形態に適用できる一例を示す。また、この動作の一例を図９４に示す。
【０３９５】
動作としては、／ＰＲＥＨをＨｉｇｈ、ＰＲＥＬをＬｏｗにし、ビット線をフローティングにする。次に、ＷＬ02を下げＢＳ00を上げ、セルデータをＢＬＨ０，ＢＬＬ０に読み出し、これがセンスアンプ内のＢＬＨＡ，ＢＬＬＡ伝わる。同時にＤＷＬを下げ、ＤＢＳ00を上げ、ダミーセルデータをＢＬＨ１，ＢＬＬ１に読み出し、これがセンスアンプ内のＢＬＨＢ，ＢＬＬＢ伝わる。その後、Φｔ00，Φｔ01を立ち下げ、センスアンプ内にデータを閉じ込める。
【０３９６】
次いで、ＰＲＥＬを立ち上げ、ＢＬＬＡ，ＢＬＬＢをＶｓｓに落とす。このとき、図９３に示すように、センスアンプ内に、ＢＬＬＡ−ＢＬＨＡ間，ＢＬＬＢ−ＢＬＨＢ間に接続されたキャパシタＣ１の効果で、ＢＬＨＡ，ＢＬＨＢの電位は、セルの読み出し信号の２倍の値だけ下がった値となる。その後、／ＳＡＮ，ＳＡＰを下げ／上げし、センスアンプを活性化し、セル読み出し側のＢＬＨＡとダミーセル側のＢＬＨＢの差、即ち読み出し信号を増幅する。
【０３９７】
次いで、ＰＲＥＬを下げ、ＢＬＬＡ，ＢＬＬＡをフローティングにし、ＴＲＮＡを上げ、増幅されたＢＬＨＢのデータをＢＬＬＡに伝える。その後、Φｔ00を上げ、センスアンプで増幅したデータをＢＬＬ０，ＢＬＨ０に伝え、セルに再書き込みを行う。次いで、ＢＳ00を下げ、ＷＬ02を上げセルを閉じ、／ＳＡＮ，ＳＡＰを非活性にし、ＴＲＮＡを下げ、／ＰＲＥＨを下げ、ＰＲＥＬを上げ、ＢＬＨ０＝ＢＬＨＡ＝ＢＬＨ１＝ＢＬＨＢ＝Ｖｃｃ，ＢＬＬ０＝ＢＬＬＡ＝ＢＬＬ１＝ＢＬＬＢ＝Ｖｓｓとする。この時ダミーセルには、“１”データが再書き込まれ、最後に、ＤＢＳ01を下げ、ＤＷＬを上げ、ダミーセルを閉じる。
【０３９８】
（第６４の実施形態）
図９５は、本発明の第６４の実施形態に係わるＦＲＡＭのセンスアンプ構成を示す等価回路図である。このセンスアンプ回路は、図８３〜８４、図８７の信号量２倍、フォールデッドＢＬ構成の実施形態に適用できる一例を示す。また、この動作の一例を図９６に示す。
【０３９９】
図９３と異なる点は、ダミーセルが、センスアンプ内のカップリングキャパシタで代用している点である。動作としては、／ＰＲＥＨをＨｉｇｈ、ＰＲＥＬをＬｏｗにし、ビット線をフローティングにする。次に、ＷＬ02を下げＢＳ00を上げ、セルデータをＢＬＨ０，ＢＬＬ０に読み出し、これがセンスアンプ内のＢＬＨＡ，ＢＬＬＡ伝わる。その後、Φｔ00，Φｔ01を立ち下げ、センスアンプ内にデータを閉じ込める。
【０４００】
次いで、ＰＲＥＬを立ち上げ、ＢＬＬＡ，ＢＬＬＢをＶｓｓに落とす。このとき、図９５に示すように、センスアンプ内に、ＢＬＬＡ−ＢＬＨＡ間に接続されたキャパシタＣ１の効果で、ＢＬＨＡ電位は、セルの読み出し信号の２倍の値だけ下がった値となる。その後、／ＤＷＬＡを下げ、ＢＬＨＢ側の電位を“１”，“０”データの中間値に下げる。その後、／ＳＡＮ，ＳＡＰを下げ／上げし、センスアンプを活性化し、セル読み出し側のＢＬＨＡとダミーセル側のＢＬＨＢの差、即ち読み出し信号を増幅する。
【０４０１】
その後、ＰＲＥＬを下げ、ＢＬＬＡ，ＢＬＬＡをフローティングにし、ＴＲＮＡを上げ、増幅されたＢＬＨＢのデータをＢＬＬＡに伝える。その後、Φｔ00を上げ、センスアンプで増幅したデータをＢＬＬ０，ＢＬＨ０に伝え、セルに再書き込みを行う。その後、ＢＳ00を下げ、ＷＬ02を上げセルを閉じ、／ＳＡＮ，ＳＡＰを非活性にし、ＴＲＮＡを下げ、／ＰＲＥＨを下げ、ＰＲＥＬを上げ、ＢＬＨ０＝ＢＬＨＡ＝ＢＬＨ１＝ＢＬＨＢ＝Ｖｃｃ，ＢＬＬ０＝ＢＬＬＡ＝ＢＬＬ１＝ＢＬＬＢ＝Ｖｓｓとする。この時ダミーセル用キャパシタの制御信号Ｈｉｇｈレベルに戻し、プリチャージ時に戻す。
【０４０２】
（第６５の実施形態）
図９７は、本発明の第６５の実施形態に係わるＦＲＡＭのセンスアンプ構成を示す等価回路図である。このセンスアンプ回路は、図８５〜８６の信号量２倍、フォールデッドＢＬ構成の実施形態に適用できる一例を示す。この動作の一例を図９８に示す。
【０４０３】
図９３、図９４と異なる点は、ＴＲＮＡとＴＲＮＢを共用して１本のＴＲＮに変更した点である。この場合、センスアンプ面積を低減できる。デメリットは、センス増幅後にＴＲＮを上げると、ＢＬＬＢ側もリストアされ僅かに消費電力が増加する点である。
【０４０４】
（第６６の実施形態）
図９９は、本発明の第６６の実施形態に係わるＦＲＡＭのセンスアンプ構成を示す等価回路図である。このセンスアンプ回路は、図８５〜８６の信号量２倍、フォールデッドＢＬ構成の実施形態に適用できる一例を示す。この動作の一例を図１００に示す。
【０４０５】
図９７、図９８と異なる点は、Φｔ00，Φｔ01をΦｔ０にまとめた点である。この場合、センスアンプ面積をさらに低減できる。デメリットは、センス増幅後にＴＲＮを上げると、ＢＬＨ０，ＢＬＬ０側ばかりでなく、ＢＬＨ１，ＢＬＬ１側も一旦リストアされ消費電力が増加する点である。
【０４０６】
（第６７の実施形態）
図１０１は、本発明の第６７の実施形態に係わるＦＲＡＭのセンスアンプ構成を示す等価回路図である。このセンスアンプ回路は、図８８〜９２の信号量２倍、オープンＢＬ構成の実施形態に適用できる一例を示す。
【０４０７】
図９３と異なる点は、ＢＬＨ１，ＢＬＬ１がセンスアンプの右側に来て、シェアードセンスアンプが廃止され、回路位置が変更されただけて、あとは図９３と等価である。
【０４０８】
（第６８の実施形態）
図１０２は、本発明の第６８の実施形態に係わるＦＲＡＭのメモリセル部構成を示す等価回路図である。
【０４０９】
メモリセルトランジスタに並列に、抗電圧が異なる強誘電体キャパシタ（Ｃａ，Ｃｂ）を接続したものを１セルとし、これを直列接続して、一端を選択トランジスタを介してビット線（／ＢＬ、ＢＬ）に接続し、他端をプレート（ＰＬ）に接続してセルブロックを構成する。この構成により、１セルに２ビットのデータを持たすことができ、配置としてはフォールデッドＢＬ構成となる。
【０４１０】
（第６９の実施形態）
図１０３は、本発明の第６９の実施形態に係わるＦＲＡＭのメモリセル部構成を示す断面図であり、図１０２のメモリセルの等価回路を実現している。
【０４１１】
メモリセルトランジスタ上に、膜厚が異なる強誘電体キャパシタ（Ｃｂの厚み＞Ｃａの厚み）を接続したものを１セルとしている。厚みを変えるのは、強誘電体キャパシタの特徴として、抗電圧は膜厚によらずほぼ一定のため、強誘電体キャパシタ膜の膜厚を薄くすると、抗電圧が低下するためである。しかも、残留分極量は膜厚に依存しないため、Ｃｂの膜厚の厚い強誘電体キャパシタの１ビットデータを読む時も、Ｃａの膜厚の薄い強誘電体キャパシタの１ビットデータを読む時も読み出しマージンはほぼ変わらない特徴が持て安定動作が可能となる。
【０４１２】
セルサイズとしては、ＷＬとＢＬの交点の４Ｆ2 サイズの中に、セルトランジスタと、２ビットの強誘電体キャパシタを持てるため、実質２Ｆ2 サイズセルとなることできる。トランジスタを縦方向に４段以上積んでセルアレイを３次元化すれば、従来方式でも２Ｆ2 セルを実現できるが、トランジスタをＴＦＴのように積層することは、デバイス構成，特性，プロセス，信頼性，歩留まり上の観点から非常に困難を伴う。
【０４１３】
これに対して本実施形態においては、トランジスタはバルク上で最小の４Ｆ2 サイズで形成するため容易に実現でき、トランジスタ以外のプロセス、信頼性の観点から比較的積層容易な受動素子（強誘電体キャパシタ、抵抗、キャパシタ、ｐｎ接合等）をこの４Ｆ2 サイズ上に多重に積層することにより、１ビット当り２Ｆ2 以下のセルを実現できる。従来の８Ｆ2 セルでも強誘電体キャパシタを並列接続して、多層積層して、セルサイズ縮小効果を得ることができるが、基本スタンスとしては、まずできる限りセルサイズを縮小して（４Ｆ2 にして）それから、Ｔｒ以外の強誘電体キャパシタ等を多層積層して、ビット数を増やして行く方法が最適と言える。また、この方法の方ができるだけセルサイズ縮小に対して、ランダムアクセスを保つことができる。
【０４１４】
強誘電体キャパシタの抗電圧を変える方法は膜厚ばかりでなく、材料を変える、例えば（ＳｒＢｉＴａＯ）と（ＰｂＺｒＴｉＯ）の抗電圧が最初から異なる材料を並列接続しても良い。
【０４１５】
（第７０の実施形態）
図１０４は、本発明の第７０の実施形態を説明するための特性図であり、図１０２、図１０３のメモリセルの動作の一例を示している。
【０４１６】
図１０４（ａ）は、並列接続された膜厚が薄い方の強誘電体キャパシタ（Ｃａ）のヒステリスループの模式図（常誘電体成分を取り除いた図）を示し、抗電圧をＶｃａ、残留分極量をＰｒａ、飽和分極量をＰｓａとする。図１０４（ｂ）は、並列接続された膜厚が厚い方の強誘電体キャパシタ（Ｃｂ）のヒステリスループの模式図（常誘電体成分を取り除いた図）を示し、抗電圧をＶｃｂ、残留分極量をＰｒｂ、飽和分極量をＰｓｂとする。そして、これら２つの強誘電体キャパシタを並列接続した場合の等価ヒステリスループの模式図（常誘電体成分を取り除いた図）を図１０４（ｃ）に示す。
【０４１７】
基本動作としては、強誘電体キャパシタ両端に小さい電圧を印加して、Ｃａデータを読み出し、次に大きな電圧を印加して、Ｃｂのデータを読み出し／再書き込みを行い、最後に小さい電圧を印加して、Ｃａデータの再書き込みを行う。もう少し具体的な例では、強誘電体キャパシタ両端に（即ち、ＢＬ−ＰＬ間に）印加される電圧をＶ１とすると、第１にＣｂの分極反転が起こらず、Ｃａの分極反転が起こる程度の小さい（−Ｖｃｂ）＜Ｖ１＜（−Ｖｃａ）の電圧を印加して、Ｃａの分極反転情報を読み出し、一時的にセルアレイ外に記憶する。次に、一度Ｖ１＝０Ｖにリセットする。
【０４１８】
第２に、Ｃｂの分極反転が起こる大きいＶ１＜（−Ｖｃｂ）の電圧を印加して、Ｃｂの分極反転情報を読み出し、増幅後、Ｃｂの分極反転を伴うＶ１＜（−Ｖｃｂ）（”０”データ）或いは（Ｖｃｂ）＜Ｖ１（”１”データ）の電圧で、Ｃｂにセルデータを再書き込みを行い、次に一度Ｖ１＝０Ｖにリセットする。
【０４１９】
第３に、一時記憶されたデータのＣａへの再書き込みを行う。即ち、Ｃｂのデータが破壊されないように、Ｃｂの分極反転が起こらず、Ｃａの分極反転が起こる（−Ｖｃｂ）＜Ｖ１＜（−Ｖｃａ）（“０”データ）或いは（Ｖｃａ）＜Ｖ１＜（Ｖｃｂ）（“１”データ）の電圧で、Ｃａにセルデータを再書き込みを行い、最後にＶ１＝０Ｖにリセットしてプリチャージ時間とする。
【０４２０】
途中の操作で何度かＶ１＝０Ｖにリセットしているが、これはある一定の電圧にリセットしても良い。Ｃａ，Ｃｂの読み出し／書き込みの区別をマージンを持って行うには、（Ｖｃｂ）／（Ｖｃａ）比３倍〜５倍程度が必要と思われる。（Ｖｃｂ）／（Ｖｃａ）比が小さいとＶｃｂ−Ｖｃａ差が無くなり誤動作の原因となるし、（Ｖｃｂ）／（Ｖｃａ）が大きすぎると、ＶｃｃよりＶｃｂは大きくできないため、結果としてＶｃａの値が小さくなりすぎ、ノイズでＣａのデータが破壊されるためである。
【０４２１】
より正確にいえば、抗電圧は、強誘電体キャパシタ内で分布を持つため、印加電圧に対して傾きを持って分極反転を行う。よって、Ｃａがほぼ１００％反転する抗電圧をＶｃａｍａｘ、Ｃｂが反転し始める最小の抗電圧をＶｃｂｍｉｎとすると、強誘電体キャパシタＣａの読み出し、書き込み時の電圧は、Ｖｃａｍａｘ＜｜Ｖ１｜＜Ｖｃｂｍｉｎとすべきで、｜Ｖ１｜−Ｖｃａｍａｘ＞α，Ｖｃｂｍｉｎ−｜Ｖ１｜＞αと十分α＞０となりマージンを持つように強誘電体キャパシタの膜厚を設定する必要がある。例えば、Ｖｃａ＝０．５Ｖ，Ｖｃｂ＝２Ｖ、Ｃｂ読み出しのＶ１＝−３Ｖ、Ｃａ読み出しのＶ１＝−１Ｖと設定するのが１つの例である。
【０４２２】
Ｃａ読み出しのＶ１＝−１Ｖ時、｜Ｖ１｜−Ｖｃａ＝０．５Ｖ，Ｖｃｂ−｜Ｖ１｜＝１Ｖとアンバランスにするのは、図１０５（ａ）〜（ｃ）に示すように、実際のヒステリスループでは、Ｃｂの方が抗電圧の分布幅が広いためである。これは、実際はＣａ，Ｃｂで、抗電界の分布が等しいが、電圧換算ではＣｂの分布が広くなるためである。また例えば、Ｃｂ読み出し印加電圧をＶｃｃ＝３Ｖ、Ｃａ読み出し印加電圧を１／２Ｖｃｃ＝１．５Ｖの制約下では、Ｖｃａ＝０．５〜０．７５Ｖ，Ｖｃｂ＝２〜２．２５Ｖ程度に設定しても良い。
【０４２３】
図１０４、１０５に示すように、本実施形態では“１１”データ（先頭がＣｂのデータ、後ろがＣａのデータ）はＰｒ’（＝２Ｐｒａ＝２Ｐｒｂ）の位置にあり、“００”データは−Ｐｒ’（＝−２Ｐｒａ＝−２Ｐｒｂ）の位置にあり、“０１”，“１０”は０Ｖの位置にある。“０１”，“１０”は同じ位置にあるが、電圧を印加した場合、動作する軌跡が異なるため、４種類の状態を持ち、リファレンスとの動作マージンを考えると、図１０３のような２層の強誘電体キャパシタ積層では、各層の分極量は前述の４Ｆ2 セルの場合と同じなため、マージンは１／２Ｐｒ’＝（Ｐｒａ＝Ｐｒｂ）となり、前述の４Ｆ2 と同等となりうる。
【０４２４】
これに対して、強誘電体キャパシタ面積を２倍にして、４値メモリを構成した場合、−２Ｐｒ〜２Ｐｒ間を３分割した点で情報を記憶するため（２Ｐｒ，２／３Ｐｒ，−２／３Ｐｒ，−２Ｐｒの位置）、リファレンスとの動作マージンを考えると、マージンは２／３Ｐｒとなり本実施形態に比べ劣化する上、センスアンプ回路が細かい電圧を読む必要があり、回路が大きくなる上、マージンが無くなる。これは本発明は、４Ｆ2 サイズで、ｎＣａｐ＋１Ｔｒのｎビットデータを保持し、容量が（積層強誘電体キャパシタ数：ｎ）に比例となるのに対して、多値メモリは、容量が（Ｌｏｇ2 （ｍ値））に比例となるため不利となる。
【０４２５】
具体的に、ヒステリスループの軌跡を追ってみることとする。
【０４２６】
例えば、２ビットのセルデータが“１１”の場合（Ｅ''点）、Ｖ１＝−１／２Ｖｃｃの電圧を印加すると（Ｆ''点）に来て、Ｃａのデータが読み出される。一度リセットして、（Ｇ''）点に来た後、Ｖ１＝−Ｖｃｃの電圧を印加して、（Ｈ''点）に来て、Ｃｂのデータが読み出され、再書き込み後は（Ｄ''）に戻り、リセット後、（Ｅ''）に戻る。次に、Ｃａの再書き込みで、（Ｊ''）に来て、プリチャージで（Ｅ''）に戻る。
【０４２７】
例えば、２ビットのセルデータが“１０”の場合（Ｇ''点）、Ｖ１＝−１／２Ｖｃｃの電圧を印加すると（Ｆ''点）に来て、Ｃａのデータが読み出される。一度リセットして、（Ｇ''）点に来た後、Ｖ１＝−Ｖｃｃの電圧を印加して、（Ｈ''点）に来て、Ｃｂのデータが読み出され、再書き込み後は（Ｄ''）に戻り、リセット後、（Ｅ''）に戻る。次に、Ｃａの再書き込みで、（Ｆ''）に来て、プリチャージで（Ｇ''）に戻る。
【０４２８】
例えば、２ビットのセルデータが“０１”の場合（Ｃ''点）、Ｖ１＝−１／２Ｖｃｃの電圧を印加すると（Ｉ''点）に来て、Ｃａのデータが読み出される。一度リセットして、（Ａ''）点に来た後、Ｖ１＝−Ｖｃｃの電圧を印加して、（Ｈ''点）に来て、Ｃｂのデータが読み出され、再書き込み後は（Ｈ''）に戻り、リセット後、（Ａ''）に戻る。次に、Ｃａの再書き込みで、（Ｂ''）に来て、プリチャージで（Ｃ''）に戻る。
【０４２９】
例えば、２ビットのセルデータが“００”の場合（Ａ''点）、Ｖ１＝−１／２Ｖｃｃの電圧を印加すると（Ｉ''点）に来て、Ｃａのデータが読み出される。一度リセットして、（Ａ''）点に来た後、Ｖ１＝−Ｖｃｃの電圧を印加して、（Ｈ''点）に来て、Ｃｂのデータが読み出され、再書き込み後は（Ｈ''）に戻り、リセット後、（Ａ''）に戻る。次に、Ｃａの再書き込みで、（Ｉ''）に来て、プリチャージで（Ａ''）に戻る。
【０４３０】
このように、位置的には、（Ｇ''点）と（Ｃ''点）は同じであるが、多値メモリとは異なり、動作する軌跡は異なり、別のデータとして認識できる。
【０４３１】
（第７１の実施形態）
図１０６は、本発明の第７１の実施形態を説明するためのもので、図１０２の実施形態に、フォールデッドＢＬ構成のセンスアンプ回路と一時記憶レジスタを配設した場合を示している。
【０４３２】
例えば、ＢＳ00及びＷＬ02を選択して、強誘電体キャパシタＣ300 ，Ｃ301 を／ＢＬに順に読み書きする場合、ＢＬがリファレンスビット線となり、まずＣ300 のデータを読み出した時点で、このデータを図中の一時記憶レジスタに貯え、次にＣ301 のデータを読み書き後、一時記憶レジスタに貯えられていたデータをＣ300 に書き戻せば良い。
【０４３３】
（第７２の実施形態）
図１０７は、本発明の第７２の実施形態を説明するためのもので、図１０６の実施形態に強誘電体キャパシタのダミーセルを加えた場合の例を示している。
【０４３４】
これは、通常セルと同一の構造で実現できる。プリチャージ後も少しの間、ＤＷＬをＬｏｗ、ＤＢＳ01をＨｉｇｈに保っておけば、“０”データが書き込まれ、次のサイクル時に“０”データが読み出され、ダミーセルの面積を大きめにしておけば、通常セルの“１”，“０”データの中間の電位にＢＬ電位を持ってくることができる。
【０４３５】
図１０８は、図１０７の実施形態のダミーセルを複数直列接続した場合を示している。図４０（ｂ）、図４２と同様の効果がある。
【０４３６】
（第７３の実施形態）
図１０９は、本発明の第７３の実施形態を説明するためのもので、図１０２から図１０８の方式に適用できるセンスアンプ回路の一例を示している。これは、プレート（ＰＬ）電圧固定の方式の場合を示す。
【０４３７】
通常の強誘電体メモリ用のセンスアンプ回路と異なる点は、（１）センスアンプ内ビット線対（／ＢＬＳＡ，ＢＬＳＡ）をＶｓｓばかりでなく、ＶＢＬＬにプリチャージする回路を持つ、（２）／ＳＡＮ，ＳＡＰの電位を、Ｖｃｃ，Ｖｓｓばかりでなく、ＶＢＬＬ，ＶＢＬＨにする回路を持つ、（３）センスアンプ内に、セル読み出しデータを一時記憶するレジスタを持つ、点である。
【０４３８】
（第７４の実施形態）
図１１０は、本発明の第７４の実施形態を説明するためのもので、図１０２から図１０７のセル構成及び図１０９のセンスアンプ回路及び図１０８に適用できる動作の３つの例を示している。これは、プレート（ＰＬ）電圧固定の方式の場合を示す。
【０４３９】
（ケースＡ）では、ＰＬ＝１／２Ｖｃｃで、ビット線をＶＢＬＬにプリチャージしておき、ＷＬ02を下げ、ＢＳ00を上げると、セルには (1/2)Ｖｃｃ−ＶＢＬＬの電位が印加され、Ｃ300 のデータが読み出される。この後、センスアンプを活性化し、ビット線をＶＢＬＬとＶＢＬＨに増幅して、このデータをＴＲをＨｉｇｈにして一時記憶レジスタに記憶する。
【０４４０】
次に、／ＢＬ，ＢＬをＶＢＬＬに落とし、Ｃ300 が“１”データの場合と、“０”データの場合での分極量の違いを無くし、ＢＳ00を下げ、ＷＬ02を上げ、強誘電体キャパシタ間の電位を０Ｖにして、／ＢＬ，ＢＬをＶｓｓにプリチャージにして、再度ＷＬ02を下げ、ＢＳ00を上げ、Ｃ301 のデータを読み出す。センスアンプで増幅後、ＢＳ02を下げ、ＷＬ02を上げ、強誘電体キャパシタ間の電位を０Ｖにする。／ＢＬ，ＢＬをイコライズしてから、ＷＬ02を下げ、ＢＳ02を上げ、ビット線とセルを接続して、一時記憶レジスタのＣ300 のデータをセルに再書き込みして、ＢＳ00を下げ、ＷＬ02を上げ、／ＢＬ，ＢＬをＶＢＬＬにプリチャージして１サイクルの動作が終了する。
【０４４１】
（ケースＢ）は、Ｃ300 のデータの読み出し後、Φｔ0 を下げ、センスアンプを増幅するため、無駄な／ＢＬ，ＢＬの再書き込みが起こらない。そして、／ＢＬ，ＢＬのＶＢＬＬへの引き下げの時、Φｔ0 を上げる。
【０４４２】
（ケースＣ）は、（ケースＢ）の場合で、しかも図１０７のダミーセルを用いた場合を示す。Ｃ301 のデータをセルに再書き込みを行い、ＢＳ00を下げ、ＷＬ02を上げた後、／ＢＬ，ＢＬをＶｓｓまで一旦下げる。この時、ＤＢＳ00はＨｉｇｈのまま、ＤＷＬをＬｏｗに保ったまま、ダミーセルに“００”データが書き込まれる。その後、ダミーセルはＤＢＳ00をＬｏｗ、ＤＷＬをＨｉｇｈにして、次のサイクルの動作に備えることができる。
【０４４３】
（第７５の実施形態）
図１１１は、本発明の第７５の実施形態を説明するためのもので、図１０２から図１０７のセル構成及び図１０８のセンスアンプ回路に適用できる他の動作の２つの例を示している。
【０４４４】
これは、プレート（ＰＬ）電圧固定の方式の場合を示す。図１１０に比べて、必ずしも必要でない、ＷＬ02，ＢＳ00の動作数を減らして高速化が図れる。
【０４４５】
（ケースＡ）では、ＰＬ＝１／２Ｖｃｃで、ビット線をＶＢＬＬにプリチャージしておき、ＷＬ02を下げ、ＢＳ00を上げると、セルには (1/2)Ｖｃｃ−ＶＢＬＬの電位が印加され、Ｃ300 のデータが読み出される。この後、センスアンプを活性化し、ビット線をＶＢＬＬとＶＢＬＨに増幅して、このデータをＴＲをＨｉｇｈにして一時記憶レジスタに記憶する。
【０４４６】
次に、／ＢＬ，ＢＬをＶＢＬＬに落とし、Ｃ300 が“１”データの場合と、“０”データの場合での分極量の違いを無くし、ＢＳ00を下げ、セルとビット線を分離して、／ＢＬ，ＢＬをＶｓｓにプリチャージにして、再度ＢＳ00を上げ、Ｃ301 のデータを読み出す。センスアンプで増幅し、Ｃ301 のデータの再書き込みを行う。／ＢＬ，ＢＬをイコライズしてから、再度ＴＲをＨｉｇｈにして、一時記憶レジスタのＣ300 のデータをセルに再書き込みして、ＢＳ00を下げ、ＷＬ02を上げ、／ＢＬ，ＢＬをＶＢＬＬにプリチャージして１サイクルの動作が終了する。
【０４４７】
（ケースＢ）は、Ｃ300 のデータの読み出し後、Φｔ0 を下げ、センスアンプを増幅するため、無駄な／ＢＬ，ＢＬの再書き込みが起こらない。そして、／ＢＬ，ＢＬのＶＢＬＬへの引き下げの時、Φｔ0 を上げる。
【０４４８】
勿論、Ｃ300 を読む場合とＣ301 を読む場合でＰＬ駆動方式を用いて、Ｃ300 の場合は、０Ｖ≦ＰＬ≦Ｖcc／３，０Ｖ≦ＢＬ≦Ｖcc／３とし、Ｃ301 の場合には、０Ｖ≦ＰＬ≦Ｖcc，０Ｖ≦ＢＬ≦Ｖccの範囲で動作させ実現してもよい。
【０４４９】
（第７６の実施形態）
図１１２は、本発明の第７６の実施形態を説明するためのもので、図１０２から図１０７の方式に適用できるセンスアンプ回路の一例を示す。これは、プレート（ＰＬ）電圧を一部分駆動する場合を示している。
【０４５０】
通常の強誘電体メモリ用のセンスアンプ回路と異なる点は、センスアンプ内にセル読み出しデータを一時記憶するレジスタを持つ点のみであり、複雑で不安定動作になる可能性のあるＶＢＬＬ，ＶＢＬＨのプリチャージ，センス回路が不要となる。
【０４５１】
（第７７の実施形態）
図１１３は、本発明の第７７の実施形態を説明するためのもので、図１０２から図１０７のセル構成及び図１１２のセンスアンプ回路に適用できる動作の３つの例を示している。これは、プレート（ＰＬ）電圧一部駆動の方式の場合を示す。
【０４５２】
簡単に言うと、抗電圧が小さいＣ300 セルを読む場合は、 (1/2)Ｖｃｃ固定ＰＬ方式を用いる。これにより、セルに印加される｜最大電圧｜は (1/2)Ｖｃｃとなる。抗電圧が大きいＣ301 セルを読む場合、ＰＬ駆動方式を採用する。これにより、セルに印加される｜最大電圧｜はＶｃｃとなる。これらの動作により、ビット線対／ＢＬ，ＢＬの最大振幅はＶｃｃで一定に保つことが可能となり、余分な回路が不要となる。
【０４５３】
（ケースＡ）では、ＰＬ＝１／２Ｖｃｃで、ビット線をＶｓｓにプリチャージしておき、ＷＬ02を下げ、ＢＳ00を上げると、セルには-(1/2)Ｖｃｃの電位が印加され、Ｃ300 のデータが読み出される。この後、センスアンプを活性化し、ビット線をＶｃｃとＶｓｓに増幅して、このデータをＴＲをＨｉｇｈにして一時記憶レジスタに記憶する。次に、／ＢＬ，ＢＬをＶｓｓに落とし、Ｃ300 が“１”データの場合と“０”データの場合での分極量の違いを無くし、／ＢＬ，ＢＬをフローティングにした後、ＰＬ電圧をＶｃｃに上げる。すると、ビット線にＣ301 のデータが読み出される。センスアンプで増幅して、ビット線をＶｓｓ，Ｖｃｃにすると、Ｃ301 が“０”の場合再書き込みが行われ、次にＰＬ電圧をＶｓｓに下げると、Ｃ301 が“１”の場合再書き込みが行われる。
【０４５４】
次に、ＰＬ電圧を (1/2)Ｖｃｃに戻し、ビット線対を (1/2)Ｖｃｃにイコライズする。こうすると、Ｃ301 のデータに対して、逆に分極反転されることが無い。次に、ＰＬ＝ (1/2)Ｖｃｃのままで、ＴＲをＨｉｇｈにして、一時記憶レジスタのＣ300 のデータをセルに再書き込みして、ＢＳ00を下げ、ＷＬ02を上げ、／ＢＬ，ＢＬをＶｓｓにプリチャージする。丸数字の２に示すように、／ＢＬ，ＢＬを (1/2)Ｖｃｃにしてから、ＢＳ00を下げ、ＷＬ02を上げても良い。これで、１サイクルの動作が終了する。
【０４５５】
ちなみに、一時記憶レジスタに強誘電体キャパシタを用いた場合、ＶＰＬ''を固定のままにしておいても、常誘電成分による電荷で一時記憶ができる。
【０４５６】
（ケースＢ）は、Ｃ300 のデータの読み出し後、Φｔ0 を下げ、センスアンプを増幅するため、無駄な／ＢＬ，ＢＬの再書き込みが起こらない。そして、／ＢＬ，ＢＬのＶＢＬＬへの引き下げの時、Φｔ0 を上げる。
【０４５７】
（ケースＣ）は、（ケースＢ）の場合で、しかもＣ301 のデータ読み出し後、Φｔ0 を下げる場合を示す。このケースでは、例えば一時記憶レジスタをＣ300 ，Ｃ301 用に２種類備え、一時記憶レジスタにＣ300 ，Ｃ301 の両方貯えた後、一時記憶レジスタ介して、Ｃ300 ，Ｃ301 のデータを外部に読み出し、外部から一時記憶レジスタに書き込む場合の方式に適している。多量のデータを外部とやり取りする、Ｈｉｇｈ−Ｂｎａｄ ＦＲＡＭの方式に適している。
【０４５８】
（第７８の実施形態）
図１１４は、本発明の第７８の実施形態を説明するためのもので、図１０２から図１０７の方式に適用できるセンスアンプ回路の一例を示している。
【０４５９】
これは、プレート（ＰＬ）電圧を一部分駆動する場合である。図１１４に示すように、図１１２の構成に加え、カップリング型のダミーセルをセンスアンプ回路内に備えた構成となっている。
【０４６０】
（第７９の実施形態）
図１１５は、本発明の第７９の実施形態を説明するためのもので、図１０２から図１０７の方式に適用できるセンスアンプ回路の一例を示している。これは、プレート（ＰＬ）電圧を一部分駆動する場合を示す。
【０４６１】
図１１４の構成に加え、カップリング型のダミーセルをセンスアンプ回路内に２種類備えている。これは、基本的に強誘電体キャパシタの膜厚が異なっても、残留分極量は変わらないが、常誘電体成分が異なるため、カップリング型のダミーセルを用いる場合、微妙にカップリング容量を変え、最適化する場合に便利となる。なお、前記図４３の効果に対応して、更にキャパシタを増加させてもよい。
【０４６２】
（第８０の実施形態）
図１１６は、本発明の第８０の実施形態を説明するためのもので、図１０２から図１０７の方式に適用できるセンスアンプ回路の一例を示している。これは、プレート（ＰＬ）電圧を一部分駆動する場合を示す。
【０４６３】
図１１５と異なる点は、一時記憶レジスタとして、強誘電体キャパシタではなく常誘電体キャパシタを用いた点である。その他、フリップ・フロップ等他の記憶素子でも良い。
【０４６４】
（第８１の実施形態）
図１１７は、本発明の第８１の実施形態を説明するためのもので、図１０２から図１０７の方式に適用できるセンスアンプ回路の一例を示している。これは、プレート（ＰＬ）電圧を一部分駆動する場合を示す。
【０４６５】
図１１４と異なる点は、一時記憶レジスタが２ビットデータを持っている点である。１つは抗電圧が小さいセル用で、１つは抗電圧が大きいセル用である。これは、図１１４（ケースＣ）のような利用に適用できる。
【０４６６】
勿論、図１１３に示すような、プレート一部駆動法と、図１０９に示すような、ビット線振幅を変える方法を組み合わせて、図１０２〜図１０７の多ビットセルを動作させることが出来る。
【０４６７】
(1/2)Ｖｄｄプレートとビット線小振幅を組み合わせて、最初のビットを読み出し、Ｖｄｄ振幅プレートとビット線大振幅を組み合わせて次のビットを読み出す訳である。この場合、ビット線振幅の比は、図１１０、図１１１の値の半分に低減出来制御し易くなる。また、図１０９のビット線振幅を変える方式においても、Ｖｄｄ振幅プレート方式は適用できる。
【０４６８】
図１０２〜１０７のセルに対して図１１３のような動作を適用した場合、センスアンプ回路の動作が容易になる反面、プレート電極をＶｓｓ，Ｖｃｃ， (1/2)Ｖｃｃに変動する必要がある。Ｖｓｓ，Ｖｃｃにするのは、Ｖｓｓ，Ｖｃｃ線に接続すれば良いが、 (1/2)Ｖｃｃにするには、チップ内部の (1/2)Ｖｃｃ発生回路で発生された (1/2)Ｖｃｃ電源を用いる必要があり、プレートをＶｓｓから (1/2)Ｖｃｃに戻す場合、 (1/2)Ｖｃｃ電源が下がり問題となる。
【０４６９】
そこで、図１１８に示すように、２セルブロック毎に存在するプレート電極を選択したブロックのみ駆動すれば、プレート負荷容量が大幅に低減され、 (1/2)Ｖｃｃ電源の揺れは抑えられる。図１１８においては、プレートをＰＬ１からＰＬｎのｎ分割しており、デコーダ回路により選択したセルブロックのプレートのみを駆動している。
【０４７０】
図１１９（ａ）は、プレート信号を２種類に分け、ＰＬ駆動回路では、ＰＬＡがＶｃｃになるときＰＬＢをＶｓｓにし、ＰＬＡがＶｓｓになるときＰＬＢをＶｃｃにし、ＰＬＡとＰＬＢをショートして、 (1/2)Ｖｃｃを自動的に発生させている。セルアレイＡ（サブセルアレイでも良い）が活性化されている時、セルアレイＢはプレートのみダミーで駆動すれば実現できる。このＰＬ駆動回路の詳細回路例を図１２０に示す。ＰＬＥＱＬをＨｉｇｈにすることによりＰＬＡとＰＬＢはショートされ、 (1/2)Ｖｃｃが自動発生される。さらに、消費電荷も半減できる。
【０４７１】
図１１９（ｂ）は図１１９（ａ）に加え、プレートをアドレスでデコードし、さらに消費電力を減らした例を示し、この場合でも (1/2)Ｖｃｃは自動発生できる。図１１９（ｂ）のＰＬ駆動回路とデコーダ回路の詳細回路例を図１２１に示す。
【０４７２】
図１１９において、（サブ）アレイＡばかりでなく（サブ）アレイＢも活性化させ、（サブ）アレイＢ側を、図１２２に示すように、ＰＬＢばかりでなく、ＢＬもＶｃｃにプリチャージにして、アレイＡと逆の動きをさせると、容易にＰＬを (1/2)Ｖｃｃにできる。このときのセンスアンプ回路を図１２３に示す。センスアンプＡはＶｓｓプリチャージ回路が搭載され、センスアンプＢはＶｃｃプリチャージ回路が搭載される。図１２４は、２ビットセルの前半の読み出しを両セルアレイ共にＶｓｓプリチャージで、後半の読出しをアレイＡはＢｓｓプリチャージで、アレイＢをＶｃｃプリチャージで動作を行っている。
【０４７３】
（第８２の実施形態）
図１２５は、本発明の第８２の実施形態を説明するためのもので、図１０２のメモリセルの等価回路図を実現するメモリセル構造の断面図を示す。これは、図１０３の構造の変形例である。
【０４７４】
ビット線形成後、膜厚の異なる強誘電体キャパシタを積層している。
【０４７５】
（第８３の実施形態）
図１２６は、本発明の第８３の実施形態を説明するためのもので、図１０２のメモリセルの等価回路図を実現するメモリセル構造の断面図を示す。これは、図１０３の構造の変形例である。
【０４７６】
ビット線形成後、膜厚の異なる強誘電体キャパシタをＳｉ面に垂直に積層している。図１２５と異なり、強誘電体キャパシタ膜間に電極を挟む必要がなく、無駄なプロセスを無くしている。ＳＮの電極は、拡散層から引き伸ばし、同時に形成できる。ＳＮ間の隙間を２種類に分けでＳＮを形成すれば、その間に強誘電体キャパシタ膜を形成すると、自動的に抗電圧の異なる２つの強誘電体キャパシタが形成できる。
【０４７７】
（第８４の実施形態）
図１２７は、本発明の第８４の実施形態を説明するためのもので、図１０２のメモリセルの等価回路図を実現するメモリセル構造の断面図を示す。これは、図１０３の構造の変形例である。
【０４７８】
下部電極に２種類の幅を持つ溝或いは穴を形成し、強誘電体キャパシタ膜を形成し、上部電極を形成した場合を示し、容易に強誘電体キャパシタ面積を大きく取ることができる。
【０４７９】
（第８５の実施形態）
図１２８は、本発明の第８５の実施形態を説明するためのもので、図１０２の構成がフォールデッドＢＬ用であるのに対して、これはオープン或いは２Ｔｒ＋２Ｃａｐ用のセル構成の等価回路図（ａ）及びセル断面図（ｂ）を示す。
【０４８０】
この場合、セルの直列接続に、僅か１個の選択トランジスタ接続すれば実現できる。
【０４８１】
（第８６の実施形態）
図１２９は、本発明の第８６の実施形態を説明するための等価回路図である。図１０２が４Ｆ2 セルに２ビットのデータを保持するの対して、本実施形態においては、３つの抗電圧が異なる強誘電体キャパシタとセルトランジスタを並列接続したものを直列接続して、一端を選択トランジスタを介してビット線に接続して、他端をＰＬに接続している。１セルに３ビットのデータを保持することができ、記憶容量を増大できる。
【０４８２】
（第８７の実施形態）
図１３０は、本発明の第８７の実施形態を説明するためのもので、図１２９の等価回路を実現するセル構造の断面図を示している。
【０４８３】
４Ｆ2 サイズにセルトランジスタと、上部に３つの抗電圧が異なる強誘電体キャパシタを積層することによって、４Ｆ2 サイズで３ビットのデータを保持できる。
【０４８４】
（第８８の実施形態）
図１３１は、本発明の第８８の実施形態を説明するための等価回路図である。図１０２が４Ｆ2 セルに２ビットのデータを保持するの対して、本実施形態においては、４つの抗電圧が異なる強誘電体キャパシタとセルトランジスタを並列接続したものを直列接続して、一端を選択トランジスタを介してビット線に接続して、他端をＰＬに接続している。１セルに４ビットのデータを保持することができ、記憶容量を増大できる。更に、強誘電体キャパシタの並列数を増加させることにより容量増大が図れる。
【０４８５】
（第８９の実施形態）
図１３２は、本発明の第８９の実施形態を説明するためのもので、図１３１の等価回路を実現するセル構造の断面図を示している。
【０４８６】
４Ｆ2 サイズにセルトランジスタと、上部に４つの抗電圧が異なる強誘電体キャパシタを積層することにより、４Ｆ2 サイズで４ビットのデータを保持できる。結果として、従来の８Ｆ2 サイズのＦＲＡＭに対して、２倍×４倍＝８倍の集積度を実現できる。
【０４８７】
（第９０の実施形態）
図１３３は、本発明の第９０の実施形態を説明するためのもので、図１０２のｎＣａｐ＋１Ｔｒセル構成と図８３の構成を組み合わせた場合を示している。
【０４８８】
４Ｆ2 サイズに２ビット以上の情報を貯えつつ、フォールデッドＢＬで低ノイズで、ＢＬのピッチを緩和して、さらにセンスアンプ数を削減して、チップサイズを低減している。
【０４８９】
（第９１の実施形態）
図１３４は、本発明の第９１の実施形態を説明するためのもので、（ａ）は等価回路図、（ｂ）は特性図である。
【０４９０】
図１０２の抗電圧が異なる強誘電体キャパシタを並列接続するｎＣａｐ＋１Ｔｒセル構成と異なり、同じ抗電圧のセルを接続している。但し、セルトランジスタに近い強誘電体キャパシタはセルトランジスタに直に並列接続しているが、奥の強誘電体キャパシタは、電圧降下素子を直列に接続してから、セルトランジスタに並列接続している。
【０４９１】
この電圧降下素子は、図１３４（ｂ）に示すように、一定のバイアス値以上になると両方向の電流が流れる特性を示すものが用いられる。これにより、奥のセルは、セルトランジスタに印加された電圧から一定の電圧を引いた小さい電圧が印加されることとなり、見掛け上、奥の強誘電体キャパシタの抗電圧が大きい場合とほぼ同じ振る舞いをする。
【０４９２】
（第９２の実施形態）
図１３５（ａ）は、本発明の第９２の実施形態を説明するためのもので、図１３４の等価回路を実現するデバイス構造を示す。ここで、Ｃａの抗電圧＝Ｃｂの抗電圧が実現できる。
【０４９３】
電圧降下素子（Ｄａ）としては、図１３５（ｂ）〜（ｅ）まで、各種構成が有り得る。（ｂ）は、ｐｎｐ或いはｎｐｎの接合で構成され、ｎを通過するｐからｐへの、ｐを通過するｎからｎへのパンチスルーで実現している。（ｃ）は高濃度ＰＮ接合を用いたツェナーダイオードで実現している。（ｄ）は、ｐｎ接合、ｎｐ接合の並列接続で実現している。（ｅ）は常誘電体キャパシタと強誘電体キャパシタを並列接続すると、容量比で、見掛け上の抗電圧が上昇することを利用している。
【０４９４】
特に、（ｅ）においては、図１３５のような構成ではなく、図２４の強誘電体キャパシタの一部に常誘電体キャパシタが挿入されていれば実現できる。
【０４９５】
（第９３の実施形態）
図１３６は、本発明の第９３の実施形態を説明するための等価回路図である。図１０２の抗電圧が異なる強誘電体キャパシタを並列接続するｎＣａｐ＋１Ｔｒセル構成と異なり、同じ抗電圧のセルを接続している。但し、セルトランジスタに近い強誘電体キャパシタ（Ｃａ）はセルトランジスタに直に並列接続しているが、奥の強誘電体キャパシタ（Ｃｂ）は、抵抗素子（Ｒａ）を直列に接続してから、セルトランジスタに並列接続している。これにより、抵抗素子Ｒａの抵抗を十分大きく設定しておくと、データ読み出し／書き込み時、強誘電体キャパシタＣａのデータは直ぐに読み書きできるが、強誘電体キャパシタＣｂのデータは、抵抗素子Ｒａと強誘電体キャパシタＣｂ自身の容量によるＲＣ時定数で、ゆっくり読み書きされる。
【０４９６】
この効果により、動作としては、まず強誘電体キャパシタＣａデータを読み出し、一時記憶レジスタに貯え、その後に十分時間をかけて、強誘電体キャパシタＣｂのデータの読み書きを行い、最後に一時記憶レジスタのデータをＣａに再書き込みすれば、２強誘電体キャパシタ＋１セルトランジスタセルが実現できる。
【０４９７】
（第９４の実施形態）
図１３７は、本発明の第９４の実施形態を説明するためのもので、図１３６の等価回路を実現するデバイス構造を示している。
【０４９８】
図に示す位置に抵抗素子を備えれば、図１３６の等価回路を実現できる。例えば、Ｃａの読み書きを５０ｎｓ未満で行うことを考えると、Ｃａ容量を１００ｆＦとすると、ｔ＝ＲＣから、Ｒ＝Ｃ／ｔ＝１００ｆＦ／５０ｎｓ＝２ＭΩ。よって、Ｒａとして、２ＭΩより十分マージンを持って大きな抵抗素子を利用すれば良い。
【０４９９】
（第９５の実施形態）
図１３８は、本発明の第９５の実施形態を説明するための等価回路図である。図１３６の実施形態にセンスアンプ回路、Ｃａの読み出しデータを一時記憶しておく、一時記憶レジスタ回路を備えている。本実施形態はフォールデッドＢＬ構成例である。
【０５００】
（第９６の実施形態）
図１３９は、本発明の第９６の実施形態を説明するためのタイミング図であり、図１３８の構成の動作の一例を示している。これは、プレート（ＰＬ）電圧固定の方式の場合を示す。
【０５０１】
（ケースＡ）では、ＰＬ＝ (1/2)Ｖｃｃで、ビット線をＶｓｓにプリチャージしておき、ＷＬ02を下げ、ＢＳ00を上げると、強誘電体キャパシタＣ300 のデータがビット線／ＢＬに読み出される。この時、強誘電体キャパシタＣ301 のデータは抵抗素子Ｒ30により直ぐには読み出されない。その後、センスアンプが活性化され、Ｃ300 のデータは一時記憶レジスタに保存される。その後、／ＢＬ，ＢＬをＶｓｓに落とし、Ｃ300 が“１”データの場合と“０”データの場合での分極量の違いを無くし、ＷＬ02を上げ、ＢＳ00を下げ、強誘電体キャパシタ間の電位を０Ｖにして、／ＢＬ，ＢＬをＶｓｓにプリチャージにして、再度ＷＬ02を下げ、ＢＳ00を上げ、Ｃ301 のデータを読み出す。この時、センスアンプ活性化まで十分時間を取り、センスアンプで増幅後、再書き込みを行い、この再書き込み時間も十分時間を取る。
【０５０２】
次に／ＢＬ，ＢＬをイコライズして、一時記憶レジスタのデータで、Ｃ301 にデータの再書き込みを行う。次に／ＢＬ，ＢＬをイコライズして、ＢＳ02を下げ、ＷＬ02を上げ、強誘電体キャパシタ間の電位を０Ｖにし、／ＢＬ，ＢＬをＶｓｓにプリチャージして１サイクルを終了する。イコライズしてから、ＷＬ02を下げ、ＢＳ02を上げ、ビット線とセルを接続して、一時記憶レジスタのＣ300 のデータをセルに再書き込みして、ＢＳ00を下げ、ＷＬ02を上げ、／ＢＬ，ＢＬをＶＢＬＬにプリチャージして１サイクルの動作が終了する。
【０５０３】
（ケースＢ）は、Ｃ300 のデータの読み出し後、Φｔ0 を下げ、センスアンプを増幅するため、無駄な／ＢＬ，ＢＬの再書き込みが起こらない。そして、／ＢＬ，ＢＬのＶＢＬＬへの引き下げの時、Φｔ0 を上げる。
【０５０４】
（ケースＣ）は、（ケースＢ）の場合で、しかもＣ301 のデータ読み出し後、Φｔ0 を下げる場合を示す。このケースでは、例えば一時記憶レジスタをＣ300 ，Ｃ301 用に２種類備え、一時記憶レジスタにＣ300 ，Ｃ301 の両方貯えた後、一時記憶レジスタ介して、Ｃ300 ，Ｃ301 のデータを外部に読み出し、外部から一時記憶レジスタに書き込む場合の方式に適している。多量のデータを外部とやり取りする、Ｈｉｇｈ−Ｂｎａｄ ＦＲＡＭの方式に適している。
【０５０５】
（第９７の実施形態）
図１４０は、本発明の第９７の実施形態を説明するための等価回路図（ａ）と断面図（ｂ）である。
【０５０６】
図１３６の等価回路、図１３７のデバイス構造が、フォールデッドＢＬ構成であったのに対し、図１４０はオープンＢＬ構成例を示す。
【０５０７】
（第９８の実施形態）
図１４１は、本発明の第９８の実施形態を説明するための等価回路図（ａ）と断面図（ｂ）である。
【０５０８】
図１４０に比べ、各ノードの電極の位置が、交換された格好となり、抵抗素子も、強誘電体キャパシタ上に形成され、しかも図１４０に比べ、抵抗素子と強誘電体キャパシタの直列の順序が逆になっている例を示す。勿論この構成も、図１３６、図１３７のフォールデッドＢＬ構成でも実現できる。
【０５０９】
（第９９の実施形態）
図１４２は、本発明の第９９の実施形態を説明するための等価回路図（ａ）と断面図（ｂ）である。
【０５１０】
図１４１に比べ、強誘電体キャパシタＣｂの両側に抵抗素子が接続されている。勿論この構成も、図１３６、図１３７のフォールデッド構成でも実現できる。
【０５１１】
（第１００の実施形態）
図１４３は、本発明の第１００の実施形態を説明するための等価回路図である。
【０５１２】
１メモリセルトランジスタに対して、３個の強誘電体キャパシタ（Ｃａ，Ｃｂ，Ｃｃ）を備えた場合を示し、抵抗素子ＲｂをＣｃと直列接続、抵抗素子ＲａをＣｂと直列接続して、Ｃａ，Ｃｂ，Ｃｃの順で読み、Ｃｃ，Ｃｂ，Ｃａの順で再書き込みを行う。
【０５１３】
（第１０１の実施形態）
図１４４は、本発明の第１０１の実施形態を説明するためのもので、図１４３のセル構成の等価回路を実現するセル構造の一例を示している。
【０５１４】
これにより、４Ｆ2 サイズで、バルクのセルトランジスタと、上部に３層の強誘電体キャパシタと２個の抵抗素子を積層して、３ビットのデータ保持を実現する。これは、フォールデッドＢＬ構成例である。勿論オープンＢＬ構成も容易に実現できるし、ビット線ルール２倍緩和型も実現できる。
【０５１５】
（第１０２の実施形態）
図１４５は、本発明の第１０２の実施形態を説明するための等価回路図である。
【０５１６】
図１４３のセル構成の等価回路に比べ、一部、抵抗素子の挿入位置が異なって例を示す。なお、図には示していないが、図１３６〜１４５の方式の各キャパシタを複数のキャパシタの並列接続とすると、図１０２〜１３３の組み合わせになり、更に記憶容量が増大できる。
【０５１７】
ところで、前述した全ての実施形態において言えることだが、従来の８Ｆ2 の構成に比べ、相対的にワード線容量が大きくなる欠点がある。これは、本発明では、ワード線とビット線の交点全てにセルトランジスタが存在するため、ワード線、ブロック選択線のＲＣ遅延の増加を意味する。但し、本発明では、ＤＲＡＭのようなリフレッシュが不要になるため、前記図３０に示すような階層ワード線方式を採用して、セルアレイをワード線方向に細分割して、アクティブ領域をできる限り小さくすることができる。即ち、サブワード線の長さを短くできる。これによりワード線遅延を小さくできる。
【０５１８】
但し、従来の８Ｆ2 セルにも階層ワード線方式を採用した場合は、本方式がワード線遅延の点で不利にはなる。従来の階層ワード線方式は、メインワード線にメタル配線を用い、サブローデコーダにつなげ、サブローコーダからサブセルアレイに、サブワード線としてゲート配線を用いて配設して、各メモリセルトラジスタのゲート電極を構成する。サブローデコーダ４個に１本、８個に１本メインワード線を接続することにより、メインワード線のメタルピッチを従来のシャント（ｓｈｕｎｔ）方式の４〜８倍に緩和でき、加工が困難なメタルルールの緩和、セル段差によるメタル加工のＤＯＦの緩和を実現できる。
【０５１９】
しかし、このような構成にしても、サブワード線はメタルではなく、ポリＳｉ，ＷＳｉ，ＭＳｉ，ＴｉＳｉ等の高抵抗配線を用いるため、サブワード線につながるセル数を増加させると、ＲＣ遅延が大きくなる点が問題となる。特に、前記本発明の実施形態ではこのＲＣ遅延が２倍程度になってしまう。
【０５２０】
以下の実施形態では、このような問題をも解決している。
【０５２１】
（第１０３の実施形態）
図１４６は、本発明の第１０３の実施形態に係わるＦＲＡＭの基本構成を示すブロック図であり、前記した全ての実施形態に適用できるものである。
【０５２２】
本実施形態は前記ＲＣ遅延を１／４に低減でき、結果として本発明のワード線遅延を、従来の８Ｆ2 の１／２（＝１／４×２）に低減できる。このような考えを従来ＤＲＡＭに適用した例を、本発明者らは既に提案している（特願平７−８７２１１号、特願平７−１０８６９１号）。本実施形態はこれを、ＦＲＡＭに適用したものである。
【０５２３】
Ｍ・Ｒ／Ｄはメインローデコーダ、Ｓ・Ｒ／Ｄはサブローデコーダ、ＭＷＬはメインワード線を示しメタル配線である。従来の階層ワード線と異なる点は、従来サブワード線はゲート配線を直に引き伸ばしたのに対し、本実施形態はサブセルアレイの中央までメタル配線で行い、その部分でゲート配線とシャントしている点にある。このとき、サブワード線用メタルは、サブアレイの両側から配設してもクロスすることがない。メタル抵抗はゲート配線抵抗に比べ非常に抵抗が小さいため、結果として、サブセルアレイ内のサブワード線のＲＣ遅延は、Ｒが半分、Ｃが半分のため１／４に低減できるわけである。
【０５２４】
本発明の強誘電体メモリに適用すると、Ｒが半分で、Ｃがほぼ同じであるため、ＲＣ遅延が１／２に適用できる。図１４６の例では、ＭＷＬ１本に対して、サブワード線４本のため、サブワード線４本に対して、ＭＷＬ１本、サブワード線用メタル配線２本の計３本となり、図１４６右下の断面図に示すようにメタルの配線ルールはシャント方式の４／３倍に緩和できる。
【０５２５】
（第１０４の実施形態）
図１４７は、本発明の第１０４の実施形態に係わるＦＲＡＭの基本構成を示すブロック図であり、前記した全ての実施形態に適用できるものである。
【０５２６】
これは、図１４６に比べ、ＲＣ遅延を小さく保ちつつ、メタルピッチをさらに緩和している。ＭＷＬ１本に対して、サブワード線８本のため、サブワード線８本に対して、ＭＷＬ１本、サブワード線用Ｍｅｔａｌ配線４本の計５本となり、図１４７右下の断面図に示すようにメタルの配線ルールはシャント方式の８／５倍に緩和できる。
【０５２７】
（第１０５の実施形態）
図１４８は、本発明の第１０５の実施形態に係わるＦＲＡＭの基本構成を示すブロック図であり、前記した全ての実施形態に適用できるものである。
【０５２８】
前記図１４６の例では、ＲＣ遅延を小さく保ちつつメタルピッチを緩和している反面、サブワード線シャント領域において、ゲート配線はピッチ（２Ｆ）ぎりぎりに配設され、この上にメタルからシャント用コンタクトを取る必要があり、基本的にコンタクトサイズはＦ、コンタクトに対するゲート配線の下地余裕が０である問題点があった。
【０５２９】
図１４８はこの問題を解決している。図１４８（ａ）に示すように、サブワード線は２本に１本の割合で異なる接続をする。１本は、メタル配線とサブローデコーダの駆動回路そばでシャントし、さらにサブアレイ中央で、一端ビット線配線に切り替えて、サブローデコーダから遠い方のゲート配線とシャントする。こうすると、ゲート配線をサブアレイ中央で分断することができ、残り１本はサブワード線用メタル配線をサブアレイ中央まで引き伸ばし、そこでゲート配線に余裕ができた場所で、ゲート配線にシャントする。図１４８（ｂ）のケースは、前記２種類の位置を交換した場合を示す。
【０５３０】
（第１０６の実施形態）
図１４９は本発明の第１０６の実施形態を説明するためのもので、図１４８（ａ）（ｂ）の構成を取った場合のサブセルアレイ中央部分でのレイアウト配置例の２つを示す。
【０５３１】
図１４９（ａ）は図１４８（ａ）に対応し、図１４９（ｂ）は図１４８（ｂ）に対応する。図１４９はメタル，ゲート，ビット線，メタル−ビット線間コンタクト，ビット線−ゲート間コンタクトを示す。
【０５３２】
本実施形態では、ゲート配線ーコンタクト余裕，コンタクトサイズが大きくとれているばかりでなく、その他の配線，コンタクトサイズ，コンタクトサイズ余裕があることが分かる。
【０５３３】
図１５０（ａ）（ｂ）は、図１４９（ａ）（ｂ）の内のゲート，ビット線−ゲート間コンタクトのみを示す。図１５１（ａ）（ｂ）は、図１４９（ａ）（ｂ）の内のゲート，ビット線，ビット線−ゲート間コンタクトのみを示す。図１５２（ａ）（ｂ）は、図１４９（ａ）（ｂ）の内のメタル，ビット線，メタル−ビット線間コンタクトのみを示す。
【０５３４】
（第１０７の実施形態）
図１５３は、本発明の第１０７の実施形態を説明するためのもので、サブローデコーダ回路の一例を示すＣＭＯＳ回路を示している。本実施形態も、前記の全ての実施形態に適用できる。
【０５３５】
例えば、ＢＳ00を上げる場合、ＭＢＳを下げてＢＳ00を上げ、／ＢＳ00を下げれば良いし、ＷＬ01を下げる場合、ＭＷＬ０を上げ、／ＷＳＬ00を下げ、ＷＳＬ00を上げれば良い。
【０５３６】
（第１０８の実施形態）
図１５４は、本発明の第１０８の実施形態を説明するためのもので、セルアレイ配置及びスペアセルアレイ配置の一例を示している。本実施形態も、前記全ての実施形態に適用できる。
【０５３７】
本発明のもう１つの欠点は、従来の完全に１Ｔｒ＋１Ｃａｐで構成される方式に比べ、１つのセルブロックの構成が大きく、例えばスペアセルブロックをセルアレイ毎に入れた場合、大きな面積ペナルティとなる。図１５４はこの問題を解決する。この図では、スペアブロックを含むスペアセルアレイを、行，列共、１つの大きな、或いは１チップのセルアレイ群端にまとめて配設されており、大きな単位で、スペアセルの置き換えを行う。これにより、スペアセルアレイの単位を自由に設定できつつ、救済効率が上げられる。
【０５３８】
（第１０９の実施形態）
図１５５は、本発明の第１０９の実施形態を説明するためのもので、チップ内部のリダンダンシー・スペア回路を含むブロック図である。
【０５３９】
ロウ，カラム不良に対して、各々ロウスペアメモリとカラムスペアメモリを有しており、ロウアドレス及びカラムアドレスがこのロウスペアメモリ及びカラムスペアメモリに各々入り、スペアメモリと比較される。そして、リダンダンシーと置き換えが無いアドレスの場合、このスペアメモリから通常のロウデコーダ及びカラムデコーダにイネーブル信号が発信される。
【０５４０】
リダンダンシーの置き換えがある場合、このスペアメモリから通常のロウデコーダ及びカラムデコーダにはディスイネーブル信号が発信され、通常のロウデコーダ及びカラムデコーダは動作せず、スペアロウデコーダ及びスペアカラムデコーダにイネーブル信号及び、マッピングされたスペアロウとスペアカラムが選択される。このスペアメモリは、従来のように、ヒューズを用いたメモリでも良いし、強誘電体キャパシタを用いたメモリであっても良い。
【０５４１】
（第１１０の実施形態）
図１５６は、本発明の第１１０の実施形態における不良メモリセルのリペア方法を示す図である。
【０５４２】
図１５５の回路を用いると、図１５４で説明したように、図１５６に示すようなセルブロックそのまま置き換えが実現できる。この場合、スペアのマッピングはセルブロック以上の上位アドレスで指定でき、救済効率は下がるがスペアメモリ容量が小さくて済む。この置き換えは、複数のセルにまたがる不良や、ＷＬ−セルノード間のショートのようなＤＣ不良に対して対応可能である。
【０５４３】
（第１１１の実施形態）
図１５７は、本発明の第１１１の実施形態における不良メモリセルのリペア方法を示す図である。
【０５４４】
これは、図１５５のブロック構成で実現できる。例えば、通常セルのＷＬ０３につながる強誘電体キャパシタ破壊のような不良に対しては、そのＷＬ０３を常にＨｉｇｈにしたままでセルトランジスタをショートさせておけば、同じセルブロック内の他のセルデータの読み出し、書き込みには影響しなく、ＷＬ０３選択時のみ、スペアの同じワード線であるＳＷＬ０３を選択すれば、置き換えが可能となる。この場合、スペアメモリとしては、置き換えを行う選択ブロックのアドレスさえ、スペアのＳＷＬ０３に対応するスペアメモリに記憶しておくだけで良い。
【０５４５】
（第１１２の実施形態）
図１５８は、本発明の第１１２の実施形態における不良メモリセルのリペア方法を示す図である。
【０５４６】
これは、図１５５のブロック構成で実現できる。複数のワード線を組みにして、例えば通常セルのＷＬ０３，ＷＬ０２にまたがる、或いはＷＬ０３単独、ＷＬ０２単独の強誘電体キャパシタ破壊のような不良に対しては、そのままスペアの同じワード線群（ＳＷＬ０３，ＳＷＬ０２）と置き換える。この場合、スペアメモリとしては、置き換えを行う選択ブロックのアドレスさえ、スペアのＳＷＬ群に対応するスペアメモリに記憶しておくだけで良い。図１５７に比べて、群でまとめた分、スペアメモリ数を低減できる。
【０５４７】
（第１１３の実施形態）
図１５９は、本発明の第１１３の実施形態におる不良メモリセルのリペア方法を示す図である。
【０５４８】
これは、図１５５のブロック構成で実現できる。複数のワード線を組みにして、例えば通常セルのＷＬ０５，ＷＬ０４にまたがる、或いはＷＬ０５単独、ＷＬ０４単独の強誘電体キャパシタ破壊のような不良に対しては、スペアの任意のワード線群（例えばＳＷＬ０３，ＳＷＬ０２）と置き換える。この場合、スペアメモリとしては、置き換えを行う選択ブロックのアドレス及び、セルブロック内の群を示すアドレスをスペアのＳＷＬ群に対応するスペアメモリに記憶しておくだけで良い。図１５７〜図１５８に比べて、スペアメモリ数が増加するが、その分、異なるセルブロックで、セルブロック内の同じ群の位置のセルが多数不良しても、救済できる等、救済効率は大幅に高まる。
【０５４９】
なお、当然、図１５６〜図１５９で示したスペアアレイは、通常セルと同じセルアレイ内にあっても良いし、救済効率を上げるために、別セルアレイでまとめておいても良い。
【０５５０】
（第１１４の実施形態）
図１６０は、本発明の第１１４の実施形態を説明するためのもので、セル構造を示す断面図である。
【０５５１】
前述の構成では、セルサイズ４Ｆ2 に対して、キャパシタサイズも４Ｆ2 になり、平面構成換算では、強誘電体キャパシタ面積の低下が否めなかった。図１６０のセル構造では、強誘電体キャパシタ面積を３Ｆ2 とでき、従来８Ｆ2 セルと同等、又はそれ以上も面積が稼げる。前記の図６１、図６２の構成でも稼げるが、強誘電体キャパシタ３段重ねになり、本実施形態の２段重ねの方が作りやすい。前記図５３の多段重ねでも容量が稼げるが、強誘電体キャパシタを細切れにする必要がある。
【０５５２】
図１６０の例では、１つの強誘電体キャパシタを分断することなく形成でき、製造が容易となる。図１６１の変形例は、ビット線を強誘電体キャパシタより先に形成した場合を示す。
【０５５３】
図１６０、図１６１の等価回路を図１６２に示す。これは、今までの構成と異なる。フォールデッドＢＬ構成のために、ブロック選択トランジスタは２個直列となる。動作としては、一部ランダムアクセス性がなくなる。例えば，ＷＬ３，ＷＬ４を選択する場合、ＷＬ４を選んでセルデータを読み出し、これを一時記憶レジスタに記憶する。このとき、ＷＬ５のセルはショートしており、セルデータは破壊されない。次に、ＷＬ５を選択して、ＷＬ５のセル情報の読み出し，書き込み動作をする。最後にＷＬ４を選択して、一時記憶レジスタの情報をＷＬ４のセルに書き込む。
【０５５４】
同様に、ＷＬ０〜１，ＷＬ２〜３，ＷＬ６〜７選択時は、ＷＬ０，ＷＬ３，ＷＬ７から読み出せば、任意のセルデータの読み書きができる。この２ビット単位の動作例を図１６３に示す。ＰＬは (1/2)Ｖｃｃ固定でも、Ｖｓｓ〜Ｖｃｃ駆動でもどちらでも選択できる。
【０５５５】
（第１１５の実施形態）
図１６４は、本発明の第１１５の実施形態に係わるＦＲＡＭのセル構成を示す平面図である。強誘電体キャパシタとセルトランジスタの並列接続を１セルとして、これを直列接続してメモリセルブロックを構成すると言う等価回路は同じであるが、セル構造が異なる４種類のセルのレイアウト図（（ａ）〜（ｄ））を示している。
【０５５６】
これらは、今まで述べた４Ｆ2 サイズより大きいが、低コスト、１ＭビットＦＲＡＭ〜１６ＭビットＦＲＡＭ等の低集積ＦＲＡＭに適用できる。セルサイズは大きいが、もちろん本発明の特徴である、 (1/2)Ｖｄｄ固定プレートで高速動作可能でしかもリフレッシュ不要等の特徴は保持される。
【０５５７】
図１６４は、ワード線層，ビット線層，拡散層，拡散層−ビット線層間コンタクト，ビット線層−メタル層間コンタクト，ビット線層−下部電極間コンタクト，メタル層−上部電極間コンタクト，メタル層−下部電極間コンタクト，上部ビット線層を示している。
【０５５８】
図１６５はこの内、ワード線層，ビット線層，拡散層，拡散層−ビット線層間コンタクトのみを示している。さらに、図１６６はビット線層−メタル層間コンタクト，ビット線層−下部電極間コンタクト，メタル層−上部電極間コンタクト，メタル層−下部電極間コンタクト，上部ビット線層のみを示している。
【０５５９】
図１６４（ａ）においては、強誘電体キャパシタの位置とセルトランジスタの位置がワード線方向に半ピッチずれて配置され、強誘電体キャパシタの下にビット線としてのビット線層が配設されている。セルトランジスタのソース或いはドレインの拡散層のノードは、一度、拡散層−ビット線層間コンタクトを介して、ビット線層（ビット線と同じ層であるがビット線では無い）に上げられ、その上で、ビット線層−メタル層間コンタクトを介してメタル層につながる。メタル層は、ワード線方向に引き伸ばされ、メタル−上部電極間コンタクト，メタル−下部電極間コンタクトを介して、上部電極及び下部電極に接続される。
【０５６０】
図１６７の（ａ）は、図１６４（ａ）のセルをワード線方向から見たイメージ図を示し、図１６７（ａ）のＡ−Ａ’での断面図を図１６７（ｂ）に、Ｂ−Ｂ’での断面図を図１６７（ｃ）に示す。図１６７（ｂ）は拡散層のノードから下部電極への接続を示し、図１６７（ｃ）は拡散層のノードから上部電極への接続を示す。図１６７（ｄ）に示すように、図１６７（ｂ）と異なり、ビット線層を介して直接拡散層とメタル層を接続しても良い。
【０５６１】
図１６４（ａ）のセル構造における特徴は、拡散層からＳｉプラグ，Ｔｉ，ＴｉＮ等を介して、その上に直接下部電極を形成する必要が無く、下部電極形成後に、上からメタル等で電極ノードを接続している点である。これにより、Ｓｉプラグの平坦化の問題や、熱処理による下部電極ＰｔとＳｉが反応してシリサイドが形成される問題や、強誘電体キャパシタ膜形成時にＴｉが酸化して、ＳｉプラグとＴｉ，ＴｉＮ等の間に酸化膜が形成する等の問題を回避することができる。また、ビット線がセルで覆われるため、ビット線間容量によるビット線間カップリングノイズを低減できる。
【０５６２】
図１６４（ｂ）のセルは、強誘電体キャパシタの下にセルトランジスタが配設され、ビット線はこれらの間にワード線方向に半ピッチずれて配設されている。図１６４（ｂ）の断面方向のイメージ図を図１６８に示す。セルトランジスタのソース又はドレインのノードから、ビット線層を介して、或いは直接メタル層に接続され、メタル層は、ビット線方向に引き伸ばされ上から強誘電体キャパシタの上部電極又は下部電極にコンタクトが取られる。
【０５６３】
図１６４（ｃ）のセルは、前記図４とほぼ同じで、強誘電体キャパシタとセルトランジスタが上下に配置され、それらに半ピッチずれて、強誘電体キャパシタより下にビット線を配設している例である。図４と異なる点は、拡散層から電極への接続を、ビット線と同じ配線層（ビット線層）を介している点と、強誘電体キャパシタサイズが大きめに設定されている点である。ビット線層を介することにより、コンタクトの深さを低減している。
【０５６４】
図１６４（ｄ）のセルは、前記図３とほぼ同じで、強誘電体キャパシタとセルトランジスタが上下に配置され、その上にビット線（上部ビット線層）を配設している例である。図３と異なる点は、拡散層から電極への接続を、一度ビット線層を介している点と、強誘電体キャパシタサイズが大きめに設定されている点である。ビット線層を介することにより、コンタクトの深さを低減している。このように、強誘電体キャパシタサイズを大きくすると、ビット線容量が増えるが、元々本発明はビット線容量が小さいため、これらは殆ど問題とならない。
【０５６５】
（第１１６の実施形態）
図１６９は、本発明の第１１６の実施形態に係わるＦＲＡＭのセル構成を示す平面図である。
【０５６６】
図１６９は図１６４と同様に、ワード線層，ビット線層，拡散層，拡散層−ビット線層間コンタクト，ビット線層−メタル層間コンタクト，ビット線層−下部電極間コンタクト，メタル層−上部電極間コンタクト，メタル層−下部電極間コンタクト，上部ビット線層を示している。図１７０はこの内、ワード線層，ビット線層，拡散層，拡散層−ビット線層間コンタクトのみを示している。さらに、図１７１はビット線層−メタル層間コンタクト，ビット線層−下部電極間コンタクト，メタル層−上部電極間コンタクト，メタル層−下部電極間コンタクト，上部ビット線層のみを示している。
【０５６７】
図１６４〜図１７１のセルの長所として、ＰＬ駆動方式でも高速動作が可能な点である。これは、ＰＬ部の電極もメタル層で上からコンタクトを取れるため、ＰＬのＲＣ遅延を小さく抑えることができるからである。従来セルでは、上部電極とＳＮとをメタルで接続すると、ＰＬ側の下部電極はメタルとアレイ内は接続できないためＰＬが大きい。
【０５６８】
（第１１７の実施形態）
図１７２は、本発明の第１１７の実施形態に係わるメモリセル構造の例を示す等価回路図と断面図である。
【０５６９】
この実施形態では、前記図５５（ａ）の改良であり、下部電極の表面をテーパ状に形成し、隣接する下部電極間に断面Ｖ字型の上部電極を配置している。即ち、全てのセルノードにおいて下部電極形成後に強誘電体膜を形成し、その後に隣接セルノード同士を上部電極で接続している。
【０５７０】
この場合も、図１７２（ａ）に示すように、等価回路的に２つの強誘電体キャパシタを直列接続した型になり、セル容量が半減するが、上部電極は強誘電体膜のみに接続すればよく、作り易い利点がある。特にこの構造は、ＭＯＣＶＤ法で作ると作りやすいものである。
【０５７１】
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【０５７２】
【発明の効果】
以上詳述したように本発明によれば、トランジスタと強誘電体キャパシタを並列接続してＦＲＡＭのメモリセルを構成することにより、縦型トランジスタ等を用いることなく８Ｆ2 サイズより小さい（例えば４Ｆ2 ）サイズのメモリセルを実現することができ、かつランダムアクセス機能も保つことができる。
【０５７３】
また、 (1/2)Ｖｃｃ固定プレート方式でありながら、ＤＲＡＭと同等の高速化を保ちつつ、リフレッシュ動作を不要とすることができる。
【０５７４】
更にビット線容量の低減が可能で、変更例により、ノイズの低減、ビット線ルール、センスアンプのルールの緩和、センスアンプ数の低減、読み出し信号量の増大、４Ｆ2 サイズで、多数ビットデータの記憶等が可能となる。
【０５７５】
また、本発明の強誘電体メモリはリフレッシュが不要で高速動作が可能であるため、低消費電力で高速用途用のシステムや、高温動作が必要で高速用途用のシステムに適用でき、さらに高密度化が必要で応力環境が厳しいシステムや大容量のメモリが必要なシステムに適用することが可能である。
【図面の簡単な説明】
【図１】第１の実施形態に係わるＦＲＡＭを搭載したコンピュータシステムを示すブロック図。
【図２】第１の実施形態に係わるＦＲＡＭの基本構成を示す等価回路図。
【図３】図１の回路構成を実現するためのセル構成を示す平面図と断面図。
【図４】図１の回路構成を実現するためのセル構成を示す平面図と断面図。
【図５】第２の実施形態のコンピュータシステムを示すブロック図。
【図６】第３の実施形態のコンピュータシステムを示すブロック図。
【図７】第４の実施形態のコンピュータシステムを示すブロック図。
【図８】第５の実施形態のコンピュータシステムを示すブロック図。
【図９】第６の実施形態のコンピュータシステムを示すブロック図。
【図１０】第７の実施形態に係わるＦＲＡＭを搭載したＩＣカードを示す模式図。
【図１１】第８の実施形態に係わるＦＲＡＭを搭載したデジタル画像取り込みシステムを示すブロック図。
【図１２】第９の実施形態に係わるＦＲＡＭを搭載したメモリシステムを示すブロック図。
【図１３】第１０の実施形態に係わるメモリシステムを示すブロック図。
【図１４】第１１の実施形態に係わるメモリシステムを示すブロック図。
【図１５】第１２の実施形態に係わるＦＲＡＭを搭載したＭＰＵチップを示す模式図。
【図１６】第１３の実施形態に係わるＦＲＡＭを搭載したＭＰＵチップを示す模式図。
【図１７】第１４の実施形態に係わるＦＲＡＭを搭載したＭＰＵチップを示す模式図。
【図１８】第１５の実施形態に係わるＦＲＡＭを搭載したシステムＬＳＩチップを示すブロック図。
【図１９】第１６の実施形態に係わるＦＲＡＭを搭載した画像処理ＬＳＩチップを示すブロック図。
【図２０】第１７の実施形態に係わるＦＲＡＭを搭載したロジック可変ＬＳＩチップを示すブロック図。
【図２１】第１８の実施形態に係わるＦＲＡＭを搭載した形態コンピュータシステムを示すブロック図。
【図２２】第１９の実施形態に係わるＦＲＡＭの基本構成を示す等価回路図。
【図２３】第２０の実施形態に係わるＦＲＡＭの基本構成を示す等価回路図。
【図２４】図２３の回路構成を実現するためのセル構成を示す平面図と断面図。
【図２５】図２３の回路構成を実現するためのセル構成を示す平面図と断面図。
【図２６】図２３の回路構成を実現するためのメモリセル部構成の別の例を示す図。
【図２７】図２３の回路構成を実現するためのメモリセル部構成の別の例を示す図。
【図２８】第２１の実施形態に係わるＦＲＡＭの概略構成を示すブロック図。
【図２９】図２の回路においてフォールデットＢＬ構成を実現した例を示す図。
【図３０】第２２の実施形態に係わるＦＲＡＭの概略構成を示すブロック図。
【図３１】各実施形態における動作例を説明するための信号波形図。
【図３２】各実施形態における動作例を説明するための信号波形図。
【図３３】各実施形態における動作例を説明するための信号波形図。
【図３４】本発明の主な効果をまとめて示す図。
【図３５】本発明の主な効果をまとめて示す図。
【図３６】第２３の実施形態に係わるＦＲＡＭを説明するためのセンスアンプ部の構成を示す回路図。
【図３７】第２３の実施形態における動作を説明するための信号波形図。
【図３８】第２４の実施形態に係わるＦＲＡＭを説明するためのセンスアンプ部の構成を示す回路図。
【図３９】第２４の実施形態における動作を説明するための信号波形図。
【図４０】第２５の実施形態に係わるＦＲＡＭを説明するためのセンスアンプ部の構成を示す回路図。
【図４１】第２５の実施形態における動作を説明するための信号波形図。
【図４２】図４０のダミーセルブロックの別の構成例を示す。
【図４３】第２５の実施形態におけるセル直列数と読み出し信号値との関係を示す図。
【図４４】第２６の実施形態を示すダミーセルを含むセルアレイ等価回路を示す図。
【図４５】図４４の等価回路を実現するレイアウトの例を示す図。
【図４６】第２７の実施形態に係わるＦＲＡＭを説明するためのセンスアンプ部の構成を示す回路図。
【図４７】第２８の実施形態を説明するための信号波形図。
【図４８】第２９の実施形態を説明するための信号波形図。
【図４９】第３０の実施形態に係わるＦＲＡＭの基本構成を示す等価回路図。
【図５０】第３１の実施形態に係わるＦＲＡＭの基本構成を示す等価回路図。
【図５１】第３０及び第３１の実施形態における動作を説明するための信号波形図。
【図５２】第３２の実施形態を説明するためのもので、各種メモリ構造の例を示す図。
【図５３】第３２の実施形態を説明するためのもので、各種メモリ構造の例を示す図。
【図５４】第３２の実施形態を説明するためのもので、各種メモリ構造の例を示す図。
【図５５】第３２の実施形態を説明するためのもので、各種メモリ構造の例を示す図。
【図５６】第３３の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図５７】第３４の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図５８】第３５の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図５９】第３５の実施形態に係わるＦＲＡＭの変形例を示す図。
【図６０】第３６の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図６１】第３７の実施形態に係わるＦＲＡＭのデバイス構成を示す図。
【図６２】第３７の実施形態の変形例を示す図。
【図６３】第３８の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図６４】第３９の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図６５】第４０の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図６６】第４１の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図６７】第４２の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図６８】図６７の実施形態のダミーセルを複数直列接続した場合を示す図。
【図６９】図６５の実施形態に接続できるダミーセルを複数直列接続した例を示す図。
【図７０】第４３の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図７１】第４４の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図７２】第４５の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図７３】第４６の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図７４】第４７の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図７５】第４８の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図７６】第４９の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図７７】第５０の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図７８】第５１の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図７９】本発明のＦＲＡＭのビット線容量、読み出し遅延のセル直列数依存性を示す図。
【図８０】本発明のＦＲＡＭの読み書き時のノイズのセル直列数依存性、書き込み速度依存性を示す図。
【図８１】本発明のＦＲＡＭのセルサイズ、チップサイズのセル直列数依存性を示す図。
【図８２】第５２の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図８３】第５３の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図８４】第５４の実施形態に係わるＦＲＡＭの動作例を示す図。
【図８５】第５５の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図８６】第５６の実施形態に係わるＦＲＡＭの動作例を示す図。
【図８７】第５７の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図８８】第５８の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図８９】第５９の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図９０】第６０の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図９１】第６１の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図９２】第６２の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図９３】第６３の実施形態に係わるＦＲＡＭのセンスアンプ回路図を示す図。
【図９４】第６３の実施形態に係わるＦＲＡＭの動作例を示す図。
【図９５】第６４の実施形態に係わるＦＲＡＭのセンスアンプ回路図を示す図。
【図９６】第６４の実施形態に係わるＦＲＡＭの動作例を示す図。
【図９７】第６５の実施形態に係わるＦＲＡＭのセンスアンプ回路図を示す図。
【図９８】第６５の実施形態に係わるＦＲＡＭの動作例を示す図。
【図９９】第６６の実施形態に係わるＦＲＡＭのセンスアンプ回路図を示す図。
【図１００】第６６の実施形態に係わるＦＲＡＭの動作例を示す図。
【図１０１】第６７の実施形態に係わるＦＲＡＭのセンスアンプ回路を示す図。
【図１０２】第６８の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１０３】第６９の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１０４】第７０の実施形態に係わるＦＲＡＭの動作点を表わすヒステリスループ例を示す図。
【図１０５】第７０の実施形態に係わるＦＲＡＭの動作点を表わすヒステリスループの詳細を示す図。
【図１０６】第７１の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１０７】第７２の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１０８】図１０７の実施形態のダミーセルを複数直列接続した場合を示す図。
【図１０９】第７３の実施形態に係わるＦＲＡＭのセンスアンプ回路を示す図。
【図１１０】第７４の実施形態に係わるＦＲＡＭの動作例を示す図。
【図１１１】第７５の実施形態に係わるＦＲＡＭの動作例を示す図。
【図１１２】第７６の実施形態に係わるＦＲＡＭのセンスアンプ回路を示す図。
【図１１３】第７７の実施形態に係わるＦＲＡＭの動作例を示す図。
【図１１４】第７８の実施形態に係わるＦＲＡＭのセンスアンプ回路を示す図。
【図１１５】第７９の実施形態に係わるＦＲＡＭのセンスアンプ回路を示す図。
【図１１６】第８０の実施形態に係わるＦＲＡＭのセンスアンプ回路を示す図。
【図１１７】第８１の実施形態に係わるＦＲＡＭのセンスアンプ回路図を示す図。
【図１１８】図１０２〜１０７のセルに適用できるプレート電極駆動方式を示す図。
【図１１９】図１０２〜１０７のセルに適用できるプレート電極駆動方式の別の例を示す図。
【図１２０】図１１９（ａ）のプレート電極駆動方式の詳細回路例を示す図。
【図１２１】図１１９（ｂ）のプレート電極駆動方式の詳細回路例を示す図。
【図１２２】図１１９〜１２１のプレート電極駆動方式に適用できる動作例を示す図。
【図１２３】図１１９〜１２１のプレート電極駆動方式に適用できるセンスアンプ回路例を示す図。
【図１２４】図１１９〜１２１のプレート電極駆動方式に適用できる動作例を示す図。
【図１２５】第８２の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１２６】第８３の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１２７】第８４の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１２８】第８５の実施形態に係わるＦＲＡＭの等価回路とデバイス構造を示す図。
【図１２９】第８６の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１３０】第８７の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１３１】第８８の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１３２】第８９の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１３３】第９０の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１３４】第９１の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１３５】第９２の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１３６】第９３の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１３７】第９４の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１３８】第９５の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１３９】第９６の実施形態に係わるＦＲＡＭの動作例を示す図。
【図１４０】第９７の実施形態に係わるＦＲＡＭの等価回路とデバイス構造を示す図。
【図１４１】第９８の実施形態に係わるＦＲＡＭの等価回路とデバイス構造を示す図。
【図１４２】第９９の実施形態に係わるＦＲＡＭの等価回路とデバイス構造を示す図。
【図１４３】第１００の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１４４】第１０１の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１４５】第１０２の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１４６】第１０３の実施形態に係わるＦＲＡＭのワード線方式を示す図。
【図１４７】第１０４の実施形態に係わるＦＲＡＭのワード線方式を示す図。
【図１４８】第１０５の実施形態に係わるＦＲＡＭのワード線方式の接続を示す図。
【図１４９】第１０６の実施形態に係わるＦＲＡＭのワード線方式のサブアレイ中央部のレイアウトを示す図。
【図１５０】第１０６の実施形態に係わるＦＲＡＭのワード線方式のサブアレイ中央部のレイアウトの一部を示す図。
【図１５１】第１０６の実施形態に係わるＦＲＡＭのワード線方式のサブアレイ中央部のレイアウトの一部を示す図。
【図１５２】第１０６の実施形態に係わるＦＲＡＭのワード線方式のサブアレイ中央部のレイアウトの一部を示す図。
【図１５３】第１０７の実施形態に係わるＦＲＡＭのワード線方式のサブローデコーダの回路例を示す図。
【図１５４】第１０８の実施形態に係わるＦＲＡＭのスペアアレイを含むセルアレイのブロックを示す図。
【図１５５】第１０９の実施形態に係わるＦＲＡＭのリダンダンシー・スペア回路を含むセルアレイのブロック図。
【図１５６】第１１０の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１５７】第１１１の実施形態に係わるＦＲＡＭの不良メモリセルの置き換え方法を説明するための図。
【図１５８】第１１２の実施形態に係わるＦＲＡＭの不良メモリセルの置き換え方法を説明するための図。
【図１５９】第１１３の実施形態に係わるＦＲＡＭの不良メモリセルの置き換え方法を説明するための図。
【図１６０】第１１４の実施形態に係わるＦＲＡＭのデバイス構造を示す図。
【図１６１】第１１４の実施形態に係わるＦＲＡＭのデバイス構造の別の例を示す図。
【図１６２】第１１４の実施形態に係わるＦＲＡＭの等価回路を示す図。
【図１６３】第１１４の実施形態に係わるＦＲＡＭの動作例を示す図。
【図１６４】第１１５の実施形態に係わるＦＲＡＭのメモリセルの平面図。
【図１６５】図１６４のメモリセルの平面図の一部のレイアウトを示す図。
【図１６６】図１６４のメモリセルの平面図の一部のレイアウトを示す図。
【図１６７】図１６４（ａ）のメモリセルの断面方向のイメージを示す図。
【図１６８】図１６４（ｂ）のメモリセルの断面方向のイメージを示す図。
【図１６９】第１１６の実施形態に係わるＦＲＡＭのメモリセルの平面図。
【図１７０】図１６９のメモリセルの平面図の一部のレイアウトを示す図。
【図１７１】図１６９のメモリセルの平面図の一部のレイアウトを示す図。
【図１７２】第１１７の実施形態に係わるメモリセル構造を示す等価回路図と断面図。
【図１７３】従来のＤＲＡＭとＦＲＡＭのメモリセル構成を示す図。
【図１７４】ＤＲＡＭとＦＲＡＭにおける印加電圧に対する分極特性を示す図。
【図１７５】従来のＦＲＡＭの動作を説明するための信号波形図。
【符号の説明】
１１…マイクロプロセッサ
１２…ＦＲＡＭ
１３…入出力装置
１４…ＢＵＳ
１５…コントローラ
１６…ＲＡＭ
１７…ＲＯＭ
２０…ＩＣカード本体
２１…ＦＲＡＭ
２２…ＩＣチップ
３１…画像入力装置
３２…データ圧縮装置
３３…ＦＲＡＭ
３４…入出力装置
３５…表示装置
３６…ＢＵＳ
４１…入出力装置
４２…コントローラ
４３…ＦＲＡＭ
５１…マイクロプロセッサコア
５２…ＦＲＡＭ
５３…１次キャッシュメモリ
６１…ロジック部
６２…ＦＲＡＭ
７１…画像処理部
７２…ＦＲＡＭ
８１…ロジック部
８２…ＦＲＡＭ
９１…ＭＰＵ及びコントローラ
９２…入力機器
９３…送受信器
９４…アンテナ
９５…表示機器
９６ＦＲＡＭ
／ＢＬ，ＢＬ…ビット線
ＰＬ…プレート電極
ＷＬ…ワード線
ＳＮ…セルノード
ＢＳ…ブロック選択線
ＳＡ…センスアンプ
φｔ…セルアレイ−センスアンプ分離信号
ＶＰＳ…ビット線０Ｖプリチャージ信号
ＥＱＬ…ビット線イコライズ信号
ＤＷＬ…ダミーワード線
／ＳＡＮ…ｎＭＯＳセンスアンプ駆動線
ＳＡＰ…ｐＭＯＳセンスアンプ駆動線
Ｃ…カップリング容量
ＶＢＬ…ビット線プリチャージ信号
ＰＬ’…ダミーセル用プレート信号
ＤＢＳ…ダミーセル用ブロック選択線
ＤＮ…ダミーセル用セルノード
Ｆ…最小加工寸法
Ｐｓ…飽和分極（Saturation Polarization ）
Ｐｒ…残留分極（Remnant Polarization）
Ｖｃ…抗電圧（Coercive Voltage）
Claims (113)
- マイクロプロセッサと、前記マイクロプロセッサに接続され外部機器とのデータのやり取りを行う入出力装置と、前記マイクロプロセッサに接続されデータを記憶する半導体記憶装置とを備えたコンピュータシステムであって、
前記半導体記憶装置は、
ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、
前記メモリセルのトランジスタのソース端とドレイン端を接続端子として、ビット線とプレート線との間に前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、
前記メモリセルブロックを複数個配設したメモリセルアレイと、
を含むことを特徴とするコンピュータシステム。 - 請求項１において、前記半導体記憶装置を制御するコントローラを更に具備することを特徴とするコンピュータシステム。
- 請求項１において、前記メモリセルブロックは、少なくとも１つのメモリセルブロック選択トランジスタを介して前記ビット線に接続されることを特徴とするコンピュータシステム。
- 半導体記憶装置を搭載したＩＣチップを備えたＩＣカードであって、
前記半導体記憶装置は、
ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、
前記メモリセルのトランジスタのソース端とドレイン端を接続端子として、ビット線とプレート線との間に前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、
前記メモリセルブロックを複数個配設したメモリセルアレイと、
を含むことを特徴とするＩＣカード。 - 画像データを入力するための画像入力装置と、前記入力された画像データを圧縮するデータ圧縮装置と、前記入力された画像データ又は圧縮された画像データを記憶する半導体記憶装置と、前記入力された画像データ又は圧縮された画像データを出力する出力装置と、前記入力された画像データ又は圧縮された画像データのいずれかを表示する表示装置とを備えたデジタル画像取り込みシステムであって、
前記半導体記憶装置は、
ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、
前記メモリセルのトランジスタのソース端とドレイン端を接続端子として、ビット線とプレート線との間に前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、
前記メモリセルブロックを複数個配設したメモリセルアレイと、
を含むことを特徴とするデジタル画像取り込みシステム。 - データを記憶するための半導体記憶装置と、前記半導体記憶装置に接続され外部機器とのデータのやり取りを行う入出力装置とを備えたメモリシステムであって、
前記半導体記憶装置は、
ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、
前記メモリセルのトランジスタのソース端とドレイン端を接続端子として、ビット線とプレート線との間に前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、
前記メモリセルブロックを複数個配設したメモリセルアレイと、
を含むことを特徴とするメモリシステム。 - 請求項６において、前記半導体記憶装置を制御するコントローラを更に具備することを特徴とするメモリシステム。
- 請求項６において、前記半導体記憶装置は、映画データ，音楽データ，教育データ，ゲートソフトウェア，ＯＡソフトウェア、ＯＳソフトウェア，辞書情報，地図情報の少なくとも１つを記憶することを特徴とするメモリシステム。
- 各種データ処理を行うためのコア部と、データの記憶を行うための半導体記憶装置とを備えたシステムＬＳＩチップであって、
前記半導体記憶装置は、
ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、
前記メモリセルのトランジスタのソース端とドレイン端を接続端子として、ビット線とプレート線との間に前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、
前記メモリセルブロックを複数個配設したメモリセルアレイと、
を含むことを特徴とするシステムＬＳＩチップ。 - 請求項９において、前記コア部はＭＰＵであることを特徴とするシステムＬＳＩチップ。
- 請求項１０において、前記半導体記憶装置をデータメモリ、或いは命令実行コードを記憶するメモリとして用いることを特徴とするシステムＬＳＩチップ。
- 請求項９において、前記コア部は画像処理を行うための画像処理回路部であることを特徴とするシステムＬＳＩチップ。
- 請求項９において、前記コア部は各種論理演算を行うためのロジック回路部であることを特徴とするシステムＬＳＩチップ。
- 請求項９において、前記コア部は、論理回路接続を可変にできる回路部であるあることを特徴とするシステムＬＳＩチップ。
- 請求項１４において、前記半導体記憶装置を論理接続情報保存メモリとして用いることを特徴とするシステムＬＳＩチップ。
- マイクロプロセッサと、データの入力を行うための入力装置と、外部機器とのデータのやり取りを行う電波送受信器と、前記電波送受信器に接続されたアンテナと、情報を表示する表示装置と、データの記憶を行う半導体記憶装置とを備えた携帯コンピュータシステムであって、
前記半導体記憶装置は、
ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、
前記メモリセルのトランジスタのソース端とドレイン端を接続端子として、ビット線とプレート線との間に前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、
前記メモリセルブロックを複数個配設したメモリセルアレイと、
を含むことを特徴とする携帯コンピュータシステム。 - ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、
前記メモリセルのトランジスタのソース端とドレイン端を接続端子として、ビット線とプレート線との間に前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、
前記メモリセルブロックを複数個配設したメモリセルアレイと、
を含むことを特徴とする半導体記憶装置。 - 請求項１７において、前記メモリセルブロックの一端はメモリセルブロック選択トランジスタを介して、前記ビット線に接続されていることを特徴とする半導体記憶装置。
- 請求項１７において、前記メモリセルブロックの一端は、少なくとも１つのメモリセルブロック選択トランジスタを介して、前記ビット線に接続されていることを特徴とする半導体記憶装置。
- 請求項１９において、前記メモリセルブロックの他端は、前記プレート線に接続されていることを特徴とする半導体記憶装置。
- 請求項２０において、前記メモリセルブロックのうちの隣接したメモリセルブロックの各々に接続される、前記ビット線のうちの２つのビット線は対を構成してセンスアンプに接続されることを特徴とする半導体記憶装置。
- 請求項１７において、前記複数のメモリセルは、第１乃至第４のメモリセルを含み、前記第１のメモリセルのドレイン端子は前記第２のメモリセルのソース端子に接続され、前記第２のメモリセルの前記ドレイン端子は前記第３のメモリセルの前記ソース端子に接続され、前記第３のメモリセルの前記ドレイン端子は前記第４のメモリセルの前記ソース端子に接続されていることを特徴とする半導体記憶装置。
- ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、
前記メモリセルのトランジスタのソース端とドレイン端を接続端子として前記メモリセルを複数個直列接続したものと、前記直列接続したものの少なくとも一端に接続されたメモリセルブロック選択トランジスタとが、ビット線とプレート線との間に接続されているメモリセルブロックと、
を含むことを特徴とする半導体記憶装置。 - 請求項２３において、ダミーセルブロックを備え、該ダミーセルブロックは、
ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体或いは常誘電体キャパシタと、からなるダミーセルと、
前記ダミーセルのトランジスタのソース端とドレイン端を接続端子として該ダミーセルを複数個直列接続した第１の直列接続部の少なくとも一端に接続された第１のダミーセルブロック選択トランジスタと、
前記ダミーセルを複数個直列接続した第２の直列接続部の少なくとも一端に接続された第２のダミーセルブロック選択トランジスタから構成され、
前記第１のダミーセルブロック選択トランジスタの前記第１の直列接続部と反対側は、第１のビット線に接続され、第２のダミーセルブロック選択トランジスタの前記第２の直列接続部と反対側は、第２のビット線に接続されることを特徴とする半導体記憶装置。 - 請求項２３において、第１のセルアレイに配置されるメモリセルブロックに接続される第１のビット線と、第２のセルアレイに配置されるメモリセルブロックに接続される第２のビット線とを有し、前記第１、第２のビット線が対としてセンスアンプに接続され、オープンビット線方式を構成することを特徴とする半導体記憶装置。
- 請求項２３において、第１のメモリセルブロック内の第１のメモリセルと、第１のメモリセルブロックと同一のセルアレイ内に配置される第２のメモリセルブロック内の第２のメモリセルの２個のメモリセルで１ビットの情報を記憶し、第１のメモリセルブロックに接続される第１のビット線と、第２のメモリセルブロックに接続される第２のビット線の２本のビット線が対を成しセンスアンプに接続され、フォールデッドビット線方式を構成することを特徴とする半導体記憶装置。
- 請求項２３において、電源投入後のスタンドバイ時には、前記メモリセルブロック内の前記トランジスタは全てＯＮし、前記メモリセルブロック選択トランジスタはＯＦＦしていることを特徴とする半導体記憶装置。
- 請求項２３において、前記メモリセルブロック内の任意のメモリセル選択時、前記メモリセルブロック内の選択メモリセルを構成する前記トランジスタをＯＦＦにし、それ以外のメモリセルを構成する前記トランジスタを全てＯＮにし、前記メモリセルブロック選択トランジスタをＯＮにすることを特徴とする半導体記憶装置。
- 請求項２３において、電源投入後、前記プレート線は、スタンドバイ時及びアクティブ時に拘らず内部電源電圧の１／２又は一定電位に固定され、前記強誘電体膜に記憶されたデータのリフレッシュ動作を行わないことを特徴とする半導体記憶装置。
- 請求項２３において、電源投入後、前記プレート線は、スタンドバイ時には接地電位にされ、メモリセル選択時のデータの読み出し／書き込み時には接地電位から内部電源電位間を変動されることを特徴とする半導体記憶装置。
- 請求項２３において、前記ビット線は、前記データが読み出される前に接地電位にプリチャージされていることを特徴とする半導体記憶装置。
- 請求項２３において、前記ビット線は、前記データが読み出される前に接地電位より高い電位にプリチャージされていることを特徴とする半導体記憶装置。
- 請求項２３において、ダミーセルブロックを備え、前記ダミーセルブロックは前記メモリセルブロックと同一の回路構成をとることを特徴とする半導体記憶装置。
- 請求項２３において、ダミーセル回路を備え、前記ダミーセルは、強誘電体キャパシタを備え、前期強誘電体キャパシタの面積は、前記メモリセルを構成する前記強誘電体キャパシタの面積の１．５倍から３倍であることを特徴とする半導体記憶装置。
- 請求項２３において、ダミーセル回路を備え、前記ダミーセルは常誘電体キャパシタを備えていることを特徴とする半導体記憶装置。
- 請求項２３において、前記メモリセルを構成する前記強誘電体キャパシタは、複数の強誘電体キャパシタの並列接続で構成されることを特徴とする半導体記憶装置。
- 請求項３６において、前記メモリセルから読み出したデータを一時記憶するメモリを有することを特徴とする半導体記憶装置。
- 請求項２３において、前記メモリセルを構成する前記強誘電体キャパシタは、複数の膜厚の異なる強誘電体キャパシタの並列接続で構成されることを特徴とする半導体記憶装置。
- 請求項３８において、前記メモリセルから読み出したデータを一時記憶するメモリを有することを特徴とする半導体記憶装置。
- 請求項３８において、前記膜厚の異なる強誘電体キャパシタ間では、少なくとも膜厚が３倍以上異なることを特徴とする半導体記憶装置。
- 請求項２３において、前記メモリセルを構成する前記強誘電体キャパシタは、複数の抗電圧の異なる強誘電体キャパシタの並列接続で構成されることを特徴とする半導体記憶装置。
- 請求項４１において、前記抗電圧の異なる強誘電体キャパシタは、各々１ビットの情報を記憶し、前記抗電圧の異なる強誘電体キャパシタに印加する電圧を変えることにより、前記抗電圧の異なる各々の強誘電体キャパシタに対して１ビットの情報の読み書きを行うことを特徴とする半導体記憶装置。
- 請求項４１において、前記メモリセルを構成する前記抗電圧の異なる強誘電体キャパシタは各々１ビットの情報を記憶し、読み出し時には、まず前記抗電圧の異なる強誘電体キャパシタの１つに小さい電圧を印加して分極電荷を読み出し、これを前記メモリセルブロック外で記憶し、次いで印加電圧を上げ、他の前記抗電圧の異なる強誘電体キャパシタの分極電荷を読み出し、書き込み時は、前記抗電圧の異なる強誘電体キャパシタへの印加電圧を順に下げることで、読み出しと逆の順で前記抗電圧の異なる強誘電体キャパシタに書き込みを行うことを特徴とする半導体記憶装置。
- 請求項４１において、前記メモリセルから読み出したデータを一時記憶するメモリを有することを特徴とする半導体記憶装置。
- 請求項４１において、前記メモリセルを構成する前記複数の抗電圧の異なる強誘電体キャパシタ間では、少なくとも抗電圧が３倍以上異なることを特徴とする半導体記憶装置。
- 請求項２３において、前記メモリセルを構成する前記強誘電体キャパシタは、複数の強誘電体キャパシタと、電圧降下素子から構成されることを特徴とする半導体記憶装置。
- 請求項４６において、前記メモリセルを構成する前記複数の強誘電体キャパシタは各々１ビットの情報を記憶し、前記複数の強誘電体キャパシタに印加する電圧を変えることにより、前記複数の強誘電体キャパシタの各々に記憶された１ビットの情報の読み書きを行うことを特徴とする半導体記憶装置。
- 請求項４６において、前記メモリセルを構成する前記複数の強誘電体キャパシタは各々１ビットの情報を記憶し、読み出し時には、まず前記強誘電体キャパシタの１つに小さい電圧を印加して分極電荷を読み出し、これを前記メモリセルブロック外で記憶し、次いで印加電圧を上げ、他のメモリセルを構成する前記強誘電体キャパシタの分極電荷を読み出し、書き込み時は、前記強誘電体キャパシタへの印加電圧を順に下げることで、読み出しと逆の順で前記強誘電体キャパシタに書き込みを行うことを特徴とする半導体記憶装置。
- 請求項４６において、前記メモリセルから読み出したデータを一時記憶するメモリを有することを特徴とする半導体記憶装置。
- 請求項２３において、前記メモリセルを構成する前記強誘電体キャパシタは、複数の強誘電体キャパシタと１個以上の抵抗素子から構成されることを特徴とする半導体記憶装置。
- 請求項５０において、前記メモリセルから読み出したデータを一時記憶するメモリを有することを特徴とする半導体記憶装置。
- 請求項２３において、前記メモリセルを構成する前記強誘電体キャパシタは、第１の強誘電体キャパシタと抵抗素子の直列接続に第２の強誘電体キャパシタを並列接続したもので構成されることを特徴とする半導体記憶装置。
- 請求項５２において、前記メモリセルから読み出したデータを一時記憶するメモリを有することを特徴とする半導体記憶装置。
- 請求項２３において、前記メモリセルブロック選択トランジスタは直列接続された第１及び第２のメモリセルブロック選択トランジスタを含むことを特徴とする半導体記憶装置。
- 請求項５４において、第１のセルアレイに配置されるメモリセルブロックに接続される第１のビット線と、第２のセルアレイに配置されるメモリセルブロックに接続される第２のビット線と、前記第１、第２のビット線を対としてセンスアンプに接続され、オープンビット線方式を構成することを特徴とする半導体記憶装置。
- 請求項５４において、第１のメモリセルブロックと、第１のメモリセルブロックと同一のセルアレイ内に配置される第２のメモリセルブロックとを有し、第１のメモリセルブロックに接続される第１のビット線と、第２のメモリセルブロックに接続される第２のビット線の２本のビット線で対を成しセンスアンプに接続され、フォールデッドビット線方式を構成し、前記ビット線へのデータの読み出し／書き込み時には、前記２本のビット線のうち、いずれか一方のビット線に接続されるメモリセルブロックの前記第１及び第２のメモリセルブロック選択トランジスタの両方がＯＮされ、他方のビット線に接続されるメモリセルブロックの前記第１及び第２のメモリセルブロック選択トランジスタは少なくともどちらか一方がＯＦＦしていることを特徴とする半導体記憶装置。
- 請求項５４において、電源投入後のスタンドバイ時には、前記メモリセルブロック内の前記トランジスタは全てＯＮし、前記第１及び第２のメモリセルブロック選択トランジスタの少なくとも一方はＯＦＦしていることを特徴とする半導体記憶装置。
- 請求項５４において、前記メモリセルブロック内の任意のメモリセル選択時に、前記メモリセルブロック内において、選択された前記メモリセルの前記トランジスタをＯＦＦにし、非選択の前記メモリセルの前記トランジスタを全てＯＮにし、前記第１及び第２のメモリセルブロック選択トランジスタをともにＯＮにすることを特徴とする半導体記憶装置。
- 請求項５４において、電源投入後、前記プレート線はスタンドバイ時及びアクティブ時に拘らず内部電源電圧の１／２又は一定電位に固定され、前記強誘電体キャパシタに記憶されたデータのリフレッシュ動作をしないことを特徴とする半導体記憶装置。
- 請求項５４において、電源投入後、前記プレート線はスタンドバイ時には接地電位にされ、メモリセル選択時のデータの読み出し／書き込み時には接地電位から内部電源電位間を変動されることを特徴とする半導体記憶装置。
- 請求項５４において、強誘電体或いは常誘電体キャパシタを用いたダミーセルを備えることを特徴とする半導体記憶装置。
- 請求項２３において、２つの前記メモリセルブロックは、同一のビット線に接続されていることを特徴とする半導体記憶装置。
- 請求項６２において、動作時、２つのビット線の対に接続される４個の前記メモリセルブロック内、１つのメモリセルブロックの１つのメモリセルのデータが、前記対をなすビット線の１本に読出しされる構成を備えたことを特徴とする半導体記憶装置。
- 請求項６２において、電源投入後のスタンバイ時には、前記メモリセルブロックの前記トランジスタは全てＯＮし、メモリセルブロック選択トランジスタの少なくとも１つはＯＦＦしていることを特徴とする半導体記憶装置。
- 請求項６２において、前記メモリセルブロック内の任意のメモリセル選択時に、選択されたメモリセルブロックにおいて、選択セルの前記トランジスタをＯＦＦし、それ以外のセルの前記トランジスタを全てＯＮのままで、前記全てのメモリセルブロック選択トランジスタを全てＯＮすることを特徴とする半導体記憶装置。
- 請求項６２において、電源投入後、前記プレート線は、スタンドバイ時及びアクティブ時に拘わらず内部電源電圧の１／２又は一定電位に固定され、前記強誘電体キャパシタに記憶されたデータのリフレッシュ動作を行わないことを特徴とする半導体記憶装置。
- 請求項６２において、電源投入後、前記プレート線は、スタンドバイ時には接地電位にされ、セル選択時のデータの読み出し／書き込み時には接地電位から内部電源電位間を変動されることを特徴とする半導体記憶装置。
- 請求項６２において、前記ビット線の配設ピッチは、前記メモリセルの配設ピッチの２倍であることを特徴とする半導体記憶装置。
- 請求項６２において、前記複数のメモリセルブロック選択トランジスタは、閾値電圧が正のトランジスタと負のトランジスタから構成されることを特徴とする半導体記憶装置。
- 請求項１８において、前記メモリセルの前記トランジスタを形成した後に前記強誘電体キャパシタを形成し、その後に前記ビット線を形成することを特徴とする半導体記憶装置。
- 請求項１８において、前記メモリセルの前記トランジスタを形成した後に前記ビット線を形成し、その後に前記強誘電体キャパシタを形成することを特徴とする半導体記憶装置。
- 請求項１７において、前記強誘電体キャパシタの形成においては、下部電極の上に強誘電体膜を形成し、その上に上部電極を形成することを特徴とする半導体記憶装置。
- 請求項１７において、前記強誘電体キャパシタ膜は、Ｓｒ，Ｂｉ，Ｔａ，Ｏ等を含む構成、或いはＰｂ，Ｚｒ，Ｔｉ，Ｏ等を含む構成、或いはＢａ，Ｓｒ，Ｔｉ，Ｏ等を含む構成とすることを特徴とする半導体記憶装置。
- 請求項１７において、前記強誘電体キャパシタの両端の電極ノードは同時に形成され、強誘電体膜は両端の電極ノード間に形成されることを特徴とする半導体記憶装置。
- 請求項１７において、前記強誘電体膜は、ウェハ表面に対して垂直方向、又は平行方向に形成されることを特徴とする半導体記憶装置。
- 請求項１７において、前記強誘電体キャパシタは、半導体基板表面に対して上方に複数層積層されていることを特徴とする半導体記憶装置。
- 請求項１７において、半導体基板に負の電位を印加する基板バイアス発生回路を有することを特徴とする半導体記憶装置。
- 請求項２３において、電源投入時にワード線電位を印加した後、前記プレート線を接地電位より高い電圧に上げることを特徴とする半導体記憶装置。
- 請求項２３において、電源ＯＦＦ時は、前記プレート線を接地電位に下げてから前記ワード線の電位を接地電位に下げることを特徴とする半導体記憶装置。
- 請求項１７において、電源ＯＮ時、半導体基板は、Ｖｓｓより低い電位を有することを特徴とする半導体記憶装置。
- 複数のメモリセルを備えた半導体記憶装置であって、
前記メモリセルは、ゲート電極が第１のワード線に接続された第１のトランジスタと、前記第１のトランジスタのソース端に第１の電極が接続されドレイン端に第２の電極が接続され、第１のデータを記憶する第１の強誘電体キャパシタと、前記第１のトランジスタのドレイン端にソース端が接続されゲート電極が第２のワード線に接続された第２のトランジスタと、前記第２のトランジスタのソース端に第３の電極が接続されドレイン端に第４の電極が接続され、第２のデータを記憶する第２の強誘電体キャパシタと、から構成されて２ビットデータを記憶し、
前記メモリセルの第１のトランジスタのソース端と第２のトランジスタのドレイン端とを接続端子として前記メモリセルを複数直列接続したものと、前記直列接続したものの一端に接続された１個以上のメモリセルブロック選択トランジスタと、をビット線とプレート線との間に接続しているメモリセルブロックを複数個配置してセルアレイを構成することを特徴とする半導体記憶装置。 - 請求項８１において、ダミーセル回路備え、ダミーセル回路は、少なくとも強誘電体或いは常誘電体キャパシタを含むことを特徴とする半導体記憶装置。
- ゲート電極がワード線に接続され、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と、前記ドレイン端に接続された第２の電極とを有しデータを記憶する強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルは前記トランジスタのソース端とドレイン端を接続端子としてビット線とプレート線との間に所定数直列接続されてメモリセルブロックを構成し、前記メモリセルブロックが複数個配置されてセルアレイを構成し、ランダムアクセス機能を有する半導体記憶装置の駆動方法であって、
前記メモリセルブロック内の前記複数のメモリセルの前記各トランジスタを導通させておく第１のステップと、
前記メモリセルブロック内の前記複数のメモリセルのいずれか１つのメモリセルのトランジスタを非導通状態にしてこのメモリセルを選択し、その選択メモリセルに対してデータの書き込み又は読み出しを行う第２のステップと、
を備えることを特徴とする半導体記憶装置の駆動方法。 - ゲート電極がワード線に接続され、ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１端と前記ドレイン端に接続された第２端とを有し、データを記憶する強誘電体キャパシタと、をそれぞれ有する複数のメモリセルを備え、前記複数のメモリセルは前記トランジスタのソース端とドレイン端を接続端子として、ビット線とプレート線との間に所定数直列接続されてメモリセルブロックを構成し、前記メモリセルブロックが複数個配置されてセルアレイを構成し、ランダムアクセス機能を有する半導体記憶装置の駆動方法であって、
前記メモリセルブロック内の前記複数のメモリセルの各トランジスタを導通させておく第１のステップと、
前記メモリセルブロック内の前記複数のメモリセルのいずれか１つのメモリセルのトランジスタを非導通状態にしてこのメモリセルを選択し、その選択メモリセルに前記強誘電体キャパシタの抗電圧の内の最小の第１の抗電圧を越える電圧を印加することにより、第１の抗電圧を備える前記強誘電体キャパシタの蓄積情報を読み出す第２のステップと、
前記選択メモリセルに第１の抗電圧を超える電圧を書き込む第３のステップと、
前記選択メモリセルに第１の抗電圧より大きい第２の抗電圧を越える電圧を印加することにより、第２の抗電圧を備える前記強誘電体キャパシタの蓄積情報を読み出す第４のステップと、
前記選択メモリセルに第２の抗電圧を超える電圧を書き込む第５のステップと、
を備えることを特徴とする半導体記憶装置の駆動方法。 - 請求項１６において、携帯電話としての機能を有することを特徴とする携帯コンピュータシステム。
- 請求項１６において、携帯テレビ電話としての機能を有することを特徴とする携帯コンピュータシステム。
- 請求項１６において、携帯ビデオとしての機能を有することを特徴とする携帯コンピュータシステム。
- 請求項１６において、携帯コンピュータディスプレイとしての機能を有することを特徴とする携帯コンピュータシステム。
- 請求項２３において、動作時、同一アレイ内の選択したメモリセルブロックに接続されるビット線のみＶｓｓより高い電位からＶｓｓ電位に下げられることを特徴とする半導体記憶装置。
- 請求項１７において、直列接続される前記メモリセルの数は４，８，１６のいずれかであることを特徴とする半導体記憶装置。
- 請求項２３において、第１のメモリセルブロックに接続されるプレート線と、同一ビット線に接続され前記第１のメモリセルブロックに隣接した第２のメモリセルブロックに接続されるプレート線は、共有化されていることを特徴とする半導体記憶装置。
- 請求項１７において、メモリセルのトランジスタは閾値電圧が負であるＮＭＯＳトランジスタで構成されることを特徴とする半導体記憶装置。
- 請求項２３において、メモリセルのトランジスタは閾値電圧が負であるＮＭＯＳトランジスタで構成されることを特徴とする半導体記憶装置。
- ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、
前記メモリセルのトランジスタのソース端とドレイン端を接続端子として前記メモリセルを複数個直列接続したものと、前記直列接続したものの少なくとも一端に接続されたメモリセルブロック選択トランジスタと、が第１のビット線と第２のビット線との間に接続されているメモリセルブロックと、
を具備することを特徴とする半導体記憶装置。 - 請求項１７において、前記強誘電体膜は、ウェハ表面に対して垂直方向と平行方向の両方に形成されることを特徴とする半導体記憶装置。
- 請求項１７において、前記強誘電体膜の上部電極は、コンタクトを介して上部金属配線に接続されることを特徴とする半導体記憶装置。
- 請求項１７において、前記強誘電体膜の上部電極は、直接上部金属配線に接続されることを特徴とする半導体記憶装置。
- 請求項１７において、前記強誘電体膜の下部電極は、下部電極下のプラグを介して前記トランジスタの拡散層に接続されることを特徴とする半導体記憶装置。
- 請求項１７において、前記強誘電体膜の下部電極は、第１のコンタクトを介して上部金属配線に接続され、前記金属配線から第２のコンタクトを介して、前記トランジスタの拡散層に接続されることを特徴とする半導体記憶装置。
- 請求項９８において、隣接したビット線に配置されるメモリセルは、メモリセル１ピッチ分、ビット線方向にずれて配置されていることを特徴とする半導体記憶装置。
- 請求項９９において、隣接したビット線に配置されるメモリセルは、メモリセル１ピッチ分、ビット線方向にずれて配置されていることを特徴とする半導体記憶装置。
- 請求項１７において、前記強誘電体キャパシタは、２つの強誘電体膜キャパシタの直列接続から構成されることを特徴とする半導体記憶装置。
- 請求項１７において、前記メモリセルブロックと同じ構成のリダンダンシー用メモリセルブロックを有することを特徴とする半導体記憶装置。
- 請求項１０３において、前記メモリセルブロック全体を前記リダンダンシー用メモリセルブロック全体と置き換えたことを特徴とする半導体記憶装置。
- 請求項１０３において、前記メモリセルブロックの一部のメモリセルを前記リダンダンシー用メモリセルブロックの一部のメモリセルと置き換えたことを特徴とする半導体記憶装置。
- ソース端とドレイン端とを有する第１のトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する第１の強誘電体キャパシタと、第１のトランジスタのドレイン端にソース端が接続された第２のトランジスタと、第１のトランジスタのソース端に接続された第３の電極と第２のトランジスタのドレイン端に接続された第４の電極とを有する第２の強誘電体キャパシタとから、２ビットの情報を記憶するセルユニットを構成し、
前記セルユニットの第１のトランジスタのソース端と第２のトランジスタのドレイン端を接続端子としてビット線とプレート線との間に前記セルユニットを複数個直列接続したものからなるメモリセルブロックと、前記メモリセルブロックを複数個配設したメモリセルアレイを含むことを特徴とする半導体記憶装置。 - 請求項１０６において、前記メモリセルブロックの一端は、少なくとも１つのメモリセル選択トランジスタを介して、前記ビット線に接続されていることを特徴とする半導体記憶装置。
- 請求項１０７において、前記メモリセルブロックの他端は、前記プレート線に接続されていることを特徴とする半導体記憶装置。
- データを記憶するための複数の半導体記憶装置と、前記半導体記憶装置に接続され外部機器とのデータのやり取りを行う入出力装置とを備えたメモリシステムであって、
前記半導体記憶装置は、
ソース端とドレイン端とを有するトランジスタと、前記ソース端に接続された第１の電極と前記ドレイン端に接続された第２の電極とを有する強誘電体キャパシタと、からなるメモリセルと、
前記メモリセルのトランジスタのソース端とドレイン端を接続端子としてビット線とプレート線との間に前記メモリセルを複数個直列接続したものからなるメモリセルブロックと、
前記メモリセルブロックを複数個配設したメモリセルアレイと、
を含むことを特徴とするメモリシステム。 - 請求項１０９において、前記半導体記憶装置を制御するコントローラを更に具備することを特徴とするメモリシステム。
- 請求項１０９において、前記半導体記憶装置は、映画データ，音楽データ，教育データ，ゲートソフトウェア，ＯＡソフトウェア，ＯＳソフトウェア，辞書情報，地図情報の少なくとも１つを記憶することを特徴とするメモリシステム。
- 請求項１８において、前記複数のメモリセルブロック選択トランジスタは、閾値電圧が正のトランジスタと負のトランジスタから構成されることを特徴とする半導体記憶装置。
- 請求項２３において、前記複数のメモリセルブロック選択トランジスタは、閾値電圧が正のトランジスタと負のトランジスタから構成されることを特徴とする半導体記憶装置。
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| US6091623A (en) * | 1997-12-12 | 2000-07-18 | Lg Semicon Co., Ltd. | Split word line ferroelectric memory |
| US6046929A (en) * | 1998-04-06 | 2000-04-04 | Fujitsu Limited | Memory device with two ferroelectric capacitors per one cell |
| US6172387B1 (en) | 1998-05-04 | 2001-01-09 | Micron Technology, Inc. | Semiconductor interconnection structure and method |
| JP3961680B2 (ja) * | 1998-06-30 | 2007-08-22 | 株式会社東芝 | 半導体記憶装置 |
| JP3853981B2 (ja) * | 1998-07-02 | 2006-12-06 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| TW434539B (en) * | 1998-07-10 | 2001-05-16 | Siemens Ag | Ferro-electric write-/read-memory with memory-cells (CFRAM) connected in series |
| KR100281127B1 (ko) * | 1998-11-19 | 2001-03-02 | 김영환 | Nand형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치 |
| JP3868660B2 (ja) * | 1999-03-31 | 2007-01-17 | 株式会社東芝 | 半導体記憶装置及びその駆動方法 |
| IT1312269B1 (it) * | 1999-04-30 | 2002-04-10 | St Microelectronics Srl | Cella di memoria non volatile ferroelettrica integrata su unsubstrato semiconduttore |
| US6611014B1 (en) | 1999-05-14 | 2003-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof |
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| KR100324594B1 (ko) * | 1999-06-28 | 2002-02-16 | 박종섭 | 강유전체 메모리 장치 |
| KR100318440B1 (ko) * | 1999-06-28 | 2001-12-24 | 박종섭 | 강유전체 메모리 장치 및 그의 구동방법 |
| KR100295060B1 (ko) * | 1999-06-30 | 2001-07-12 | 윤종용 | 메모리 영역을 열방향으로 분할하여 리프레쉬 동작이 필요치 않는 그래픽 메모리 장치 |
| US6337805B1 (en) * | 1999-08-30 | 2002-01-08 | Micron Technology, Inc. | Discrete devices including EAPROM transistor and NVRAM memory cell with edge defined ferroelectric capacitance, methods for operating same, and apparatuses including same |
| US6141238A (en) * | 1999-08-30 | 2000-10-31 | Micron Technology, Inc. | Dynamic random access memory (DRAM) cells with repressed ferroelectric memory methods of reading same, and apparatuses including same |
| US6603161B2 (en) * | 2000-03-10 | 2003-08-05 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and method for manufacturing the same |
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| US6570210B1 (en) * | 2000-06-19 | 2003-05-27 | Koninklijke Philips Electronics N.V. | Multilayer pillar array capacitor structure for deep sub-micron CMOS |
| US6735107B1 (en) * | 2000-07-11 | 2004-05-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having ferroelectric capacitors |
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| DE10042222A1 (de) * | 2000-08-28 | 2002-03-14 | Infineon Technologies Ag | CFRAM-Anordnung |
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| DE10047149A1 (de) * | 2000-09-22 | 2002-04-18 | Infineon Technologies Ag | Chain-FRAM |
| WO2002025667A2 (en) * | 2000-09-25 | 2002-03-28 | Symetrix Corporation | Ferroelectric memory and method of operating same |
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| KR100389032B1 (ko) * | 2000-11-21 | 2003-06-25 | 삼성전자주식회사 | 강유전체 메모리 장치 및 그의 제조 방법 |
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| JP2002319634A (ja) * | 2001-04-23 | 2002-10-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| US6972983B2 (en) * | 2002-03-21 | 2005-12-06 | Infineon Technologies Aktiengesellschaft | Increasing the read signal in ferroelectric memories |
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| KR100484254B1 (ko) * | 2002-10-31 | 2005-04-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리던던시 회로 및 그를 이용한 페일구제방법 |
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| JP4025232B2 (ja) | 2003-04-07 | 2007-12-19 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP2004335918A (ja) | 2003-05-12 | 2004-11-25 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP3887348B2 (ja) | 2003-05-16 | 2007-02-28 | 株式会社東芝 | 半導体記憶装置 |
| US7187602B2 (en) * | 2003-06-13 | 2007-03-06 | Infineon Technologies Aktiengesellschaft | Reducing memory failures in integrated circuits |
| JP2005025878A (ja) | 2003-07-03 | 2005-01-27 | Toshiba Corp | 半導体記憶装置およびその試験方法 |
| US7269048B2 (en) | 2003-09-22 | 2007-09-11 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| JP4074279B2 (ja) | 2003-09-22 | 2008-04-09 | 株式会社東芝 | 半導体集積回路装置、デジタルカメラ、デジタルビデオカメラ、コンピュータシステム、携帯コンピュータシステム、論理可変ｌｓｉ装置、ｉｃカード、ナビゲーションシステム、ロボット、画像表示装置、光ディスク記憶装置 |
| JP3866707B2 (ja) | 2003-09-29 | 2007-01-10 | 株式会社東芝 | 半導体記憶装置およびデータの読み出し方法 |
| JP2005243164A (ja) | 2004-02-27 | 2005-09-08 | Toshiba Corp | 半導体記憶装置 |
| JP4068585B2 (ja) | 2004-03-25 | 2008-03-26 | 株式会社東芝 | 強誘電体メモリ装置 |
| JP2006019571A (ja) * | 2004-07-02 | 2006-01-19 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP4091577B2 (ja) * | 2004-07-20 | 2008-05-28 | 株式会社東芝 | 強誘電体メモリ |
| JP2006041365A (ja) * | 2004-07-29 | 2006-02-09 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| JP2006049566A (ja) * | 2004-08-04 | 2006-02-16 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR100629357B1 (ko) * | 2004-11-29 | 2006-09-29 | 삼성전자주식회사 | 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자 형성방법 |
| KR100596828B1 (ko) * | 2004-12-24 | 2006-07-04 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| JP4189378B2 (ja) * | 2004-12-27 | 2008-12-03 | 株式会社東芝 | 強誘電体メモリ |
| DE102005001893B3 (de) * | 2005-01-14 | 2006-06-08 | Infineon Technologies Ag | Ferroelektrischer RAM-Speicher und Verfahren zur Herstellung eines solchen ferroelektrischen RAM-Speichers |
| JPWO2006095389A1 (ja) * | 2005-03-04 | 2008-08-14 | 富士通株式会社 | 磁気メモリ装置並びにその読み出し方法及び書き込み方法 |
| JP2006269764A (ja) * | 2005-03-24 | 2006-10-05 | Toshiba Corp | 強誘電体記憶装置および製造方法 |
| JP2006332335A (ja) * | 2005-05-26 | 2006-12-07 | Toshiba Corp | 半導体記憶装置 |
| JP2006338370A (ja) | 2005-06-02 | 2006-12-14 | Toshiba Corp | メモリシステム |
| JP2007018600A (ja) | 2005-07-07 | 2007-01-25 | Toshiba Corp | 半導体記憶装置 |
| JP2007066448A (ja) | 2005-08-31 | 2007-03-15 | Toshiba Corp | 強誘電体半導体記憶装置 |
| JP4864395B2 (ja) * | 2005-09-13 | 2012-02-01 | 株式会社東芝 | 半導体記憶装置 |
| JP2007095898A (ja) * | 2005-09-28 | 2007-04-12 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP4609722B2 (ja) * | 2005-12-09 | 2011-01-12 | セイコーエプソン株式会社 | 強誘電体記憶装置および電子機器 |
| JP4745108B2 (ja) | 2006-04-06 | 2011-08-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4256411B2 (ja) * | 2006-08-18 | 2009-04-22 | 株式会社東芝 | 強誘電体記憶装置の製造方法 |
| JP2008059654A (ja) | 2006-08-30 | 2008-03-13 | Toshiba Corp | 強誘電体半導体記憶装置 |
| JP2008071897A (ja) * | 2006-09-13 | 2008-03-27 | Toshiba Corp | 半導体メモリ及び半導体メモリの製造方法 |
| JP2008108355A (ja) * | 2006-10-25 | 2008-05-08 | Toshiba Corp | 強誘電体半導体記憶装置及び強誘電体半導体記憶装置の読み出し方法 |
| JP2008171525A (ja) * | 2007-01-15 | 2008-07-24 | Toshiba Corp | 半導体記憶装置 |
| JP4901515B2 (ja) * | 2007-02-07 | 2012-03-21 | 株式会社東芝 | 強誘電体半導体記憶装置 |
| JP2008218842A (ja) * | 2007-03-06 | 2008-09-18 | Toshiba Corp | 半導体記憶装置 |
| JP4491000B2 (ja) | 2007-08-17 | 2010-06-30 | 株式会社東芝 | メモリシステム |
| JP2008034866A (ja) * | 2007-09-18 | 2008-02-14 | Toshiba Corp | 半導体装置 |
| US20090090946A1 (en) * | 2007-10-05 | 2009-04-09 | James Chyi Lai | Dram cell with magnetic capacitor |
| JP5190275B2 (ja) * | 2008-01-09 | 2013-04-24 | パナソニック株式会社 | 半導体メモリセル及びそれを用いた半導体メモリアレイ |
| JP4660564B2 (ja) | 2008-03-11 | 2011-03-30 | 株式会社東芝 | 半導体記憶装置 |
| JP2010015650A (ja) * | 2008-07-04 | 2010-01-21 | Toshiba Corp | 半導体記憶装置 |
| JP5060413B2 (ja) | 2008-07-15 | 2012-10-31 | 株式会社東芝 | 半導体記憶装置 |
| JP2010027167A (ja) * | 2008-07-23 | 2010-02-04 | Toshiba Corp | 半導体記憶装置 |
| JP2010033624A (ja) * | 2008-07-25 | 2010-02-12 | Toshiba Corp | 半導体記憶装置 |
| JP2010080514A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | 半導体記憶装置 |
| JP2010079953A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | 半導体記憶装置 |
| JP5190326B2 (ja) * | 2008-11-04 | 2013-04-24 | 株式会社東芝 | 強誘電体メモリ装置 |
| JP5139240B2 (ja) * | 2008-11-18 | 2013-02-06 | 株式会社東芝 | 強誘電体メモリ装置 |
| JP5185098B2 (ja) * | 2008-12-22 | 2013-04-17 | 株式会社東芝 | 強誘電体メモリ |
| US8208285B2 (en) * | 2009-07-13 | 2012-06-26 | Seagate Technology Llc | Vertical non-volatile switch with punchthrough access and method of fabrication therefor |
| JP2011029258A (ja) * | 2009-07-22 | 2011-02-10 | Toshiba Corp | 半導体記憶装置 |
| JP4908562B2 (ja) * | 2009-09-07 | 2012-04-04 | 株式会社東芝 | 強誘電体メモリ装置 |
| CN102598266B (zh) * | 2009-11-20 | 2015-04-22 | 株式会社半导体能源研究所 | 半导体装置 |
| JP2012049237A (ja) * | 2010-08-25 | 2012-03-08 | Elpida Memory Inc | 半導体装置 |
| JP5156069B2 (ja) | 2010-09-17 | 2013-03-06 | 株式会社東芝 | 強誘電体メモリ |
| WO2012070096A1 (ja) * | 2010-11-22 | 2012-05-31 | 株式会社日立製作所 | 不揮発性記憶装置およびその製造方法 |
| JP2013004778A (ja) | 2011-06-17 | 2013-01-07 | Toshiba Corp | 半導体記憶装置 |
| JP2013012553A (ja) | 2011-06-28 | 2013-01-17 | Toshiba Corp | 半導体記憶装置 |
| US20140095778A1 (en) * | 2012-09-28 | 2014-04-03 | Jaewoong Chung | Methods, systems and apparatus to cache code in non-volatile memory |
| KR102144367B1 (ko) * | 2013-10-22 | 2020-08-14 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조 방법 |
| US9768181B2 (en) * | 2014-04-28 | 2017-09-19 | Micron Technology, Inc. | Ferroelectric memory and methods of forming the same |
| US10128327B2 (en) | 2014-04-30 | 2018-11-13 | Stmicroelectronics, Inc. | DRAM interconnect structure having ferroelectric capacitors exhibiting negative capacitance |
| US9627395B2 (en) | 2015-02-11 | 2017-04-18 | Sandisk Technologies Llc | Enhanced channel mobility three-dimensional memory structure and method of making thereof |
| US9478495B1 (en) | 2015-10-26 | 2016-10-25 | Sandisk Technologies Llc | Three dimensional memory device containing aluminum source contact via structure and method of making thereof |
| US9941021B2 (en) | 2016-06-16 | 2018-04-10 | Micron Technology, Inc. | Plate defect mitigation techniques |
| US10403389B2 (en) | 2016-06-16 | 2019-09-03 | Micron Technology, Inc. | Array plate short repair |
| JP7239808B2 (ja) * | 2018-12-05 | 2023-03-15 | 富士通セミコンダクターメモリソリューション株式会社 | 半導体装置、半導体装置の製造方法及び電子装置 |
| CN113380807A (zh) * | 2021-06-09 | 2021-09-10 | 无锡拍字节科技有限公司 | 3d闪存存储器及其控制器结构 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088339B2 (ja) * | 1988-10-19 | 1996-01-29 | 株式会社東芝 | 半導体メモリ |
| US5592646A (en) * | 1988-12-22 | 1997-01-07 | Framdrive | Ferroelectric storage device emulating a rotating disk drive unit in a computer system and having a parallel and multiplexed optical data interface |
| KR930002470B1 (ko) * | 1989-03-28 | 1993-04-02 | 가부시키가이샤 도시바 | 전기적인 독출/기록동작이 가능한 불휘발성 반도체기억장치 및 그 정보독출방법 |
| JP2724212B2 (ja) * | 1989-07-06 | 1998-03-09 | 株式会社東芝 | メモリ回路 |
| JP3169599B2 (ja) * | 1990-08-03 | 2001-05-28 | 株式会社日立製作所 | 半導体装置、その駆動方法、その読み出し方法 |
| JP3322936B2 (ja) * | 1992-03-19 | 2002-09-09 | 株式会社東芝 | 半導体記憶装置 |
| JP3222243B2 (ja) * | 1993-01-25 | 2001-10-22 | 株式会社日立製作所 | 半導体記憶装置とそれを用いた情報処理システム |
| US5373463A (en) * | 1993-07-06 | 1994-12-13 | Motorola Inc. | Ferroelectric nonvolatile random access memory having drive line segments |
-
1997
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