KR100629357B1 - 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자 형성방법 - Google Patents

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Abstract

퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자의 형성방법들을 제공한다. 이 방법들은 셀 영역 및 주변회로 영역을 갖는 반도체기판을 준비하는 단계를 구비한다. 상기 셀 영역에 데이터를 저장하는 역할을 하는 셀 트랜지스터, 스트링(string) 선택 역할을 하는 제 1 선택 트랜지스터 및 그라운드(ground) 선택 역할을 하는 제 2 선택 트랜지스터를 형성한다. 상기 셀 트랜지스터, 상기 제 1 선택 트랜지스터 및 상기 제 2 선택 트랜지스터를 갖는 반도체기판 전면 상에 제 1 층간절연막을 형성한다. 상기 제 1 층간절연막을 관통하여 상기 제 1 선택 트랜지스터의 드레인 영역을 노출하는 드레인 콘택홀을 형성한다. 상기 드레인 콘택홀을 채우는 드레인 플러그를 형성한다. 상기 제 1 층간절연막 상에 상기 드레인 플러그와 접촉하는 드레인 패드를 형성하고, 동시에, 상기 주변회로 영역에 퓨즈 및 부하저항을 형성한다.

Description

퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자 형성방법{Method of fabricating NAND flash memory device having fuse and load resistor}
도 1은 본 발명의 실시 예들에 따른 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자의 부분평면도이다.
도 2 내지 도 5는 도 1의 절단선 I-I'에 따라 취해진 단면도들이다.
도 6은 본 발명의 다른 실시 예들에 따른 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자의 부분평면도이다.
도 7 및 도 8은 도 6의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자의 형성방법에 관한 것이다.
비휘발성 메모리소자인 플래시메모리소자는 전원공급이 차단될지라도 저장된 데이터들을 유지하는 특성을 가진다. 상기 플래시메모리소자는 셀 어레이의 구조에 따라 노어 플래시메모리소자(NOR flash memory device) 및 낸드 플래시메모리소자(NAND flash memory device)로 분류될 수 있다. 상기 낸드 플래시메모리소자(NAND flash memory device)는 상기 노어 플래시메모리소자(NOR flash memory device)에 비하여 상대적으로 낮은 비트 당 제조비용(low bit cost) 및 낮은 전력소모(low power consumption) 라는 장점을 보인다.
상기 낸드 플래시메모리소자는 데이터를 저장하는 셀 트랜지스터(cell transistor)와, 상기 셀 트랜지스터를 구동시키는 구동회로를 구비한다. 상기 구동회로는 각종 신호 지연 회로, 고전압 안정화 회로, 기준 전압 생성 회로를 포함한다. 상기 회로들은 부하저항(load resistor)을 포함할 수 있다. 상기 셀 트랜지스터는 반도체기판의 셀 영역에 형성된다. 반면, 상기 구동회로는 상기 반도체기판의 주변회로 영역에 형성된다.
상기 반도체기판의 셀 영역에는 통상적으로 수백만 개 이상의 상기 셀 트랜지스터들이 형성된다. 상기 셀 트랜지스터들 중 하나라도 불량 셀 트랜지스터가 있는 경우 상기 낸드 플래시메모리소자는 오동작 한다. 이에 대한 대응방안으로, 상기 반도체기판 내에 상기 불량 셀 트랜지스터를 대체할 수 있도록 잉여 셀(redundancy cell) 및 퓨즈(fuse)를 형성하는 기술이 널리 채택되고 있다. 상기 불량 셀 트랜지스터는, 테스트 공정을 이용하여 찾아낸 후, 수리공정(repair process)을 이용하여 상기 잉여 셀(redundancy cell)로 대체된다. 상기 수리공정(repair process)은 상기 퓨즈(fuse)를 절단하기 위한 레이저 빔 조사 단계를 포함한다. 즉, 상기 불량 셀 트랜지스터에 연결된 상기 퓨즈(fuse)가 절단되는 경우, 상기 불량 셀 트랜지스터에는 펄스(pulse)가 인가되지 않는다. 그 대신 상기 불량 셀 트랜지스터와 치환되는 상기 잉여 셀(redundancy cell)에 펄스(Pulse)가 인가된 다.
상기 퓨즈(fuse)는 상기 주변회로 영역에 매립된다. 상기 퓨즈(fuse)를 형성하는 기술에는 제어게이트 전극 층을 이용하는 기술, 비트라인 층을 이용하는 기술 및 금속배선 층을 이용하는 기술이 있다.
상기 제어게이트 전극 층을 이용하는 기술은 상기 반도체기판 상에 차례로 적층된 플로팅게이트 층 및 유전 층을 형성하는 것을 포함한다. 상기 플로팅게이트 층 및 상기 유전 층을 부분식각하여 상기 주변회로 영역에 퓨즈영역을 노출시킨다. 상기 반도체기판 전면 상에 제어게이트 전극 층을 형성한다. 상기 제어게이트 전극 층, 상기 유전 층 및 상기 플로팅게이트 층을 패터닝 하여 상기 셀 영역에 제어게이트 전극, 제어게이트 유전 막 및 플로팅게이트를 형성한다. 동시에, 상기 퓨즈영역 내에 상기 제어게이트 전극 층을 패터닝 하여 상기 퓨즈(fuse)를 형성한다. 그러나 상기 퓨즈영역에 상기 플로팅게이트 층 및 상기 유전 층이 제거됨으로 인하여, 상기 셀 영역과 상기 퓨즈영역 간에는 상기 플로팅게이트 층 및 상기 유전 층 두께에 상당하는 단차가 발생한다. 이에 따라, 상기 제어게이트 전극 층을 패터닝 하여 상기 퓨즈(fuse)를 형성할 때 브리지(bridge)를 유발한다. 상기 브리지(bridge)는 인접한 퓨즈(fuse)와 연결되며 상기 수리공정(repair process)을 어렵게 한다.
상기 비트라인 층을 이용하는 기술은 상기 셀 영역에 비트라인을 형성하는 동안 상기 주변회로 영역에 상기 퓨즈(fuse)를 형성한다. 즉, 상기 퓨즈(fuse)는 상기 비트라인과 동일한 물질 층으로 형성할 수 있다. 그런데 상기 비트라인은 전 기적 신호들의 전송 속도 및 소자의 신뢰성을 향상시키기 위하여 낮은 비저항(low resistivity) 및 높은 융점(high melting point)을 갖는 텅스텐 막과 같은 금속 막으로 형성한다. 이 경우에, 상기 비트라인과 동시에 형성된 텅스텐 퓨즈를 절단시키기 위한 레이저 빔은 폴리실리콘 퓨즈 또는 텅스텐 실리사이드 퓨즈를 절단시키기 위한 레이저 빔보다 높은 에너지를 가져야 한다. 또한, 상기 낸드 플래시메모리소자의 집적도가 증가함에 따라, 상기 퓨즈들의 피치 사이즈(pitch size)는 점점 감소하고 있다. 이에 따라, 원하는 퓨즈만을 선택적으로 절단시킬 때, 상기 원하는 퓨즈에 인접한 비 선택된 퓨즈들이 손상되거나 절단될 수 있다. 상기 손상된 텅스텐 퓨즈들 또는 상기 절단된 텅스텐 퓨즈들은 상기 수리공정(repair process) 후에 대기 중에 노출된다. 이 경우에, 상기 손상된 텅스텐 퓨즈들 또는 상기 절단된 텅스텐 퓨즈들은 상기 대기 중의 습기(moisture)에 기인하여 쉽게 산화 및 부식되어 상기 낸드 플래시메모리소자의 오동작을 유발시킬 수 있다. 특히, 상기 텅스텐 막은 폴리실리콘 막 또는 텅스텐 실리사이드 막에 비하여 강한 산화력을 보이므로 상기 손상된 텅스텐 퓨즈들은 상기 수리공정 후의 수율(post-repair yield)을 현저히 저하시킬 수 있다.
상기 금속배선 층을 이용하는 기술은 금속배선을 형성하는 동안 상기 주변회로 영역에 상기 퓨즈(fuse)를 형성한다. 그런데 상기 금속배선 층은 통상적으로 차례로 적층된 장벽금속(barrier metal)층 및 금속 층으로 형성된다. 상기 금속 층의 성막재료로는 구리 및 알루미늄이 널리 사용된다. 상기 장벽금속 층의 성막재료로는 티타늄 및 질화티타늄이 널리 사용된다. 또한, 상기 금속 층은 상기 장벽금속 층보다 두껍게 형성된다. 그 결과, 상기 금속배선 층을 절단하려면 높은 에너지를 갖는 레이저 빔이 필요하다. 이에 따라, 상기 금속배선 층을 이용하여 상기 퓨즈(fuse)를 형성하려면 상기 금속배선 층의 두께를 얇게 하여야 한다. 예를 들면, 상기 금속 층을 식각하여 제거하고 상기 장벽금속(barrier metal)층 만으로 상기 퓨즈(fuse)를 형성할 수 있다. 그러나 이것은 공정을 매우 복잡하게 하므로 바람직하지 못하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자에 있어서, 수리공정(repair process)에서 절단하기 쉬운 상기 퓨즈를 형성하는 방법과 추가되는 공정 없이 상기 부하저항을 형성하는 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자의 형성방법들을 제공한다. 이 방법들은 셀 영역 및 주변회로 영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 셀 영역에 데이터를 저장하는 역할을 하는 셀 트랜지스터, 스트링(string) 선택 역할을 하는 제 1 선택 트랜지스터 및 그라운드(ground) 선택 역할을 하는 제 2 선택 트랜지스터를 형성한다. 상기 셀 트랜지스터, 상기 제 1 선택 트랜지스터 및 상기 제 2 선택 트랜지스터를 갖는 반도체기판 전면 상에 제 1 층간절연막을 형성한다. 상기 제 1 층간절연막을 관통하여 상기 제 1 선택 트랜지스터의 드레인 영역을 노출하는 드레인 콘택 홀을 형성한다. 상기 드레인 콘택홀을 채우는 드레인 플러그를 형성한다. 상기 제 1 층간절연막 상에 상기 드레인 플러그와 접촉하는 드레인 패드를 형성하고, 동시에, 상기 주변회로 영역에 퓨즈 및 부하저항을 형성한다.
본 발명의 몇몇 실시 예들에서, 상기 트랜지스터들과 상기 제 1 층간절연막 사이에 식각저지막을 추가로 형성할 수 있다. 즉, 상기 셀 트랜지스터, 상기 제 1 선택 트랜지스터 및 상기 제 2 선택 트랜지스터를 갖는 반도체기판 전면 상에 상기 식각저지막을 형성할 수 있다. 이때, 상기 식각저지막은 상기 제 1 층간절연막과 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 제 1 층간절연막은 고밀도 플라즈마 산화막으로 형성할 수 있으며, 상기 식각저지막은 화학기상증착방법에 의한 실리콘질화막으로 형성할 수 있다.
다른 실시 예들에서, 상기 드레인 콘택홀을 형성할 때, 상기 제 2 선택 트랜지스터의 소스 영역을 노출하는 소스 콘택홀을 동시에 형성할 수 있다. 다른 방법으로, 상기 소스 콘택홀을 대신하여 소스 콘택 슬릿을 형성할 수도 있다. 이어서, 상기 드레인 콘택홀을 채우며 상기 반도체기판 전면 상에 제 1 저항성물질 층을 형성할 수 있다. 상기 제 1 저항성물질 층은 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드 및 코발트 실리사이드로 구성된 일군에서 선택된 하나의 물질막으로 형성할 수 있다. 예를 들면, 상기 제 1 저항성물질 층은 상기 도핑된 폴리실리콘 막으로 형성할 수 있다. 다음, 상기 드레인 플러그를 형성하기 위하여 상기 제 1 저항성물질 층을 부분적으로 제거하여 상기 제 1 층간절연막의 상부면을 노출시킬 수 있다. 이때, 상기 소스 콘택홀을 채우는 소스 플러그가 형성될 수 있다. 상기 소스 콘택 슬릿이 형성되어 있는 경우, 상기 소스 콘택 슬릿을 채우는 소스 라인이 형성될 수 있다. 상기 드레인 플러그를 갖는 반도체기판 전면 상에 제 2 저항성물질 층을 형성할 수 있다. 상기 제 2 저항성물질 층은 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드 및 코발트 실리사이드로 구성된 일군에서 선택된 하나의 물질막으로 형성할 수 있다. 예를 들면, 상기 제 2 저항성물질 층은 상기 도핑된 폴리실리콘 막으로 형성할 수 있다. 상기 제 2 저항성물질 층을 패터닝 하여 상기 셀 영역에 상기 드레인 플러그와 전기적으로 접촉하는 상기 드레인 패드 및 상기 소스 플러그와 전기적으로 접촉하는 소스 라인을 형성할 수 있다. 상기 퓨즈 및 상기 부하저항은 상기 드레인 패드와 같은 물질막으로 형성할 수 있다.
또 다른 실시 예들에서, 상기 드레인 패드, 상기 퓨즈 및 상기 부하저항을 갖는 반도체기판 전면 상에 제 2 층간절연막을 형성할 수 있다. 상기 제 2 층간절연막을 관통하여 상기 드레인 패드와 전기적으로 접촉하는 비트라인 플러그를 형성할 수 있다. 상기 제 2 층간절연막 상에 상기 비트라인 플러그와 전기적으로 접촉하는 비트라인을 형성할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 방법들은 셀 영역 및 주변회로 영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 셀 영역에 데이터를 저장하는 역할을 하는 셀 트랜지스터, 스트링(string) 선택 역할을 하는 제 1 선택 트랜지스터 및 그라운드(ground) 선택 역할을 하는 제 2 선택 트랜지스터를 형성한다. 상기 셀 트랜지스터, 상기 제 1 선택 트랜지스터 및 상기 제 2 선택 트랜지스터를 갖는 반도체기판 전면 상을 덮는 제 1 층간절연막을 형성한다. 상기 제 1 층간절연막을 관통하여 상기 제 1 선택 트랜지스터의 드레인 영역을 노출하는 드레인 콘택홀을 형성한다. 상기 드레인 콘택홀을 채우며 상기 반도체기판 전면 상을 덮는 제 1 저항성물질 층을 형성한다. 상기 제 1 저항성물질 층을 패터닝 하여 상기 제 1 층간절연막 상에 드레인 패드를 형성하고, 동시에, 상기 주변회로 영역에 퓨즈 및 부하저항을 형성한다.
몇몇 실시 예들에서, 상기 퓨즈 및 상기 부하저항은 상기 드레인 패드와 같은 물질막으로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시 예들에 따른 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자의 부분평면도이고, 도 2 내지 도 5는 본 발명의 실시 예들에 따른 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자의 형성방법을 설명하기 위하여 도 1의 절단선 I-I'에 따라 취해진 단면도들이다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예들에 따른 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자의 형성방법은 셀 영역(C) 및 주변회로 영역(P)을 갖는 반도체기판(100)을 준비하는 것을 포함한다. 상기 셀 영역(C)에 데이터를 저장하는 역할을 하는 셀 트랜지스터들(131, 139), 스트링(string) 선택 역할을 하는 제 1 선택 트랜지스터(121) 및 그라운드(ground) 선택 역할을 하는 제 2 선택 트랜지스터(141)를 형성한다. 알려진 바와 같이, 상기 낸드 플래시메모리소자는 스트링(string) 단위로 동작하는 특성을 갖는다. 즉, 상기 낸드 플래시메모리소자의 상기 셀 영역(C)에는 복수개의 상기 스트링(string)들이 형성된다. 상기 스트링(string)은 상기 제 1 선택 트랜지스터(121), 2의 배수 개를 갖는 상기 셀 트랜지스터들(131, 139), 및 상기 제 2 선택 트랜지스터(141)를 갖는다. 예를 들면, 상기 스트링(string)은 제 1 셀 트랜지스터(131) 내지 제 32 셀 트랜지스터(139), 즉, 라인형상을 갖는 활성영역(104) 상에 형성된 32개의 셀 트랜지스터들(131, 139)을 갖는다. 상기 제 1 셀 트랜지스터(131)의 드레인은 상기 제 1 선택 트랜지스터(121)의 소스와 접속된다. 즉, 상기 제 1 선택 트랜지스터(121)와 상기 제 1 셀 트랜지스터(131) 사이에 소스/드레인 영역(SD)이 형성된다. 상기 셀 트랜지스터들(131, 139) 사이에도 상기 소스/드레인 영역들(SD)이 형성된다. 상기 제 32 셀 트랜지스터(139)의 소스는 상기 제 2 선택 트랜지스터(141)의 드레인과 접속된다. 즉, 상기 제 2 선택 트랜지스터(141)와 상기 제 32 셀 트랜지스터(139) 사이에도 소스/드레인 영역(SD)이 형성된다. 또한, 상기 주변회로 영역(P)에 고전압 트랜지스터(도시하지 않음) 및 저전압 트랜지스터(도시하지 않음)와 같은 구동회로의 형성에 필요 한 트랜지스터들(도시하지 않음)을 형성할 수 있다.
구체적으로, 상기 반도체기판(100) 내에 소자분리막(110)을 형성하여 활성영역들(104)을 한정한다. 상기 반도체기판 (100)은 제 1 도전형, 예를 들어 P형 실리콘기판 일 수 있다. 상기 소자분리막(110)은 공지의 얕은 트렌치 분리(shallow trench isolation; STI) 공정에 의하여 형성될 수 있다. 도 1에 도시된 바와 같이, 상기 셀 영역(C)에 형성되는 상기 활성영역들(104)은 평면도 상에서 보여 질 때 서로 평행한 라인형상을 갖도록 한정될 수 있다. 반면, 상기 주변회로 영역(P) 형성되는 활성영역들(도시하지 않음)은 해당회로에 적합한 형상을 갖도록 한정될 수 있다. 상기 활성영역들(104) 상에 터널 유전막(tunnel dielectric layer;106)을 형성한다. 상기 터널 유전막(106)은 실리콘산화막(SiO), 실리콘산질화막 (SiON) 또는 고유전막(high-k dielectric layer)으로 형성할 수 있다. 이 경우, 상기 고유전막은 알루미늄산화막(AlO), 하프늄산화막(HfO), 하프늄실리콘산화막(HfSiO), 하프늄알루미늄산화막(HfAlO), 탄탄륨산화막(TaO), 지르코늄산화막(ZrO) 또는 이들의 조합에 의한 적층막일 수 있다. 다음, 상기 터널 유전막(106)을 갖는 반도체기판(100) 상에 제 1 도전막을 형성한다. 상기 제 1 도전막은 폴리실리콘막으로 형성될 수 있다. 상기 제 1 도전막을 패터닝 하여 상기 활성영역들(104) 상에 복수개의 제 1 도전성패턴들(108)을 형성한다. 상기 제 1 도전성패턴들(108)은 상기 낸드 플래시메모리소자의 부유게이트들(108)로써 제공된다. 상기 부유게이트들(108)은 도시된 바와 같이 상기 활성영역들(104)을 따라 일정한 간격으로 서로 이격되도록 형성되며, 평면도 상에서 보여 질 때 실질적으로 사각형상을 갖도록 형성될 수 있다. 또한, 상기 부유게이트들(108)은 상기 활성영역(104)을 가로지르는 길이를 갖도록 형성되며 인접하는 소자분리막(110) 상으로 소정부분 연장될 수 있다. 이어서, 상기 부유게이트들(108) 및 상기 소자분리막(110)을 이온주입 마스크로 사용하여 상기 활성영역(104) 내에 제 2 도전형, 예를 들어 N형 불순물 이온들을 주입할 수 있다. 그 결과, 상기 부유게이트들(108) 양옆의 상기 활성영역들(104) 내에 상기 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)을 형성한 후에, 상기 반도체 기판(100)의 전면 상에 제어게이트 유전막(112)을 형성한다. 즉, 상기 제어게이트 유전막(112)은 상기 부유게이트들(108)의 상부면 및 측벽들을 덮고, 그들 사이의 상기 활성영역들(104) 및 상기 소자분리막(110)을 덮도록 형성할 수 있다. 상술한 바와 같이 상기 부유게이트들(108)이 사각형상을 갖도록 형성되는 경우에, 상기 제어게이트 유전막(112)은 상기 부유게이트들(108) 각각의 네 측벽들을 모두 덮도록 형성할 수 있다. 상기 제어게이트 유전막(112)은 오엔오(oxide-nitride-oxide; ONO)막 또는 상기 고유전막(high-k dielectric layer)으로 형성할 수 있다. 다음, 상기 제어게이트 유전막(112) 상에 제 2 도전막 및 캐핑막을 차례로 형성한다. 상기 제 2 도전막은 제 2 하부도전막 및 제 2 상부도전막의 적층막으로 형성할 수 있다. 이 경우에, 상기 제 2 하부도전막은 폴리실리콘막으로 형성할 수 있으며, 상기 제 2 상부도전막은 텅스텐 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막과 같은 금속실리사이드막으로 형성할 수 있다. 또한, 상기 제 2 상부도전막은 텅스텐과 같은 금속막으로 형성할 수도 있다. 상기 제 2 하부도전막이 폴리실리콘막이고 상기 제 2 상부도전막이 텅스텐막인 경우, 상기 폴리실리콘막 및 상기 텅스텐막 사이에 질화텅스텐(WN)막을 추가로 형성하는 것이 바람직하다. 상기 캐핑막은 실리콘질화막(SiN)으로 형성할 수 있다. 상기 캐핑막, 상기 제 2 상부도전막 및 상기 제 2 하부도전막을 차례로 패터닝 하여 상기 부유게이트들(108)과 중첩하면서 상기 활성영역들(104) 및 상기 소자분리막(110)을 가로지르는 복수개의 평행한 제 2 도전성패턴들(117) 및 캐핑패턴들(124)을 형성한다. 상기 제 2 도전성패턴들(117)은 차례로 적층된 제 2 하부도전성패턴들(114) 및 제 2 상부도전성패턴들(116)을 포함한다. 상기 제 2 도전성패턴들(117)은 상기 낸드 플래시메모리소자의 제어게이트전극들(117)로써 제공된다. 또한, 상기 제 2 도전성패턴들(117)은 상기 낸드 플래시메모리소자의 워드라인들(117)의 역할을 한다. 한편, 상기 제 2 도전막 및 상기 캐핑막은 포토 및 건식식각 공정에 의하여 패터닝 할 수 있다. 이 과정에서, 상기 워드라인들(117) 사이에 노출되는 상기 제어게이트 유전막(112)은 함께 식각되어 제거될 수 있다. 또한, 상기 워드라인들(117) 사이에 노출되는 상기 제어게이트 유전막(112)은 식각 종료층의 역할을 할 수도 있다. 그 결과, 차례로 적층된 상기 터널 유전막(106), 상기 부유게이트들(108), 상기 제어게이트 유전막(112) 및 상기 제어게이트전극들(117)은 상기 낸드 플래시메모리소자의 상기 셀 트랜지스터들(131, 139)을 구성한다. 또한, 상기 셀 트랜지스터들(131, 139)은 상기 부유게이트들(108) 양옆에 형성된 상기 소스/드레인 영역들(SD)을 포함한다. 다른 한편, 상기 셀 트랜지스터들(131, 139)을 형성하는 동안, 상기 제 1 선택 트랜지스터(121) 및 상기 제 2 선택 트랜지스터(141)를 함께 형성한다. 상기 제 1 선택 트랜지스터(121)는 차례로 적층된 상기 터널 유전막(106), 상기 제 1 도전성패턴(108), 제 2 하부도전성패턴(114) 및 제 2 상부도전성패턴(116)으로 형성할 수 있다. 즉, 상기 셀 트랜지스터들(131, 139)의 구성요소들 중 상기 제어게이트 유전막(112)이 생략된 구조로 형성할 수 있다. 상기 제 1 선택 트랜지스터(121) 상에 상기 캐핑패턴(124)이 적층될 수 있다. 상술한 바와 같이 상기 제 1 선택 트랜지스터(121)는 스트링(string) 선택 역할을 한다. 여기서, 상기 제 1 도전성패턴(108), 상기 제 2 하부도전성패턴(114) 및 상기 제 2 상부도전성패턴(116)은 스트링 선택 라인(string select line; SSL)을 구성한다. 상기 제 1 선택 트랜지스터(121)의 한쪽에 드레인 영역(121D)이 형성되고 다른 한쪽에 소스가 형성된다. 그런데 상기 제 1 선택 트랜지스터(121)의 상기 소스는 상기 제 1 셀 트랜지스터(131)의 상기 드레인과 접속된다. 즉, 상기 제 1 선택 트랜지스터(121) 및 상기 제 1 셀 트랜지스터(131) 사이에 상기 소스/드레인 영역(SD)이 형성된다. 또한, 상기 제 2 선택 트랜지스터(141)도 차례로 적층된 상기 터널 유전막(106), 상기 제 1 도전성패턴(108), 제 2 하부도전성패턴(114) 및 제 2 상부도전성패턴(116)으로 형성할 수 있다. 상기 제 2 선택 트랜지스터(141) 상에 상기 캐핑패턴(124)이 적층될 수 있다. 상기 제 2 선택 트랜지스터(141)는 그라운드(ground) 선택 역할을 한다. 여기서, 상기 제 1 도전성패턴(108), 제 2 하부도전성패턴(114) 및 제 2 상부도전성패턴(116)은 그라운드 선택 라인(ground select line; GSL)을 구성한다. 상기 제 2 선택 트랜지스터(141)의 한쪽에 소스 영역(141S)이 형성되고 다른 한쪽에 드레인이 형성된다. 그런데 상기 제 2 선택 트랜지스터(141)의 상기 드레인은 상기 제 32 셀 트랜지스터(139)의 상기 소스와 접속된다. 즉, 상기 제 2 선택 트랜지스터(141) 및 상기 제 32 셀 트랜지스터(139) 사이에도 상기 소스/드레인 영역(SD)이 형성된다. 상기 셀 트랜지스터들(131, 139), 상기 캐핑패턴들(124), 상기 제 1 선택 트랜지스터(121) 및 상기 제 2 선택 트랜지스터(141)의 측벽들 상에 절연성스페이서들(122)을 형성한다. 상기 절연성스페이서들(122)은 상기 반도체기판(100)의 전면 상에 실리콘질화막을 형성하고, 상기 실리콘질화막을 이방성 식각하여 형성할 수 있다. 또한, 상기 절연성스페이서들(122)은 차례로 적층된 실리콘산화막 및 실리콘질화막으로 형성할 수도 있다.
결과적으로, 상기 셀 영역(C)에 상기 스트링 선택 라인(string select line; SSL), 상기 그라운드 선택 라인(ground select line; GSL), 및 이들 사이에 개재된 복수개의 평행한 상기 워드라인들(117)이 형성된다.
상기 셀 트랜지스터들(131, 139), 상기 캐핑패턴들(124), 상기 절연성스페이서들(122), 상기 제 1 선택 트랜지스터(121) 및 상기 제 2 선택 트랜지스터(141)를 갖는 반도체 기판(100)의 전면 상에 식각저지막(126)을 형성한다. 상기 식각저지막(126)을 갖는 반도체 기판(100)의 전면 상에 제 1 층간절연막(128)을 형성한다. 상기 제 1 층간절연막(128)은 고밀도 플라즈마 화학기상 증착법(high density plasma chemical vapor deposition; HDPCVD)에 의한 실리콘산화막(이하, 고밀도 플라즈마 산화막이라 한다.)으로 형성할 수 있다. 상기 식각저지막(126)은 상기 제 1 층간절연막(128)과 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 제 1 층간절연막(128)이 상기 고밀도 플라즈마 산화막인 경우, 상기 식각저지막(126)은 화학기상증착(chemical vapor deposition; CVD)방법에 의한 실리콘질화막으로 형성할 수 있다. 이어서, 상기 제 1 층간절연막(128)의 상부면을 평탄화 하여 표면단차를 최소화 하는 것이 바람직하다.
도 1 및 도 3을 참조하면, 상기 제 1 층간절연막(128) 및 상기 식각저지막(126)에 패터닝 공정을 이용하여 상기 제 1 층간절연막(128) 및 상기 식각저지막(126)을 완전히 관통하며 상기 제 1 선택 트랜지스터(121)의 상기 드레인 영역(121D)을 노출하는 드레인 콘택홀을 형성한다. 상기 패터닝 공정은 상기 제 1 층간절연막(128) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 제 1 층간절연막(128) 및 상기 식각저지막(126)을 차례로 식각하는 것을 포함할 수 있다. 상기 패터닝 공정에서 상기 식각저지막(126)은 식각 저지층의 역할을 할 수 있다. 즉, 상기 식각저지막(126) 및 상기 제 1 층간절연막(128) 간의 식각선택비를 이용하여 상기 드레인 콘택홀 형성의 여유도를 높일 수 있다. 상기 드레인 콘택홀은, 단면도 상에서 보여 질 때 그 하부의 폭이 상부의 폭보다 좁은 역 사다리꼴 모양 및 그 하부의 폭이 상부의 폭보다 넓은 사다리꼴 모양으로 형성될 수 있으나, 이하에서는 설명의 간략화를 위하여 그 하부의 폭 과 상부의 폭이 동일하게 형성된 경우를 상정하여 설명하기로 한다.
상기 드레인 콘택홀을 형성하는 동안, 상기 제 2 선택 트랜지스터(141)의 상기 소스 영역(141S)을 노출하는 소스 콘택 슬릿(slit)을 형성할 수 있다. 상기 소스 콘택 슬릿은 상기 그라운드 선택 라인에 평행한 방향으로 형성할 수 있다.
이어서, 상기 드레인 콘택홀 및 상기 소스 콘택 슬릿을 채우며 상기 반도체 기판(100) 전면 상을 덮는 제 1 저항성물질 층을 형성한다. 상기 제 1 저항성물질 층은 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드 및 코발트 실리사이드로 구성된 일군에서 선택된 하나의 물질막으로 형성할 수 있다. 예를 들면, 상기 제 1 저항성물질 층은 상기 도핑된 폴리실리콘 막으로 형성할 수 있다. 상기 제 1 저항성물질 층을 부분적으로 제거하여 상기 드레인 콘택홀 내에 드레인 플러그(151)를 형성한다. 이때, 상기 소스 콘택 슬릿 내에 소스 라인(153)이 형성될 수 있다. 상기 소스 라인(153)은 상기 소스 영역(141S)에 전기적으로 접속된다. 상기 드레인 플러그(151)를 형성하기 위하여 상기 제 1 저항성물질 층을 부분적으로 제거하는 공정은 상기 제 1 층간절연막(128)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다.
도 1 및 도 4를 참조하면, 상기 드레인 플러그(151)를 갖는 반도체기판(100) 전면 상에 제 2 저항성물질 층을 형성한다. 상기 제 2 저항성물질 층은 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드 및 코발트 실리사이드로 구성된 일군에서 선택된 하나의 물질막으로 형성할 수 있다. 예를 들면, 상기 제 2 저항성물질 층은 상기 도핑된 폴리실리콘 막으로 형성할 수 있다. 상기 제 2 저항성물질 층의 두께는 500 Å 내지 3000 Å 으로 형성할 수 있다. 상기 제 2 저항성물질 층을 패터닝 하여 상기 드레인 플러그(151)에 접촉하는 드레인 패드(155)를 형성하고, 동시에, 상기 주변회로 영역(P)에 퓨즈들(156, 157) 및 부하저항(158)을 형성한다. 이때, 상기 퓨즈들(156, 157)은 수리공정(repair process)에서 레이저 빔 조사에 의하여 절단될 수 있는 두께로 형성하는 것이 바람직하다. 상기 드레인 패드(155), 상기 퓨즈들(156, 157) 및 상기 부하저항(158)은 모두 같은 두께를 갖도록 형성할 수 있다. 또한, 상기 드레인 패드(155), 상기 퓨즈들(156, 157) 및 상기 부하저항(158)은 모두 같은 물질막으로 형성할 수 있다. 이 경우, 공정을 단순화할 수 있다.
예를 들어, 상기 부하저항(158)을 상기 도핑된 폴리실리콘 막으로 형성하는 경우, 상기 도핑된 폴리실리콘 막의 도핑 농도를 조절하여 원하는 저항값을 얻을 수 있다.
여기서, 상기 드레인 패드(155)는 상기 제 1 층간절연막(128) 및 상기 식각저지막(126)을 관통하는 상기 드레인 플러그(151)에 의하여 상기 드레인 영역(121D)에 전기적으로 접속된다.
한편, 본 발명의 다른 방법들에 있어서, 상기 드레인 패드(155), 상기 퓨즈들(156, 157) 및 상기 부하저항(158)은 상기 제 1 저항성물질 층으로 형성할 수도 있다. 구체적으로, 도 3을 참조하여 설명된 바와 같이, 상기 드레인 콘택홀 및 상기 소스 콘택 슬릿을 채우며 상기 반도체기판(100) 전면 상을 덮는 상기 제 1 저항성물질 층을 형성한다. 상기 제 1 저항성물질 층은 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드 및 코발트 실리사이드로 구성된 일군에서 선택된 하나의 물질막으로 형성할 수 있다. 예를 들면, 상기 제 1 저항성물질 층은 상기 도핑된 폴리실리콘 막으로 형성할 수 있다. 이어서, 상기 제 1 저항성물질 층의 상부면을 평탄화 하는 것이 바람직하다. 상기 평탄화 된 제 1 저항성물질 층을 패터닝 하여 상기 드레인 패드(155)를 형성하고, 동시에, 상기 주변회로 영역(P)에 상기 퓨즈들(156, 157) 및 상기 부하저항(158)을 형성한다. 이때, 상기 소스 콘택 슬릿 내에 상기 소 스 라인(153)이 형성될 수 있다. 또한, 상기 드레인 패드(155)는 상기 드레인 콘택홀을 채우는 상기 제 1 저항성물질 층에 의하여 상기 드레인 영역(121D)에 전기적으로 접속된다.
도 1 및 도 5를 참조하면, 상기 드레인 패드(155), 상기 퓨즈들(156, 157) 및 상기 부하저항(158)을 갖는 반도체기판(100) 전면 상에 제 2 층간절연막(161)을 형성할 수 있다. 상기 제 2 층간절연막(161)은 고밀도 플라즈마 산화막으로 형성할 수 있다. 상기 제 2 층간절연막(161)을 패터닝 하여 상기 드레인 패드(155)를 노출시키는 비트라인 콘택홀, 상기 부하저항(158)을 노출시키는 금속배선 콘택홀들을 형성할 수 있다. 상기 비트라인 콘택홀 및 상기 금속배선 콘택홀들을 완전히 채우며 상기 반도체기판(100) 전면 상을 덮는 제 3 도전막을 형성할 수 있다. 상기 제 3 도전막을 평탄화 하여 상기 드레인 패드(155)와 전기적으로 접촉하는 비트라인 플러그(163) 및 상기 부하저항(158)과 전기적으로 접촉하는 금속배선 플러그들(164)을 형성할 수 있다.
이어서, 상기 제 2 층간절연막(161) 상에 상기 비트라인 플러그(163)와 전기적으로 접촉하는 비트라인(168) 및 상기 금속배선 플러그들(164)과 전기적으로 접촉하는 금속배선들(169)을 형성할 수 있다. 이와는 달리, 상기 비트라인(168) 및 상기 금속배선들(169)은 상기 비트라인 플러그(163) 및 상기 금속배선 플러그들(164)과 동시에 형성할 수도 있다.
상기 비트라인(168) 및 상기 금속배선들(169)을 형성하는 동안, 상기 퓨즈들(156, 157)에 접속되는 퓨즈 플러그(165) 및 퓨즈 배선들(170)을 형성할 수 있다. 다른 방법으로, 상기 퓨즈 플러그(165) 및 상기 퓨즈 배선들(170)은 상기 비트라인(168) 및 상기 금속배선들(169)을 형성하기 전에 형성할 수도 있다.
이후, 상기 반도체기판(100) 상에는 제 3 층간절연막(도시하지 않음)이 추가로 형성될 수 있다. 그런데 상기 퓨즈들(156, 157)은 테스트 공정을 통하여 절단되어야할 퓨즈들이 선택될 수 있다. 이어서, 상기 선택된 퓨즈들은 수리공정(repair process)에서 레이저 빔 조사에 의하여 절단될 수 있어야한다. 상기 퓨즈들(156, 157) 상에 상기 제 2 층간절연막(161) 및 상기 제 3 층간절연막(도시하지 않음)과 같은 두꺼운 절연층들이 있는 경우, 상기 퓨즈들(156, 157)을 절단하려면 높은 에너지를 갖는 레이저 빔이 필요하다. 그러므로 상기 퓨즈들(156, 157) 상에 형성된 상기 두꺼운 절연층들을 부분적으로 제거할 필요가 있다. 그러나 상기 퓨즈들(156, 157) 상에 형성된 상기 두꺼운 절연층들을 완전히 제거하는 경우, 상기 퓨즈들(156, 157)은 대기 중에 노출된다. 이 경우에, 상기 퓨즈들(156, 157)은 대기 중의 습기(moisture)에 기인하여 쉽게 산화 및 부식되어 상기 낸드 플래시메모리소자의 오동작을 유발시킬 수 있다. 이에 따라, 상기 제 2 층간절연막(161) 및 상기 제 3 층간절연막을 부분식각하여 상기 퓨즈들(156, 157) 상의 일부영역에 그루부(groove; 166)를 형성하는 것이 바람직하다. 즉, 상기 퓨즈들(156, 157) 상에 제 1 두께(W1)를 갖는 상기 제 2 층간절연막(161)이 잔존하는 것이 바람직하다. 상기 제 1 두께(W1)는 1000 Å 내지 4000 Å 일 수 있다. 예를 들면, 상기 제 1 두께(W1)는 3000 Å 일 수 있다.
도 6은 본 발명의 다른 실시 예들에 따른 퓨즈 및 부하저항을 갖는 낸드 플 래시메모리소자의 부분평면도이고, 도 7 및 도 8은 본 발명의 다른 실시 예들에 따른 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자의 형성방법을 설명하기 위하여 도 6의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
본 발명의 다른 실시 예들에 따른 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자의 형성방법은, 상기 본 발명의 실시 예들에 채택된 상기 소스 콘택 슬릿 대신, 소스 콘택홀을 채택한다. 이하에서는 본 발명의 실시 예들과 다른 부분만 간략하게 설명하기로 한다.
도 6 및 도 7을 참조하면, 본 발명의 다른 실시 예들에 따른 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자의 형성방법은 셀 영역(C) 및 주변회로 영역(P)을 갖는 반도체기판(100)을 준비하는 것을 포함한다. 상기 셀 영역(C)에 데이터를 저장하는 역할을 하는 셀 트랜지스터들(131, 139), 스트링(string) 선택 역할을 하는 제 1 선택 트랜지스터(121) 및 그라운드(ground) 선택 역할을 하는 제 2 선택 트랜지스터(141)를 형성한다. 도 1 및 도 2를 참조하여 설명된 바와 같이, 상기 셀 영역(C)에 상기 스트링 선택 라인(string select line; SSL), 상기 그라운드 선택 라인(ground select line; GSL), 및 이들 사이에 개재된 복수개의 평행한 상기 워드라인들(117)이 형성된다. 상기 셀 트랜지스터들(131, 139), 상기 캐핑패턴들(124), 상기 절연성스페이서들(122), 상기 제 1 선택 트랜지스터(121) 및 상기 제 2 선택 트랜지스터(141)를 갖는 반도체 기판(100)의 전면 상에 식각저지막(126)을 형성한다. 상기 식각저지막(126)을 갖는 반도체 기판(100)의 전면 상에 제 1 층간절연막(128)을 형성한다.
상기 제 1 층간절연막(128) 및 상기 식각저지막(126)에 패터닝 공정을 이용하여 상기 제 1 층간절연막(128) 및 상기 식각저지막(126)을 완전히 관통하며 상기 제 1 선택 트랜지스터(121)의 상기 드레인 영역(121D)을 노출하는 드레인 콘택홀을 형성한다. 상기 패터닝 공정은 상기 제 1 층간절연막(128) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 제 1 층간절연막(128) 및 상기 식각저지막(126)을 차례로 식각하는 것을 포함할 수 있다. 상기 패터닝 공정에서 상기 식각저지막(126)은 식각 저지층의 역할을 할 수 있다. 즉, 상기 식각저지막(126) 및 상기 제 1 층간절연막(128) 간의 식각선택비를 이용하여 상기 드레인 콘택홀 형성의 여유도를 높일 수 있다.
상기 드레인 콘택홀을 형성하는 동안, 상기 제 2 선택 트랜지스터(141)의 상기 소스 영역(141S)을 노출하는 소스 콘택홀을 형성할 수 있다.
이어서, 상기 드레인 콘택홀 및 상기 소스 콘택홀을 채우며 상기 반도체기판(100) 전면 상을 덮는 제 1 저항성물질 층을 형성한다. 상기 제 1 저항성물질 층은 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드 및 코발트 실리사이드로 구성된 일군에서 선택된 하나의 물질막으로 형성할 수 있다. 예를 들면, 상기 제 1 저항성물질 층은 상기 도핑된 폴리실리콘 막으로 형성할 수 있다. 상기 제 1 저항성물질 층을 부분적으로 제거하여 상기 드레인 콘택홀 내에 드레인 플러그(151)를 형성한다. 이때, 상기 소스 콘택홀 내에 소스 플러그(181)가 형성될 수 있다. 상기 드레인 플러그(151) 및 상기 소스 플러그(181)를 형성하기 위하여 상기 제 1 저항성물질 층을 부분적으로 제거하는 공정은 상기 제 1 층간절연막(128)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다.
상기 드레인 플러그(151) 및 상기 소스 플러그(181)를 갖는 반도체기판(100) 전면 상에 제 2 저항성물질 층을 형성한다. 상기 제 2 저항성물질 층은 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드 및 코발트 실리사이드로 구성된 일군에서 선택된 하나의 물질막으로 형성할 수 있다. 예를 들면, 상기 제 2 저항성물질 층은 상기 도핑된 폴리실리콘 막으로 형성할 수 있다. 상기 제 2 저항성물질 층을 패터닝 하여 상기 드레인 플러그(151)에 접촉하는 드레인 패드(155) 및 상기 소스 플러그(181)에 접촉하는 소스 라인(182)을 형성하고, 동시에, 상기 주변회로 영역(P)에 퓨즈들(156, 157) 및 부하저항(158)을 형성한다. 상기 소스 라인(182)은 상기 그라운드 선택 라인(GSL)에 평행한 방향으로 형성할 수 있다.
상기 드레인 패드(155), 상기 소스 라인(182), 상기 퓨즈들(156, 157) 및 상기 부하저항(158)은 모두 같은 물질막으로 형성할 수 있다. 이 경우, 공정을 단순화할 수 있다. 예를 들어, 상기 부하저항(158)을 상기 도핑된 폴리실리콘 막으로 형성하는 경우, 상기 도핑된 폴리실리콘 막의 도핑 농도를 조절하여 원하는 저항값을 얻을 수 있다. 여기서, 상기 드레인 패드(155)는 상기 제 1 층간절연막(128) 및 상기 식각저지막(126)을 관통하는 상기 드레인 플러그(151)에 의하여 상기 드레인 영역(121D)에 전기적으로 접속된다. 또한, 상기 소스 라인(182)은 상기 제 1 층간절연막(128) 및 상기 식각저지막(126)을 관통하는 상기 소스 플러그(181)에 의하여 상기 소스 영역(141S)에 전기적으로 접속된다.
한편, 본 발명의 다른 방법들에 있어서, 상기 드레인 패드(155), 상기 소스 라인(182), 상기 퓨즈들(156, 157) 및 상기 부하저항(158)은 상기 제 1 저항성물질 층으로 형성할 수도 있다. 구체적으로, 상기 드레인 콘택홀 및 상기 소스 콘택홀을 채우며 상기 반도체기판(100) 전면 상을 덮는 상기 제 1 저항성물질 층을 형성한다. 상기 제 1 저항성물질 층은 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드 및 코발트 실리사이드로 구성된 일군에서 선택된 하나의 물질막으로 형성할 수 있다. 예를 들면, 상기 제 1 저항성물질 층은 상기 도핑된 폴리실리콘 막으로 형성할 수 있다. 이어서, 상기 제 1 저항성물질 층의 상부면을 평탄화 하는 것이 바람직하다. 상기 평탄화 된 제 1 저항성물질 층을 패터닝 하여 상기 드레인 패드(155) 및 상기 소스 라인(182)을 형성하고, 동시에, 상기 주변회로 영역(P)에 상기 퓨즈들(156, 157) 및 상기 부하저항(158)을 형성한다. 이때, 상기 드레인 패드(155)는 상기 드레인 콘택홀을 채우는 상기 제 1 저항성물질 층에 의하여 상기 드레인 영역(121D)에 전기적으로 접속된다. 또한, 상기 소스 라인(182)은 상기 소스 콘택홀을 채우는 상기 제 1 저항성물질 층에 의하여 상기 소스 영역(141S)에 전기적으로 접속된다.
도 6 및 도 8을 참조하면, 상기 드레인 패드(155), 상기 소스 라인(182), 상기 퓨즈들(156, 157) 및 상기 부하저항(158)을 갖는 반도체기판(100) 전면 상에 제 2 층간절연막(161)을 형성할 수 있다. 상기 제 2 층간절연막(161)은 고밀도 플라즈마 산화막으로 형성할 수 있다. 상기 제 2 층간절연막(161)을 패터닝 하여 상기 드레인 패드(155)를 노출시키는 비트라인 콘택홀, 상기 부하저항(158)을 노출시키는 금속배선 콘택홀들을 형성할 수 있다. 상기 비트라인 콘택홀 및 상기 금속배선 콘택홀들을 완전히 채우며 상기 반도체기판(100) 전면 상을 덮는 제 3 도전막을 형성 할 수 있다. 상기 제 3 도전막을 평탄화 하여 상기 드레인 패드(155)와 전기적으로 접촉하는 비트라인 플러그(163) 및 상기 부하저항(158)과 전기적으로 접촉하는 금속배선 플러그들(164)을 형성할 수 있다.
이어서, 상기 제 2 층간절연막(161) 상에 상기 비트라인 플러그(163)와 전기적으로 접촉하는 비트라인(168) 및 상기 금속배선 플러그들(164)과 전기적으로 접촉하는 금속배선들(169)을 형성할 수 있다. 이와는 달리, 상기 비트라인(168) 및 상기 금속배선들(169)은 상기 비트라인 플러그(163) 및 상기 금속배선 플러그들(164)과 동시에 형성할 수도 있다.
상기 비트라인(168) 및 상기 금속배선들(169)을 형성하는 동안, 상기 퓨즈들(156, 157)에 접속되는 퓨즈 플러그(165) 및 퓨즈 배선들(170)을 형성할 수 있다. 다른 방법으로, 상기 퓨즈 플러그(165) 및 상기 퓨즈 배선들(170)은 상기 비트라인(168) 및 상기 금속배선들(169)을 형성하기 전에 형성할 수도 있다.
이후, 상기 반도체기판(100) 상에는 제 3 층간절연막(도시하지 않음)이 추가로 형성될 수 있다. 상기 제 2 층간절연막(161) 및 상기 제 3 층간절연막을 부분식각하여 상기 퓨즈들(156, 157) 상의 일부영역에 그루부(groove; 166)를 형성하는 것이 바람직하다. 즉, 상기 퓨즈들(156, 157) 상에 제 1 두께(W1)를 갖는 상기 제 2 층간절연막(161)이 잔존하는 것이 바람직하다. 상기 제 1 두께(W1)는 1000 Å 내지 4000 Å 일 수 있다. 예를 들면, 상기 제 1 두께(W1)는 3000 Å 일 수 있다.
상술한 바와 같이 본 발명에 따르면, 제 1 층간절연막 상에 드레인 플러그와 접촉하는 드레인 패드를 형성하고, 동시에, 주변회로 영역에 퓨즈(fuse) 및 부하저항을 형성한다. 상기 드레인 패드, 상기 퓨즈 및 상기 부하저항은 모두 같은 물질막으로 형성할 수 있다. 또한, 상기 드레인 패드, 상기 퓨즈 및 상기 부하저항은 같은 공정을 이용하여 동시에 형성할 수 있다. 이 경우, 공정을 단순화 하는 효과가 있다. 이에 더하여, 상기 퓨즈의 성막재료를 선택할 수 있는 폭이 넓어진다. 즉, 수리공정(repair process)에서 절단하기 쉬운 상기 퓨즈를 형성할 수 있다.

Claims (23)

  1. 셀 영역 및 주변회로 영역을 갖는 반도체기판을 준비하고,
    상기 셀 영역에 셀 트랜지스터, 제 1 선택 트랜지스터 및 제 2 선택 트랜지스터를 형성하고,
    상기 셀 트랜지스터, 상기 제 1 선택 트랜지스터 및 상기 제 2 선택 트랜지스터를 갖는 반도체기판의 상기 셀 영역 및 주변회로 영역 상에 제 1 층간절연막을 형성하고,
    상기 제 1 층간절연막을 관통하여 상기 제 1 선택 트랜지스터의 드레인 영역과 접촉되는 드레인 플러그를 형성하고,
    상기 제 1 층간절연막 상에 상기 드레인 플러그와 접촉하는 드레인 패드를 형성하고, 동시에, 상기 주변회로 영역에 퓨즈 및 부하저항을 형성하는 것을 포함하는 낸드 플래시메모리소자 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 층간절연막을 형성하기 전에,
    상기 반도체기판의 전면 상에 식각저지막을 형성하는 것을 더 포함하되, 상기 식각저지막은 상기 셀 트랜지스터, 상기 제 1 선택 트랜지스터 및 상기 제 2 선택 트랜지스터를 덮는 것을 특징으로 하는 낸드 플래시메모리소자 형성방법.
  3. 제 2 항에 있어서,
    상기 식각저지막은 상기 제 1 층간절연막과 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 낸드 플래시메모리소자 형성방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 드레인 플러그를 형성할 때,
    상기 제 1 층간절연막을 관통하여 상기 제 2 선택 트랜지스터의 소스 영역과 접촉되는 소스 플러그를 형성하는 것을 더 포함하는 낸드 플래시메모리소자 형성방법.
  6. 제 5 항에 있어서,
    상기 드레인 패드를 형성할 때,
    상기 소스 플러그와 접촉하는 소스 라인을 형성하는 것을 더 포함하는 낸드 플래시메모리소자 형성방법.
  7. 제 1 항에 있어서,
    상기 드레인 콘택홀을 형성하는 동안,
    상기 제 2 선택 트랜지스터의 소스 영역을 노출하는 소스 콘택 슬릿을 형성하고,
    상기 소스 콘택 슬릿을 채우는 소스 라인을 형성하는 것을 하는 것을 더 포함하는 낸드 플래시메모리소자 형성방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 퓨즈 및 상기 부하저항은 상기 드레인 패드와 같은 물질막으로 형성하는 것을 특징으로 하는 낸드 플래시메모리소자 형성방법.
  10. 제 1 항에 있어서,
    상기 퓨즈는 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드 및 코발트 실리사이드로 구성된 일군에서 선택된 하나의 물질막으로 형성하는 것을 특징으로 하는 낸드 플래시메모리소자 형성방법.
  11. 삭제
  12. 제 1 항에 있어서,
    상기 드레인 패드, 상기 퓨즈 및 상기 부하저항을 갖는 반도체기판 전면 상에 제 2 층간절연막을 형성하고,
    상기 제 2 층간절연막을 관통하여 상기 드레인 패드와 전기적으로 접촉하는 비트라인 플러그를 형성하고,
    상기 제 2 층간절연막 상에 상기 비트라인 플러그와 전기적으로 접촉하는 비트라인을 형성하는 것을 더 포함하는 낸드 플래시메모리소자 형성방법.
  13. 셀 영역 및 주변회로 영역을 갖는 반도체기판을 준비하고,
    상기 셀 영역에 셀 트랜지스터, 제 1 선택 트랜지스터 및 제 2 선택 트랜지스터를 형성하고,
    상기 셀 트랜지스터, 상기 제 1 선택 트랜지스터 및 상기 제 2 선택 트랜지스터를 갖는 반도체기판의 상기 셀 영역 및 주변회로 영역 상에 제 1 층간절연막을 형성하고,
    상기 제 1 층간절연막을 관통하여 상기 제 1 선택 트랜지스터의 드레인 영역을 노출하는 드레인 콘택홀을 형성하고,
    상기 드레인 콘택홀을 채우며 상기 반도체기판 전면 상을 덮는 제 1 저항성물질 층을 형성하고,
    상기 제 1 저항성물질 층을 패터닝 하여 상기 제 1 층간절연막 상에 드레인 패드를 형성하고, 동시에, 상기 주변회로 영역에 퓨즈 및 부하저항을 형성하는 것을 포함하는 낸드 플래시메모리소자 형성방법.
  14. 제 13 항에 있어서,
    상기 제 1 층간절연막을 형성하기 전에,
    상기 반도체기판의 전면 상에 식각저지막을 형성하는 것을 더 포함하되, 상기 식각저지막은 상기 셀 트랜지스터, 상기 제 1 선택 트랜지스터 및 상기 제 2 선택 트랜지스터를 덮는 것을 특징으로 하는 낸드 플래시메모리소자 형성방법.
  15. 제 14 항에 있어서,
    상기 식각저지막은 상기 제 1 층간절연막과 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 낸드 플래시메모리소자 형성방법.
  16. 제 13 항에 있어서,
    상기 드레인 콘택홀을 형성할 때,
    상기 제 2 선택 트랜지스터의 소스 영역을 노출하는 소스 콘택홀을 형성하는 것을 더 포함하는 낸드 플래시메모리소자 형성방법.
  17. 제 16 항에 있어서,
    상기 드레인 패드를 형성할 때,
    상기 제 1 층간절연막 상에 소스 라인을 형성하는 것을 더 포함하되, 상기 소스 라인은 상기 소스 콘택홀을 채우는 상기 제 1 저항성물질 층에 의하여 상기 소스 영역에 전기적으로 접촉되는 것을 특징으로 하는 낸드 플래시메모리소자 형성방법.
  18. 제 13 항에 있어서,
    상기 드레인 콘택홀을 형성할 때,
    상기 제 2 선택 트랜지스터의 소스 영역을 노출하는 소스 콘택 슬릿을 형성하는 것을 더 포함하는 낸드 플래시메모리소자 형성방법.
  19. 제 18 항에 있어서,
    상기 드레인 패드를 형성할 때,
    상기 소스 콘택 슬릿을 채우는 소스 라인을 형성하는 것을 더 포함하는 낸드 플래시메모리소자 형성방법.
  20. 제 13 항에 있어서,
    상기 퓨즈 및 상기 부하저항은 상기 드레인 패드와 같은 물질막으로 형성하는 것을 특징으로 하는 낸드 플래시메모리소자 형성방법.
  21. 제 13 항에 있어서,
    상기 제 1 저항성물질 층은 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드 및 코발트 실리사이드로 구성된 일군에서 선택된 하나의 물질막으로 형성하는 것을 특징으로 하는 낸드 플래시메모리소자 형성방법.
  22. 삭제
  23. 제 13 항에 있어서,
    상기 드레인 패드, 상기 퓨즈 및 상기 부하저항을 갖는 반도체기판 전면 상에 제 2 층간절연막을 형성하고,
    상기 제 2 층간절연막을 관통하여 상기 드레인 패드와 전기적으로 접촉하는 비트라인 플러그를 형성하고,
    상기 제 2 층간절연막 상에 상기 비트라인 플러그와 전기적으로 접촉하는 비트라인을 형성하는 것을 더 포함하는 낸드 플래시메모리소자 형성방법.
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