JP3961680B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置に係わり、特に強誘電体キャパシタを用いた不揮発性の半導体記憶装置に関する。
【0002】
【従来の技術】
今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ,家電製品,携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のDRAM(Dynamic RAM),SRAM(StaticRAM)、不揮発性のMROM(Mask ROM),EEPROM(Electricaly Erasable Promgramable ROM)等が市場に出まわっている。特にDRAMは、その低コスト性(SRAMに比べてセル面積が1/4),高速性(EEPROMに比べて)の点で優れており、揮発性メモリであるにも拘わらず市場の殆どを占めているのが現状である。
【0003】
書き換え可能で不揮発性のEEPROMは、不揮発で、電源を切ることが可能ではあるが、書き換え回数(W/E回数)が10の6乗程度しかなく、書き込む時間がマイクロ秒程度かかり、さらに書き込みに高電圧(12V〜22V)を印加する必要がある等の欠点があるため、DRAM程は市場は開けていない。
【0004】
これに対して、強誘電体キャパシタ(Ferroelectric Capacitor)を用いた不揮発性メモリFRAM(Ferroelectric RAM)は、1980年に提案されて以来、不揮発性で、しかも書き換え回数が10の12乗、読み出し書き込み時間がDRAM程度、3V〜5V動作等の長所があるため、全メモリ市場を置き換える可能性があり、各メーカが開発を行っている。現状、学会レベルでは、1MbFRAMの発表が行われている(H. Koike et al., 1996 IEEE International Solid-State Circuit Conference Digest of Technical Paper, pp.368-369, Feb,1996)。FRAMのセルは、開発当初のSRAM+SM(Shadow Memory)構成から、2トランジスタ+2キャパシタ構成と、DRAMの開発と同じく時代と共に、セル構成の簡略化,微細化により、セルサイズが縮小されてきた。
【0005】
図230(a)に従来FRAMの1トランジスタ+1キャパシタ構成のメモリセルの等価回路を示す。この従来FRAMの1トランジスタ+1キャパシタ構成のメモリセルにおいては、もはやDRAMのトランジスタとキャパシタを直列接続する1トランジスタ+1キャパシタ構成と同様である。異なる点は、DRAMではキャパシタとして常誘電体キャパシタを用いるが、FRAMではヒステリス特性を持つ強誘電体性のキャパシタを用いる点である。よって、セルアレイ構成もDRAMと同等で、フォールデッドBL構成を取り、図230(b)の断面図に示すように、最小セルサイズは2F×4F=8F2 となり、これ以上小さくしにくい。ここで、Fは最小加工寸法を示す。
【0006】
無理に4F2 サイズを実現した例として、縦型トランジスタや縦型TFT(Thin Film Transistor)を用いて、4F2 サイズを実現するもの等が存在するが、その製造は極めて困難である。また、セルトランジスタを直列接続し、各々のセルトランジスタとプレート電極間にキャパシタを接続して、ほぼ4F2 サイズを実現するもの(NAND型セル)が提案されているが、これはランダムアクセスができず汎用性に乏しい。
【0007】
このように従来FRAMセルにおいては、(1)小さい4F2 サイズのメモリセル、(2)製造が容易な平面トランジスタ、(3)汎用性のあるランダムアクセス機能、の3点を両立できないという第1の問題点が存在した。
【0008】
また、動作方式で言えば、DRAMでは、キャパシタの一端のプレート電極を (1/2)Vddに固定するが、FRAMでは、0V〜Vdd間で変動させる点のみ異なる。この点に関しても、図230(c)に示すような、プレート電極を変動する方式(T.Sumi et al., 1994 IEEE International Solid-State Circuit Conference Digest of Technical Paper, pp.268-269, Feb,1994 等)から、図230(d)に示すような、(1/2)Vddに固定する方式(H. Koike et al., 1996 IEEE International Solid-State Circuit Conference Digest of Technical Paper, pp.368-369, Feb,1996 や、K. Takeuchi et al., IEICE Trans, Electron., Vol.E79-C,No.2, Feb,1996)に切り替わりつつある。
【0009】
プレート電極を0V〜Vdd間を駆動する方式は、プレート電極には多くのメモリセルが接続され、負荷容量が大きく、駆動時間が非常に長いため、従来DRAMと比べて、アクセスタイムとサイクルタイムの両方共動作が遅くなるのが現状である。プレートを (1/2)Vddに固定する方式は負荷容量の重いプレートを駆動する必要が無いため、DRAMと同等のアクセスタイムとサイクルタイムが実現できる。
【0010】
しかしながら、従来のFRAMのメモリセルは、DRAMと同じくトランジスタと強誘電体キャパシタを直列接続した構成を取っており、図230(d)の回路図に示すように、ストレージノード(SN)は電源投入後のスタンドバイ時にフローティングになる。よって、SNに“1”データ保持時、SNがセルトランジスタのpn接合部のジャンクションリークにより、Vssに降下するため、プレート電極が (1/2)Vdd固定の場合、セル情報が破壊される。よって、 (1/2)Vddセルプレート方式においては、DRAMと同様なリフレッシュ動作が必要になり、パワーの増加の問題やセルリークスペックが厳しくなる問題が生じ、製造が困難になる。
【0011】
このように、従来のFRAMにおいては、高速動作(PL電位固定)と、リフレッシュ不要の両立が困難であるという、第2の問題点が存在した。
【0012】
上記の第1及び第2の問題点に対して発明者らは、不揮発性の強誘電体メモリで、(1)小さい4F2 サイズのメモリセル、(2)製造が容易な平面トランジスタ、(3)汎用性のあるランダムアクセス機能、の3点が両立でき、しかもPL電位固定で高速化を保ちつつ、スタンドバイ中でも、データ保持が可能でリフレッシュ動作を不要とする半導体記憶装置を既に提案している(特願平9−153137号)。さらに、PL駆動方式であっても、高速動作が実現できる半導体記憶装置を既に提案している(特願平9−346404号)。
【0013】
しかしながら、従来FRAMはもちろん、上記した先願においても、高密度化してメモリセルの1個1個の強誘電体キャパシタ面積が縮小した場合、メモリセル1個1個当りの強誘電体キャパシタの分極量が減少してしまい、結果として読み出し信号電圧が低下して、大容量化,高密度化が困難になる大きな問題点を抱えていた。この問題は、DRAM等でも同じであるが、特にFRAMにおいては、図235に示すような本質的問題点を抱えているため深刻である。
【0014】
図235(a)は強誘電体キャパシタを示しており、図235(b)は(a)に比べて強誘電体膜の厚みが半分のキャパシタを示している。図235(c)はこれら2つの強誘電体キャパシタのヒステリシス特性を示している。強誘電体材料においては、膜厚を薄くしても残留分極量は変化せず、抗電界一定のため膜厚を薄くした分、抗電圧が低下するだけである。これは、低電圧動作には良いが、高密度化してメモリセルのキャパシタ面積が縮小した場合、セル分極量が低下してしまう問題点につながる。現在、強誘電体材料として、PZT,SBT,Stained BST等が提案されているが、残留分極量は、7〜30μC/cm2 と材料により固定であり、これ以上の分極量を持つ材料が発見されていないのが現状である。材料の単結晶化等の材質を改善するしか現状方法が無い。
【0015】
図236は、横軸に設計ルール、縦軸にFRAMのビット線容量とセル1個当りの残留分極量を示している。ここで、ビット線容量は512 WL/BLを仮定しており、微細化(設計ルールの縮小)により、僅かに減少していく。従来必要分極量Prの線は、読み出し信号:Vsを110mVと仮定して、Vs=Pr/Cbの式から、1セル当りに最低限必要な分極量Prを示している。ビット線容量Cbの低下に比例して、微細化に伴い減少しているが、緩やかな減少である。
【0016】
これに対して、強誘電体材料の残留分極量を20μC/cm2 と仮定した場合の、設計ルールでの平面キャパシタで実現した場合の得られる残留分極量を平面Capの線に示し、立体キャパシタで、底辺と高さのアスペクト比ARを1〜0.7に取った場合の得られる残留分極量を立体Cap(AR=1〜0.7)に示し、立体キャパシタで、底辺と高さのアスペクト比を2〜1.4に取った場合の得られる残留分極量を立体Cap(AR=2〜1.4)に示す。ここで、強誘電体キャパシタの底辺の面積を3F2 と仮定している(Fは設計ルール)。
【0017】
このように、実際得られる1セル当りの残留分極量は、設計ルールの2乗にほぼ比例して低下するため、設計ルール縮小に伴い急激に減少する。この図は、強誘電体キャパシタを平面で形成した場合、0.2μmルールの256MbFRAMで限界が来ることを示している。強誘電体キャパシタは、分極に異方性及び軸性を持つものが多く、立体キャパシタで十分な残留分極を得ることは難しく、いまだ立体キャパシタを実現した例が報告されていない。たとえ立体キャパシタが実現できたとしても、図236に示すように、1GbFRAM,4GbFRAMが限界点と言える。これは、従来の最大3F2 の底辺の面積を実現できるFRAMに当てはまり、セルサイズは4F2 と従来比の50%を実現できるが、キャパシタの底辺面積がF2 しか取れない、先願の発明ではさらに苦しい。
【0018】
また、従来DRAMにおいても、セル蓄積電荷量Qs=Cs× (1/2)Vdd=ε×S÷T× (1/2)Vddで定義される。ここでεは誘電率、Sはキャパシタ面積、Tはキャパシタ絶縁膜厚である。電源電圧の低下、キャパシタ面積の低下により急減にセル蓄積電荷量Qsは減少する。設計ルール縮小にも拘わらず電源電圧を緩やかに低下させた場合、Tが一定の場合、セル蓄積電荷量Qsの低下の比率は図236の強誘電体メモリと等価で、DRAMにおいては、Tを薄膜化する分だけ容量が増加するメリットがあり、さらにBST膜等で立体Capを実現できることから、1GbDRAM,4GbDRAM程度は実現できることが予測されている。
【0019】
しかしながら、BST膜においても薄膜化に限界があり、膜厚10nm程度(酸化膜厚換算0.1nm)で限界が生じる。これは第1に薄膜化自身の限界と、第2に薄膜化により、容量のバイアス電圧依存性が顕著になるためである。具体的に言うと、薄膜化するとより低電圧では容量が大きくなるが、動作バイアス電圧では容量があまり増加ないためである。DRAMセルデータ読み出しでは、動作点が1/Vddから読み出し信号電位Vsまでの間の容量が有効であり、薄膜化でVs以下の部分の容量が増加してもメリットが無いためである。このように、従来DRAMにおいても1Gb〜4GbDRAMが限界点である。
【0020】
無理をしてアスペクト比を非常に大ききすればそれ以上も実現できるが、コスト増,製造の困難さ等から考えて現実的であることが分かる。たとえBSTの替わりにPZTを用いても下限はそれほど低下しない。基本的に高誘電体材料や、強誘電体材料は同じ材料グループで、原子が移動することにより、強誘電体性を持ったり、誘電率が増加するわけであり、原子の移動には限界があると言うわけである。よって、高誘電体であっても、薄膜化して、最大分極化させると限界は、強誘電体の場合と同じになるわけである。
【0021】
また、従来のEEPROM等においても、10年間のデータリテンションを実現するには、蓄積電荷が酸化膜を通して抜けないためには8nm程度の酸化膜が必要であり、微細化に限界がある。EEPROMにおいても、多値技術を用いたとしても1Gbフラッシュメモリが限界点である。
【0022】
また、従来上記FRAMの問題点に対して、図237に示すような、自己増幅機能をもつメモリセルが各種提案されている。図237においては、各種(a)(b)(c)(d)の4種類の自己増幅機能を持つメモリセルに対して、4種類の問題が、問題であるか無いかと、セルサイズの比較が示してある。
【0023】
図237の(a)のメモリセルは、1トランジスタ形のMFSFET形或いは、MF(M)ISFET形のトランジスタを示している。MFSFET形はゲート絶縁膜に強誘電体膜を用いるトランジスタであり、格子定数が強誘電体膜とSi基板と異なるため製造が極めて困難である。MFISFET形は、ゲート絶縁膜に強誘電体膜を用い、Si基板との界面に常誘電体のバッファ膜を形成したトランジスタである。MFMISFET形は、ゲート絶縁膜に強誘電体膜を用い、Si基板との界面には、導体と常誘電体のバッファ膜を形成したトランジスタである。この場合でも製造は難しい上に、カップリング比の問題、リークの問題、誤書き込み等、実用化する上での本質的問題が山積みである。
【0024】
カップリング比の問題は、通常強誘電体膜の誘電率は、常誘電体膜の誘電率に比べて非常に大きいため、図237の右上図の等価回路に示すように、いくら常誘電体側を薄膜化しても、強誘電体膜側の容量が常誘電体側の容量より大きくなってしまい、データ書き込みのためゲートに電圧を印加しても、容量の小さい常誘電体側に書き込み電圧の殆どが印加されてしまい。結果として、書き込みに対して、従来の低電圧動作が可能なFRAMに比べて、7V〜15Vと高電圧を印加する必要が生じる。
【0025】
リークの問題は、これは致命的な問題点である。例えば、MFMISFETのゲートに電圧を印加して、強誘電体膜を分極反転させ、その後、ゲートを0Vに戻したあとのトランジスタの様子を図237の右下図に示す。強誘電体膜の分極反転によりゲート側には正の電荷が集められ、強誘電体膜と常誘電体膜の間の導電体の強誘電体膜側には、負の電荷が集められる。すると、導電体内部の電荷保存則により、あまった正の電荷がいかにも単独で導電体内部に存在しているかのようになる。この正の電荷により、常誘電体膜を介してチャネル側に負の電荷が誘起される。この負の電荷の誘起,非誘起により、トランジスタのしきい値電圧が変化して、非破壊読み出しメモリセルとして機能するわけである。
【0026】
理想的にはこれで良いのであるが、実際は導電体内部の正の電荷により導電体内部ノードの電位が上がり、導電体−ゲート間,導電体−チャネル間には電界が発生する。これにより、電子が強誘電体膜或いは常誘電体膜のどちらからでも、これを通して導電体に入り込んでしまうと、セル情報が破壊される問題が存在する。このセルデータの保存(データリテンション)は不揮発性メモリでは10年保持せねばならず、8nmのゲート酸化膜でもやっとなのに、バリアハイトの小さい強誘電体膜や、高誘電体膜では殆ど10年保証は困難と言える。今までの実測でも室温で数10秒となっており、とても高温10年は難しい。
【0027】
誤書き込みの問題は、選択セルにデータを書き込む場合、どうしても非選択セルに接続されるビット線の電位も振幅せざるをえない。このときの方式にもよるが、選択セルの少なくとも1/3〜1/2の電位が非選択セルのドレイン端子に印加してしまい誤書き込みを生じる。フラッシュメモリでも同様な問題があるが、フラッシュメモリの場合、印加電圧に対して指数関数的にF−Nトンネリング,ホットキャリアによる電流が変化するため、あまり問題ないが、印加電圧にリニアで分極反転する強誘電体形トランジスタでは深刻な問題である。
【0028】
この図237(a)のメモリセルは理論的には4F2 サイズが実現できるが、データ書き込み時にウェル電位をコントロールする必要があり、実際的には、ビット線とウェルを接続するため、4F2 より大きくなってしまう。現在6F2 のセルまでは提案されている。
【0029】
図237の(b)の回路は、(a)の強誘電体形トランジスタに選択トランジスタを介してビット線に接続した2トランジスタ型のメモリセルで、カップリング比問題,リーク問題,製造容易性,誤書き込み等の問題の内、非選択セルの選択トランジスタをOFFしておくことにより誤書き込みの問題を解決できる。しかしながら、カップリング比問題,リーク問題,製造容易性の問題は残る上、セル面積が8F2 以上と、従来FRAMと同等にまで大きくなってしまう。
【0030】
図237の(c)の回路は、リーク問題,製造容易性の問題を解決するため、強誘電体FETを用いずに、通常のトランジスタと強誘電体キャパシタを用いて構成している。トランジスタとして、書き込み用トランジスタと増幅読み出し用トランジスタを備えている。書き込みトランジスタをONして、PL−BL間に電圧を印加して分極反転させ、書き込みトランジスタをOFFして、書き込みを終了する。読み出しは、PLを駆動して、分極反転させ、“1”,“0”データにより読み出しトランジスタのゲート電圧が異なることを利用して、これをトランジスタで増幅してビット線に読み出す。しかしながら、この構成でも、強誘電体キャパシタ容量がゲート容量に比べて大きいため、カップリング比の問題が残る上に、セルサイズが12F2 以上と従来FRAMより大きくなってしまう。
【0031】
図237(d)の回路は、(c)の回路にさらに、常誘電体キャパシタを接続した場合を示し、この負荷容量により分極反転読み出しが容易になり、問題無い動作が期待できる。しかし、強誘電体キャパシタと同程度の容量或いはさらに大きな容量の常誘電体キャパシタが必要であり、16F2 以上、さらに大きなセル面積が必要になり、コスト的に実用化は困難と言える。
【0032】
このように従来の自己増幅機能をもつメモリセルにおいては、正常動作と高密度の両立は極めて困難な問題点があった。なお、この自己増幅機能を持つセルはDRAMにも適用できるが、この場合も最低2トランジスタ+1キャパシタ構成が必要で、従来DRAMより大きくなる問題点を抱えていた。
【0033】
【発明が解決しようとする課題】
以上述べたように、従来FRAMはもちろん先願においても、高密度化してメモリセルの1個1個の強誘電体キャパシタ面積が縮小した場合、残留分極量は薄膜化しても増加しないため、メモリセル1個1個当りの強誘電体キャパシタの分極量が減少してしまい、結果として読み出し信号電圧が低下して、大容量化,高密度化が困難になる大きな問題点を抱えていた。これにより、FRAMにおいては、平面キャパシタで256MbFRAMが限界点、立体キャパシタでも1Gb〜4GbFRAMが限界点となる。
【0034】
この問題は、絶縁膜の薄膜化に限界を持つDRAM等でも同様であり、DRAMにおいても1Gb〜4GbDRAMが限界点となる。また、他のフラッシュメモリでも酸化膜の薄膜化に限界があり、1Gbフラッシュメモリが限界である。つまり、従来のデータの読み書きができる半導体メモリにおいては、どれを取っても1Gb〜4Gbで限界を迎える問題点があった。
【0035】
一方、自己増幅機能を持つ従来の強誘電体メモリにおいても、カップリング比問題,リーク問題,製造容易性,誤書き込み等の本質的な問題点を抱えており、これらを解決するには、セル面積が16F2 以上と非常に大ききなる問題点を抱えていた。
【0036】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、不揮発性の強誘電体メモリにおいて、高密度化してセルの強誘電体キャパシタ面積が縮小し、メモリセルの強誘電体キャパシタの分極量が減少しても、セルサイズやチップサイズの増大を抑えつつ、さらにソフトエラーを抑えつつ、十分な読み出し信号電圧を確保して、安定なメモリ動作を可能にする半導体記憶装置を提供することにある。
【0037】
また本発明の他の目的は、高密度化,製造の容易化,高速ランダムアクセル機能を保ちつつ、上記効果を実現する半導体記憶装置を提供することにある。
【0038】
また本発明のさらに他の目的は、ダイナミック型半導体メモリにおいても、高密度化してメモリセルの強誘電体キャパシタの分極量が減少しても、セルサイズ,チップサイズの増大を抑えつつ、さらにデータリテンションは向上しないが、ソフトエラーを抑えつつ、十分な読み出し信号電圧を確保して、安定なメモリ動作を可能にする半導体記憶装置を提供することにある。
【0039】
【課題を解決するための手段】
(構成)
上記課題を解決するために本発明は、次のような構成を採用している。
【0040】
即ち、本発明の半導体装置は、第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続したブロックユニットと、前記ブロックユニットの一端を入力として出力をビット線に接続した増幅回路と、からセルブロックを構成し、前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続したブロックユニットと、ゲート端子を前記ブロックユニットの一端に接続しドレイン端子をビット線に接続した第2のトランジスタとから、セルブロックを構成し、前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続したブロックユニットと、ゲート端子を前記ブロックユニットの一端に接続しドレイン端子をビット線に接続した第2のトランジスタと、ソース端子を前記ブロックユニットの前記一端に接続しドレイン端子を前 記ビット線に接続した第3のトランジスタと、からセルブロックを構成し、前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続した第1,第2のブロックユニットと、ゲート端子を前記第1のブロックユニットの一端に接続しドレイン端子を第2のビット線に接続した第2のトランジスタと、ソース端子を前記第1のブロックユニットの前記一端に接続しドレイン端子を第1のビット線に接続した第3のトランジスタと、ゲート端子を前記第2のブロックユニットの一端に接続しドレイン端子を前記第1のビット線に接続した第4のトランジスタと、ソース端子を前記第2のブロックユニットの一端に接続しドレイン端子を前記第2のビット線に接続した第5のトランジスタと、からセルブロックを構成し、前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続した第1,第2,第3,第4のブロックユニットと、ゲート端子を前記第1,第3のブロックユニットの各一端を接続した端子に接続しドレイン端子を第2のビット線に接続した第2のトランジスタと、ソース端子を前記第1,第3のブロックユニットの各一端を接続した端子に接続しドレイン端子を第1のビット線に接続した第3のトランジスタと、ゲート端子を前記第2,第4のブロックユニットの各一端を接続した端子に接続しドレイン端子を前記第1のビット線に接続した第4のトランジスタと、ソース端子を前記第2,第4のブロックユニットの各一端を接続した端子に接続しドレイン端子を前記第2のビット線に接続した第5のトランジスタと、からセルブロックを構成し、前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続したブロックユニットと少なくとも1個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、サブビット線と、前記サブビット線に前記選択トランジスタが接続された側の一端を接続した複数の前記セルブロックと、前記サブビット線を入力とし出力をビット線に接続する増幅回路と、からセルセグメントを構成し、複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続したブロックユニットと少なくとも1個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、サブビット線と、前記サブビット線に前記選択トランジスタが接続された側の一端を接続した複数の前記セルブロックと、前記サブビット線をゲート端子に接続し、ドレイン端子をビット線に接続する第2のトランジスタと、からセルセグメントを構成し、複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続したブロックユニットと少なくとも1個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、第1,第2のサブビット線と、前記第1,第2のサブビット線の各々に前記選択トランジスタが接続された側の一端を接続する複数の前記セルブロックと、前記第1のサブビット線をゲート端子に接続し、第2のビット線をドレイン端子に接続した第2のトランジスタと、前 記第1のサブビット線をソース端子に、ドレイン端子を第1のビット線に接続した第3のトランジスタと、前記第2のサブビット線をゲート端子に接続し、前記第1のビット線をドレイン端子に接続した第4のトランジスタと、前記第2のサブビット線をソース端子に、ドレイン端子を前記第2のビット線に接続した、第5のトランジスタと、からセルセグメントを構成し、複数の前記第1,第2のビット線と、複数の前記第1,第2のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続したブロックユニットと少なくとも1個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、第1,第2のサブビット線と、前記第1,第2のサブビット線の各々に前記選択トランジスタが接続された側の一端を接続する複数の前記セルブロックと、前記第1のサブビット線をゲート端子に接続し、第1のビット線をドレイン端子に接続した第2のトランジスタと、前記第1のサブビット線をソース端子に、ドレイン端子を前記第1のビット線に接続した第3のトランジスタと、前記第2のサブビット線をゲート端子に接続し、第2のビット線をドレイン端子に接続した第4のトランジスタと、前記第2のサブビット線をソース端子に、ドレイン端子を前記第2のビット線に接続した第5のトランジスタと、からセルセグメントを構成し、複数の前記第1,第2のビット線と、複数の前記第1,第2のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第1のトランジスタと、前記第1のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第1の強誘電体キャパシタと、からメモリセルを構成し、サブビット線と、前記サブビット線に前記第1のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記サブビット線を入力とし出力をビット線に接続する増幅回路と、からセルセグメントを構成し、複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第1のトランジスタと、前記第1のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第1の強誘電体キャパシタと、からメモリセルを構成し、サブビット線と、前記サブビット線に前記第1のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記サブビット線をゲート端子に接続し、ドレイン端子をビット線に接続する第2のトランジスタと、からセルセグメントを構成し、複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第1のトランジスタと、前記第1のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第1の強誘電体キャパシタと、からメモリセルを構成し、第1,第2のサブビット線と、前記第1,第2のサブビット線の各々に前記第1のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記第1のサブビット線をゲート端子に接続し、第2のビット線をドレイン端子に接続した第2のトランジスタと、前記第1のサブビット線をソース端子に、ドレイン端子を第1のビット線に接続した第3のトランジスタと、前記第2のサブビット線をゲート端子に接続し、前記第1のビット線をドレイン端子に接続した第4のトランジスタと、前記第2のサブビット線をソース端子に、ドレイン端子を前記第2のビット線に接続した第5のトランジスタと、からセルセグメントを構成し、複数の前記第1,第2のビット線と、複数の前記第1,第2のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第1のトランジスタと、前記第1のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第1の強誘電体キャパシタと、からメモリセルを構成し、第1,第2のサブビット線と、前記第1,第2のサブビット線の各々 に前記第1のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記第1のサブビット線をゲート端子に接続し、第1のビット線をドレイン端子に接続した第2のトランジスタと、前記第1のサブビット線をソース端子に、ドレイン端子を前記第1のビット線に接続した第3のトランジスタと、前記第2のサブビット線をゲート端子に接続し、第2のビット線をドレイン端子に接続した第4のトランジスタと、前記第2のサブビット線をソース端子に、ドレイン端子を前記第2のビット線に接続した第5のトランジスタと、からセルセグメントを構成し、複数の前記第1,第2のビット線と、複数の前記第1,第2のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
(作用)
本発明(請求項1〜4)によれば、強誘電体キャパシタとセルトランジスタを並列接続して、1セルとしてこれを複数直列接続して、ブロックユニットを構成することにより、4F2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能となる。さらに、このブロックユニットの一端を増幅トランジスタのゲートに入力して、ドレイン端子をビット線に接続することにより、メモリセルの分極反転読み出しにより、ブロックユニットの一端に読み出されたデータを増幅して、ビット線に伝えることができる。
【0041】
高密度化して、セルの強誘電体キャパシタ面積が縮小し、メモリセルの強誘電体キャパシタの分極量が減少しても、それに対応してブロックユニットの一端の負荷容量を小さくでき、この効果により、ブロックユニットの一端に読み出される電荷は小さくなるが、十分大きな読み出し信号電圧を確保できる。この信号を前記増幅トランジスタを用いて、このトランジスタのドレイン端子をビット線に接続することにより、負荷容量の大きなビット線の電位を放電してやれば、正常にメモリ動作が実現できる。増幅後、書き込みトランジスタをONしてやることにより、データの再書き込みが容易に実現できる。
【0042】
従来の自己増幅機能のあるメモリセルでは安定動作,正常動作させるには、メモリセル面積が非常に大きくなる問題点が有ったが、本発明によれば、1個のブロックユニット内のセル数を増加するほど、複数のメモリセルで、前記増幅トランジスタと書き込みトランジスタを共用でき、セルサイズのオーバヘッドを小さなものにできる。さらに、ビット線につながるセルブロック数をいくら多くしても、基本的に時間さえ許せばビット線に読み出す信号を確保できるため、センスアンプ回路数を大幅に低減できる効果があり、チップサイズの増大を抑え、設計によってはチップサイズを先願より小さくできる。
【0043】
ブロックユニットの一端に読み出される信号は大きいままだが、その反面電荷が小さくなり、この読み出し時のソフトエラーが問題となる。従来の自己増幅機能を有するメモリセルでは、この問題は致命的であるが、本発明においては、設計ルールが緩く、ソフトエラーが厳しい状況では、ブロックユニットの一端に大きな負荷容量を追加してやれば、この問題はクリアできる。この負荷容量も複数のセルで共有できるため、オーバヘッドを抑えることができるし、設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って小さくすることができる。
【0044】
このように本発明により、製造容易な平面強誘電体キャパシタでも高密度の強誘電体メモリ動作が実現できる。
【0045】
本発明(請求項5)によれば、請求項1〜4の効果に加え、第1に、2つのブロックユニットで増幅トランジスタ(第2,4のトランジスタ)と書き込みトランジスタ(第3,5のトランジスタ)を共有するため、さらに1セル当りのオーバヘッドを小さくできる。第2に、選択したブロックユニット内の選択したメモリセルの位置により、ブロックユニットの一端の負荷容量が大きく変化する問題が請求項1〜4にはあり、安定動作には余分な負荷容量を追加する必要性が生じるが、本発明によれば、一方のブロックユニット選択時に他方のブロックユニットの内部容量が負荷容量になるため、請求項1〜4よりも安定な動作が可能になるし、余分な負荷容量を追加する必要性が必ずしも生じない。これにより、安定動作とセルサイズのオーバヘッドを防げる。
【0046】
第3に、ブロックユニットの一端に読み出される信号は大きいままだが、その反面電荷が小さくなり、ソフトエラー増加する問題に対して設計ルールが緩く、ソフトエラーが厳しい状況では、ブロックユニット内の直列セル数を多くすれば、自動的に負荷容量を確保できる。さらに、設計ルールが小さくなるに従ってセル分極量が2乗で減り、読み出し電荷が減り、ソフトエラーレートが下がるに従って直列接続数を減らせば、ブロックユニットの一端に読み出される信号を確保できる。このように、ソフトエラーの下限考慮しつつ直列セル数を選べば、ソフトエラーの問題は回避できる。
【0047】
このように本発明により、製造容易な平面強誘電体キャパシタでも高密度の強誘電体メモリ動作が実現できる。
【0048】
本発明(請求項19〜22)によれば、強誘電体キャパシタとセルトランジスタを並列接続して、1セルとしてこれを複数直列接続して、さらに選択トランジスタを介して、サブビット線に接続してセルブロックを構成することにより、4F2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能となる。さらに、サブビット線と、これに接続される複数セルブロックと、サブビット線をゲートに入力して、ドレイン端子をビット線に接続する増幅トランジスタを、含む素子でセルセグメントを構成することにより、メモリセルの分極反転読み出しにより、サブビット線に読み出されたデータを増幅して、ビット線に伝えることができる。
【0049】
高密度化して、セルの強誘電体キャパシタ面積が縮小し、メモリセルの強誘電体キャパシタの分極量が減少しても、それに対応して1個のセルセグメント内のセルブロック数を減少させてやれば、サブビット線に読み出される電荷は小さくなるが、十分大きな読み出し信号電圧を確保できる。この信号電圧を前記増幅トランジスタを用いて、このトランジスタのドレイン端子をビット線に接続することにより、負荷容量の大きなビット線の電位を放電してやれば、正常にメモリ動作が実現できる。増幅後、書き込みトランジスタをONしてやることにより、ビット線からサブビット線へ、さらにメモリセルへのデータの再書き込みが容易に実現できる。
【0050】
従来の自己増幅機能のあるメモリセルでは安定動作,正常動作させるには、メモリセル面積が非常に大きくなる問題点が有ったが、本発明によれば、1個のセルセグメント内のセルブロック数を増加するほど、複数のメモリセルで、前記増幅トランジスタと書き込みトランジスタを共用でき、セルサイズのオーバヘッドを小さなものにできる。さらに、ビット線につながるセルブロック数をいくら多くしても、基本的に時間さえ許せばビット線に読み出す信号を確保できるため、センスアンプ回路数を大幅に低減できる効果があり、チップサイズの増大を抑えることができる。
【0051】
ソフトエラー増加する問題に対して本発明に於いては、設計ルールが緩く、ソフトエラーが厳しい状況では、セルセグメント内のセルブロック数を多くすれば、自動的に負荷容量を確保できるし、設計ルールが小さくなるに従ってセル分極量が2乗で減り、読み出し電荷が減り、ソフトエラーレートが下がるに従ってセルブロック数を減らせば、サブビット線に読み出される信号を確保できる。このように、ソフトエラーの下限考慮しつつセルセグメント内のセル数を選べば、ソフトエラーの問題は回避できる。
【0052】
このように本発明により、製造容易な平面強誘電体キャパシタでも高密度の強誘電体メモリ動作が実現できる。
【0053】
本発明(請求項30〜33)によれば、従来の強誘電体メモリと同じように、強誘電体キャパシタとセルトランジスタを直列接続して1セルを構成し、さらに、サブビット線と、これに接続される複数のメモリセルと、サブビット線をゲートに入力して、ドレイン端子をビット線に接続する増幅トランジスタを、含む素子でセルセグメントを構成することにより、メモリセルの分極反転読み出しにより、サブビット線に読み出されたデータを増幅して、ビット線に伝えることができる。
【0054】
高密度化して、セルの強誘電体キャパシタ面積が縮小し、メモリセルの強誘電体キャパシタの分極量が減少しても、それに対応して1個のセルセグメント内のセル数を減少させてやれば、サブビット線に読み出される、電荷は小さくなるが、十分大きな読み出し信号電圧を確保できる。この信号を前記増幅トランジスタを用いて、このトランジスタのドレイン端子をビット線に接続することにより、負荷容量の大きなビット線の電位を放電してやれば、正常にメモリ動作が実現できる。増幅後、書き込みトランジスタをONしてやることにより、ビット線から、サブビット線へ、さらにメモリセルへのデータの再書き込みが容易に実現できる。
【0055】
従来の自己増幅機能のあるメモリセルでは、安定動作,正常動作させるには、メモリセル面積が非常に大きくなる問題点が有ったが、本発明によれば、1個のセルセグメント内のセル数を増加するほど、複数のメモリセルで、前記増幅トランジスタと書き込みトランジスタを共用でき、セルサイズのオーバヘッドを小さなものにできる。さらに、ビット線につながるセルブロック数をいくら多くしても、基本的に時間さえ許せばビット線に読み出す信号を確保できるため、センスアンプ回路数を大幅に低減できる効果があり、チップサイズの増大を抑えることができる。
【0056】
ソフトエラー増加する問題に対して本発明においては、設計ルールが緩くソフトエラーが厳しい状況では、セルセグメント内のセル数を多くすれば、自動的に負荷容量を確保できるし、設計ルールが小さくなるに従ってセル分極量が2乗で減り、読み出し電荷が減り、ソフトエラーレートが下がるに従ってセル数を減らせば、サブビット線に読み出される信号を確保できる。このように、ソフトエラーの下限考慮しつつセルセグメント内のセル数を選べば、ソフトエラーの問題は回避できる。
【0057】
このように本発明により、製造容易な平面強誘電体キャパシタでも高密度の強誘電体メモリ動作が実現できる。
【0058】
【発明の実施の形態】
まず、発明の実施形態を説明する前に、本発明者らが既に提案した先願について説明する。
【0059】
(従来の技術)の項で説明した第1,第2の大きな問題点に対して本発明者らは、特願平9−153137号において、不揮発性の強誘電体メモリで、(1) 小さい4F2 サイズのメモリセル、(2) 製造が容易な平面トランジスタ、(3) 汎用性のあるランダムアクセス機能、の3点が両立でき、しかもPL電位固定で高速化を保ちつつ、スタンドバイ中でもデータ保持が可能でリフレッシュ動作を不要とする半導体記憶装置を既に提供している。さらに、特願平9−346404号においては、PL駆動方式であっても、高速動作が実現できる半導体記憶装置を既に提案している。
【0060】
先願の概要を簡単に述べる。図231に、特願平9−153137号の発明のメモリセルの構成回路とセル構造、図232にその動作例を示す。図231(a)に等価回路図、(b)に素子構造断面図を示すように、1個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成され、1つのメモリセルブロックは、この並列接続のメモリセルを複数直列接続して、一端はブロック選択トランジスタを介してビット線に接続され、他端はプレートに接続される。この構成により、平面トランジスタを用いて、4F2 サイズのメモリセルが実現できる。
【0061】
図232(a)に示すように、スタンドバイ時には、全てのメモリセルトランジスタをONにしておき、ブロック選択トランジスタをOFFにしておく。こうすることにより、強誘電体キャパシタの両端は、ONしているセルトランジスタにより電気的にショートされるため、両端の電位差は発生しない。よって、“1”の分極データは、図232(a)のヒステリス曲線の“1”の点、“0”の分極データは、ヒステリス曲線の“0”の点に安定に保持される。これにより、スタンドバイ時、pn接合リーク等の各種リーク電流があろうと、プレートの駆動方式が、0V〜Vdd駆動方式であろうと、(1/2)Vdd固定方式であろうと、セルデータは安全に保持される。
【0062】
図232(b)に示すように、アクティブ時は、読み出したい強誘電体キャパシタに並列に接続されるメモリセルトランジスタのみOFFにして、ブロック選択トランジスタをONにする。この時、PLとBL間の電位差が、OFFしたメモリセルトランジスタに並列接続した強誘電体キャパシタの両端にのみ印加され、強誘電体キャパシタの分極情報がビット線に読み出される。よって、セルを直列接続しても、任意のワード線を選択することにより、任意の強誘電体キャパシタのセル情報が読み出され、完全なランダムアクセスが実現できるわけである。これにより、図231に示すセルブロックにより、オープンBL構成が実現できる。
【0063】
図231に示すセルブロックを2個対にして、各々をビット線対(/BL,BL)のどちらかに接続して、2個のセルブロックで同じワード線に接続される2個のメモリセルを組みにして、2トランジスタ/2強誘電体キャパシタ(=2T/2C)で1ビットを記憶すれば、フォールデッドBL方式が実現できる。また、図233に示すように、ブロック選択トランジスタを2個直列接続して、一方をデプレッション型トランジスタにし、ブロック選択トランジスタ(BS0,BS1)のどちらか一方をHighにすると、2つのセルブロックの一方のデータしかビット線に読み出されず、ビット線対の他方をリファレンスビット線にすれば、これもフォールデッドBL構成が実現できる。この場合、プレート電極は、 (1/2)Vddに固定される。図233の下図はフォールデッドBL方式の動作例に示す。
【0064】
また、特願平9−346404号においては、PL駆動方式であっても、高速動作及び非選択メモリセルへのノイズを無くすることができる半導体記憶装置を既に提供している。これを図234に示す。図233と比べて、PL線を2種類に分割している。例えば、下図の動作例に示すように、/BLに接続するセルを選択する場合、PL(/BL)のみを0VからVddに駆動して、PL(BL)は0V固定のままである。これにより、図233において同様に/BLに接続するセルを選択した場合で、PLを駆動した場合BLに接続され、選択ワード線をOFFした時に同じ選択ワード線に接続され、BL側に接続されるセルに、PL駆動により、セルトランジスタがOFFしているため、セルの強誘電体キャパシタに不要な電圧が印加さえるのを防ぐことができる。
【0065】
しかしながら、上記した先願においても先に説明したように、高密度化してメモリセルの1個1個の強誘電体キャパシタ面積が縮小した場合、メモリセル1個1個当りの強誘電体キャパシタの分極量が減少してしまい、結果として読み出し信号電圧が低下して、大容量化,高密度化が困難になる大きな問題点を抱えている。
【0066】
以下、本発明の詳細を図示の実施形態によって説明する。
【0067】
(第1の実施形態)
図1は、本発明の第1の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのセルブロック構成を示している。本実施形態は、先願である特願平9−153137号及び特願平9−346404号と同様に、1個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成され、セルトランジスタのゲートは、ワード線WLA0〜WLA3,WLB0〜WLB3に接続される。
【0068】
1つのメモリセルのブロックユニットは、4個の直列接続されたメモリセルで構成されている。ここまでは先願と同じである。本実施形態においては、1個のセルブロックは4個のブロックユニットによって構成され、左上のブロックユニットと右上のブロックユニットはサブビット線(/SBL)に接続され、左下のブロックユニットと右上のブロックユニットはサブビット線(SBL)に接続される。左上のブロックユニットはトランジスタQ1を介してプレート線/PLAに接続され、左下のブロックユニットはトランジスタQ2を介してPLAに接続され、右上のブロックユニットはトランジスタQ3を介してプレート線/PLBに接続され、右下のブロックユニットはトランジスタQ4を介してPLBに接続されている。
【0069】
トランジスタQ5は、サブビット線/SBLをゲート入力として、ソースをVSE電位に接続して、ドレインをビット線BLに接続しており、このトランジスタQ5を用いて/SBLの電位を増幅してビット線BLに伝える。トランジスタQ7は逆に、再書き込み時或いは書き込み時、ブロック書き込み選択信号BS0をHighにして、ビット線/BLからの書き込み電位を、トランジスタQ7を介してサブビット線/SBLに伝え、セルにデータを再書き込みするのに用いている。
【0070】
トランジスタQ6は、サブビット線(SBL)をゲート入力として、ソースをVSE電位に接続して、ドレインをビット線/BLに接続しており、このトランジスタQ6を用いてSBLの電位を増幅してビット線/BLに伝える。トランジスタQ8は逆に、再書き込み時或いは書き込み時、ブロック書き込み選択信号BS1をHighにして、ビット線BLからの書き込み電位を、トランジスタQ8を介してサブビット線SBLに伝え、セルにデータを再書き込みするのに用いている。
【0071】
図2は、図1の具体的な動作例を示す信号波形図であり、特にセルトランジスタQ9と強誘電体キャパシタCF1で構成されるメモリセルのデータを読み出し,再書き込みする場合の動作例を示している。
【0072】
まず、スタンドバイ時は、全てのワード線WLA0〜3,WLB0〜3は昇圧電位Vpp、全てのプレート/PLA,PLA,/PLB,PLBは0V、プレート選択信号PSA,PLBをVppにしておくことにより、セルトランジスタは全てONしており、全てのセルの強誘電体キャパシタの両端は電気的にショートされて、さらにこの両端の電位及びサブビット線/SBL,SBLの電位は、プレート選択信号がHighのため、プレートに接続され0Vになっている。また、ブロック書き込み選択信号BS0,BS1は0Vにしておくことにより、トランジスタQ7,Q8はOFFしており、/SBL,SBLが0V、VSEが0Vのため、増幅トランジスタQ5,Q6もOFFしている。よって、ビット線/BL,BLとサブビット線/SBL,SBLは完全に分離されている。
【0073】
ビット線/BL,BLは従来FRAMにおいては、0Vにプリチャージする必要があったが、本実施形態においては、従来DRAMと同様に、(1/2)VBLHにプリチャージすることができる。ここで、 VBLH はビット線振幅のHighレベルを示す。
【0074】
動作時は、選択したセルブロックの例えば、左上のブロックユニットのメモリセル(Q9,CF1)選択時の動作を説明する。まず、選択メモリセルにつながるワード線WLA0を0Vに下げセルトランジスタQ9をOFFする。同時に、或いは前後して、右上,右下のブロックユニットとプレート/PLB,PLBを切り離すため、プレート選択信号PSBを0Vに下げトランジスタQ3,Q4をOFFする。さらに、ビット線/BL,BLを (1/2)VBLHのままフローティングにする。ここでQ1,Q2はONのままである。これにより、セルトランジスタQ9はOFF、トランジスタQ3はOFFしているため、選択したセルの強誘電体キャパシタCF1の右側の端子から/SBL、さらに右上のブロックユニットのセル内部ノードは全てつながり、かつ0Vでフローティングになる。
【0075】
次に、選択した左上のブロックユニットに接続されるプレート/PLAのみを0Vから VBLH に上げる。PLAから選択した強誘電体キャパシタの左側端子まで VBLH 電位が印加される。このとき、CF1の右側の端子から/SBL、さらに右上のブロックユニットのセル内部ノードの容量が負荷容量CLとなり、強誘電体キャパシタに“1”データが書き込んであれば、分極反転して、セルデータがサブビット線/SBL(正確には、CF1の右側の端子から/SBL、さらに、右上のブロックユニットのセル内部ノード)に読み出され/SBLの電位が0Vから2Vs+Voに上がる。
【0076】
強誘電体キャパシタに“0”データが書き込んであれば、分極反転せず、CF1の常誘電体成分容量とCLの容量比分だけサブビット線/SBLの電位が上がり、/SBLの電位はVoとなる。このとき、対を成すサブビット線SBLの電位はPLAが0Vのままなので、0Vのままである。また、VSE電位を0Vに設定しておくと、増幅トランジスタQ5のゲート電位は、“1”データ時は2Vs+Vo、“0”データ時はVo、ソース電位(=VSE)は0V、ドレイン電位(=/BL)は (1/2)VBLHとなる。
【0077】
そして、トランジスタQ5のしきい値電圧VtをVo<Vt<2Vs+Voに設計しておくと、図2に示すように、“1”データ時にトランジスタQ5はONしているため、(1/2)VBLHにプリチャージされているBLは増幅トランジスタQ5を介して、VSEに電流が流れることにより、(1/2)VBLH から電位が下がり始める。ここで、センスアンプ動作前の下がった電位を (1/2)VBLH−2Vst定義する。
【0078】
逆に、“0”データ時はトランジスタQ5はOFFしているため、 (1/2)VBLHにプリチャージされているBLは増幅トランジスタQ5を介して、VSEに電流が流れず、 (1/2)VBLHのままである。このとき、定電流駆動トランジスタを用いたダミーセル等を用いて、/BL電位を“1”データ時にBL側が下がる電位の半分の電位下げるように設定すると(即ちセンス動作前、(1/2)VBLH−Vst)、センスアンプ動作前の“1”データ時、BLは (1/2)VBLH−2Vst、/BLは (1/2)VBLH−Vstとなり、Vstの電位差が図1の右のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、BLは0V、/BLは VBLHとなる。また、“0”データ時、BLは (1/2)VBLH、/BLは (1/2)VBLH−Vstとなり、Vstの電位差が図1の右のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、BLはVBLH、/BLは0Vとなる。
【0079】
なお、上記増幅トランジスタのしきい値電圧は、Vt<Voの領域であった場合、/BLとBLの両方が増幅トランジスタがONして、/BL,BL電位が下がるわけであるが、この場合でも駆動電流に大きな違いがあり、ダミーセルの駆動電流を適切に設計すれば問題無い。また、VSEの電位は0Vでも良いし、しきい値の補正のため、ある一定の電位でも良い(即ち、VSEを0Vから上げた分見かけ上増幅トランジスタのしきい値電圧を上げることができる)。
【0080】
データの再書き込み時、サブビット線/SBLに接続されるブロック書き込み制御信号BS0のみVppに上げる。すると、0V或いは VBLH に増幅されたビット線/BLの電位が/SBLに書き込まれ、“1”データ時、/SBLは VBLH となり、“0”データ時/SBLは0Vになる。このとき、プレート電位(=選択強誘電体キャパシタの左側の端子)は VBLH のため、“0”データ時、強誘電体キャパシタには−VBLHの電圧(強誘電体キャパシタの右側の端子を正と定義)が印加され、“0”データが再書き込みされる。“1”データ時は、その後、プレート/PLAが0Vに下げられ、選択強誘電体キャパシタの左側の端子も0Vになった時、強誘電体キャパシタには VBLH の電圧(強誘電体キャパシタの右側の端子を正と定義)が印加され、“1”データが再書き込みされる。
【0081】
これら一連の動作において、SBL電位はずっと0Vのままなので、下のブロックユニットのデータは保持されたまま、安定である。例えば、外部から異なるデータを書き込む場合(Write Mode)や、データの読み出し後外部データを書き込む場合(Read Modified Write )、BS0がHighになったあと書き込めば良い。
【0082】
再書き込み終了後は、まずブロック書き込み選択信号BS0をHighから0Vに下げる。これにより、/BL側から/SBLへの干渉は無くなる。その後、WLA0を上げ、同時に或いは前後して、プレート制御信号PSAを上げると、選択されていたセルの強誘電体キャパシタは電気的にショートされ、右上,左上のブロックユニットの内部ノードと/SBLノードは0Vになる。これら動作と同時に或いは前後して、ビット線対/BL,BLを電気的にショートしてやれば、ビット線対は (1/2)VBLHになり、スタンドバイ状態に戻る。
【0083】
本実施形態においては、ビット線のプリチャージ電位を (1/2)VBLHにしているが、これができるのは、セル情報分極反転読み出すための負荷容量はサブビット線/SBL,SBLで行い、ビット線/BL,BLはセル情報分極反転読み出すための負荷容量では無いためである。このため、ビット対を電気的にショートするだけでプリチャージ電位である (1/2)VBLHが得られ、ビット線の充放電による消費電力を従来DRAM同様従来FRAMの半分に低減できるし、ビット線の充放電によるノイズを低減できる。
【0084】
以上、図1の回路図と図2の動作例で説明した本実施形態は、先願と同様に、強誘電体キャパシタとセルトランジスタを並列接続して、1セルとしてこれを複数直列接続して、ブロックユニットを構成することにより、4F2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能となる。
【0085】
ここで、従来のFRAMにおいては、高密度化して設計ルールが縮小し、セルの強誘電体キャパシタ面積が設計ルールのほぼ2乗で縮小し、メモリセルの強誘電体キャパシタの分極量が減少するにも拘わらずビット線容量がそれほど減少しないため、読み出し信号量が減少して、動作が困難になる問題点が有った。これに対し本実施形態では、ブロックユニットの一端を増幅トランジスタのゲートに入力して、ドレイン端子をビット線に接続することにより、メモリセルの分極反転読み出しにより、ブロックユニットの一端に読み出されたデータを増幅して、ビット線に伝えることができる。
【0086】
このとき、強誘電体キャパシタが分極反転するときの負荷容量CLは、CF1の右側の端子から/SBL、さらに右上のブロックユニットのセル内部ノードの容量となり、ビット線容量に比べて大幅に小さい値を取ることができ、強誘電体キャパシタサイズが小さくなっても、/SBLに読み出される信号量、即ち“1”データ時2Vs+Vo、“0”データ時Voの差の1/2であるVsの値は、大きな値を取ることが可能になる。これを増幅トランジスタQ5で増幅するため、いくらビット線/BL,BLの容量が大きくても安定動作が可能となる。例えば、セルブロック内の容量が従来FRAMのビット線容量の1/10であれば、強誘電体キャパシタの面積を1/10程度に縮小しても動作すると言うわけである。
【0087】
これは逆に言うと本実施形態によれば、ビット線容量を増加しても、増幅トランジスタがビット線に読み出す信号を増幅するのに時間がかかるだけで、いくらでもビット線容量を増加できることになる。即ち、1本のビット線に接続されるセルブロック数をいくらでも増加できるため、従来FRAMのような、チップ面積に占めるセンスアンプ面積が15%〜20%もある問題を解決して、ビット線に接続されるセルブロック数を増加させ、センスアンプ数を減らし、センスアンプ面積のオーバヘッドを殆ど無くすることによりチップサイズを小さくする効果がある。
【0088】
本実施形態におけるセルブロック内部の負荷容量CLは、ブロックユニット内の直列セル数の増減により変更が容易である。このことは、強誘電体キャパシタサイズが大きい時は、直列セル数を増加してCLを大きくして設計し、強誘電体キャパシタサイズが小さい時は、直列セル数を減らしてCLを小さくして設計し、サブビット線に読み出される信号量を確保すれば良いことを示す。負荷容量CLが小さい場合、サブビット線に読み出される電位は確かに大きく確保できるが、総電荷量が小さいため、セルデータ読み出し時のサブビット線の拡散層に当るソフトエラーが問題となる。
【0089】
この問題に対して、上記直列セル数の調整が有効である。即ち、設計ルールが緩く、ソフトエラーが厳しい状況では、ブロックユニットの直列セル数を増加させ、負荷容量を追加してやれば、Qs=Vs×CLであり、多少Vsが減ってもQsが多くなり、より多くの反転電荷がサブビット線に読み出され、この問題はクリアできる。設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、直列セル数を徐々に減らして、サブビット線に読み出される信号量を確保すれば良いことが分かる。
【0090】
従来の自己増幅機能のあるメモリセルではこの調整をしようとすると、図237(d)のセルに限定される上、常誘電体キャパシタ面積が非常に大ききなり、コスト的に困難である。従来の自己増幅機能のあるメモリセルと比較すると、常誘電体キャパシタの大きな図237(d)のセルと同じ安定動作,正常動作を可能にしつつ、本実施形態よれば、1個のブロックユニット内のセル数を増加するほど、複数のメモリセルで前記増幅トランジスタと書き込みトランジスタを共用でき、セルサイズのオーバヘッドを極めて小さなものにできる。
【0091】
さらに図1の回路においては、左右のブロックユニットで増幅トランジスタやブロック書き込み選択トランジスタを共有しているわけで、これらのオーバヘッドは小さい。本実施形態のセルブロック構造では、ブロックユニット内の選択したセルの位置により、CLの値が変化する問題に対して、少なくとも、選択したブロックユニットの反対側のブロックユニットの内部容量がその他の増幅トランジスタ等の容量に加算されて負荷容量になるため、選択ワード線の位置のCL値依存性は1/2以下に抑えられる。この左右ブロックユニットのサブビット線共有は、図1に示すような、プレート選択トランジスタを導入して、選択ブロックユニットと反対側のブロックユニットのプレート選択トランジスタをOFFすれば実現できることが図2の動作で分かる。
【0092】
図1、図2の動作のもう1つの特徴は、セル信号により/SBLの電位が上がると、増幅トランジスタにより、ビット線対の反対側のBLの電位を下げる方式である。
【0093】
ビット線に読み出された信号をセンスアンプで増幅すると、/BL側を上げる結果となり、ブロック書き込み選択トランジスタを介して/SBL電位を正に上げるように、再書き込みでき、つじつまが合う。この方式の場合、必ず増幅トランジスタのソース側がVSEとなり、サブビット線(/SBL,SBL)の電位がそのままゲート−ソース間電位となり、ビット線の電位に拘わらず、“1”データの場合は増幅トランジスタが常にON、“0”データの場合は常にOFFと、制御し易いことが特徴である。言葉を変えると、ビット線電位が増幅され下がってもゲート−ソース間電位は一定であり、ドレイン−ソース電位が (1/2)VBLHと大きく、5極管動作であり定電流駆動であるため、ダミーセルが製造し易いことを意味する。
【0094】
もちろん図1の回路は1セルに1個の情報を記憶する1トランジスタ+1キャパシタ方式であるが、2セルに1個の情報を記憶する2トランジスタ+2キャパシタ方式が動作を変えるだけで実現できる。これは図2において、/PLAばかりでなくPLAも駆動して、BS0ばかりでなくBS1もLow→High→Lowと駆動すれば容易に実現できる。例えば、1トランジスタ+1キャパシタ方式でテストを行い、欠陥セルをスクリーニングして、リダンダンシー回路で置換え、実際の製品としては、信頼性の高い2トランジスタ+2キャパシタ方式で動作させる方法とかがこれに当てはまる。
【0095】
また本実施形態によれは、図2に示すように、従来FRAMに比べて、ブロック書き込み制御信号をセル読み出し後にクロッキングするオーバヘッド以外は動作が遅くなる要因が無く、高速動作が期待できる。本方式おいて、WLA0を下げるタイミングとビット線のイコライズを解除するタイミングが同時に行えるメリットを考慮すると、上のオーバヘッドは相殺できる。
【0096】
また従来FRAMは、各セル毎にプレートを分離する必要がある上、プレートの強誘電体キャパシタの負荷が大きい点、プレート抵抗が大きい点、プレートドライバサイズを大きくできない(大きくすると、ワード線1本毎にプレートドライバがあるためチップサイズ増)ためドライバの駆動能力低い等、プレート動作が遅い問題点が有った。これに対し本実施形態は先願と同じく、プレートドライバが複数のワード線で共有でき、駆動能力大、プレート線が本数が少ないため、メタル配線にしたり、配線幅が大きくできたりと抵抗成分が小さい上、負荷容量は殆ど強誘電体キャパシタ容量で決まるため変わらず、結果として高速プレート駆動が可能となる。
【0097】
以上、図1と図2の効果をまとめると、
1)先願と同様に、4F2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能。
【0098】
2)設計ルールが縮小して、強誘電体キャパシタ面積が縮小しても、それに合わせて分極反転時の負荷容量であるサブビット線容量が低減でき、十分な読み出し信号電圧が得られ、増幅トランジスタを用いてビット線を増幅するため、安定動作が可能。
【0099】
3)(1/2)Vdd(=VBLH) ビット線プリチャージが適用でき、低消費電力,低ノイズ化が可能。
4)従来FRAMと同様に動作原理が単純で、しかも高速プレート動作により高速動作が可能。
【0100】
5)ビット線容量が大きくても読み出し可能であるため、ビット線に接続できるセルブロック数を多くでき、結果としてセンスアンプ面積を低減できる。
6)ルール縮小により、強誘電体キャパシタの分極量の減少に合わせて、ブロックユニット内の直列セル数を減らせば、最適化が可能。
【0101】
7)設計ルールが緩く、ソフトエラーが厳しい状況では、ブロックユニットの直列セル数を増加させ、負荷容量を追加して読み出し電荷を増やせば、ソフトエラーを抑えられ、設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、強誘電体キャパシタサイズと、直列セル数を徐々に減らして、サブビット線に読み出される信号量を確保すれば、良い。
【0102】
8)ブロックユニット内の複数のセルで、増幅トランジスタと書き込みトランジスタを共用することにより、セルサイズのオーバヘッドを極めて小さなものにできる。
【0103】
9)左右のブロックユニットで増幅トランジスタやブロック書き込み選択トランジスタを共有すれば、さらにこれらのオーバヘッドは小さい。
10)分極反転のための負荷容量として、選択したブロックユニットの反対側のブロックユニットの内部容量を用いることにより、ほぼ安定に動作が可能。
【0104】
11)ブロックユニットのセル数を変えることにより、自由に負荷容量の調整が可能。
12)サブビット線の信号でビット線対の反対側のビット線を増幅トランジスタで駆動することにより、安定な増幅動作が可能となる。
【0105】
図3は、図1の他の具体的な動作例を示す信号波形図である。図2と異なる点は、ビット線/BL,BLがVddプリチャージ方式である点( VBLH にプリチャージ)されているのみである。図2に対するデメリットは、Vdd プリチャージであるため、消費電力,電源ノイズが増大する点である。図2に対するメリットは、図1の増幅トランジスタQ5,Q6のドレイン電圧はこれらトランジスタ動作前 VBLH にプリチャージされているので、ドレイン−ソース間電圧Vds=VBLHと図2の2倍印加されているため、増幅トランジスタに流れる電流が2倍となり、ビット線対/BL,BLの電位差が開く速度が2倍になる点である。
【0106】
図4は、本実施形態に適用できる動作点設計を説明するための図である。図1の回路においては、設計ルールが縮小して強誘電体キャパシタ面積が2乗で縮小しても、セルブロック内の負荷容量は緩やかに縮小するため、ブロックユニット内のセル数が一定の場合、ある設計ルールの時しか解が無い。特に、従来の自己増幅機能を持つ強誘電体メモリセルの場合、セルサイズ一定では、ある設計ルールの時しか解が無い。これに対して、ブロックユニット内の直列セル数を4,16,32,64,128,256と変えることにより、最適な負荷容量CLを設定できるため、平面強誘電体キャパシタでも、低集積から高集積まで解を持つことができる。
【0107】
図4(b)は、セル直列数を変えて、CLを変化させた場合のサブビット線に読み出される信号電圧の値を示す。強誘電体キャパシタと常誘電体キャパシタの分極/容量比により、信号電圧は最大値を持ち得るため、最大値に近い値でCLを設計すれば良い。また図1の回路においては、反対側のブロックユニットの容量があるため変化量は2倍以下になるが、選択したワード線の位置により負荷容量CLが変化する。
【0108】
図4(a)に、PZT膜の場合のCLが2倍程度変化した場合の動作点のずれを示す。黒丸印はCLが小さい場合、白丸印はCLが大きい場合を示す。この場合でも、“1”データと“0”データの場合で読み出し信号量が逆転することが無く安定動作が実現できる。これは、SBTやstained BST等ヒステリス曲線が菱形に近い材料では、さらに判定動作が可能と言える。また、図4(b)のように読み出し信号量が最大値を持つ特徴を生かして、CLが小さい場合黒丸点、CLが大きい白丸点に動作点が来るように設計すれば、読み出し信号量を最大化できる。但しこの場合信号量は最大化するが、動作点がずれるため、後半に示すような、選択したワード線の位置に応じてダミーセルのリファレンスの位置を変える方式が必要となる。
【0109】
図5は、本実施形態に適用できるアレイ構成設計指針を示す図である。横軸に設計ルール、縦軸にFRAMのビット線容量とセル1個当りの残留分極量を示している。ここで、ビット線容量は、512WL/BL を仮定しており、微細化(設計ルールの縮小)により僅かに減少していく。従来必要分極量Prの線は、読み出し信号:Vsを110mVと仮定して、Vs=Pr/Cbの式から、1セル当りに最低限必要な分極量Prを示している。
【0110】
ビット線容量Cbの低下に比例して、微細化に伴い減少しているが、緩やかな減少である。これに対して、強誘電体材料の残留分極量を20μC/cm2 と仮定した場合の、設計ルールでの平面キャパシタで実現した場合の得られる残留分極量を平面Capの線に示し、立体キャパシタで、底辺と高さのアスペクト比を1〜0.7に取った場合の得られる残留分極量を立体Cap(AR=1〜0.7)に示し、立体キャパシタで、底辺と高さのアスペクト比を2〜1.4に取った場合の得られる残留分極量を立体Cap(AR=2〜1.4)に示す。ここで、強誘電体キャパシタの底辺の面積を3F2 と仮定している(Fは設計ルール)。
【0111】
このように実際得られる1セル当りの残留分極量は、設計ルールの2乗にほぼ比例して低下するため、設計ルール縮小に伴い急激に減少する。このため、従来のFRAMで、強誘電体キャパシタを平面で形成した場合、0.2μmルールの256MbFRAMで限界が来ることを示している。強誘電体キャパシタは、分極に異方性及び軸性を持つものが多く、立体キャパシタで十分な残留分極を得ることは難しく、いまだ立体キャパシタを実現した例が報告されていない。たとえ立体キャパシタが実現できたとしても、図5に示すように、1GbFRAM,4GbFRAMが限界点と言える。この問題は、従来の最大3F2 の底辺の面積を実現できるFRAMに当てはまり、セルサイズは4F2 と従来比の50%を実現できるがキャパシタの底辺面積がF2 しか取れない先願の発明ではさらに苦しいといえる。
【0112】
これに対して本実施形態によれば、従来のビット線容量が負荷容量である場合に比べて、サブビット線の容量が負荷容量CLと成る。よって、ブロックユニット内の直列セル数を、強誘電体キャパシタ面積の縮小にほぼ比例して徐々に減らして行けば、サブビット線に読み出される信号量を常にどの世代でも確保でき、これを増幅トランジスタでビット線を駆動すれば正常動作が可能となる。
【0113】
図5の太い実線の例は、従来のビット線容量を1として、ブロックユニット内のセル数を変えることにより、サブビット線の容量を1/2,1/4,1/8,1/16,1/32と減らして行った場合の正常動作に必要な強誘電体キャパシタの残留分極量を示す。この実線の値は、ソフトエラーの下限より常にどの設計ルールの世代でも大きな値を取って入れば問題無いといえる。ここでソフトエラーは、拡散層面積が大きく全てのα線が当たって発生した電子−正孔ペアの電子が1個の拡散層に吸収される場合、約80fCで一定となり、拡散層面積を小さくしていくと、隣接した拡散層に分散して吸収されるようになる。設計ルールが0.25μmでソフトエラーを回避するのに約20fC必要で、設計ルールが縮小するに従って、拡散層面積に比例して、ソフトエラーの下限が下がって行くわけである。
【0114】
図5を見て分かるとおり、本実施形態によれば(本実施形態の設計指針によれば)、平面強誘電体キャパシタのままでも読み出し信号電位を確保しつつ、ソフトエラーを確保しつつ16GbFRAM〜64GbFRAM、或いはそれ以上の超々高密度FRAMが実現できる。FRAMにおいては、DRAMのように、拡散層から蓄積した電荷が逃げてデータが破壊されるようなデータリテンションの問題が無く、読み出し時のソフトエラー(ビット線モード:この発明ではサブビット線モードと呼ぶのが正しい)、と読み出し信号量で最小必要残留分極量が決まるため、本実施形態のような方式が極めて有効になるわけである。
【0115】
なお、ソフトエラーにはセルモードも存在するが、先願でも説明してあるが、スタンドバイ時強誘電体キャパシタの両端の電位が0VにできるFRAMではほぼ問題無いし、図1のような構成では、スタンドバイ時強誘電体キャパシタの両端をショートしているためさらに問題無い。
【0116】
(第2の実施形態)
図6及び図7は、本発明の第2の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。
【0117】
図6が図1と異なる点は、ブロックユニットの直列セル数を8個に増やしたことにある。これにより、プレート選択信号,ブロック書き込み選択信号,増幅トランジスタ等の1セル当りのオーバヘッドを半減できる。また、今まで述べたように、強誘電体キャパシタ面積によって、最適な負荷容量CLを図4及び図5の例のように変えることができる。これにより、サブビット線に読み出される信号量を常にどの世代でも確保でき、これを増幅トランジスタでビット線を駆動すれば正常動作が可能となる。それ以外の効果は、図1と同様である。
【0118】
図7が図1と異なる点は、ブロックユニットの直列セル数を16個に増やしたことにある。これにより、上に説明したように、1セル当りのオーバヘッドを半減でき、最適な負荷容量CLを変えることができる。このように、ブロックユニットの直列セル数は自由に変えることができる。図では示さないが、直列セル数=32,64,128,256等も可能である。それ以外の効果は、図1と同様である。
【0119】
(第3の実施形態)
図8は、本発明の第3の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのメモリマット(セルアレイ)全体の構成を示している。
【0120】
本実施形態では、図1に示したセルブロックを2次元配置して、ロウデコーダとセンスアンプ(SA0〜SAn-1 )を接続した例を示す。ロウデコーダの替わりに階層ワード線方式を適用して、サブロウデコーダにしても良い。図8のプレート線PLB,/PLBに示すように、左右のセルブロックでプレート線を共有することにより、アレイサイズを小さくできる上、プレート駆動回路面積を小さくできる。逆に言えば、駆動能力を上げることができる。センスアンプ回路に従来FRAMと同様なフリップフロップ型センスアンプ回路が適用できる。但し、図2、図3の動作の例の場合は、ビット線のプリチャージは (1/2VBLH),VBLHH になるように設計する。それ以外の効果は、図1と同様である。
【0121】
(第4の実施形態)
図9(a)(b)は、本発明の第4の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にセンスアンプ構成とセルアレイのブロック構成を示している。この図の例においては、図1に示したような複数の自己増幅機能を持つセルブロック(GainCellBlock0〜n-1 )ビット線/BL,BLに接続して、ビット線対を構成して、ここでは省略しているが、これをワード線方向に複数配置してアレイを構成する。各ビット線対は、φt0をゲート入力とするアレイ−センスアンプ分離トランジスタを介してセンスアンプ回路に接続している。
【0122】
(b)の例では、センスアンプ回路の右側にもセルアレイが配置されており、同様に、φt1をゲート入力とするアレイ−センスアンプ分離トランジスタを介してセンスアンプ回路に接続している点が(a)と異なる。(b)の回路は、左右のセルアレイでセンスアンプ回路を共有している。(a)は共有しない例であり、φt0をゲート入力とするアレイ−センスアンプ分離トランジスタが無くても良い。(a)(b)の例では、ダミーセルはセンスアンプ内に配置され、(b)の例ではダミーセルも左右のセルアレイで共有できることを意味する。
【0123】
(a)(b)センスアンプ回路は、図2の動作を実現できる。/EQL信号はビット線対をイコライズすると同時に、VBL(=(1/2)VBLH)にプリチャージする。SEN,/SEPはnMOS,PMOSトランジスタからなるフリップフロップアンプを動作させる。CSLはカラム選択信号であり、センスアンプで増幅した信号線(/BLSA,BLSA)のデータをデータ線/DQ,DQに伝送する、或いは/DQ,DQからデータを書き込むためにある。なおVBLの電位を VBLH に設定すれは、図3の動作が実現できる。
【0124】
図10は、図9の実施形態の具体的な動作例を示す信号波形図である。これは、図1のセルブロックで図9のアレイ構成での動作例を示し、図2の動作例に図9の信号線の動作を加えたものを示している。
【0125】
図2の動作に加え、プレート/PLA,PLA選択前に、/EQLを下げ、ビット線/BL,BLのイコライズを解除すると同時に、選択しないセンスアンプの右のセルアレイとセンスアンプを切り離すため、φt1をLowにする。センスアンプ活性化は、サブビット線/SBLの信号により、増幅トランジスタに電流が流れ、ビット線対/BL,BLに電位差が十分発生した後、SENをHigh、/SEPをLowにすることにより、フリップフロップ型センスアンプが動作する。ブロック書き込み選択信号BS0をOFFした後、SENをLow、/SEPをHighにしてセンス動作は修了する。その後、/EQLをHigh、φt1をHighにして、スタンドバイ状態になる。
【0126】
(第5の実施形態)
図11は、本発明の第5の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にセンスアンプ構成とセルアレイのブロック構成を示している。
【0127】
本実施形態は基本的には図9の例と同じであるが、図9と異なる点は、ダミーセルがセルアレイ側にあることである。これは、セルアレイのセルと同様なプロセス,構造のダミーセルを構成するのに適している。
【0128】
(第6の実施形態)
図12(a)〜(c)は、本発明の第12の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にダミーセル構成を示している。この実施形態は、図1の実施形態及びそれ以後の実施形態に適用できる構成である。
【0129】
本実施形態のダミーセルは、図9に示すセンスアンプのビット線/BLSA,BLSAに接続している。図11のセルアレイ内部でも良い。図12(a)のダミーセルは、単純にキャパシタを用いて、カップリングによりリファレンスビット線の電位を発生する。
【0130】
図13は、図12(a)のダミーセルの動作例を示す信号波形図である。これは、図1の回路例でしかも、図2の動作例の場合を示す。BLSA側にセルデータが読み出され、BLSAが“1”データの時、VBLHから下がり (1/2)VBLH−2Vsになる。“0”データの時、(1/2)VBLHの状態のまま2つの状態の中間値に、リファレンスビット線/BLSAがなるように、即ち (1/2)VBLH−Vsになるように、VDWL0の電位を下げ、ダミーキャパシタのカップリングにより/BLSAの電位を下げる。センスアンプでビット線対を増幅した後は、VWDL0を上げ元に戻して良い。
【0131】
図12(b)は、図12(a)と同様にキャパシタカップリング方式のダミーセルである。ダミーキャパシタと、両端をショートしリセットするトランジスタQ10と信号RSTと、ダミーキャパシタをビット線と接続するトランジスタQ11,Q12とダミーワード線VDWL0,VDWL1から構成している。MOSゲートキャパシタでダミーキャパシタ形成した場合に面積が大きくなる問題に対して、ダミーキャパタをビット線対で共有し面積を削減している。
【0132】
図14は、図12(b)のダミーセルの動作例を示す信号波形図である。ダミーセルデータを読み出す前に、RSTをLowにして、ダミーキャパシタのショートを解除してから、VDWL0をHighにすると、VDPL電位が (1/2)VBLHより低い場合、キャパシタのカップリング分だけ/BLSA電位が下がり、リファレンス電位となり得る。その他、応用例として図14でDPLをクロッキングしても良い。
【0133】
図12(c)は、図12(b)と同様にキャパシタカップリング方式のダミーセルである。異なる点は、2種類のダミーキャパシタCD0とCVD1がある点である。
【0134】
図15は、図12(c)のダミーセルの動作例を示す信号波形図である。図4で示したように、選択したワード線の位置により負荷容量CL(=CSBL)が異なり、サブビット線の電位が異なり、結果として、ビット線BLの下がる程度が異なる問題をこれは解決できる。即ち、CD0とCD1の容量を変え、選択したワード線の位置により図15のようにRST0を下げるか、RST1を下げるか変えることにより、CLが変わる問題を量子的ではあるが解決できる。さらにCDiの数を増やせば、細かく制御可能である。図13(a)〜(c)の例は常誘電体キャパシタを用いていたが、強誘電体キャパシタでも構成可能である。
【0135】
(第7の実施形態)
図16(a)〜(c)は、本発明の第7の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にダミーセル構成を示している。この実施形態は、図1の実施形態及び、以後の実施形態に適用できるダミーセル構成を示し、定電流型ダミーセルを示している。
【0136】
図16(a)は、2個のトランジスタでダミーセルを構成している。図17は、図16(a)のダミーセルの動作例を示す信号波形図である。図1のトランジスタQ5がONし、”1”データがBLSAに読み出され、BLSA電位が下がる場合のトランジスタQ5に流れる電流をIとした場合、VDWL0がHighになり、トランジスタQ13がONし/BLSAからVDSEに流れる電流を (1/2)Iに設定すれば、リファレンスが生成できる。
【0137】
図12のダミーセルは、時間と共にセルデータが読み出されるビット線BLSAの電位が下がるのに対して、リファレンス電位は固定のため、一定時間後センスする必要があった。しかし、図16の場合は、常にリファレンス電位は“1”と“0”データの中間値に設定できるメリットがある。 (1/2)Iの設定は、VDSEの電位、VDWL0のHighの電位及び、トランジスタQ13のサイズで調整できる。
【0138】
図16(b)は、図16(a)に比べ精度調整が可能な例を示す。図18は、図16(b)のダミーセルの動作例を示す信号波形図である。トランジスタQ14よりトランジスタQ15の駆動能力を大きく設定して、 (1/2)I電流が、トランジスタQ14で制限されるようにし、トランジスタQ14の電流もVDC,VDSE電位で決まるようにしておき、VDWL0をHighにして、 (1/2)Iが流れるようにする。VDC,VDSE電位をアレイ外部からヒューズ等で微調整できるようにすれば、精度が上がる。
【0139】
図16(c)は、図16(b)の定電流方式のダミーセルを複数個用意した場合を示す。図19は、図16(c)のダミーセルの動作例を示す信号波形図である。図12(c)と同様にどちらか一方を選択して、選択したワード線の位置により読み出し信号が異なる問題を回避している。どちらか一方ばかりでなく両方を選択するようにすれば、より細分化できる。
【0140】
(第8の実施形態)
図20は、本発明の第8の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にダミーセル構成を示している。この実施形態は、図1の実施形態及び、以後の実施形態に適用できるダミーセル構成である。この例は、ダミーキャパシタとして、セルアレイと同じ強誘電体キャパシタを用いた例であり、図4で示した選択したワード線の位置により、図1の負荷容量CLが異なりサブビット線SBLの電位が異なる問題を解決できる。
【0141】
図20において、左上下のブロックユニットは、図1と同じ構成で、ダミーワード線に接続され、左端はダミープレートDPL,DPLに直接接続されている。右上下のブロックユニットは選択せずVPPに接続されて、リセットトランジスタQ16,Q17を介して固定電位Vss’に接続されている。ブロック書き込み選択信号及びこのトランジスタは無く、増幅トランジスタのみ存在する構成である。
【0142】
図21は、図20のダミーセルの動作例を示す信号波形図である。DRST0を下げ、選択ワード線に対応する位置のダミーワード線を下げ、ダミーサブビット線/DSBL,DSBLをフローティングにする。その後、DPLを上げると、“0”データがDSBLに読み出され、増幅トランジスタQ18がONし、 (1/2)Iの電流が流れ、リファレンスビット線/BLの電位が下がりリファレンス電位が発生するしくみである。その後、DPLがHighのまま、DRSTを上げると、選択したダミーセルの強誘電体キャパシタにDPL−Vss’の電位が書き込まれ“0”データがもとに戻される。その後、DPLを下げ、DWL0を上げてスタンドバイ時の状態に戻る。
【0143】
この場合、ダミーセルの“0”データ読み出しによるDSBLの電位と、図1の“0”データ読み出しのSBLの電位は、選択したワード線の位置に拘わらず同じになる。このとき、図20の増幅トランジスタQ18のW/L比を図1のトランジスタQ5のW/Lに比べて大きく設定しておけば、リファレンス電位が容易に発生できる。
【0144】
またその他の方式として、Vss’の電位をVssより高めに設定すると、図22の動作点設計指針の点線の負荷直線に示すように、トランジスタQ18とトランジスタQ5が同じサイズのままでも、常にダミーセルの動作点は、通常セルの動作点より右側になる。この“0”データ書き込みダミーセル方式は、ダミー強誘電体キャパシタの分極反転を伴うことが無いため、通常セルより選択回数が多くても、疲労による劣化の問題を回避できる。
【0145】
またその他の応用例として、Vss’=Vssのままで、トランジスタQ18とトランジスタQ5のサイズを同じままでも、右上下のブロックユニットの負荷容量小さくすれば、“0”データの動作点は、通常セルよりダミーセルが右側になる。例えば、右上下のブロックユニットの直列数を半減する等の方法が良い。
【0146】
その他の方式として、ダミーセルとして“1”データを常に読み出す方式も可能である。例えば、DPLを下げた後、Vss’を上げ下げすることにより“1”データがダミーの強誘電体キャパシタに書き込まれる。読み出しは、右のDSBL側の負荷容量を通常セルより大きくすれば、リファレンスとなりうる。又は、同じ構成で、Vss’のHigh電位を通常セルより下げたり、トランジスタQ19のサイズをトランジスタQ5のサイズより小さくすれば容易にリファレンスが発生できる。また、右の上下の2個ブロックユニットを合体して負荷容量を増大することもできる。
【0147】
(第9の実施形態)
図23は、本発明の第9の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのセルブロック,セルアレイ,センスアンプ構成を示している。この図は、図1の構成よりもより概念的な構成を示している。
【0148】
セルトランジスタと強誘電体キャパシタを並列接続して1個のセルを構成し、これを直列接続してブロックユニットを構成している。ブロックユニットの一端はPL駆動回路に接続され、他端は増幅回路及び書き込み回路を介してビット線/BL,BLに接続され、ビット線には複数のセルブロックが接続され、ビット線の端はセンスアンプ回路に接続されている。
【0149】
この実施形態では、選択したワード線を下げ、PL駆動回路でブロックユニットに電圧を印加して、サブビット線/SBL或いはSBLにセル電荷を読み出し、これを増幅回路で増幅して、ビット線/BL或いはBLに信号を伝えセンスアンプで増幅して、これを書き込み回路でサブビット線/SBL或いはSBLに書き戻し、セルに書き戻す方式である。これによる効果は、図1と同様である。1トランジスタ+1キャパシタ構成でなく、上下のブロックユニットの両方からセルデータを読み出す、2トランジスタ+2キャパシタ構成も可能である。この場合はダミーセルは不要である。
【0150】
(第10の実施形態)
図24は、本発明の第10の実施形態に係わる半導体記憶装置を説明するためのもので、特に複数の強誘電体メモリアレイと複数のセンスアンプ配置例を示している。この例は、図1の実施形態はもとより他の実施形態にも適用できるものである。前記した図1の効果のまとめ5)で示したように、本発明を適用することにより、セルブロック内のサブビット線の負荷容量によりサブビット線の読み出し電位が決まり、これを増幅トランジスタを用いてビット線を駆動するため、読み出し時間さえあれば、ビット線の寄生容量はいくら大きくても読み出せる。
【0151】
図24(a)は従来セルアレイとセンスアンプ配置を示し、(b)は本実施形態の構成例を示す、ビット線につながるセル数を多くできることにより、結果としてセンスアンプ数を激減でき、チップサイズの低減、即ちチップ内のセル占有率を上げることができる。なお、時間をかければと述べたが、本発明においては、セルブロック毎に2個のトランジスタのみビット線につながるため、従来の1トランジスタ+1キャパシタのセルに比べてビット線容量/cellが1/2〜1/4程度と小さいので、センスアンプ数は元々、同じパワー、ほぼ同じ充電放電時間でも同じ時間で動作が可能である。さらに、自己ブロック増幅効果によりセンスアンプ数を低減できるわけである。
【0152】
(第11の実施形態)
図25は、本発明の第11の実施形態に係わる半導体記憶装置を説明するためのもので、メモリチップ構成例、ロジック混載構成例、RF−IDカード構成例を示している。この例は、図1の実施形態はもとより他の実施形態にも適用できるものである。
【0153】
図25(a)はメモリチップ構成例であり、チップにはセルアレイ,センスアンプばかりでなく、少なくともロウデコーダ(R/D),カラムデコーダ(C/D),周辺回路等が設けられている。図25(b)はロジック混載構成の場合であり、本発明のメモリと各種ロジックLSIの混載で構成される。ロジックLSIが限界で無く、従来メモリに限界(読み出し安定動作限界或いはコスト限界)が来た場合でも、本発明には限界が来ない場合、この構成が有効である。図25(c)はRFーIDカード構成の場合であり、本発明のメモリとロジックLSI及びアンテナで構成される。
【0154】
(第12の実施形態)
図26は、本発明の第12の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図1とほぼ同一の構成であり、殆どの効果が図1と同じである。異なる点は、上の左右のブロックユニットに接続されるサブビット線/SBLをゲート入力とする増幅トランジスタQ20のソースがビット線/BL側に接続され、ドレインがVSE電位に接続される。さらに、下の左右のブロックユニットに接続されるサブビット線SBLをゲート入力とする増幅トランジスタQ21のソースがビット線BL側に接続され、ドレインがVSE電位に接続される点である。即ち、読み出すビット線と書き込みを行うビット線が同じビット線/BL或いはBLである点である。
【0155】
図27は、図26の具体的な動作例を示す信号波形図である。まず、スタンドバイ時は、全てのワード線WLA0〜3、WLB0〜3は昇圧電位Vpp、全てのプレート/PLA,PLA,/PLB,PLBは0V、プレート選択信号PSA,PLBをVppにしておくことにより、セルトランジスタは全てONしており、全てのセルの強誘電体キャパシタの両端は電気的にショートされて、さらにこの両端の電位及びサブビット線/SBL,SBLの電位は、プレート選択信号がHighのため、プレートに接続され0Vになっている。
【0156】
また、ブロック書き込み選択信号BS0,BS1は0Vにしておくことにより、トランジスタQ22,Q23はOFFしており、/SBL,SBLが0Vのため、VSEが VBLH と高い電位であっても、増幅トランジスタQ20,Q21もOFFしている。よって、ビット線/BL,BLとサブビット線/SBL,SBLは完全に分離されている。
【0157】
この動作例の場合、ビット線/BL,BLのプリチャージ電位は0Vである。動作時は、選択したセルブロックの、例えば左上のブロックユニットのメモリセル(Q24,CF2)選択時の動作を説明する。まず、選択メモリセルにつながるワード線WLA0を0Vに下げセルトランジスタQ24をOFFする。同時に或いは前後して、右上,右下のブロックユニットとプレート/PLB,PLBを切り離すため、プレート選択信号PSBを0Vに下げトランジスタQ25,Q26をOFFする。さらに、ビット線/BL,BLを0Vのままフローティングにする。ここで、Q27,Q28はONのままである。
【0158】
これにより、セルトランジスタQ24はOFF、トランジスタQ25はOFFしているため、選択したセルの強誘電体キャパシタCF2の右側の端子から/SBL、さらに右上のブロックユニットのセル内部ノードは全てつながり、かつ0Vでフローティングになる。
【0159】
次に、選択した左上のブロックユニットに接続されるプレート/PLAのみを0Vから VBLH に上げる。PLAから選択した強誘電体キャパシタの左側端子まで VBLH 電位が印加される。このとき、CF2の右側の端子から/SBL、さらに右上のブロックユニットのセル内部ノードの容量が負荷容量CLとなり、強誘電体キャパシタに“1”データが書き込んであれば、分極反転して、セルデータがサブビット線/SBL(正確には、CF2の右側の端子から/SBL、さらに、右上のブロックユニットのセル内部ノード)に読み出され/SBLの電位が0Vから2Vs+Voに上がる。
【0160】
強誘電体キャパシタに“0”データが書き込んであれば、分極反転せず、CF2の常誘電体成分容量とCLの容量比分だけ、サブビット線/SBLの電位上がり、/SBLの電位はVoとなる。このとき、対をなすサブビット線SBLの電位はPLAが0Vのままなので、0Vのままである。ここで、VSE電位を VBLH に設定しておくと、増幅トランジスタQ20のゲート電位は“1”データ時は2Vs+Vo、“0”データ時はVo、ドレイン電位(=VSE)は VBLH 、ドレイン電位(=/BL)は0Vとなる。
【0161】
トランジスタQ20のしきい値電圧VtをVo<Vt<2Vs+Voに設計しておくと、図27に示すように、“1”データ時、トランジスタQ20はONしているため、0Vにプリチャージされている/BLは増幅トランジスタQ20を介して、VSEに電流が流込むことにより、0Vから電位が上がり始める。ここで、センスアンプ動作前の上がった電位を0V+2Vst定義する。逆に、“0”データ時、トランジスタQ20はOFFしているため、0Vにプリチャージされている/BLは増幅トランジスタQ20を介して、VSEから電流が流れず、0Vのままである。
【0162】
このとき、定電流駆動トランジスタを用いたダミーセル等を用いて、BL電位を“1”データ時BL側が上がる電位の半分の電位上げるように設定すると(即ちセンス動作前、0V+Vst)、センスアンプ動作前、“1”データ時、/BLは0V+2Vst、BLは0V+VstとなりVstの電位差が図26の右のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、BLは0V、/BLは VBLH となる。また、“0”データ時、/B2kは0V、BLは0V+VstとなりVstの電位差が図26の右のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、BLは VBLH 、/BLは0Vとなる。
【0163】
なお、図27の例ではビット線対は0Vにプリチャージにしてあったが、ある一定の電位VBLでも良いし、 (1/2)VBLHにしてもよい。この場合、増幅トランジスタQ20,Q21が“1”データ時ONし、“0”データ時OFFするように、増幅トランジスタのしきい値電圧VtをVo−VBL<Vt<Vo+2Vs−VBLになるように設計する必要がある。
【0164】
或いは、ONするが電流の違いをセンスアンプで検知する場合は、Vt<Vo−VBLに設計する必要がある。但し、本実施形態は図1と異なり、増幅トランジスタのソース側がビット線となるため、ソース電位が変わる問題を持つ。例えば“1”データ時/BLが上がり始めるとソース電位が上がり増幅トランジスタは途中でOFFする。また、“0”データ時、/BLを0Vプリチャージ以外にしておくと、センスアンプでの増幅で、/BLが下がると、増幅トランジスタがONしてしまう問題がある。
【0165】
後半の問題は図27の0Vビット線プリチャージ方式で回避できるし、前半の問題は、確かに図1に比べて読み出し信号量は減るが、サブビット線に読み出される信号量は大きく、この分だけ、ビット線対の電位差が開いてから増幅トランジスタがOFFするため問題ない。しかも、一定の所でビット線対の電位差が止るため、図12に示したキャパシタカップリング型のダミーセルに適している。逆に言うと、図1の方式は、図16、図20等の定電流型ダミーセルが適していることを示している。なお、VSEの電位は VBLH でも良いし、ビット線のプリチャージ電位より高ければ何でも良い。
【0166】
データの再書き込み時、サブビット線/SBLに接続されるブロック書き込み制御信号BS0のみVppに上げる。すると、0V或いは VBLH に増幅されたビット線/BLの電位が/SBLに書き込まれ、“1”データ時、/SBLは VBLH となり、“0”データ時/SBLは0Vになる。このとき、プレート電位(=選択強誘電体キャパシタの左側の端子)は VBLH のため、“0”データ時、強誘電体キャパシタには−VBLHの電圧(強誘電体キャパシタの右側の端子を正と定義)が印加され、“0”データが再書き込みされる。“1”データ時は、その後、プレート/PLAが0Vに下げられ、選択強誘電体キャパシタの左側の端子も0Vになった時、強誘電体キャパシタには VBLH の電圧(強誘電体キャパシタの右側の端子を正と定義)が印加され、“1”データが再書き込みされる。
【0167】
これら一連の動作において、SBL電位はずっと0Vのままなので、下のブロックユニットのデータは保持されたまま、安定である。例えば、外部から異なるデータを書き込む場合(ライト・モード)や、データの読み出し後外部データを書き込む場合(リード・モディファイ・モード)、BS0がHighになったあと書き込めば良い。
【0168】
再書き込み終了後は、まずブロック書き込み選択信号BS0をHighから0Vに下げる。これにより、/BL側から/SBLへの干渉は無くなる。その後、WLA0を上げ、同時に或いは前後して、プレート制御信号PSAを上げると、選択されていたセルの強誘電体キャパシタは電気的にショートされ、右上,左上のブロックユニットの内部ノードと/SBLノードは0Vになる。これら動作と同時に或いは前後して、ビット線対/BL,BLを0Vに下げると、スタンドバイ状態に戻る。
【0169】
以上述べたように図26の構成は図1とほぼ同じで、その効果をまとめると、
1)先願と同様に、4F2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能。
【0170】
2)設計ルールが縮小して、強誘電体キャパシタ面積が縮小しても、それに合わせて分極反転時の負荷容量であるサブビット線容量が低減でき、十分な読み出し信号電圧が得られ、増幅トランジスタを用いてビット線を増幅するため、安定動作が可能。
【0171】
3)従来FRAMと同様動作原理が単純で、しかも高速プレート動作により、高速動作が可能。
【0172】
4)ビット線容量が大きくても読み出し可能であるため、ビット線に接続できるセルブロック数を多くでき、結果としてセンスアンプ面積を低減できる。
【0173】
5)ルール縮小により、強誘電体キャパシタの分極量の減少に合わせて、ブロックユニット内の直列セル数を減らせば、最適化が可能。
【0174】
6)設計ルールが緩く、ソフトエラーが厳しい状況では、ブロックユニットの直列セル数を増加させ、負荷容量を追加して読み出し電荷を増やせば、ソフトエラーを抑えられ、設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、強誘電体キャパシタサイズと、直列セル数を徐々に減らして、サブビット線に読み出される信号量を確保すれば、良い。
【0175】
7)ブロックユニット内の複数のセルで、増幅トランジスタと、書き込みトランジスタを共用することにより、セルサイズのオーバヘッドを極めて小さなものにできる。
【0176】
8)左右のブロックユニットで増幅トランジスタや、ブロック書き込み選択トランジスタを共有すれば、さらにこれらのオーバヘッドは小さい。
【0177】
9)分極反転のための負荷容量として、選択したブロックユニットの反対側のブロックユニットの内部容量を用いることにより、ほぼ安定に動作が可能。
【0178】
10)ブロックユニットのセル数を変えることにより、自由に負荷容量の調整が可能。
【0179】
11)サブビット線の信号でビット線対の同じ側のビット線を増幅トランジスタで駆動することによりビット線に一定量の電位差が発生し、簡単なキャパシタカップリング型のダミーセルが利用し易い。
【0180】
(第13の実施形態)
図28は、本発明の第13の実施形態に係わる半導体記憶装置を示す平面図であり、特に強誘電体メモリのブロック構成のレイアウトを示している。図28(a)は図1の回路図に対応して、トランジスタの位置も図1と同じ配置である。図28(b)は図26の回路図に対応して、トランジスタの位置も図26と同じ配置である。このように、図1、図26は等価回路自身でも本発明の効果があるばかりでなく、トポロジ的にも細密配置の効果がある。
【0181】
図29は、図28(a)の増幅トランジスタとブロック書き込み選択トランジスタ部分の拡大レイアウト図である。複数層重ねると判りにくいため、同じレイアウトの各層を図30から図32に分けて表示してある。各レイヤ表示として、拡散層をAA、ゲート層をGC、上部電極層をTE、下部電極層をBE、強誘電体層をFE、ビット線層をBL、拡散層−下部電極層間コンタクトをAA−BE−C、拡散層−上部電極層間コンタクトをAA−TE−C、ゲート層−下部電極層間コンタクトをGC−BE−C、上部電極層−ビット線層間コンタクトをTE−BE−Cと定義している。上部電極層,下部電極層は強誘電体キャパシタの上下電極層を意味する。
【0182】
図30において、Q6,Q5が増幅トランジスタのチャネル部を示し、Q7,Q8がブロック書き込み選択トランジスタのチャネル部を示す。サブビット線/SBL,SBLは図31に示すように、下部電極層(BE)を引き回すことにより、容易にビット線となるビット線層(BL)の下に形成できる。図29から図32で判るように、増幅トランジスタとブロック書き込み選択トランジスタを左右のブロックユニットにより素子数を減らし、さらにVSE端子部は増幅トランジスタQ6,Q5のソースを共有し、また増幅トランジスタのドレインとブロック書き込み選択トランジスタのドレインで拡散層を共有し、さらにセルトランジスタのドレインとブロック書き込み選択トランジスタのソースで拡散層を共有するため、非常にコンパクトなレイアウトになっている。
【0183】
図28において、セルサイズを4F2 とすると、プレート駆動部,増幅トランジスタ部,ブロック書き込み選択トランジスタ部を含む、ブロック平均のセルサイズは、ブロックユニットのセル直列接続数が16直列で、5F2 サイズ、32直列で4.5F2 サイズ、64直列で4.25F2 サイズと、自己増幅機能があるにも係らず極めて小さなセルとなる。また、セルアレイ内でピッチが厳しいにも拘わらず、無理なく自己増幅機能を実現するトランジスタが配置できている。
【0184】
図33は、図28(b)の増幅トランジスタとブロック書き込み選択トランジスタ部分の拡大レイアウト図である。複数層重ねると判りにくいため、同じレイアウトの各層を図34から図36に分けて表示してある。レイヤ構成及びレイヤの別けかたは、図30から図33と同じである。図26の回路構成を実現するには、図30におけるトランジスタQ5、Q6のトランジスタのGC、GC−BE−Cをチャネルを中心に上下の折り返すだけで実現できている。
【0185】
図37は、図28(a)(b)に共通のプレート選択トランジスタとプレート線の部分の拡大レイアウト図である。図38及び図39は、図37のレイアウトの一部の層のレイアウトを示す。プレート線も隣接のセルブロックで共有することにより、この部分の面積を半減できている。図37で/PLB’側が隣接する他のセルブロック部である。プレート線にはTEを用いて、2ビット線毎に、拡散層AAとコンタクトを取ることにより、フォールデッドBL方式を実現している。
【0186】
(第14の実施形態)
図40〜図43は、本発明の第14の実施形態に係わる半導体記憶装置を示す素子構造断面図であり、特に強誘電体メモリのブロック構成例を示している。
【0187】
図40は28(a)のレイアウト構成の左側の断面図に対応し、図41は28(a)のレイアウト構成の右側の断面図に対応している。図40及び図41の各図(a),(b),(c)は、ビット線方向で、/BL中央,/BLとBLの中間,BL中央で割った時の断面図に対応する。BEを巧みに用いることによりコンパクトで、設計余裕がありつつ自己増幅機能を実現していることが判る。
【0188】
図42及び図43は、構成が図40及び図41と類似しているがこれらと大きく異なる点は、強誘電体キャパシタが下部電極間に形成されている点である。これにより、メモリセル部の強誘電体キャパシタがセルフアラインで形成されるメリットがある。サブビット線の配線はBEで配設できていることが判る。
【0189】
(第15の実施形態)
図44は、本発明の第15の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。本実施形態の回路構成及び効果は、図1とほぼ同じである。図1と異なる点は、サブビット線/SBL,SBLに負荷容量安定用キャパシタC10を接続して、他端を固定電位VLに接続した点である。
【0190】
固定の安定負荷容量を追加することにより、図4で示した、選択したワード線の位置により負荷容量が変化して、動作点がずれる問題を克服できる。さらに、デバイスの縮小がそれ程進んでいなく、反対側のブロックユニットだけでは、負荷容量が不足する場合にも適用できる。また、デバイスの縮小がそれ程進んでいなく、負荷容量を稼ぐために、ブロックユニットのセル数を多くして、読み出し遅延が増大するのも防げる。
【0191】
図45は、図44の具体的な動作例を示す信号波形図である。これは、(1/2)VBLHプリチャージ方式の場合で、図2と動作は同じである。図46は、図44の具体的な別の動作例を示す信号波形図である。これは、 VBLHプリチャージ方式の場合で、図3と動作は同じである。但し、サブビット線の読み出し電位は負荷容量変化により異なる。
【0192】
(第16の実施形態)
図47は、本発明の第16の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。これは、図26の構成に負荷容量C10を追加した場合を示している。効果は、図44と同じである。図48は、図47の具体的な動作例を示す信号波形図である。Vssビット線プリチャージ方式を示し、図27と動作は同じである。
【0193】
図49は、図47の具体的な別の動作例を示す信号波形図である。これは、ビット線 (1/2)VBLHプリチャージ方式を示す。図27の説明で示した増幅トランジスタのしきい値を変えて、ビット線 (1/2)VBLHプリチャージ方式を実現しても良いし、図49に示すように、増幅トランジスタ動作時にVL線を持ち上げて、サブビット線電位を上げ、増幅トランジスタをONさせても良い。
【0194】
(第17の実施形態)
図50及び図51は、本発明の第17の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図50の構成は、図44の負荷容量を強誘電体キャパシタで実現した場合である。図51の構成は、図47の負荷容量を強誘電体キャパシタで実現した場合である。
【0195】
強誘電体キャパシタには常に正或いは負のバイアスしかかからないように設計すれば、分極反転することなく、負荷容量として利用できる。例えば、VLをVssに設定して、メモリ出荷前に一度動作させ、サブビット線を VBLH にしておけば、その後Zこの強誘電体キャパシタが分極反転することは無くなる。
【0196】
(第18の実施形態)
図52は、本発明の第18の実施形態に係わる半導体記憶装置を示す平面図であり、特に強誘電体メモリのブロック構成のレイアウトを示している。これは、ブロック書き込み選択トランジスタ及び増幅トランジスタ部分のレイアウトを示している。
【0197】
図53は図52のレイアウト図の一部レイヤ層を表示したものであり、図54は図52のレイアウト図の一部レイヤ層を表示したものである。図52〜図54において、(a)は、図29と対比して、増幅トランジスタのサイズのチャネル長L側を大きくした場合を示す、これにより、サブビット線の負荷容量の一定成分が増加できる。(b)は、図44に対応して、強誘電体の安定用キャパシタを追加した場合を示している。この例では、1セルブロックに4個の安定用FEを追加している。
【0198】
(第19の実施形態)
図55は、本発明の第19の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。これは、図1のセルブロックから右上下のブロックユニットを取り除いた構成のものであり、殆どの効果は図1と同じである。左右のブロックユニットの選択が無い分、プレート選択信号及びプレート選択トランジスタが不要になり、プレートはブロックユニットに直に接続される。図4で示した選択するワード線の位置による負荷容量の変化が激しいが、これはダミーセルで対応できるし、図52(a)のようなトランジスタサイズを大きくして対応できる。
【0199】
図56は、図55の具体的な動作例を示す信号波形図である。WL0を下げ、/PLを上げるだけで、サブビット線/SBLにデータが読み出され、増幅トランジスタを介してこのデータはビット線対の反対のビット線BLに読み出され、センスアンプで増幅される。増幅後のデータは、ブロック書き込み選択信号BS0をHighにすることでサブビット線に戻され、/PLをHighからLowに駆動することにより、“1”,“0”データがセルに書き戻される。その後、BS0を下げ、WL0を上げると、自動的にサブビット線の全てのノードはVssになる。ビット線もイコライズすることにより、図1と同様 (1/2)VBLHに戻され、スタンドバイ状態になる。
【0200】
図57は、図55の具体的な別の動作例を示す信号波形図である。図56と異なる点は、ビット線が VBLH 電位プリチャージである点のみである。このように、図1とほぼ同様な効果、ほぼ同様な動作が可能となる。
【0201】
(第20の実施形態)
図58は、本発明の第20の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図55と異なる点は、図1と図26の違いと同様、増幅トランジスタがつながるビット線が、書き込み用ビット線と同じである点である。
【0202】
図59は、図58の具体的な動作例を示す信号波形図である。Vssビット線プリチャージにより、図27と図56を足し合せた動作が可能である。
【0203】
(第21の実施形態)
図60は、本発明の第21の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図55の構成とことなる点は、負荷容量安定用常誘電体キャパシタが追加された点である。
【0204】
図61は図60の具体的な動作例を示す信号波形図であり、図62は図60の具体的な動作例を示す信号波形図である。それぞれ図56、図57と同じ動作が可能で、サブビット線の読み出し電位のみ異なる。
【0205】
(第22の実施形態)
図63は、本発明の第22の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。これは、図58と同様の構成で、図58の構成と異なる点は、負荷容量安定用常誘電体キャパシタが追加された点である。
【0206】
図64は、図63の具体的な動作例を示す信号波形図である。これは、図59と同じ動作が可能で、サブビット線の読み出し電位のみ異なる。
【0207】
(第23の実施形態)
図65〜図78は、本発明の第23の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図65の構成は、図60の常誘電体キャパシタの負荷容量の替わりに強誘電体キャパシタを用いた点のみ異なる。図66の構成は、図63の常誘電体キャパシタの負荷容量の替わりに強誘電体キャパシタを用いた点のみ異なる。
【0208】
図67の構成は、これは図55と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。ブロック書き込み選択トランジスタと増幅トランジスタを分けて配置している。図68の構成は、図60と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。
【0209】
図69の構成は、図65と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。図70の構成は、図58と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。ブロック書き込み選択トランジスタと増幅トランジスタを分けて配置している。
【0210】
図71の構成は、図63と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。図72の構成は、図66と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。
【0211】
図73の構成は、図67と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。図74の構成は、図68と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。
【0212】
図75の構成は、図69と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。図76の構成は、図70と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。
【0213】
図77の構成は、図71と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。78の構成は、図72と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。
【0214】
(第24の実施形態)
図79は、本発明の第24の実施形態に係わる半導体記憶装置を示す平面図であり、特に強誘電体メモリのブロック構成のレイアウトを示している。図79(a)は、図55の回路図に対応して、トランジスタ配置のトポロジも対応している。図79(b)は、図67の回路図に対応して、トランジスタ配置のトポロジも対応している。図79(c)は、図76の回路図に対応して、トランジスタ配置のトポロジも対応している。
【0215】
図80(a)〜(c)は、図79(a)〜(c)のレイアウトにおける一部の層のレイアウトを示す。同様に図81(a)〜(c)は、図79(a)〜(c)のレイアウトにおける一部の層のレイアウトを示す。どのレイアウト図面も、設計ルールを厳しくすることなく、ピッチの厳しセルアレイ内に自己増幅機能を搭載できている。
【0216】
(第25の実施形態)
図82は、本発明の第25の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。本実施形態は、図1とほぼ同様の回路構成,動作,効果を持つが、異なる点は、プレート選択信号が2種類(PSA0,PSA1)に分けられ、その分プレート線が1種類に変更になった点である。
【0217】
図83は、図82の具体的な動作例を示す信号波形図である。図2と動作が異なる所を説明すると、スタンドバイ状態からアクティブ状態への変化時、右上ブロックユニット,右下ブロックユニット,左下ブロックユニットとプレートを接続制御するプレート選択信号(PSB0,PSB1,PSA1)をHighからLowに下げ、各ブロックユニットとプレートを切り離す。このとき、左上ブロックユニットとプレートPLAとを接続制御するプレート選択信号(PSA0)のみHighのままにしておく。それと同時或いは前後して、ワード線WLA0を下げる。
【0218】
次いで、PLAのみLowからHighにすることにより、4個のブロックユニットの内、左上ブロックユニット内のセルデータがサブビット線/SBLに読み出され、これを増幅トランジスタで増幅してビット線BLに伝え、これをセンスアンプで増幅する。その後、BS0をHighにしてデータの再書き込みを行う。スタンドバイに戻るには、BS0を下げ、PSA1,PSB0,PSB1を上げ、WLA0を上げれば良い。
【0219】
(第26の実施形態)
図84は、本発明の第26の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図82とほぼ同様の回路構成,動作,効果を持つが、異なる点は、負荷容量の安定用常誘電体キャパシタを備えた点である。
【0220】
図85は、図84の具体的な動作例を示す信号波形図である。サブビット線の電位が異なる以外の動作は、図83と同じである。
【0221】
(第27の実施形態)
図86は、本発明の第27の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図82とほぼ同様の回路構成,動作,効果をもつが、異なる点は、負荷容量の安定用強誘電体キャパシタを備えた点である。
【0222】
(第28の実施形態)
図87は、本発明の第28の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。本実施形態は、先に説明した先願発明(特願平9−153137号,特願平9−346404号)と同様に、1個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成され、セルトランジスタのゲートは、ワード線WLA0〜WLA3,WLB0〜WLB3に接続される。
【0223】
1つのセルブロックは、4個(多数個も可能)の直列接続されたメモリセルで構成されており、一端はプレート(/PLA,PLA)に接続されている。ここまでは先願と同じである。本実施形態においては、セルブロックの他端は、セルブロック選択トランジスタを介してサブビット線/SBLに接続されている。複数個のセルブロックが、サブビット線/SBLに接続されている。同様に、サブビット線SBL側にも複数個のセルブロックが接続されている。
【0224】
この図では、具体的に言うと4個のセルブロック、即ちWLA0〜WLA3をゲート、/PLAをプレート、BSA0をセルブロック選択信号とし、/SBLに接続される左上セルブロックと、WLA0〜WLA3をゲート、PLAをプレート、BSA1をセルブロック選択信号とし、SBLに接続される左下セルブロックと、WLB0〜WLB3をゲート、/PLBをプレート、BSB0をセルブロック選択信号とし、/SBLに接続される右上セルブロックと、WLB0〜WLB3をゲート、PLBをプレート、BSB1をセルブロック選択信号とし、SBLに接続される左上セルブロックとがある。
【0225】
トランジスタQ31は、サブビット線(/SBL)をゲート入力として、ソースをVSE電位に接続して、ドレインをビット線BLに接続しており、このトランジスタQ31を用いて/SBLの電位を増幅してビット線BLに伝える。トランジスタQ33は逆に、再書き込み時或いは書き込み時、ブロック書き込み選択信号BSX0をHighにして、ビット線/BLからの書き込み電位を、トランジスタQ33を介してサブビット線/SBLに伝え、セルにデータを再書き込みするのに用いている。
【0226】
トランジスタQ32は、サブビット線(SBL)をゲート入力として、ソースをVSE電位に接続して、ドレインをビット線/BLに接続しており、このトランジスタQ32を用いてSBLの電位を増幅してビット線/BLに伝える。トランジスタQ34は逆に、再書き込み時或いは書き込み時、ブロック書き込み選択信号BSX1をHighにして、ビット線BLからの書き込み電位を、トランジスタQ34を介してサブビット線SBLに伝え、セルにデータを再書き込みするのに用いている。
【0227】
トランジスタQ35,Q36は、サブビット線プリチャージ信号SBEをゲート入力として、サブビット線/SBL,SBLをある電位(VSB)にプリチャージするのに用いる。上記サブビット線と複数個のセルブロックと、増幅トランジスタ,ブロック書き込み選択トランジスタ,サブビット線プリチャージトランジスタを含むユニットを、ここではゲインセルブロックとする。
【0228】
ビット線対(/BL,BL)には、複数個の前記ゲインセルブロックが接続されている。この図の例では、3個までのゲインセルブロックが表示されているが、何個でも良い。そして、ビット線対(/BL,BL)は右端でセンスアンプ回路に接続されている。図87では省略してあるが、この図87の構成をワード線方向に複数個配置して、1つのセルアレイを構成する。
【0229】
本実施形態の特徴を簡単に言うと、図1はセルブロック内で自己増幅機能を有していたが、図87では、同じサブビット線に接続される複数のセルブロックで自己増幅機能を有して、これをさらに上の階層のビット線対に接続して、これをセンスアンプ回路に接続する構成を取る。従来FRAMが有効な領域よりは微細化が進み、図1が有効な領域ほどは微細化が進んでいなく、メモリセルの強誘電体キャパシタの分極量と比較して、セルブロック内の寄生容量が小さい場合有効であり、複数セルブロックが接続されるサブビット線を負荷容量として、セルデータを読み出し、これを増幅トランジスタで増幅して、ビット線に信号を読み出し、センスアンプで増幅する形態を取る。
【0230】
図88は、図87の具体的な動作例を示す信号波形図である。この動作図を参考に図87の動作,効果を説明する。図88は、セルトランジスタQ37と強誘電体キャパシタCF3で構成されるメモリセルのデータを読み出し、再書き込みする場合の動作例を示す。
【0231】
まずスタンドバイ時は、全てのワード線WLA0〜3,WLB0〜3は昇圧電位Vpp、全てのプレート線/PLA,PLA,/PLB,PLBは0V、セルブロック選択信号BSA0,BSA1,BSB0,BSB1は0V、セルトランジスタは全てONしており、全てのセルの強誘電体キャパシタの両端は電気的にショートされて、さらにセルブロック内のこれらセルキャパシタの両端の電位は、プレート線が0Vのため全て0Vになっている。また、ブロック書き込み選択信号は全て0Vにしておくことにより、トランジスタQ38,Q39はOFFしており、セルブロックとサブビット線は分離している。
【0232】
また、サブブロック選択プリチャージ信号SBEはHighにしてあり、サブビット線/SBL,SBLはVSBに接続され、ここではVSB=0Vに設定してあるので、サブビット線/SBL,SBLは0Vになっている。サブビット線/SBL,SBLが0V、VSEが0Vのため、増幅トランジスタQ31,Q32もOFFしているし、ブロック書き込み選択信号BSX0,BSX1も0Vになっているため、ブロック書き込み選択トランジスタQ33,Q34もOFFしている。よって、ビット線/BL,BLとサブビット線/SBL,SBLは完全に分離されている。
【0233】
ビット線/BL,BLは従来FRAMにおいては0Vにプリチャージする必要があったが、本発明においては、従来DRAMと同様に (1/2)VBLHにプリチャージすることができる。
【0234】
動作時は、選択したセルブロックの、例えば左上のセルブロックのメモリセル(Q37,CF3)選択時の動作を説明する。まず、選択メモリセルにつながるワード線WLA2を0Vに下げ、セルトランジスタQ37をOFFする。同時に或いは前後して、サブビット線を固定するサブブロック選択プリチャージ信号SBEを下げ、サブブロック選択プリチャージトランジスタQ35,Q36をOFFする。さらに、ビット線/BL,BLを (1/2)VBLHのままフローティングにする。
【0235】
ここで、その他のセルブロックのセルブロック選択トランジスタQ39,Q40,Q41はOFFしたままである。これにより、セルトランジスタQ37はOFF、Q38はON、サブビット線/SBLはフローティングであるため、選択したセルの強誘電体キャパシタCF3の右側の端子からセルブロック内、さらにサブビット線/SBLまでは全てつながり、かつ0Vでフローティングになる。
【0236】
次に、選択した左上のセルブロックに接続されるプレート/PLAのみを0Vから VBLH に上げる。PLAから選択した強誘電体キャパシタの左側端子まで VBLH 電位が印加される。このとき、CF3の右側の端子からセルブロック選択トランジスタまでと/SBLの容量が負荷容量CLとなり、強誘電体キャパシタに“1”データが書き込んであれば、分極反転して、セルデータがサブビット線/SBLに読み出され、/SBLの電位が0Vから2Vs+Voに上がる。強誘電体キャパシタに“0”データが書き込んであれば、分極反転せず、CF3の常誘電体成分容量とCLの容量比分だけ、サブビット線/SBLの電位上がり、/SBLの電位はVoとなる。
【0237】
このとき、対をなすサブビット線SBLの電位は、Q39,Q41がOFFのため、0Vのままである。ここで、VSE電位を0Vに設定しておくと、増幅トランジスタQ31のゲート電位は“1”データ時に2Vs+Vo、“0”データ時にVo、ソース電位(=VSE)は0V、ドレイン電位(=/BL)は (1/2)VBLHとなり、トランジスタQ31のしきい値電圧VtをVo<Vt<2Vs+Voに設計しておくと、図88に示すように、“1”データ時にトランジスタQ31はONしているため、 (1/2)VBLHにプリチャージされているBLは増幅トランジスタQ31を介して、VSEに電流が流れることにより、 (1/2)VBLHから電位が下がり始める。ここで、センスアンプ動作前の下がった電位を (1/2)VBLH−2Vstと定義する。
【0238】
逆に、“0”データ時、トランジスタQ31はOFFしているため、 (1/2)VBLHにプリチャージされているBLは増幅トランジスタQ31を介して、VSEに電流が流れず、 (1/2)VBLHのままである。このとき、定電流駆動トランジスタを用いたダミーセル等を用いて、/BL電位を“1”データ時BL側が下がる電位の半分の電位下げるように設定すると(即ちセンス動作前、(1/2)VBLH-Vst)、センスアンプ動作前、“1”データ時、BLは (1/2)VBLH−2Vst、/BLは (1/2)VBLH−VstとなりVstの電位差が図87の右端のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、BLは0V、/BLは VBLH となる。
【0239】
また、“0”データ時、BLは (1/2)VBLH、/BLは (1/2)VBLH−VstとなりVstの電位差が図87の右端のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、BLは VBLH 、/BLは0Vとなる。
【0240】
なお、上記増幅トランジスタのしきい値電圧は、Vt<Voの領域であった場合、/BLとBLの両方が増幅トランジスタがONして、/BL,BL電位が下がるわけであるが、この場合でも駆動電流に大きな違いがあり、ダミーセルの駆動電流を適切に設計すれば問題無い。また、VSEの電位は0Vでも良いし、しきい値の補正のため、ある一定の電位でも良い(即ち、VSEを0Vから上げた分だけ見かけ上増幅トランジスタのしきい値電圧を上げることができる)。
【0241】
データの再書き込み時、サブビット線/SBLに接続されるブロック書き込み制御信号BSX0のみVppに上げる。すると、0V或いは、 VBLH に増幅されたビット線/BLの電位が/SBLに書き込まれ、“1”データ時に/SBLは VBLH となり、“0”データ時に/SBLは0Vになる。このとき、プレート電位(=選択強誘電体キャパシタの左側の端子)は VBLH のため、“0”データ時、強誘電体キャパシタには−VBLHの電圧(強誘電体キャパシタの右側の端子を正と定義)が印加され、“0”データが再書き込みされる。“1”データ時は、その後、プレート/PLAが0Vに下げられ、選択強誘電体キャパシタの左側の端子も0Vになった時、強誘電体キャパシタには VBLH の電圧(強誘電体キャパシタの右側の端子を正と定義)が印加され、“1”データが再書き込みされる。
【0242】
これら一連の動作において、SBL電位はずっと0Vのままなので、下の左右セルブロックのデータは保持されたまま安定であるし、Q40もOFFしているため、右上のセルブロックのデータも安定である。例えば、外部から異なるデータを書き込む場合(ライト・モード)や、データの読み出し後に外部データを書き込む場合(リード・モディファイ・ライト)、BS0がHighになったあと書き込めば良い。
【0243】
再書き込み終了後は、まずブロック書き込み選択信号BSX0をHighから0Vに下げる。これにより、/BL側から/SBLへの干渉は無くなる。その後、WLA2を上げ、さらにセルブロック選択信号BSA0を下げると、選択されていたセルの強誘電体キャパシタは電気的にショートされ、全てのセルブロック内のノードは0Vになる。これら動作と同時に或いは前後して、ビット線対/BL、BLを電気的にショートしてやれば、ビット線対は (1/2)VBLHになり、SBEをHighに戻せば、サブビット線対も0Vにさがり、スタンドバイ状態に戻る。
【0244】
本実施形態においては、ビット線のプリチャージ電位を (1/2)VBLHにしているが、これができるのは、セル情報分極反転読み出すための負荷容量はサブビット線/SBL,SBLで行い、ビット線/BL,BLはセル情報分極反転読み出すための負荷容量では無いためである。このため、ビット対を電気的にショートするだけでプリチャージ電位である (1/2)VBLHが得られ、ビット線の充放電による消費電力を従来DRAM同様従来FRAMの半分に低減できるし、ビット線の充放電によるノイズを低減できる。
【0245】
以上、図87の回路図と図88の動作例で示したように、先願と同じように、強誘電体キャパシタとセルトランジスタを並列接続して、1セルとしてこれを複数直列接続して、これにブロック選択トランジスタを接続してセルブロックを構成することにより、4F2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能となる。
【0246】
また、従来のFRAMにおいては、高密度化して設計ルールが縮小し、セルの強誘電体キャパシタ面積が設計ルールのほぼ2乗で縮小し、メモリセルの強誘電体キャパシタの分極量が減少するにも拘わらず、ビット線容量がそれほど減少しないため、読み出し信号量が減少して動作が困難になる問題点が合った。これに対し本実施形態では、サブビット線を増幅トランジスタのゲートに入力して、ドレイン端子をビット線に接続することにより、メモリセルの分極反転読み出しにより、セルブロックからサブビット線に読み出されたデータを増幅して、ビット線に伝えることができる。
【0247】
このとき、強誘電体キャパシタが分極反転するときの負荷容量CLは、CF3の右側の端子からセルブロック選択トランジスタまでとサブビット線/SBLの総計容量となり、サブビット線に接続されるセルブロック数を、先願のビット線に接続されるセルブロック数より少なくしてやれば、ビット線容量に比べて大幅に小さい値を取ることができ、強誘電体キャパシタサイズが小さくなっても、/SBLに読み出される信号量、即ち“1”データ時2Vs+Vo、“0”データ時Voの差の1/2であるVsの値は、大きな値を取ることが可能になる。これを増幅トランジスタQ31で増幅するため、いくらビット線/BL,BLの容量が大きくても安定動作が可能となる。
【0248】
例えば、サブビット線に接続されるセルブロック数を先願のビット線に接続されるセルブロック数の1/16にしてやれば、サブビット線の容量はほぼ1/16となり、強誘電体キャパシタの面積を1/16に縮小しても動作すると言うわけである。(正確には、セルブロック内の容量も含まれるため、1/16より大きい値となる、但し、この場合でも、ブロック数を1/32化等してやれば問題無い)。
【0249】
これは逆に言うと、本実施形態によれば、ビット線容量を増加しても、増幅トランジスタがビット線に読み出す信号を増幅するのに時間がかかるだけで、いくらでもビット線容量を増加できる。即ち、1本のビット線に接続されるゲインセルブロック数をいくらでも増加できるため、従来FRAMのような、チップ面積に占めるセンスアンプ面積が15%〜20%もある問題を解決して、ビット線に接続されるゲインセルブロック数を増加させ、センスアンプ数を減らし、センスアンプ面積のオーバヘッドをほとんど無くすることによりチップサイズを小さくする効果がある。
【0250】
本実施形態におけるセルブロック内部の負荷容量CLは、サブビット線に接続されるセルブロック数、セルブロックに直列接続されるセル数数の増減により変更が容易である。このことは、強誘電体キャパシタサイズが大きい時は、サブビット線に接続されるセルブロック数、セルブロックに直列接続されるセル数数を増加してCLを大きくして設計し、強誘電体キャパシタサイズが小さい時は、サブビット線に接続されるセルブロック数、セルブロックに直列接続されるセル数を減らしてCLを小さくして設計し、サブビット線に読み出される信号量を確保すれば良いことを示す。この2つのサブビット線に接続されるセルブロック数、セルブロックに直列接続されるセル数数のパラメータは独立して選択できる。
【0251】
この方式は、セルブロックに直列接続されるセルの容量+サブビット線の容量で負荷容量CLが決まるわけであり、図1のセルブロックに直列接続されるセルの容量に比べて、大きな値を取り得る。よって、図5に示したように、設計ルールが比較的緩いが、従来FRAMでは強誘電体キャパシタの分極量が不足するケースで有効である。例えば世代が進むに従って、ビット線に接続されるゲインセルブロック数を2,4,8,16,32,64と増やして行き、逆にサブビット線に接続されるセルブロック数を64,32,16,8,4,2と減らして行けば良い。
【0252】
このとき、選択したワード線の位置により、セル内の容量が変化して負荷容量CLも変化する問題があるため、サブビット線に接続されるセルブロック数が減った場合、セルブロック内のセル数も問題無い程度にへらした方が望ましい。即ち、サブビット線部容量/セルブロック内容量の比率を一定値以上に保つのが望ましい。例えば3以上の方が良い。また、図87と図1を組み合わせて、即ち図1の増幅トランジスタを無くし、ブロック書き込み選択トランジスタをブロック選択トランジスタとしたものをセルブロックとして、図87のような構成を取ると、負荷容量はブロックユニット内部容量+反対側のブロックユニット内部容量+サブビット線容量となり、より負荷容量が安定する。
【0253】
負荷容量CLが小さい場合、サブビット線に読み出される電位は確かに大きく確保できるが、総電荷量が小さいため、セルデータ読み出し時のサブビット線の拡散層に当るソフトエラーが問題となる。この問題に対して、上記直列セル数、サブビット線に接続されるセルブロック数の調整が有効であることは図1、図2、図4の説明から言うまでもない。即ち、設計ルールが緩く、ソフトエラーが厳しい状況では、これら数を増加させ負荷容量を追加してやれば、Qs=Vs×CLであり、多少Vsが減ってもQsが多くなり、より多くの反転電荷がサブビット線に読み出され、この問題はクリアできる。
【0254】
設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、これら数を徐々に減らして、サブビット線に読み出される信号量を確保すれば、良いことが分かる。従来の自己増幅機能のあるメモリセルではこの調整をしようとすると、図237(d)のセルに限定される上、常誘電体キャパシタ面積が非常に大ききなり、コスト的に困難である。
【0255】
従来の自己増幅機能のあるメモリセルと比較すると、常誘電体キャパシタの大きな図237(d)のセルと同じ安定動作,正常動作を可能にしつつ、本実施形態によれば、1個のセルブロック内のセル数を増加するほど、1本のサブビット線に接続されるセルブロック数が増加するほど、複数のメモリセルで、前記増幅トランジスタと書き込みトランジスタを共用でき、セルサイズのオーバヘッドを極めて小さなものにできる。
【0256】
図87、図88の動作のもう1つの特徴は、セル信号により/SBLの電位が上がると、増幅トランジスタにより、ビット線対の反対側のBLの電位を下げる方式である。ビット線に読み出された信号をセンスアンプで増幅すると、/BL側を上げる結果となり、ブロック書き込み選択トランジスタを介して/SBL電位を正に上げるように再書き込みでき、つじつまが合う、この方式の場合、必ず増幅トランジスタのソース側がVSEとなり、サブビット線(/SBL,SBL)の電位がそのまま、ゲート−ソース間電位となり、ビット線の電位に拘わらず“1”データの場合増幅トランジスタが常にON、“0”データの場合常にOFFと制御し易いことが特徴である。
【0257】
言葉を変えると、ビット線電位が増幅され下がってもゲート−ソース間電位は一定であり、ドレイン−ソース電位が (1/2)VBLHと大きく5極管動作であり、定電流駆動であるため、ダミーセルが製造し易いことを意味する。もちろん図87の回路は1セルに1個の情報を記憶する1トランジスタ+1キャパシタ方式であるが、2セルに1個の情報を記憶する2トランジスタ+2キャパシタ方式が動作を変えるだけで実現できる。
【0258】
これは図88において、/PLAばかりでなくPLAも駆動して、BS0ばかりでなくBS1もLow→High→Lowと駆動すれば容易に実現できる。例えば、1トランジスタ+1キャパシタ方式でテストを行い、欠陥セルをスクリーニングして、リダンダンシーで置換え、実際の製品としては、信頼性の高い2トランジスタ+2キャパシタ方式で動作させる方法とかがこれに当てはまる。
【0259】
また本実施形態によれは、図88に示すように、従来FRAMに比べて、ブロック書き込み制御信号をセル読み出し後にクロッキングするオーバヘッド以外は動作が遅くなる要因が無く、高速動作が期待できる。本方式おいて、WLA0を下げるタイミングとビット線及びサブビット線のイコライズを解除するタイミングが同時に行えるメリットを考慮すると、上のオーバヘッドは相殺できる。
【0260】
また従来FRAMは、各セル毎にプレートを分離する必要がある上、プレートの強誘電体キャパシタの負荷が大きい点、プレート抵抗が大きい点、プレートドライバサイズを大きくできない(大きくすると、ワード線1本毎にプレートドライバがあるためチップサイズ増)ためドライバの駆動能力低い等、プレート動作が遅い問題点が合った。これに対し本実施形態は先願を同じく、プレートドライバが複数のワード線で共有でき、駆動能力大、プレート線が本数が少ないため、メタル配線にしたり配線幅が大きくできたりと抵抗成分が小さい上、負荷容量は殆ど強誘電体キャパシタ容量で決まるため変わらず、結果として高速プレート駆動が可能となる。
【0261】
以上、図87と図88の効果をまとめると、
1)先願と同様に、4F2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能。
【0262】
2)設計ルールが縮小して、強誘電体キャパシタ面積が縮小しても、それに合わせて分極反転時の負荷容量であるサブビット線容量が低減でき、十分な読み出し信号電圧が得られ、増幅トランジスタを用いてビット線を増幅するため、安定動作が可能。
【0263】
3) (1/2)Vdd(=VBLH)ビット線プリチャージが適用でき、低消費電力,低ノイズ。
4)従来FRAMと同様動作原理が単純で、しかも高速プレート動作により高速動作が可能。
【0264】
5)ビット線容量が大きくても読み出し可能であるため、ビット線に接続できるセルブロック数を多くでき、結果としてセンスアンプ面積を低減できる。
6)ルール縮小により、強誘電体キャパシタの分極量の減少に合わせて、セルブロック内の直列セル数や、サブビット線に接続されるセルブロック数を減らせば、最適化が可能。
【0265】
7)設計ルールが緩く、ソフトエラーが厳しい状況では、セルブロックの直列セル数や、サブビット線に接続されるセルブロック数を増加させ、負荷容量を追加して読み出し電荷を増やせば、ソフトエラーを抑えられ、設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、強誘電体キャパシタサイズと、直列セル数や、サブビット線に接続されるセルブロック数を徐々に減らして、サブビット線に読み出される信号量を確保すれば良い。
【0266】
8)複数のセルブロックで、増幅トランジスタと、書き込みトランジスタ、サブビット線選択プリチャージトランジスタを共用することにより、セルサイズのオーバヘッドを極めて小さなものにできる。
【0267】
9)分極反転の為の負荷容量として、サブビット線の容量を利用でき、ほぼ安定に動作が可能。
10)セルブロックのセル数、サブビット線に接続されるセルブロック数を変えることにより、自由に負荷容量の調整が可能。
【0268】
11)サブビット線の信号でビット線対の反対側のビット線を増幅トランジスタで駆動することにより安定な増幅動作が可能となる。
12)サブビット線の寄生容量が負荷容量となりうるため、セルブロック内の寄生容量だけでは、負荷容量が不足な、微細化が進んでいるがそれほどでは無い領域から、従来のFRAM構成では、僅かにメモリセルの強誘電体キャパシタの分極量が不足する領域までの広いレンジをカバー可能である。
【0269】
図89〜図91は、図87の具体的な別の動作例を示す信号波形図である。いずれも、図87のゲインセルブロック構成で、図9のセンスアンプ回路を用いた場合の動作波形例を示している。図89は図12(b)のキャパシタカップリング型ダミーセルを用いた場合を示し、図90は図16(a)の定電流型ダミーセルを用いた場合を示し、図91は図16(b)の定電流型ダミーセルを用いた場合を示す。もちろん図87の構成でも、固定のサブビット線容量に選択したワード線の位置により変化するセルブロック内容量を持つため、負荷容量は多少変化する。よってもちろん、図12(c)、図16(c)タイプのダミーセルが可能だし、図87をベースに改良したメモリセルを用いるダミーセルも可能である。
【0270】
(第29の実施形態)
図92は、本発明の第29の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図93は、図92の具体的な動作例を示す信号波形図である。
【0271】
図92は、図87とほぼ同一の構成であり、殆どの効果が図87と同じである。異なる点は、サブビット線/SBLをゲート入力とする増幅トランジスタのソースがビット線/BL側に接続され、ドレインがVSE電位に接続される。サブビット線SBLをゲート入力とする増幅トランジスタのソースがビット線BL側に接続され、ドレインがVSE電位に接続される点である。即ち、読み出すビット線と、書き込みを行うビット線が同じビット線/BL或はBLである点である。
【0272】
図93の動作では、VSEがビット線プリチャージ電圧より高く設定されており、増幅トランジスタにより、増幅トランジスタがON時、ビット線が上に増幅して上がることが分かる。ビット線対はVssプリチャージが望ましいが、Vt設定により図93のような (1/2)VBLHプリチャージ方式が適用できる。
【0273】
(第30の実施形態)
図94は、本発明の第30の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図95は、図94の具体的な動作例を示す信号波形図である。
【0274】
図94は図87とほぼ同一の構成であり、殆どの効果が図87と同じである。異なる点は、図87の左上下のセルブロックをワード線方向を軸に折り返し、右上下のセルブロックをワード線方向を軸に折り返している点である。これにより、左上下のセルブロックと右上下のセルブロックの2種類のプレート線を共有できるメリットがあることが分かる。なお、図87の例でも4個以上のセルブロックを同じサブビット線に接続する場合も同様にプレートは共有できる。
【0275】
図95は、図94の具体的動作例を示す。プレートが共有されて動作している点を除けば動作は図88と同じである。
【0276】
(第31の実施形態)
図96は、本発明の第31の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図97は、図96の具体的な動作例を示す信号波形図である。
【0277】
図96と図97は、図92と図93の回路及び動作で、図94及び95と同様にセルブロックを折り返した場合を示す。
【0278】
(第32の実施形態)
図98は、本発明の第32の実施形態に係わる半導体記憶装置を示す回路構成図である。図98は図87とほぼ同様の構成であり、殆どの効果が図87と同じである。異なる点は、図87では上のセルブロックと下のセルブロックで、ブロック選択信号を2種類に分けていたが、図98においては1種類のブロック選択信号(BSA,BSB)で制御している。
【0279】
図99は、図98の具体的な動作例を示す信号波形図である。図99の動作のように、例えばWLA2を上げ、BSAを上げ、/PLAを上げて、左上のセルブロックのセルをサブビット線に読み出す場合、ブロック選択信号を共有したため、サブビット線と左下のセルブロックの内部ノードは接続される。しかし、スタンドバイ時、サブビット線SBLを0Vにプリチャージ、プレート線PLAを0V設定しておけば、サブビット線と左下のセルブロックの内部ノードが接続されても、アクティブ時にPLAは0Vのままで、セルブロックの内部ノードは0Vのままで、サブビット線SBLを0Vのままのため問題が起こらない。
【0280】
(第33の実施形態)
図100は、本発明の第33の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図101は、図100の具体的な動作例を示す信号波形図である。
【0281】
図100の回路と図101の動作は、図98と図99とほぼ同一の構成であり、殆どの効果が図98及び図99と同じである。異なる点は、サブビット線からデータの読み出しをするビット線とサブビット線に書き込むビット線が同じ点である。
【0282】
(第34の実施形態)
図102は、本発明の第34の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図103は、図102の具体的な動作例を示す信号波形図である。
【0283】
図102の回路と図103の動作は、図98及び図99とほぼ同一であり、殆どの効果は図98及び図99と同じである。異なる点は、図94及び図95と同様にセルブロックを折り返し、プレートを共有化した点である。
【0284】
(第35の実施形態)
図104は、本発明の第35の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図105は、図104の具体的な動作例を示す信号波形図である。
【0285】
図104の回路と図105の動作は、図102及び図103とほぼ同一であり、殆どの効果が図102及び図103と同じである。異なる点は、サブビット線からデータの読み出しをするビット線とサブビット線に書き込むビット線が同じ点である。
【0286】
(第36の実施形態)
図106は、本発明の第36の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。
【0287】
図106は図87とほぼ同一の構成であり、殆どの効果は図87と同じである。異なる点は、フォールデッドBL構成でプレート駆動読み出し・書き込みを行うため、図87ではプレート線をサブビット線/SBL,SBLに対応して2種類のプレート線を用いていたのに対し、図106においてはプレート線を1種類にして、即ち上のセルブロックと下のセルブロックで同じプレート線を用いている点である。
【0288】
図107は、図106の具体的な動作例を示す信号波形図である。図106の方式では (1/2)Vdd(=(1/2)VBLH)固定プレート動作が可能となる。アクティブ時、プレート線をVPL(=(1/2)VBLH)に固定にしたまま、ワード線WLA2を下げ、ブロック選択トランジスタ信号BSA0を上げると、サブビット線/SBLが0Vにプリチャージされているため、左上のセルブロックの選択したセルの強誘電体キャパシタに自動的に (1/2)VBLHの電圧が印加され、セルデータがサブビット線/SBLに読み出される。その後の動作は図87と同じである。
【0289】
図87と異なる点は、データ再書き込み時、サブビット線/SBLが0V或いはVBLHにフル振幅されると、プレート線が (1/2)VBLHのため、自動的に+(1/2)VBLH 或いは−(1/2)VBLH の電位が強誘電体キャパシタに印加されるため、データの再書き込みが可能となる。結局プレート固定のままで、データの読み出し,書き込みができる。この動作の時、左下のセルブロックのWLA2に接続されるメモリセルトランジスタもOFFして、このトランジスタからブロック選択トランジスタまでがフローティングになるが、プレートを駆動しないため、 (1/2)VBLH電位でフローティングになっているだけで問題無い。
【0290】
このアクティブ時のフローティングはpn接合リーク等でこのノードの電位が下がってしまう問題を抱えるが、通常のDRAM,FRAM等のアクティブ時間は最大10μsと規定されており、リークが問題となる256ms等の最大リフレッシュ時間に比べて桁が小さいので問題無いことが判る。
【0291】
(第37の実施形態)
図108は、本発明の第37の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図109は、図108の具体的な動作例を示す信号波形図である。
【0292】
図108の回路と図109の動作は、図106及び図107とほぼ同一であり、殆どの効果は図106及び図107と同じである。異なる点は、サブビット線からデータの読み出しをするビット線とサブビット線に書き込むビット線が同じ点である。
【0293】
(第38の実施形態)
図110及び図111は、本発明の第38の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。
【0294】
図110の回路は、図106とほぼ同一の構成であり、殆どの効果は図106と同じである。異なる点は、セルブロックを折り返し、プレートを共有化した点である。
【0295】
図111の回路は、図98とほぼ同一の構成であり、ほとんどの効果が図98と同じである。異なる点は、セルブロックを折り返し、プレートを共有化した点である。
【0296】
(第39の実施形態)
図112は、本発明の第39の実施形態に係わる半導体記憶装置を説明するための平面図であり、特に強誘電体メモリのゲインセルブロック構成のレイアウトを示している。図112(a)は図94の配置位置のトポロジも対応したレイアウト図を示し、図112(b)は図102の配置位置のトポロジも対応したレイアウト図を示し、図112(c)は図110の配置位置のトポロジも対応したレイアウト図を示す。複数層重ねると判りにくいため、同じレイアウトの各層を図113から図116に分けて表示してある。
【0297】
図113(a)〜(c)は図112のレイアウトの一部の層のレイアウトに対応し、図114(a)〜(c)は図112のレイアウトの一部の層のレイアウトに対応し、図115(a)〜(c)は図112のレイアウトの一部の層のレイアウトに対応し、図116(a)〜(c)は図112のレイアウトの一部の層のレイアウトに対応している。
【0298】
各レイヤ表示として、拡散層をAA、ゲート層をGC、上部電極層をTE、下部電極層をBE、強誘電体層をFE、サブビット線層をSBL、ビット線層をBL、拡散層−下部電極層間コンタクトをAA−BE−C、拡散層−上部電極層間コンタクトをAA−TE−C、ゲート層−下部電極層間コンタクトをGC−BE−C、上部電極層−ビット線層間コンタクトをTE−BL−C、下部電極−サブビット線層間コンタクトをBE−SBL−C、上部電極−サブビット線層間コンタクトをTE−SBL−C、サブビット線−ビット線間コンタクトをSBL−BL−Cと定義している。
【0299】
上部電極層及び下部電極層は、強誘電体キャパシタの上下電極層を意味する。図28の配線構成に対して、サブビット線層を1層追加した構成になっており、僅か1層の配線層の追加で、図87〜図111の構成が実現できている。また、セルアレイ内でピッチが厳しいにも拘わらず、無理なく自己増幅機能を実現するトランジスタが配置できている。
【0300】
(第40の実施形態)
図117は、本発明の第40の実施形態に係わる半導体記憶装置を説明するための素子構造断面図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図117は、図112(b)のレイアウト構成の断面図に対応していて、図117の(a),(b),(c)は、ビット線方向で/BL中央,/BLとBLの中間,BL中央で割った時の断面図に対応する。BEを巧みに用いることによりコンパクトで、設計余裕がありつつ自己増幅機能を実現していることが判る。
【0301】
(第41の実施形態)
図118は、本発明の第41の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0302】
従来の1トランジスタ+1キャパシタ型の強誘電体メモリと同様に、1個のメモリセルは、セルトランジスタと強誘電体キャパシタの直列接続で構成され、セルトランジスタのゲートは、ワード線WL0〜WL7に接続される。強誘電体キャパシタの他端はプレート電極(PL0〜PL7)に接続されている。
【0303】
ここまでは従来FRAMと同じである。本実施形態においては、セルトランジスタの他端は、サブビット線/SBLに接続されている。複数個のセルが、サブビット線/SBLに接続されている。同様に、サブビット線SBL側にも複数個のセルが接続されている。この図では具体的に言うと、/SBLに4個のメモリセル、SBLに4個のメモリセルが接続されている。各メモリセルのプレート電極は各々分離されている(PL0〜PL7)。
【0304】
トランジスタQ42は、サブビット線(/SBL)をゲート入力として、ソースをVSE電位に接続して、ドレインをビット線BLに接続しており、このトランジスタQ42を用いて/SBLの電位を増幅してビット線BLに伝える。トランジスタQ45は逆に、再書き込み時、あるいは書き込み時、ブロック書き込み選択信号BS0をHighにして、ビット線/BLからの書き込み電位を、トランジスタQ45を介してサブビット線/SBLに伝え、セルにデータを再書き込みするのに用いている。
【0305】
トランジスタQ43は、サブビット線(SBL)をゲート入力として、ソースをVSE電位に接続して、ドレインをビット線/BLに接続しており、このトランジスタQ43を用いてSBLの電位を増幅してビット線/BLに伝える。トランジスタQ46は逆に、再書き込み時或いは書き込み時、ブロック書き込み選択信号BS1をHighにして、ビット線BLからの書き込み電位を、トランジスタQ46を介してサブビット線SBLに伝え、セルにデータを再書き込みするのに用いている。
【0306】
トランジスタQ47,Q48は、サブビット線プリチャージ信号SBEをゲート入力として、サブビット線/SBL,SBLをある電位(VSB)にプリチャージするのに用いる。上記、サブビット線と複数個のセルブロックと、増幅トランジスタ,ブロック書き込み選択トランジスタ,サブビット線プリチャージトランジスタを含むユニットを、ここではゲインセルブロックとする。ビット線対(/BL,BL)には、複数個の前記ゲインセルブロックが接続されている。この数は設計により何個でも良い。そして、ビット線対(/BL,BL)の一端でセンスアンプ回路に接続されている。
【0307】
本実施形態の特徴を簡単に言うと、図118では、同じサブビット線に接続される複数のセルで自己増幅機能を有して、これをさらに上の階層のビット線対に接続して、これをセンスアンプ回路に接続する構成を取っている、これにより、従来FRAMでは、微細化が進み、メモリセルの強誘電体キャパシタの分極量が減少して、セル読み出し信号量が確保できない時代になったとしても、従来FRAMのビット線に接続されるセル数より、本実施形態のサブビット線に接続されるセル数を少なく設定すれば、軽いサブビット線を負荷容量として、セルデータを読み出すため、十分なサブビットへの読み出し信号量が確保できる。これを増幅トランジスタで増幅して、ビット線に信号を読み出し、センスアンプで増幅する形態を取る。
【0308】
図119は、図118の具体的な動作例を示す信号波形図である。この動作図を参考に図118の動作及び効果を説明する。図119は、セルトランジスタQ49と強誘電体キャパシタCF4で構成されるメモリセルのデータを読み出し、再書き込みする場合の動作例を示す。
【0309】
まずスタンドバイ時は、全てのワード線WL0〜7は0Vでセルトランジスタは全てOFFしており、全てのプレート線PL0〜PL7は0V、またブロック書き込み選択信号BS0,BS1は全て0Vにしてある。また、サブブロック選択プリチャージ信号SBEはHighにしてあり、サブビット線/SBL,SBLはVSBに接続され、ここではVSB=0Vに設定してあるので、サブビット線/SBL,SBLは0Vになっている。サブビット線/SBL,SBLが0V、VSEが0Vのため、増幅トランジスタQ42,Q43もOFFしているし、ブロック書き込み選択信号BS0,BS1も0Vになっているため、ブロック書き込み選択トランジスタQ45,Q46もOFFしている。
【0310】
よって、ビット線/BL,BLとサブビット線/SBL,SBLは完全に分離されている。ビット線/BL,BLは従来FRAMにおいては、0Vにプリチャージする必要があったが、本実施形態においては従来DRAMと同様に、(1/2)VBLHにプリチャージすることができる。
【0311】
メモリセル(Q49,CF4)選択時の動作を説明する。まず、サブビット線を固定するサブブロック選択プリチャージ信号SBEを下げ、サブブロック選択プリチャージトランジスタQ47,Q48をOFFする。本実施形態では、サブビット線の両側にこのサブブロック選択プリチャージトランジスタQ47,Q48が配置されている。さらに、ビット線/BL,BLを (1/2)VBLHのままフローティングにする。
【0312】
次に、ワード線WL0をVppに上げ、セルトランジスタQ49をONする。次に、選択したセルに対応するプレート線PL0を0Vから VBLH に上げる。このとき、複数のセルが接続されるサブビット線/SBLの容量が負荷容量CLとなり、強誘電体キャパシタに“1”データが書き込んであれば、分極反転して、セルデータがサブビット線/SBLに読み出され/SBLの電位が0Vから2Vs+Voに上がる。強誘電体キャパシタに“0”データが書き込んであれば、分極反転せず、CF4の常誘電体成分容量とCLの容量比分だけ、サブビット線/SBLの電位上がり、/SBLの電位はVoとなる。
【0313】
このとき、対をなすサブビット線SBLの電位は、これに接続される全てのセルトランジスタがOFFであり、ブロック書き込み選択信号BS1も0Vになっているため0Vのままである。ここで、VSE電位を0Vに設定しておくと、増幅トランジスタQ42のゲート電位は“1”データ時に2Vs+Vo、“0”データ時にVo、ソース電位(=VSE)は0V、ドレイン電位(=/BL)は (1/2)VBLHとなる。
【0314】
そして、トランジスタQ42のしきい値電圧VtをVo<Vt<2Vs+Voに設計しておくと、図119に示すように、“1”データ時、トランジスタQ42はONしているため、 (1/2)VBLHにプリチャージされているBLは増幅トランジスタQ42を介して、VSEに電流が流れることにより、 (1/2)VBLHから電位が下がり始める。ここで、センスアンプ動作前の下がった電位を (1/2)VBLH−2Vstと定義する。逆に、“0”データ時、トランジスタQ42はOFFしているため、 (1/2)VBLHにプリチャージされているBLは増幅トランジスタQ42を介して、VSEに電流が流れず、 (1/2)VBLHのままである。
【0315】
このとき、定電流駆動トランジスタを用いたダミーセル等を用いて、/BL電位を“1”データ時BL側が下がる電位の半分の電位下げるように設定すると(即ちセンス動作前、(1/2)VBLH-Vst)、センスアンプ動作前、“1”データ時、BLは (1/2)VBLH−2Vst、/BLは (1/2)VBLH−VstとなりVstの電位差が図118の右端のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、BLは0V、/BLは VBLH となる。また、“0”データ時、BLは (1/2)VBLH、/BLは (1/2)VBLH−VstとなりVstの電位差が図118の右端のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、BLは VBLH 、/BLは0Vとなる。
【0316】
なお、上記増幅トランジスタのしきい値電圧は、Vt<Voの領域であった場合、/BLとBLの両方が増幅トランジスタがONして、/BL,BL電位が下がるわけであるが、この場合でも駆動電流に大きな違いがあり、ダミーセルの駆動電流を適切に設計すれば問題無い。また、VSEの電位は0Vでも良いし、しきい値の補正のため、ある一定の電位でも良い(即ち、VSEを0Vから上げた分見かけ上増幅トランジスタのしきい値電圧を上げることができる)。
【0317】
データの再書き込み時、サブビット線/SBLに接続されるブロック書き込み制御信号BS0のみVppに上げる。すると、0V或いは VBLH に増幅されたビット線/BLの電位が/SBLに書き込まれ、“1”データ時に/SBLは VBLH となり、“0”データ時に/SBLは0Vになる。このとき、プレート線(PL0)は VBLH のため、“0”データ時、強誘電体キャパシタには−VBLHの電圧(強誘電体キャパシタの右側の端子を正と定義)が印加され、“0”データが再書き込みされる。“1”データ時は、その後、プレートPL0が0Vに下げられ、強誘電体キャパシタには VBLH の電圧(強誘電体キャパシタの右側の端子を正と定義)が印加され、“1”データが再書き込みされる。
【0318】
これら一連の動作において、SBL電位はずっと0Vのままなので、下の左右セルブロックのデータは保持されたまま、安定である。例えば、外部から異なるデータを書き込む場合(ライト・モード)や、データの読み出し後外部データを書き込む場合(リード・モディファイ・ライト)、BS0がHighになったあと書き込めば良い。再書き込み終了後は、まずブロック書き込み選択信号BS0をHighから0Vに下げる。これにより、/BL側から/SBLへの干渉は無くなる。その後、WL0を下げるとセルデータは保持される。その後、ビット線対/BL,BLを電気的にショートしてやれば、ビット線対は (1/2)VBLHになり、SBEをHighに戻せば、サブビット線対も0Vに下がり、スタンドバイ状態に戻る。
【0319】
本実施形態においては、ビット線のプリチャージ電位を (1/2)VBLHにしているが、これができるのは、セル情報分極反転読み出すための負荷容量はサブビット線/SBL,SBLで行い、ビット線/BL,BLはセル情報分極反転読み出すための負荷容量では無いためである。このため、ビット対を電気的にショートするだけでプリチャージ電位である (1/2)VBLHが得られ、ビット線の充放電による消費電力を従来DRAM同様に従来FRAMの半分に低減できるし、ビット線の充放電によるノイズを低減できる。
【0320】
以上、図118の回路図と図119の動作例で示したように、従来FRAMと同じメモリセルを用いるため、DRAMと同様な高密度化がはかれる。さらに、従来のFRAMにおいては、高密度化して設計ルールが縮小し、セルの強誘電体キャパシタ面積が設計ルールのほぼ2乗で縮小し、メモリセルの強誘電体キャパシタの分極量が減少するにも拘わらず、ビット線容量がそれほど減少しないため読み出し信号量が減少して、動作が困難になる問題点があつた。
【0321】
これに対し本実施形態では、サブビット線を増幅トランジスタのゲートに入力して、ドレイン端子をビット線に接続することにより、メモリセルの分極反転読み出しにより、セルブロックから、サブビット線に読み出されたデータを増幅して、ビット線に伝えることができる。このとき、強誘電体キャパシタが分極反転するときの負荷容量CLは、サブビット線/SBLの容量となり、サブビット線に接続されるセル数を、先願のビット線に接続されるセルブロック数より少なくしてやれば、ビット線容量に比べて大幅に小さい値を取ることができる。
【0322】
そして、強誘電体キャパシタサイズが小さくなっても、/SBLに読み出される信号量、即ち“1”データ時2Vs+Vo、“0”データ時Voの差の1/2であるVsの値は、大きな値を取ることが可能になる。これを増幅トランジスタQ42で増幅するため、いくらビット線/BL,BLの容量が大きくても安定動作が可能となる。
【0323】
例えば、サブビット線に接続されるセルブロック数を先願のビット線に接続されるセルブロック数の1/16にしてやれば、サブビット線の容量はほぼ1/16となり、強誘電体キャパシタの面積を1/16に縮小しても動作すると言うわけである。これは逆に言うと本実施形態によれば、ビット線容量を増加しても、増幅トランジスタがビット線に読み出す信号を増幅するのに時間がかかるだけで、いくらでもビット線容量を増加できる。
【0324】
即ち、1本のビット線に接続されるゲインセルブロック数をいくらでも増加できるため、従来FRAMのような、チップ面積に占めるセンスアンプ面積が15〜20%もある問題を解決して、ビット線に接続されるゲインセルブロック数を増加させ、センスアンプ数を減らし、センスアンプ面積のオーバヘッドを殆ど無くすることによりチップサイズを小さくする効果がある。
【0325】
本実施形態におけるセルブロック内部の負荷容量CLは、サブビット線に接続されるセル数の増減により変更が容易である。このことは、強誘電体キャパシタサイズが大きい時は、サブビット線に接続されるセル数を大きくして設計し、強誘電体キャパシタサイズが小さい時は、サブビット線に接続されるセル数を減らしてCLを小さくして設計し、サブビット線に読み出される信号量を確保すれば良いことを示す。よって、図5に示したように、設計ルールが比較的緩いが、従来FRAMでは、強誘電体キャパシタの分極量が不足するケースで有効である。例えば世代が進みに従って、ビット線に接続されるゲインセルブロック数を2,4,8,16,32,64と増やして行き、逆にサブビット線に接続されるセル数を512,256,128,64,32,16,8と減らして行けば良い。
【0326】
このとき、選択したワード線の位置により、セル内の容量が変化して負荷容量CLも変化する問題はこの発明では存在しない。負荷容量CLが小さい場合、サブビット線に読み出される電位は確かに大きく確保できるが、総電荷量が小さいため、セルデータ読み出し時のサブビット線の拡散層に当るソフトエラーが問題となる。この問題に対して、上記サブビット線に接続されるセル数の調整が有効であることは図4の説明から言うまでもない。即ち、設計ルールが緩く、ソフトエラーが厳しい状況では、これら数を増加させ、負荷容量を追加してやれば、Qs=Vs×CLであり、多少Vsが減っても、Qsが多くなり、より多くの反転電荷がサブビット線に読み出され、この問題はクリアできる。
【0327】
設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、これら数を徐々に減らして、サブビット線に読み出される信号量を確保すれば、良いことが分かる。従来の自己増幅機能のあるメモリセルではこの調整をしようとすると、図237(d)のセルに限定される上、常誘電体キャパシタ面積が非常に大ききなり、コスト的に困難である。
【0328】
従来の自己増幅機能のあるメモリセルと比較すると、常誘電体キャパシタの大きな図237(d)のセルと同じ安定動作,正常動作を可能にしつつ、本実施形態によれば、1本のサブビット線に接続されるセルブロック数が増加するほど、複数のメモリセルで、前記増幅トランジスタと書き込みトランジスタ及びサブブロック選択プリチャージトランジスタを共用でき、セルサイズのオーバヘッドを極めて小さなものにできる。
【0329】
図118と図119の動作のもう1つの特徴は、セル信号により/SBLの電位が上がると、増幅トランジスタによりビット線対の反対側のBLの電位を下げる方式である。ビット線に読み出された信号をセンスアンプで増幅すると、/BL側を上げる結果となり、ブロック書き込み選択トランジスタを介して/SBL電位を正に上げるように、再書き込みでき、つじつまが合う、この方式の場合、必ず増幅トランジスタのソース側がVSEとなり、サブビット線(/SBL,SBL)の電位がそのまま、ゲート−ソース間電位となり、ビット線の電位に拘わらず、“1”データの場合増幅トランジスタが常にON、“0”データの場合常にOFFと制御し易いことが特徴である。
【0330】
言葉を変えると、ビット線電位が増幅され下がってもゲート−ソース間電位は一定であり、ドレイン−ソース電位が (1/2)VBLHと大きく、5極管動作であり,定電流駆動であるため、ダミーセルが製造し易いことを意味する。もちろん図118の回路は1セルに1個の情報を記憶する1トランジスタ+1キャパシタ方式であるが、2セルに1個の情報を記憶する2トランジスタ+2キャパシタ方式が動作を変えるだけで実現できる。
【0331】
これは図119において、PL0ばかりでなくPL1も駆動して、BS0ばかりでなくBS1もLow→High→Lowと駆動すれば容易に実現できる。例えば、1トランジスタ+1キャパシタ方式でテストを行い、欠陥セルをスクリーニングして、リダンダンシーで置換え、実際の製品としては、信頼性の高い2トランジスタ+2キャパシタ方式で動作させる方法とかがこれに当てはまる。
【0332】
また本実施形態によれは、図119に示すように、従来FRAMに比べて、ブロック書き込み制御信号をセル読み出し後にクロッキングするオーバヘッド以外は動作が遅くなる要因が無く、高速動作が期待できる。むしろ自己増幅機能により、ある一定の信号値がビット線に読み出される速度が速くなり、上記ペナルティを克服できる。
【0333】
以上、図118と図119の効果をまとめると、
1)従来FRAMと同様に8F2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能。
【0334】
2)設計ルールが縮小して、強誘電体キャパシタ面積が縮小しても、それに合わせて分極反転時の負荷容量であるサブビット線容量が低減でき、十分な読み出し信号電圧が得られ、増幅トランジスタを用いてビット線を増幅するため、安定動作が可能。
【0335】
3) (1/2)Vdd(=VBLH)ビット線プリチャージが適用でき、低消費電力,低ノイズ。
【0336】
4)従来FRAMと同様に、動作原理が単純である。
【0337】
5)ビット線容量が大きくても読み出し可能であるため、ビット線に接続できるゲインセルブロック数を多くでき、その結果としてセンスアンプ面積を低減できる。
【0338】
6)ルール縮小により、強誘電体キャパシタの分極量の減少に合わせて、サブビット線に接続されるセル数を減らせば、最適化が可能。
【0339】
7)設計ルールが緩く、ソフトエラーが厳しい状況では、サブビット線に接続されるセル数を増加させ、負荷容量を追加して読み出し電荷を増やせば、ソフトエラーを抑えられ、設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、強誘電体キャパシタサイズと、サブビット線に接続されるセル数を徐々に減らして、サブビット線に読み出される信号量を確保すれば良い。
【0340】
8)複数のセルで、増幅トランジスタ,書き込みトランジスタ,サブビット線選択プリチャージトランジスタを共用することにより、セルサイズのオーバヘッドを極めて小さなものにできる。
【0341】
9)分極反転のための負荷容量として、サブビット線の容量を利用でき、ほぼ安定に動作が可能。
【0342】
10)サブビット線に接続されるセル数を変えることにより、自由に負荷容量の調整が可能。
【0343】
11)サブビット線の信号でビット線対の反対側のビット線を増幅トランジスタで駆動することにより、安定な増幅動作が可能となる。
【0344】
12)サブビット線の寄生容量が負荷容量となりうるため、微細化が進んで、完全に強誘電体キャパシタの分極量が小さいく不足する領域から、従来のFRAM構成では、僅かにメモリセルの強誘電体キャパシタの分極量が不足する領域までの広いレンジをカバー可能である。
【0345】
(第42の実施形態)
図120は、本発明の第42の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0346】
図120は図118と同様な構成を取り同様な効果を持つが、異なる点は、図118ではサブビット線の両側にサブブロック選択プリチャージトランジスタを配置していたが、図120では一端のみに配置して、面積を低減していることである。動作法は、図119と同一である。
【0347】
(第43の実施形態)
図121は、本発明の第43の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0348】
図121は図118と同様な構成を取り同様な効果を持つが、異なる点は、図118ではサブビット線の両側にサブブロック選択プリチャージトランジスタを配置していたが、図121ではサブブロック選択プリチャージトランジスタ自身を無くし、面積を低減している。
【0349】
図122は、図121の具体的な動作例を示す信号波形図である。殆どの動作は図119と同様であるが、サブビット線を0Vにプリチャージする手段が無いため、図122に示すように、ブロック書き込み選択信号BS0をHighのまま、ワード線WL0を下げ、0V或いはVBLHに増幅したビット線対を一旦0Vにさげ、その後でブロック書き込み選択信号BS0を下げることにより、サブビット線/SBL,SBLを0Vにプリチャージすることができる。
【0350】
その後、ビット線は (1/2)VBLHにプリチャージし直している。サブビット線/SBL,SBLを一旦0Vにプリチャージしておけば、サブビット線につながる拡散層とウエル間のpn接合によりウエル電位を0Vに保てば、スタンドバイ中或いは他のサブビット線選択中であっても、サブビット線/SBL,SBLは0Vになったままであり、次にこのサブビット線につながるセルを選択しても、正常動作が可能となる。
【0351】
(第44の実施形態)
図123及び図124は、本発明の第44の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0352】
図123は、図120と完全に等価な回路構成をしている。図120と異なる点は、自己増幅機能をゲインセルブロックの一端に集め、サブブロック選択プリチャージトランジスタを他端に集める、増幅トランジスタとブロック書き込み選択信号の配置を分離する等、配置のトポロジが異なるのみであり、その効果は図120とほぼ同じである。
【0353】
図124は、図121と完全に等価な回路構成をしている。図121と異なる点は、自己増幅機能をゲインセルブロックの一端に集め、サブブロック選択プリチャージトランジスタを他端に集める、増幅トランジスタとブロック書き込み選択信号の配置を分離する等、配置のトポロジが異なるのみであり、効果と動作は図121及び図122とほぼ同じである。
【0354】
(第45の実施形態)
図125は、本発明の第45の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0355】
図125は、図118とほぼ同じ構成であり、効果もほぼ同じである。図118と異なる点は、サブビット線からデータの読み出しをするビット線とサブビット線に書き込むビット線が同じ点である。
【0356】
図126は、図125の具体的な動作例を示す信号波形図である。サブビット線からデータの読み出しをするビット線とサブビット線に書き込むビット線を同じにするため、VSE電位をビット線プリチャージ電位より高く設定している。
【0357】
(第46の実施形態)
図127は、本発明の第46の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0358】
図127は、図125と同様な構成を取り同様な効果を持つが、異なる点は、図125ではサブビット線の両側にサブブロック選択プリチャージトランジスタを配置していたが、図127では一端のみに配置して、面積を低減している。動作法は、図125と同一である。
【0359】
(第47の実施形態)
図128は、本発明の第47の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0360】
図128は、図125と同様な構成を取り同様な効果を持つが、異なる点は、図125ではサブビット線の両側にサブブロック選択プリチャージトランジスタを配置していたが、図128ではこのトランジスタを削除し、面積を低減している。
【0361】
図129は、図128の具体的な動作例を示す信号波形図である。図126と図122を混合した動作をする。
【0362】
(第48の実施形態)
図130及び図131は、本発明の第48の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0363】
図130は、等価回路及び効果が図127と同じで、ただトランジスタ配置のトポロジが異なる。図131は、等価回路及び効果が図128と同じで、ただトランジスタ配置のトポロジが異なる。
【0364】
(第49の実施形態)
図132は、本発明の第49の実施形態に係わる半導体記憶装置を説明するための平面図であり、特に強誘電体メモリのブロック構成のレイアウトを示している。図132(a)は、図120の回路とほぼ等価で、トポロジも対応するレイアウト図である。異なる点は、サブビット線に接続されるセル数がレイアウトでは2倍あり、さらにプレート線が2セルで共有されている点である。これは、プレートを容易に分離できる。図132(b)は、図123の回路とほぼ等価で、トポロジも対応するレイアウト図である。異なる点は、サブビット線に接続されるセル数がレイアウトでは2倍あり、さらにプレート線が2セルで共有されている点である。これは、プレートを容易に分離できる。
【0365】
図133〜図135は、図132のレイアウトにおける一部の層のレイアウトを示すものであり、図133〜図135の(a)(b)は図132の(a)(b)に対応している。また、セルアレイ内でピッチが厳しいにも拘わらず、無理なく自己増幅機能を実現するトランジスタが配置できている。
【0366】
(第50の実施形態)
図136は、本発明の参考例である第50の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にDRAMのゲインセルブロック構成を示している。
【0367】
本実施形態は、従来の1トランジスタ+1キャパシタ型のDRAM構成で自己増幅機能を持つゲインセルブロックを構成した場合であり、図136の等価回路は、図118の強誘電体キャパシタを常誘電体キャパシタに置き換えた以外は、図118と同じである。
【0368】
図137は、図136の具体的な動作例を示す信号波形図である。図137の動作も殆ど図119と同じであり、異なる点は、分極で情報を記憶していた替わりに、従来DRAMと同様に蓄積電荷で記憶する点と、プレート電圧を駆動式では無く固定のVPL(=(1/2)VBLH)に設定している点である。
【0369】
図137においては、サブビット線を0Vにプリチャージしておいて、ワード線WL0をHighに上げると、メモリセルの電荷が読み出され、“0”データのセル電位0Vの情報時、サブビット線は0Vで、“1”データのセル電位VBLHの情報時、セル容量とサブビット線容量比に対応してサブビット線/SBLにセル情報が読み出される。これを増幅トランジスタで増幅して、ビット線に伝えこれをセンスアンプで増幅して、この結果をBS0を上げて、サブビット線/SBLに書き戻す。この時もプレートPL電位は (1/2)VBLHのままであり、サブビット線電位0V或いはVBLHがメモリセルに再書き込まれる。この例では、図118と同じ、サブビット線の読み出し信号は増幅され、ビット線対の反対側のビット線BLに伝えられる。
【0370】
本実施形態の効果として、
1)従来DRAMと同様に8F2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能。
【0371】
2)設計ルールが縮小して、DRAMキャパシタ面積が縮小しても、それに合わせて負荷容量であるサブビット線容量が低減でき、十分な読み出し信号電圧が得られ、増幅トランジスタを用いてビット線を増幅するため、安定動作が可能。
【0372】
3) (1/2)Vdd(=VBLH)ビット線プリチャージが適用でき、低消費電力,低ノイズ。
【0373】
4)従来DRAMと同様動作原理が単純である。
【0374】
5)ビット線容量が大きくても読み出し可能であるため、ビット線に接続できるゲインセルブロック数を多くでき、その結果としてセンスアンプ面積を低減できる。
【0375】
6)ルール縮小により、常誘電体キャパシタの蓄積電荷量の減少に合わせて、サブビット線に接続されるセル数を減らせば、最適化が可能。
【0376】
7)設計ルールが緩く、ソフトエラーが厳しい状況では、サブビット線に接続されるセル数を増加させ、負荷容量を追加して読み出し電荷を増やせば、ソフトエラーを抑えられ、設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、キャパシタサイズと、サブビット線に接続されるセル数を徐々に減らして、サブビット線に読み出される信号量を確保すれば良い。
【0377】
8)複数のセルで、増幅トランジスタと、書き込みトランジスタ、サブビット線選択プリチャージトランジスタを共用することにより、セルサイズのオーバヘッドを極めて小さなものにできる。
【0378】
10)サブビット線に接続されるセル数を変えることにより、自由に負荷容量の調整が可能。
【0379】
11)サブビット線の信号でビット線対の反対側のビット線を増幅トランジスタで駆動することにより安定な増幅動作が可能となる。
【0380】
なお、自己増幅機能を持つゲインセルブロック方式をDRAMに適用した場合、確かに読み出し信号量の確保はできるが、DRAMのセルに蓄積された電荷はリークするため、キャパシタ面積が小さくなると、データ保持時間(tREFmax )が低減する可能性がある。しかし、pn接合リーク等はpn接合面積も縮小するため低減でき、それほどはtREFmax は劣化しない。用途にもよるがtREFmaxが確保できる程度に、キャパシタ面積を縮小することが望ましい。またSOIを用いたDRAMでデータ保持時間が向上する場合は、問題無く本発明の実施形態が有効である。
【0381】
図138は、図136の具体的な別の動作例を示す信号波形図である。図137とほぼ動作が同じであるが、異なる点は、サブビット線が (1/2)VBLHにプリチャージされている点である。これにより、ワード線WL0がHighになりセル電荷が読み出されると、サブビット線/SBL電位は、 (1/2)VBLH±Vsとなる。これを、増幅トランジスタを介してビット線BLに伝えている。なお、サブビット線電位は非選択のゲインセルブロックでも (1/2)VBLHであり、増幅トランジスタがONしてしまうので、選択ゲインセルブロックのみVSEを0Vにして、非選択ゲインセルブロックは(1/2)VBLHのままにしている。
【0382】
(第51の実施形態)
図139は、本発明の参考例である第51の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にDRAMのゲインセルブロック構成を示している。この図139は、図136とほぼ同じ構成,動作,効果を持つ。図136と異なる点は、サブビット線の一端にのみ、サブブロック選択プリチャージトランジスタを配置した点である。
【0383】
(第52の実施形態)
図140は、本発明の参考例である第52の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にDRAMのゲインセルブロック構成を示している。この図140は、図136とほぼ同じ構成,動作,効果を持つ。図136と異なる点は、サブビット線の両端から、サブブロック選択プリチャージトランジスタを削除した点である。
【0384】
図141は、図140の具体的な動作例を示す信号波形図である。サブビット線の0Vへのプリチャージは、図122と同じ動作で実現している。
【0385】
(第53の実施形態)
図142及び図143は、本発明の参考例である第53の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にDRAMのゲインセルブロックの構成を示している。
【0386】
図142の等価回路及び効果等は、図139と同じで、トランジスタ配置等のトポロジのみ異なる。図143の等価回路及び効果等は、図140と同じで、トランジスタ配置等のトポロジのみ異なる。動作は図141と同じである。
【0387】
(第54の実施形態)
図144は、本発明の参考例である第54の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にDRAMのゲインセルブロック構成を示している。図145は、図144の具体的な動作例を示す信号波形図である。図146は、図144の具体的な別の動作例を示す信号波形図である。
【0388】
図144は、図136と等価回路及び効果がほぼ同じで、異なる点は、サブビット線の信号を増幅した結果を、このサブビット線に再書き込みするビット線と同じビット線に読み出す点である。図145と図146の動作も図137と図138とほぼ同じで、VSE電位、増幅トランジスタの読み出し先が異なる点以外は、同じである。
【0389】
(第55の実施形態)
図147は、本発明の参考例である第55の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にDRAMのゲインセルブロック構成を示している。この図147は、図144とほぼ同じ構成,動作,効果を持つ。図144と異なる点は、サブビット線の一端にのみ、サブブロック選択プリチャージトランジスタを配置した点である。
【0390】
(第56の実施形態)
図148は、本発明の参考例である第56の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にDRAMのゲインセルブロック構成を示している。この図148は、図144とほぼ同じ構成,動作,効果を持つ。図144と異なる点は、サブビット線の両端から、サブブロック選択プリチャージトランジスタを削除した点である。
【0391】
図149は、図148の具体的な動作例を示す信号波形図である。サブビット線の0Vへのプリチャージは、図122と同様であり、動作で実現している。
【0392】
(第57の実施形態)
図150及び図151は、参考例である本発明の第57の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にDRAMのゲインセルブロックの構成を示している。
【0393】
図150の等価回路及び効果等は、図147と同じで、トランジスタ配置等のトポロジのみ異なる。動作は図145及び図146と同じである。図151の等価回路及び効果等は、図148と同じで、トランジスタ配置等のトポロジのみ異なる。動作は図149と同じである。
【0394】
(第58の実施形態)
図152は、本発明の第58の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのメモリセル構成を示している。
【0395】
この図152は、ブロック単位で自己増幅機能を持たせる方式に適用できる新しい、1トランジスタ+1強誘電体キャパシタ型の強誘電体メモリの配置構成である。このセルは6F2 サイズで小さいセルサイズを実現しつつ、フォールデッドBL方式を実現する強誘電体メモリセルである。特徴は、同じワード線に対して、サブビット線対/SBL,SBLの両方のビット線に接続される2個のメモリセルが接続されているが、プレート線は異なるプレート線に接続されていることである。
【0396】
(第59の実施形態)
図153は、本発明の第59の実施形態に係わる半導体記憶装置を説明するための平面図であり、特に強誘電体メモリのメモリセル構成のレイアウトを示している。
【0397】
図154及び図155は、図153のレイアウト平面図の一部レイアウト層を示す図である。キャパシタ・オーバ・ビットライン(COB)構造で6F2 セルが実現できていることが判る。
【0398】
(第60の実施形態)
図156は、本発明の第60の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図157は、図156の具体的な動作例を示す信号波形図である。
【0399】
図156は、図152のセルを用いた場合のゲインセルブロック構成を示している。図156の構成はセルを除き、図118と同じで、動作も図119とほぼ同じである。図157に示すようにワード線WL1を選択して、2個のセルが選択され、サブビット線/SBL,SBLとセルノードが接続されても、PL01のみHighレベルになるため、PL2は0Vのままで、SBLもアクティブ中ずっと0Vのままであるため、非選択のメモリセルQ51のデータが破壊されなく、正常動作することが分かる。よって、図118の効果に加え、セルサイズが小さくなる効果がある。
【0400】
(第61の実施形態)
図158は、本発明の第61の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0401】
図158の回路は、図156とほぼ同じ構成,効果がある、異なる点は、サブビット線の一端にのみ、サブブロック選択プリチャージトランジスタを配置した点である。
【0402】
(第62の実施形態)
図159は、本発明の第62の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図159の回路は、図156とほぼ同じ構成,動作,効果を持つ。異なる点は、サブビット線の両端から、サブブロック選択プリチャージトランジスタを削除した点である。
【0403】
図160は、図159の具体的な動作例を示す信号波形図である。サブビット線の0Vへのプリチャージは、図122と同様な動作で実現している。
【0404】
(第63の実施形態)
図161は、本発明の第63の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。この図161の回路は、図118とほぼ同じ構成及び効果を持つ。図118と異なる点は、複数のセルでプレート線が共通化し、これに対応してプレート線の電位が固定或いは (1/2)VBLHになっている点である。だた、プレート線が0V以上であるため、リーク電流によりストレージノードが0Vに下がると“1”データが破壊されるため、リフレッシュ動作が必要になる。しかし、プレート固定のため高速動作が実現できる。
【0405】
図162は、図161の具体的な動作例を示す信号波形図である。サブビット線が0Vにプリチャージされているため、プレート電位が (1/2)VBLHの場合、ワード線WL1を選択するだけで、強誘電体キャパシタには (1/2)VBLHの電圧が印加されセルデータが読み出される。これを、増幅トランジスタで増幅しビット線に伝えている。
【0406】
図163は、図161の具体的な別の動作例を示す信号波形図である。これは図162の変形例であり、セルにデータを再書き込み後、セルノードを (1/2)VBLHにしてからワード線WL1を閉じた場合を示す。
【0407】
図164は、図161の具体的な別の動作例を示す信号波形図である。これは、強誘電体キャパシタを用いているがDRAMモード動作時を示す。即ち、パワーON後、図162等の動作でリコールして、強誘電体キャパシタの常誘電体成分で、強誘電体キャパシタに VBLH 或いは0V電位を記憶して、その後パワーON中は、図164のようにDRAMと同じ動作をさせた場合を示す。もちろんリフレッシュが必要である。
【0408】
(第64の実施形態)
図165〜図168は、本発明の第64の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0409】
図165の回路は、図161とほぼ同じ構成,効果がある、異なる点は、サブビット線の一端にのみ、サブブロック選択プリチャージトランジスタを配置した点である。図166の回路は、図161とほぼ同じ構成,動作,効果を持つ。異なる点は、サブビット線の両端から、サブブロック選択プリチャージトランジスタを削除した点である。
【0410】
図167の回路は、図165と同じ等価回路,効果を持つ。異なるのは、トランジスタ配置等のトポロジが異なる点である。図168の回路は、図166と同じ等価回路,効果を持つ。図165と異なるのは、トランジスタ配置等のトポロジが異なる点である。
【0411】
(第65の実施形態)
図169は、本発明の第65の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図170は、図169の具体的な動作例を示す信号波形図である。
【0412】
図169の回路は、図161とほぼ同じ等価回路,効果を持つ。図161と異なるのは、増幅したデータを伝えるビット線とデータを書き込むビット線が同じ点である。
【0413】
(第66の実施形態)
図171〜図174は、本発明の第65の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0414】
図171の回路は、図169の回路とほぼ同じ構成、効果がある。図169と異なるのは、サブビット線の一端にのみ、サブブロック選択プリチャージトランジスタを配置した点である。図172の回路は、図169とほぼ同じ構成,動作,効果を持つ。図169と異なるのは、サブビット線の両端から、サブブロック選択プリチャージトランジスタを削除した点である。
【0415】
図173の回路は、図171と同じ等価回路,効果を持つ。図171と異なるのは、トランジスタ配置等のトポロジが異なることである。図174の回路は、図172と同じ等価回路,効果を持つ。図172と異なるのは、トランジスタ配置等のトポロジが異なる点である。
【0416】
(第67の実施形態)
以下に示す、図175〜図211の実施形態は、上述してきたブロック単位で自己増幅機能を持たせる方式で、1ビットの情報を2個のキャパシタで記憶する2トランジスタ+2キャパシタ(2T−2C)構成の場合を示している。
【0417】
図175は、本発明の第67の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。2T−2C構成である点以外は、図1と等価回路,効果は同じである。図1と異なる点は、2T−2C構成であるため、図1のプレートが/PLA,PLAと分離されていたものを1本のPLAにまとめ、プレートが/PLB,PLBと分離されていたものを1本のPLBにまとめている。
【0418】
図176は、図176の具体的な動作例を示す信号波形図である。WLA0を下げ、反対側のブロックユニットのPSBを下げ、PLAを上げると、サブビット線対の両方のビット線/SBL,SBL各々に“0”データ,“1”データ、或いは“1”データ,“0”データが読み出される。/SBLのデータは増幅トランジスタでBLに伝えられ、SBLのデータは増幅トランジスタで/BLに伝えられる。この結果をセンスアンプで増幅し、図175の2本のブロック書き込み選択信号BSをHighに上げることにより、/BLのデータを/SBLに再書き込みし、BLのデータをSBLに再書き込みする。PLAをHigh→Lowにしてセルにデータが書き戻される。
【0419】
(第68の実施形態)
図177は、本発明の第68の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図177の回路は、図175とほぼ同じ等価回路であり、同じ効果がある。図175と異なるのは、サブビット線に安定用常誘電体キャパシタが接続されている点である。これにより、選択したワード線の位置により負荷容量が変化して、動作点が動く問題点を抑制できる。
【0420】
図178は、図177の具体的な動作例を示す信号波形図である。これは、図176と同様な動作をする。図176と異なる点は、サブビット線に読み出される信号量が負荷容量が重くなっているため、変化している点である。
【0421】
(第69の実施形態)
図179は、本発明の第69の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図179の回路は、図175とほぼ同じ等価回路であり、同じ効果がある。図175と異なるのは、サブビット線に安定用強誘電体キャパシタが接続されている点である。これにより、選択したワード線の位置により負荷容量が変化して、動作点が動く問題点を抑制できる。
【0422】
(第70の実施形態)
図180は、本発明の第70の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0423】
2T−2C構成である点以外は、図55と等価回路,効果は同じである。図55と異なるのは、2T−2C構成であるため、図1のプレートが/PL,PLと分離されていたものを1本のPLにまとめている点、ブロック書き込み制御信号がBSの1種類のまとめられている点である。
【0424】
(第71の実施形態)
図181は、本発明の第71の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0425】
図181の回路は、図180とほぼ同じ等価回路であり、同じ効果がある。図180と異なるのは、サブビット線に安定用常誘電体キャパシタが接続されている点である。これにより、選択したワード線の位置により負荷容量が変化して、動作点が動く問題点を抑制できる。
【0426】
(第72の実施形態)
図182は、本発明の第72の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0427】
図182の回路は、図180とほぼ同じ等価回路であり、同じ効果がある。図180と異なるのは、サブビット線に安定用常誘電体キャパシタが接続されている点である。これにより、選択したワード線の位置により負荷容量が変化して、動作点が動く問題点を抑制できる。
【0428】
(第73の実施形態)
図183は、本発明の第73の実施形態に係わる半導体記憶装置を説明するための平面図であり、特に強誘電体メモリのメモリセル構成のレイアウトを示している。これは、図180の回路を実現するレイアウト図である。
【0429】
図184及び図185は、図183のレイアウト平面図の一部レイアウト層を示す図である。ピッチが狭いセルアレイに、自己増幅機能がきちんと配置できていることが判る。なお、BSはレイアウトではまとめてある。
【0430】
(第74の実施形態)
図186は、本発明の第74の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図187は、図186の具体的な動作例を示す信号波形図である。
【0431】
図186の回路は、図175とほぼ同一の回路であり、同じ効果がある。図175と異なるのは、増幅したデータを伝えるビット線とデータを書き込むビット線が同じ点である。
【0432】
(第75の実施形態)
図188は、本発明の第75の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図189は、図188の具体的な動作例を示す信号波形図である。
【0433】
図188の回路は、図186の回路とほぼ同じ構成で、同じ効果を有する。図186と異なるのは、サブビット線に安定用常誘電体キャパシタが接続されている点である。これにより、選択したワード線の位置により負荷容量が変化して、動作点が動く問題点を抑制できる。
【0434】
(第76の実施形態)
図190〜図195は、本発明の第76の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0435】
図190の回路は、図186の回路とほぼ同じ構成で、同じ効果を有する。図186と異なるのは、サブビット線に安定用強誘電体キャパシタが接続されている点である。これにより、選択したワード線の位置により負荷容量が変化して、動作点が動く問題点を抑制できる。図191の回路は、図180とほぼほぼ同じ構成であり、同じ効果を有する。図180と異なるのは、増幅したデータを伝えるビット線とデータを書き込むビット線が同じ点である。
【0436】
図192の回路は、図191の回路とほぼ同じ構成であり、同じ効果を有する。図191と異なるのは、サブビット線に安定用常誘電体キャパシタが接続されている点である。図193の回路は、図191の回路とほぼ同じ構成であり、同じ効果を有する。図191と異なるのは、サブビット線に安定用強誘電体キャパシタが接続されている点である。
【0437】
図194の回路は、図180の構成と等価であり、これと異なるのは同じ信号の2本のBSが1本にまとめられている点であり、図183のレイアウトとトポロジは同じである。図195の回路は、図194とほぼ同じであり、これと異なるのは、増幅したデータを伝えるビット線とデータを書き込むビット線が同じ点である。
【0438】
(第77の実施形態)
図196は、本発明の第77の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。本実施形態は、従来の2T−2C構成のFRAMを用いてゲインセルブロックを構成した場合を示す。
【0439】
図197は、図196の具体的な動作例を示す信号波形図である。WL0を選択すると、2個の強誘電体キャパシタが各々のサブビット線/SBL,SBLに接続され、PL0を上げると、2個の強誘電体キャパシタの分極情報が/SBL,SBLに伝わり、これを2個の増幅トランジスタで/BL,BLに伝えている。
【0440】
(第78の実施形態)
図198〜図201は、本発明の第78の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【0441】
図198の回路は、図196とほぼ同一回路構成であり、これと異なるのは、サブビット線の一端にのみ、サブブロック選択プリチャージトランジスタを配置した点である。図199の回路は、図196とほぼ同じ構成,動作,効果を持つ。図196と異なるのは、サブビット線の両端から、サブブロック選択プリチャージトランジスタを削除した点である。
【0442】
図200の回路は、図197とほぼ同一回路構成であり、これと異なるのは、トランジスタ配置のトポロジが異なる点である。図201の回路は、図199とほぼ同一回路構成であり、これと異なるのは、トランジスタ配置のトポロジが異なる点である。
【0443】
(第79の実施形態)
図202は、本発明の第79の実施形態に係わる半導体記憶装置を説明するための平面図であり、特に強誘電体メモリのメモリセル構成のレイアウトを示している。図202(a)は図200の回路図及びトポロジを実現するレイアウトであり、図202(b)は図198の回路図及びトポロジを実現するレイアウトである。
【0444】
図203(a)(b)は、図202(a)(b)のレイアウト平面図の一部レイアウト層を示す図である。なお、図202(a)においては、WL及びPLは0〜3までの例を示している。
【0445】
(第80の実施形態)
図204は、本発明の第80の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。この図204は、図87とほぼ同じ回路構成で、同じ効果を持つ。図87と異なるのは、2T−2C構成にすることにより、2種類に分離していたプレート線/PLA,PLAが1種類のPLAにまとめられ、セルブロック選択信号BSA0,BSA1を1種類のBSAにまとめている点である。
【0446】
図205は、図204の具体的な動作例を示す信号波形図である。動作においても、サブビット線両方にセルデータが読み出されるため、BSX0,BSX1の両方を選択している。
【0447】
(第81の実施形態)
図206は、本発明の第81の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図207は、図206の具体的な動作例を示す信号波形図である。
【0448】
図206は、図204とほぼ同じ回路構成で、同じ効果を持つ。図204と異なるのは、増幅したデータを伝えるビット線とデータを書き込むビット線が同じ点である。
【0449】
(第82の実施形態)
図208は、本発明の第82の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図209は、図208の具体的な動作例を示す信号波形図である。
【0450】
図208及びその動作図209は、図204及び図205とほぼ同じ回路構成で同じ効果、同じ動作をする。これらと異なる点は、複数直列接続されるセル群をワード線方向を軸に折り返して、プレート線を共有化している点である。
【0451】
(第83の実施形態)
図210は、本発明の第83の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図211は、図210の具体的な動作例を示す信号波形図である。
【0452】
図210は、図208とほぼ同じ回路構成で、同じ効果を持つ。図208と異なるのは、増幅したデータを伝えるビット線とデータを書き込むビット線が同じ点である。
【0453】
(第84の実施形態)
図212〜図220は、本発明の第84の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。本実施形態は、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入している点が上記実施形態と異なる。これは、サブビット線が (1/2)VBLH等にプリチャージされている場合、非選択のゲインセルブロックの増幅トランジスタがONして、ビット線電位を変化させ誤動作させる問題を回避できる。
【0454】
図212の回路は、図1の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入したものである。図213の回路は、図1の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入した構成に、サブビット線に常誘電体キャパシタの負荷容量を追加したものである。図214の回路は、図1の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入した構成に、サブビット線に強誘電体キャパシタの負荷容量を追加した構成を示している。
【0455】
図215の回路は、図55の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入したものである。図216の回路は、図55の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入した構成に、サブビット線に常誘電体キャパシタの負荷容量を追加したものである。図217の回路は、図55の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入した構成に、サブビット線に強誘電体キャパシタの負荷容量を追加したものである。
【0456】
図218の回路は、図118の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入したものである。図219の回路は、図120の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入したものである。図220の回路は、図121の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入したものである。
【0457】
(第85の実施形態)
図221は、本発明の参考例である第85の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にDRAMのゲインセルブロック構成を示している。この図は、図161の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入した構成を示している。
【0458】
図222は、図221の具体的な動作例を示す信号波形図である。選択したゲインセルブロックでのみVAC信号をHighにすることにより、サブビット線のデータがビット線に読み出される。この安定動作のおかげで、サブビット線に (1/2)VBLHプリチャージ方式を採用していても、選択,非選択ゲインセルブロックに拘わらずVSEを0Vに設定できることが判る。
【0459】
(第86の実施形態)
図223及び図224は、本発明の参考例である第86の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にDRAMのゲインセルブロック構成を示している。
【0460】
図223は、図165の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入した構成を示している。図224は、図166の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入した構成を示している。
【0461】
(第87の実施形態)
図225は、本発明の参考例である第87の実施形態に係わる半導体記憶装置を説明するための平面図であり、特にDRAMのゲインセルブロック構成のレイアウトを示している。
【0462】
この図は、図223の回路構成に対応したレイアウト構成である。増幅トランジスタに直列接続で、VACをゲートとするトランジスタが配置されていることが分かる。この部分の配置例は図212〜233にも適用できることは容易に推測できる。なおこのレイアウト図は、サブビット線につながるセル数を図223の2倍にした例を示している。
【0463】
図226〜図229は、図225のレイアウト平面図の一部レイアウト層を示す図である。ここで、PAは引き延ばし配線層で、AA−PA−Cは拡散層−引き延ばし配線層間コンタクトを示し、PA−BL−Cは引き延ばし配線層−ビット線層間コンタクトを示している。
【0464】
以上述べた、各構成は全て組み合わせ可能であり、また、その他の変形例、その他各種、複数個の例において、その数を変更することは容易である。また、セル構造は、先願に示した直列接続するセルの場合、先願の各種セル構造例が本発明に適用できるし、1つのセルに多ビットの情報を持たせる構成や、多値構成が容易に実現できるし、1T−TC型の従来FRAM,DRAMセルの場合で本発明のブロックで自己増幅機能を持たせる場合は、従来FRAM,DRAMの各種メモリセル構造が適用できる。
【0465】
【発明の効果】
以上詳述したように本発明によれば、不揮発性の強誘電体メモリにおいて、高密度化して、セルの強誘電体キャパシタ面積が縮小し、メモリセルの強誘電体キャパシタの分極量が減少しても、セルサイズ、チップサイズの増大を抑えつつ、さらにソフトエラーを抑えつつ、十分な読み出し信号電圧を確保して、安定なメモリ動作を可能にする。
【0466】
さらに、1)高密度化、2)製造の容易化、3)高速ランダムアクセル機能を保ちつつ、上記効果を有する半導体記憶装置を実現することにある。このように本発明により、製造容易な平面キャパシタでも、16Gb〜64GbFRAMが実現でき、立体キャパシタでは、さらに高密度な256GbFRAM以上の実現が可能となる。
【0467】
さらに、ダイナミック型半導体メモリにおいても、高密度化してメモリセルの強誘電体キャパシタの分極量が減少しても、セルサイズ,チップサイズの増大を抑えつつ、さらにデータリテンションは向上しないが、ソフトエラーを抑えつつ、十分な読み出し信号電圧を確保して、安定なメモリ動作を可能にする。
【図面の簡単な説明】
【図1】 第1の実施形態に係わる強誘電体メモリのセルブロック構成を示す回路図。
【図2】 図1の具体的な動作例を示す信号波形図。
【図3】 図1の他の具体的な動作例を示す信号波形図。
【図4】 本発明に適用できる動作点設計を説明するための図。
【図5】 本発明に適用できるアレイ構成設計指針を示す図。
【図6】 第2の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図7】 第2の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図8】 第3の実施形態に係わる強誘電体メモリのメモリマット(セルアレイ)全体の構成を示す回路図。
【図9】 第4の実施形態に係わるセンスアンプ構成とセルアレイのブロック構成を示す回路図。
【図10】 図9の実施形態の具体的な動作例を示す信号波形図。
【図11】 第5の実施形態に係わるセンスアンプ構成とセルアレイのブロック構成を示す回路図。
【図12】 第6の実施形態に係わるダミーセル構成を示す回路図。
【図13】 図12(a)のダミーセルの動作例を示す信号波形図。
【図14】 図12(b)のダミーセルの動作例を示す信号波形図。
【図15】 図12(c)のダミーセルの動作例を示す信号波形図。
【図16】 第7の実施形態に係わるダミーセル構成を示す回路図。
【図17】 図16(a)のダミーセルの動作例を示す信号波形図。
【図18】 図16(b)のダミーセルの動作例を示す信号波形図。
【図19】 図16(c)のダミーセルの動作例を示す信号波形図。
【図20】 第8の実施形態に係わるダミーセル構成を示す図。
【図21】 図20のダミーセルの動作例を示す信号波形図。
【図22】 図20のダミーセルの動作点設計指針を示す図。
【図23】 第9の実施形態に係わる強誘電体メモリのセルブロック,セルアレイ,センスアンプ構成を示す回路図。
【図24】 第10の実施形態に係わる、複数の強誘電体メモリアレイと複数のセンスアンプ配置例を示す図。
【図25】 第11の実施形態に係わるメモリチップ構成,ロジック混載構成,RFーIDカード構成を示す図。
【図26】 第12の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図27】 図26の具体的な動作例を示す信号波形図。
【図28】 第13の実施形態に係わる強誘電体メモリのブロック構成のレイアウトを示す平面図。
【図29】 図28(a)の増幅トランジスタとブロック書き込み選択トランジスタ部分の拡大レイアウト図。
【図30】 図29のレイアウトの一部の層のレイアウトを示す図。
【図31】 図29のレイアウトの一部の層のレイアウトを示す図。
【図32】 図29のレイアウトの一部の層のレイアウトを示す図。
【図33】 図28(b)の増幅トランジスタとブロック書き込み選択トランジスタ部分の拡大レイアウト図。
【図34】 図29のレイアウトの一部の層のレイアウトを示す図。
【図35】 図29のレイアウトの一部の層のレイアウトを示す図。
【図36】 図29のレイアウトの一部の層のレイアウトを示す図。
【図37】 図28(a)(b)に共通のプレート選択トランジスタとプレート線の部分の拡大レイアウト図。
【図38】 図37のレイアウトの一部の層のレイアウトを示す図。
【図39】 図37のレイアウトの一部の層のレイアウトを示す図。
【図40】 第14の実施形態に係わる強誘電体メモリのブロック構成を示す断面図。
【図41】 第14の実施形態に係わる強誘電体メモリのブロック構成を示す断面図。
【図42】 第14の実施形態に係わる強誘電体メモリのブロック構成を示す断面図。
【図43】 第14の実施形態に係わる強誘電体メモリのブロック構成を示す断面図。
【図44】 第15の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図45】 図44の具体的な動作例を示す信号波形図。
【図46】 図44の具体的な動作例を示す信号波形図。
【図47】 第16の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図48】 図47の具体的な動作例を示す信号波形図。
【図49】 図47の具体的な動作例を示す信号波形図。
【図50】 第17の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図51】 第17の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図52】 第18の実施形態に係わる強誘電体メモリのブロック構成のレイアウト図。
【図53】 図52のレイアウト図の一部レイヤ層を示す図。
【図54】 図52のレイアウト図の一部レイヤ層を示す図。
【図55】 第19の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図56】 図55の具体的な動作例を示す信号波形図。
【図57】 図55の具体的な動作例を示す信号波形図。
【図58】 第20の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図59】 図58の具体的な動作例を示す信号波形図。
【図60】 第21の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図61】 図60の具体的な動作例を示す信号波形図。
【図62】 図60の具体的な動作例を示す信号波形図。
【図63】 第22の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図64】 図63の具体的な動作例を示す信号波形図。
【図65】 第23の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図66】 第23の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図67】 第23の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図68】 第23の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図69】 第23の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図70】 第23の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図71】 第23の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図72】 第23の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図73】 第23の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図74】 第23の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図75】 第23の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図76】 第23の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図77】 第23の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図78】 第23の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図79】 第24の実施形態に係わる強誘電体メモリのブロック構成のレイアウトを示す平面図。
【図80】 図79のレイアウトの一部の層のレイアウトを示す図。
【図81】 図79のレイアウトの一部の層のレイアウトを示す図。
【図82】 第25の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図83】 図82の具体的な動作例を示す信号波形図。
【図84】 第26の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図85】 図84の具体的な動作例を示す信号波形図。
【図86】 第27の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図87】 第28の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図88】 図87の具体的な動作例を示す信号波形図。
【図89】 図87の具体的な動作例を示す信号波形図。
【図90】 図87の具体的な動作例を示す信号波形図。
【図91】 図87の具体的な動作例を示す信号波形図。
【図92】 第29の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図93】 図92の具体的な動作例を示す信号波形図。
【図94】 第30の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図95】 図94の具体的な動作例を示す信号波形図。
【図96】 第31の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図97】 図96の具体的な動作例を示す信号波形図。
【図98】 第32の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図99】 図98の具体的な動作例を示す信号波形図。
【図100】 第33の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図101】 図100の具体的な動作例を示す信号波形図。
【図102】 第34の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図103】 図102の具体的な動作例を示す信号波形図。
【図104】 第35の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図105】 図104の具体的な動作例を示す信号波形図。
【図106】 第36の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図107】 図106の具体的な動作例を示す信号波形図。
【図108】 第37の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図109】 図108の具体的な動作例を示す信号波形図。
【図110】 第38の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図111】 第38の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図112】 第39の実施形態に係わる強誘電体メモリのゲインセルブロック構成のレイアウトを示す平面図。
【図113】 図112のレイアウトの一部の層のレイアウトを示す図。
【図114】 図112のレイアウトの一部の層のレイアウトを示す図。
【図115】 図112のレイアウトの一部の層のレイアウトを示す図。
【図116】 図112のレイアウトの一部の層のレイアウトを示す図。
【図117】 第40の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す断面図。
【図118】 第41の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図119】 図118の具体的な動作例を示す信号波形図。
【図120】 第42の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図121】 第43の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図122】 図121の具体的な動作例を示す信号波形図。
【図123】 第44の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図124】 第44の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図125】 第45の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図126】 図125の具体的な動作例を示す信号波形図。
【図127】 第46の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図128】 第47の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図129】 図128の具体的な動作例を示す信号波形図。
【図130】 第48の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図131】 第48の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図132】 第49の実施形態に係わる強誘電体メモリのブロック構成のレイアウトを示す平面図。
【図133】 図132のレイアウトの一部の層のレイアウトを示す図。
【図134】 図132のレイアウトの一部の層のレイアウトを示す図。
【図135】 図132のレイアウトの一部の層のレイアウトを示す図。
【図136】 参考例としての第50の実施形態に係わるDRAMのゲインセルブロック構成を示す回路図。
【図137】 図136の具体的な動作例を示す信号波形図。
【図138】 図136の具体的な動作例を示す信号波形図。
【図139】 参考例としての第51の実施形態に係わるDRAMのゲインセルブロック構成を示す回路図。
【図140】 参考例としての第52の実施形態に係わるDRAMのゲインセルブロック構成を示す回路図。
【図141】 図140の具体的な動作例を示す信号波形図。
【図142】 第53の実施形態に係わるDRAMのゲインセルブロック構成を示す回路図。
【図143】 参考例としての第53の実施形態に係わるDRAMのゲインセルブロック構成を示す回路図。
【図144】 参考例としての第54の実施形態に係わるDRAMのゲインセルブロック構成を示す回路図。
【図145】 図144の具体的な動作例を示す信号波形図。
【図146】 図144の具体的な動作例を示す信号波形図。
【図147】 参考例としての第55の実施形態に係わるDRAMのゲインセルブロック構成を示す回路図。
【図148】 参考例としての第56の実施形態に係わるDRAMのゲインセルブロック構成を示す回路図。
【図149】 図148の具体的な動作例を示す信号波形図。
【図150】 参考例としての第57の実施形態に係わるDRAMのゲインセルブロック構成を示す回路図。
【図151】 参考例としての第57の実施形態に係わるDRAMのゲインセルブロック構成を示す回路図。
【図152】 第58の実施形態に係わる強誘電体メモリのメモリセル構成を示す回路図。
【図153】 第59の実施形態に係わる強誘電体メモリのメモリセル構成のレイアウトを示す平面図。
【図154】 図153のレイアウト平面図の一部レイアウト層を示す図。
【図155】 図153のレイアウト平面図の一部レイアウト層を示す図。
【図156】 第60の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図157】 図156の具体的な動作例を示す信号波形図。
【図158】 第61の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図159】 第62の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図160】 図159の具体的な動作例を示す信号波形図。
【図161】 第63の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図162】 図161の具体的な動作例を示す信号波形図。
【図163】 図161の具体的な動作例を示す信号波形図。
【図164】 図161の具体的な動作例を示す信号波形図。
【図165】 第64の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図166】 第64の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図167】 第64の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図168】 第64の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図169】 第65の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図170】 図169の具体的な動作例を示す信号波形図。
【図171】 第66の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図172】 第66の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図173】 第66の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図174】 第66の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図175】 第67の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図176】 図176の具体的な動作例を示す信号波形図。
【図177】 第68の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図178】 図177の具体的な動作例を示す信号波形図。
【図179】 第69の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図180】 第70の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図181】 第71の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図182】 第72の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図183】 第73の実施形態に係わる強誘電体メモリのメモリセル構成のレイアウトを示す平面図。
【図184】 図183のレイアウト平面図の一部レイアウト層を示す図。
【図185】 図183のレイアウト平面図の一部レイアウト層を示す図。
【図186】 第74の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図187】 図186の具体的な動作例を示す信号波形図。
【図188】 第75の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図189】 図188の具体的な動作例を示す信号波形図。
【図190】 第76の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図191】 第76の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図192】 第76の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図193】 第76の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図194】 第76の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図195】 第76の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図196】 第77の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図197】 図196の具体的な動作例を示す信号波形図。
【図198】 第78の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図199】 第78の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図200】 第78の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図201】 第78の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図202】 第79の実施形態に係わる強誘電体メモリのメモリセル構成のレイアウトを示す平面図。
【図203】 図202のレイアウト平面図の一部レイアウト層を示す図。
【図204】 第80の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図205】 図204の具体的な動作例を示す信号波形図。
【図206】 第81の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図207】 図206の具体的な動作例を示す信号波形図。
【図208】 第82の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図209】 図208の具体的な動作例を示す信号波形図。
【図210】 第83の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図211】 図210の具体的な動作例を示す信号波形図。
【図212】 第84の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図213】 第84の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図214】 第84の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図215】 第84の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図216】 第84の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図217】 第84の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図218】 第84の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図219】 第84の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図220】 第84の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図221】 参考例としての第85の実施形態に係わるDRAMのゲインセルブロック構成を示す回路図。
【図222】 図221の具体的な動作例を示す信号波形図。
【図223】 参考例としての第86の実施形態に係わるDRAMのゲインセルブロック構成を示す回路図。
【図224】 参考例としての第86の実施形態に係わるDRAMのゲインセルブロック構成を示す回路図。
【図225】 参考例としての第87の実施形態に係わるDRAMのゲインセルブロック構成のレイアウトを示す平面図。
【図226】 図225のレイアウト平面図の一部レイアウト層を示す図。
【図227】 図225のレイアウト平面図の一部レイアウト層を示す図。
【図228】 図225のレイアウト平面図の一部レイアウト層を示す図。
【図229】 図225のレイアウト平面図の一部レイアウト層を示す図。
【図230】 従来の強誘電体メモリの構成を説明するための図。
【図231】 先願の強誘電体メモリの構成を説明するための回路図と断面図。
【図232】 先願の強誘電体メモリの動作例を説明するための図。
【図233】 先願の強誘電体メモリのアレイ構成例を示す回路図。
【図234】 先願の強誘電体メモリのアレイ構成例を示す回路図。
【図235】 強誘電体膜を薄膜化した場合の特性の変化を示す図。
【図236】 従来の強誘電体メモリにおける、設計ルールとビット線容量、セル分極量の要求量、可能実現量の関係を示す図。
【図237】 従来の自己増幅機能をもつ強誘電体メモリの一覧を説明するための図。
【符号の説明】
Qi…トランジスタ
Ci…常誘電体キャパシタ
CFi…強誘電体キャパシタ
/SBL,SBL…サブビット線
/BL,BL,/BLi,BLi…ビット線
WL,WLi,WLAi,WLBi…ワード線
PSA,PSB,PSAi,PSBi…プレート選択信号
BS0,BS1,BSX0,BSX1,BS…ブロック書き込み選択信号
SBE…サブブロック選択プリチャージ信号
VSB…サブビット線プリチャージ電源
/PLA,PLA,/PLB,PLB,/PL,PL
PL(/BL),PL(BL)…プレート線
CB…ビット線容量
Pr…残留分極量
AR…アスペクト比
VSE…増幅トランジスタ駆動用電源
SEN…nMOSセンスアンプ活性化信号
/SEP…pMOSセンスアンプ活性化信号
/EQL…ビット線イコライズ信号
VBL…ビット線プリチャージ電源
VBLH…ビット線のHighレベル
/DQ,DQ…データ線
CSL…カラム選択線
φt0,φt1…センスアンプ−セルアレイ分離信号
VDWLi…ダミーワード線
RST,RST…ダミーキャパシタリセット信号
CDi…ダミーキャパシタ
/DPL,DPL…ダミープレート線
/BLSA,BLSA…センスアンプ部のビット線
VDC,VAC…DC電源
VDSE…ダミーセル増幅トランジスタ用電源
Vss’…0V或いは電源
Vpp…昇圧電源
/DSBL,DSBL…ダミーサブビット線
VL…固定電源
SN…ストレージノード
AA…拡散層
GC…ゲート層
TE…上部電極層
BE…下部電極層
FE…強誘電体層
SBL…サブビット線層
BL…ビット線層
AA−BE−C…拡散層−下部電極層間コンタクト
AA−TE−C…拡散層−上部電極層間コンタクト
GC−BE−C…ゲート層−下部電極層間コンタクト
TE−BL−C…上部電極層−ビット線層間コンタクト
BE−SBL−C…下部電極−サブビット線層間コンタクト
TE−SBL−C…上部電極−サブビット線層間コンタクト
SBL−BL−C…サブビット線−ビット線間コンタクト
Claims (39)
- 第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと、前記ブロックユニットの一端を入力として出力をビット線に接続した増幅回路と、からセルブロックを構成し、
前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする半導体記憶装置。 - 第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと、ゲート端子を前記ブロックユニットの一端に接続しドレイン端子をビット線に接続した第2のトランジスタとから、セルブロックを構成し、
前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする半導体記憶装置。 - 第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと、ゲート端子を前記ブロックユニットの一端に接続しドレイン端子をビット線に接続した第2のトランジスタと、ソース端子を前記ブロックユニットの前記一端に接続しドレイン端子を前記ビット線に接続した第3のトランジスタと、からセルブロックを構成し、
前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする半導体記憶装置。 - 第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続した第1,第2のブロックユニットと、ゲート端子を前記第1のブロックユニットの一端に接続しドレイン端子を第2のビット線に接続した第2のトランジスタと、ソース端子を前記第1のブロックユニットの前記一端に接続しドレイン端子を第1のビット線に接続した第3のトランジスタと、ゲート端子を前記第2のブロックユニットの一端に接続しドレイン端子を前記第1のビット線に接続した第4のトランジスタと、ソース端子を前記第2のブロックユニットの一端に接続しドレイン端子を前記第2のビット線に接続した第5のトランジスタと、からセルブロックを構成し、
前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする半導体記憶装置。 - 第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続した第1,第2,第3,第4のブロックユニットと、ゲート端子を前記第1,第3のブロックユニットの各一端を接続した端子に接続しドレイン端子を第2のビット線に接続した第2のトランジスタと、ソース端子を前記第1,第3のブロックユニットの各一端を接続した端子に接続しドレイン端子を第1のビット線に接続した第3のトランジスタと、ゲート端子を前記第2,第4のブロックユニットの各一端を接続した端子に接続しドレイン端子を前記第1のビット線に接続した第4のトランジスタと、ソース端子を前記第2,第4のブロックユニットの各一端を接続した端子に接続しドレイン端子を前記第2のビット線に接続した第5のトランジスタと、からセルブロックを構成し、
前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする半導体記憶装置。 - 請求項1〜3の何れかに記載の半導体記憶装置に於いて、前記ビット線は、前記メモリセルアレイの端に配置したフリップフロップ型センスアンプ回路に接続されることを特徴とする半導体記憶装置。
- 請求項4又は5記載の半導体記憶装置に於いて、前記第1、第2のビット線は対を成し、前記メモリセルアレイの端に配置したフリップフロップ型センスアンプ回路に接続されることを特徴とする半導体記憶装置。
- 請求項1〜3の何れかに記載の半導体記憶装置に於いて、前記セルブロックから前記ビット線に読み出されたデータは、センスアンプ回路で増幅され、前記ビット線から前記セルブロックにデータが書き戻されることを特徴とする半導体記憶装置。
- 請求項4又は5記載の半導体記憶装置に於いて、前記セルブロックから前記第1のビット線に読み出されたデータはセンスアンプ回路で増幅され前記第2のビット線から前記セルブロックにデータが書き戻され、前記セルブロックから前記第2のビット線に読み出されたデータは前記センスアンプ回路で増幅され前記第1のビット線から前記セルブロックにデータが書き戻されることを特徴とする半導体記憶装置。
- 請求項1〜4の何れかに記載の半導体記憶装置において、前記ブロックユニットの他端は、プレート線に接続されることを特徴とする半導体記憶装置。
- 請求項5記載の半導体記憶装置に於いて、前記ブロックユニットの他端は、プレート選択トランジスタを介して、プレート線に接続されることを特徴とする半導体記憶装置。
- 請求項1〜3の何れかに記載の半導体記憶装置に於いて、一端を前記ブロックユニットの一端に接続し他端を内部電源線に接続した常誘電体キャパシタ或は強誘電体キャパシタを備えることを特徴とする半導体記憶装置。
- 請求項4記載の半導体記憶装置において、前記第1のブロックユニットの他端は、第1のプレート選択トランジスタを介して第1のプレート線に接続され、前記第2のブロックユニットの他端は、第2のプレート選択トランジスタを介して第2のプレート線に接続されることを特徴とする半導体記憶装置。
- 請求項5記載の半導体記憶装置において、前記第1,2,3,4のブロックユニットの各々の他端は、第1,2,3,4のプレート選択トランジスタを介して各々第1,2,3,4のプレート線に接続されることを特徴とする半導体記憶装置。
- 請求項1〜3の何れかに記載の半導体記憶装置において、前記ビット線は、動作時に第1の電位から第2の電位間を振幅し、待機時に第1の電位と第2の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
- 請求項4又は5記載の半導体記憶装置において、前記第1,第2のビット線は、動作時に第1の電位から第2の電位間を振幅し、待機時に第1の電位と第2の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
- 請求項3記載の半導体記憶装置において、前記ビット線から前記メモリセルへのデータの書き込みは、前記第3のトランジスタを介して行うことを特徴とする半導体記憶装置。
- 請求項4又は5記載の半導体記憶装置において、前記第1,第2のビット線から前記メモリセルへのデータの書き込みは、前記第3,第5のトランジスタを介して行うことを特徴とする半導体記憶装置。
- 第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと少なくとも1個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、
サブビット線と、前記サブビット線に前記選択トランジスタが接続された側の一端を接続した複数の前記セルブロックと、前記サブビット線を入力とし出力をビット線に接続する増幅回路と、からセルセグメントを構成し、
複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。 - 第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと少なくとも1個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、
サブビット線と、前記サブビット線に前記選択トランジスタが接続された側の一端を接続した複数の前記セルブロックと、前記サブビット線をゲート端子に接続し、ドレイン端子をビット線に接続する第2のトランジスタと、からセルセグメントを構成し、
複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。 - 第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと少なくとも1個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、
第1,第2のサブビット線と、前記第1,第2のサブビット線の各々に前記選択トランジスタが接続された側の一端を接続する複数の前記セルブロックと、前記第1のサブビット線をゲート端子に接続し、第2のビット線をドレイン端子に接続した第2のトランジスタと、前記第1のサブビット線をソース端子に、ドレイン端子を第1のビット線に接続した第3のトランジスタと、前記第2のサブビット線をゲート端子に接続し、前記第1のビット線をドレイン端子に接続した第4のトランジスタと、前記第2のサブビット線をソース端子に、ドレイン端子を前記第2のビット線に接続した、第5のトランジスタと、からセルセグメントを構成し、
複数の前記第1,第2のビット線と、複数の前記第1,第2のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。 - 第1のトランジスタと、前記第1のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第1の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと少なくとも1個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、
第1,第2のサブビット線と、前記第1,第2のサブビット線の各々に前記選択トランジスタが接続された側の一端を接続する複数の前記セルブロックと、前記第1のサブビット線をゲート端子に接続し、第1のビット線をドレイン端子に接続した第2のトランジスタと、前記第1のサブビット線をソース端子に、ドレイン端子を前記第1のビット線に接続した第3のトランジスタと、前記第2のサブビット線をゲート端子に接続し、第2のビット線をドレイン端子に接続した第4のトランジスタと、前記第2のサブビット線をソース端子に、ドレイン端子を前記第2のビット線に接続した第5のトランジスタと、からセルセグメントを構成し、
複数の前記第1,第2のビット線と、複数の前記第1,第2のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。 - 請求項19又は20記載の半導体記憶装置において、前記セルセグメントに於いては、前記サブビット線をドレイン端子に、ソース端子を接地線或いは、内部電源線に接続する第3のトランジスタを含むことを特徴とする半導体記憶装置。
- 請求項21又は22記載の半導体記憶装置において、前記セルセグメントに於いては、前記第1のサブビット線をドレイン端子に、ソース端子を接地線或いは、内部電源線に接続する第6のトランジスタと、前記第2のサブビット線をドレイン端子に、ソース端子を接地線或いは、内部電源線に接続する第7のトランジスタとを含むことを特徴とする半導体記憶装置。
- 請求項21記載の半導体記憶装置において、前記セルアレイに於いては、前記第1のビット線と前記第2のビット線が同一のフリップフロップ型のセンスアンプに接続されていることを特徴とする半導体記憶装置。
- 請求項19〜22の何れかに記載の半導体記憶装置において、前記セルブロックの他端をプレート電極に接続することを特徴とする半導体記憶装置。
- 請求項21記載の半導体記憶装置において、前記第1のサブビット線に読み出されたメモリセルのセル信号は、前記第2のトランジスタで増幅され、前記第2のビット線に読み出され、前記第2のサブビット線に読み出されたメモリセルのセル信号は、前記第4のトランジスタで増幅され、前記第1のビット線に読み出されることを特徴とする半導体記憶装置。
- 請求項19又は20記載の半導体記憶装置において、前記ビット線は、動作時に第1の電位から第2の電位間を振幅し、待機時に第1の電位と第2の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
- 請求項21又は22記載の半導体記憶装置において、前記第1,第2のビット線は、動作時に第1の電位から第2の電位間を振幅し、待機時に第1の電位と第2の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
- 第1のトランジスタと、前記第1のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第1の強誘電体キャパシタと、からメモリセルを構成し、
サブビット線と、前記サブビット線に前記第1のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記サブビット線を入力とし出力をビット線に接続する増幅回路と、からセルセグメントを構成し、
複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。 - 第1のトランジスタと、前記第1のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第1の強誘電体キャパシタと、からメモリセルを構成し、
サブビット線と、前記サブビット線に前記第1のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記サブビット線をゲート端子に接続し、ドレイン端子をビット線に接続する第2のトランジスタと、からセルセグメントを構成し、
複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。 - 第1のトランジスタと、前記第1のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第1の強誘電体キャパシタと、からメモリセルを構成し、
第1,第2のサブビット線と、前記第1,第2のサブビット線の各々に前記第1のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記第1のサブビット線をゲート端子に接続し、第2のビット線をドレイン端子に接続した第2のトランジスタと、前記第1のサブビット線をソース端子に、ドレイン端子を第1のビット線に接続した第3のトランジスタと、前記第2のサブビット線をゲート端子に接続し、前記第1のビット線をドレイン端子に接続した第4のトランジスタと、前記第2のサブビット線をソース端子に、ドレイン端子を前記第2のビット線に接続した第5のトランジスタと、からセルセグメントを構成し、
複数の前記第1,第2のビット線と、複数の前記第1,第2のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。 - 第1のトランジスタと、前記第1のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第1の強誘電体キャパシタと、からメモリセルを構成し、
第1,第2のサブビット線と、前記第1,第2のサブビット線の各々に前記第1のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記第1のサブビット線をゲート端子に接続し、第1のビット線をドレイン端子に接続した第2のトランジスタと、前記第1のサブビット線をソース端子に、ドレイン端子を前記第1のビット線に接続した第3のトランジスタと、前記第2のサブビット線をゲート端子に接続し、第2のビット線をドレイン端子に接続した第4のトランジスタと、前記第2のサブビット線をソース端子に、ドレイン端子を前記第2のビット線に接続した第5のトランジスタと、からセルセグメントを構成し、
複数の前記第1,第2のビット線と、複数の前記第1,第2のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。 - 請求項30又は31記載の半導体記憶装置において、前記セルセグメントに於いては、前記サブビット線をドレイン端子に、ソース端子を接地線或いは、内部電源線に接続する第3のトランジスタを含むことを特徴とする半導体記憶装置。
- 請求項32又は33記載の半導体記憶装置において、前記セルセグメントに於いては、前記第1のサブビット線をドレイン端子に、ソース端子を接地線あるいは、内部電源線に接続する第6のトランジスタと、前記第2のサブビット線をドレイン端子に、ソース端子を接地線或いは、内部電源線に接続する第7のトランジスタとを含むことを特徴とする半導体記憶装置。
- 請求項32記載の半導体記憶装置において、前記セルアレイに於いては、前記第1のビット線と前記第2のビット線が対を成し同一のフリップフロップ型のセンスアンプに接続されていることを特徴とする半導体記憶装置。
- 請求項32記載の半導体記憶装置において、前記第1のサブビット線に読み出されたメモリセルのセル信号は、前記第2のトランジスタで増幅され、前記第2のビット線に読み出され、前記第2のサブビット線に読み出されたメモリセルのセル信号は、前記第4のトランジスタで増幅され、前記第1のビット線に読み出されることを特徴とする半導体記憶装置。
- 請求項30又は31記載の半導体記憶装置において、前記ビット線は、動作時に第1の電位から第2の電位間を振幅し、待機時に第1の電位と第2の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
- 請求項32又は33記載の半導体記憶装置において、前記第1、2のビット線は、動作時に第1の電位から第2の電位間を振幅し、待機時に第1の電位と第2の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
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