JPH088339B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH088339B2 JPH088339B2 JP63263159A JP26315988A JPH088339B2 JP H088339 B2 JPH088339 B2 JP H088339B2 JP 63263159 A JP63263159 A JP 63263159A JP 26315988 A JP26315988 A JP 26315988A JP H088339 B2 JPH088339 B2 JP H088339B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、強誘電体セルを用いた半導体メモリに係
り、例えば半導体ディスクや画像処理用メモリの分野に
使用される半導体メモリに関する。
り、例えば半導体ディスクや画像処理用メモリの分野に
使用される半導体メモリに関する。
（従来の技術） DRAM（ダイナミック型ランダムアスセスメモリ）は、
従来、第12図に示すように、１つの情報保持用のキャパ
シタC1と１つの電荷転送用のMOSトランジスタT1とが接
続されてなるメモリセルを用いている。このメモリセル
は、キャパシタC1の一端側の電極には一定のセルプレー
ト電圧Vpを印加しておき、ワード線WLを高レベルにして
MOSトランジスタT1をオンにすることによって、キャパ
シタC1にビット線BLからMOSトランジスタT1を介して電
荷を書込み、ワード線WLを低レベルにしてMOSトランジ
スタT1をオフにすることによって、キャパシタC1の電荷
（データ）を保持しておくものである。
従来、第12図に示すように、１つの情報保持用のキャパ
シタC1と１つの電荷転送用のMOSトランジスタT1とが接
続されてなるメモリセルを用いている。このメモリセル
は、キャパシタC1の一端側の電極には一定のセルプレー
ト電圧Vpを印加しておき、ワード線WLを高レベルにして
MOSトランジスタT1をオンにすることによって、キャパ
シタC1にビット線BLからMOSトランジスタT1を介して電
荷を書込み、ワード線WLを低レベルにしてMOSトランジ
スタT1をオフにすることによって、キャパシタC1の電荷
（データ）を保持しておくものである。
上記したように、DRAMは、セル構造が単純であること
からセル面積が小さいという特徴があり、高密度の記憶
素子として半導体メモリのうちで最も多く使用されてい
る。しかし、DRAMの欠点として、セルキャパシタに蓄え
られた電荷によってデータの保持を行うので、例えば電
荷転送用トランジスタのサブスレッショルドリーク等、
様々な要因によるリークによってセル電荷が失われてし
まうということがある。このリークによって失われてし
まう電荷を補給するために、リフレッシュ動作を一定期
間毎に行って、セルデータを保持しなければならないこ
とは周知である。
からセル面積が小さいという特徴があり、高密度の記憶
素子として半導体メモリのうちで最も多く使用されてい
る。しかし、DRAMの欠点として、セルキャパシタに蓄え
られた電荷によってデータの保持を行うので、例えば電
荷転送用トランジスタのサブスレッショルドリーク等、
様々な要因によるリークによってセル電荷が失われてし
まうということがある。このリークによって失われてし
まう電荷を補給するために、リフレッシュ動作を一定期
間毎に行って、セルデータを保持しなければならないこ
とは周知である。
また、DRAMは、高速に読み書きできるが、電源をオフ
すればリフレッシュ動作が行われなくなり、記憶内容が
失われてしまう、いわゆる揮発性の半導体メモリであ
る。
すればリフレッシュ動作が行われなくなり、記憶内容が
失われてしまう、いわゆる揮発性の半導体メモリであ
る。
そこで、DRAMの高密度性を活かしながら、リフレッシ
ュの必要性と電源オフ時の揮発性から解放されるような
RAM、しかも、高速に読み書きできるものを研究しよう
という努力がなされてきた。特に、最近、不揮発性で、
かつ、データの書換えが容易なメモリ機能を有する素子
として、強誘電体セルが発表（Electronics/Feb.4,1988
P.32:Electronics/Feb.18,1988 P.91〜P.95）されてい
る。この強誘電体セルは、強誘電体PZT（Lead Zirconat
e Titanate）の自発分極特性を利用してデータを保持す
るものである。しかし、この強誘電体セルをRAMへ応用
する方法は、SRAMのセルへ余分な付加素子を追加した方
式であり、セル面積が小さくならなかったり、DRAMのセ
ルに近い方式であっても、１ビット当り２つのセルが必
要であり、かつ、セルデータの読出し動作が複雑である
などの問題がある。
ュの必要性と電源オフ時の揮発性から解放されるような
RAM、しかも、高速に読み書きできるものを研究しよう
という努力がなされてきた。特に、最近、不揮発性で、
かつ、データの書換えが容易なメモリ機能を有する素子
として、強誘電体セルが発表（Electronics/Feb.4,1988
P.32:Electronics/Feb.18,1988 P.91〜P.95）されてい
る。この強誘電体セルは、強誘電体PZT（Lead Zirconat
e Titanate）の自発分極特性を利用してデータを保持す
るものである。しかし、この強誘電体セルをRAMへ応用
する方法は、SRAMのセルへ余分な付加素子を追加した方
式であり、セル面積が小さくならなかったり、DRAMのセ
ルに近い方式であっても、１ビット当り２つのセルが必
要であり、かつ、セルデータの読出し動作が複雑である
などの問題がある。
（発明が解決しようとする課題） 本発明は、上記したような強誘電体セルをRAMへ応用
する従来の方法は、セル面積が大きくなり、セルデータ
の読出し動作が複雑であるなどの問題がある点に鑑みて
なされたもので、従来のDRAMの回路設計およびプロセス
技術から大きく離れることなく強誘電体セルを応用する
ことができ、リフレッシュ動作が不要になり、不揮発性
を有する半導体メモリを提供することを目的とする。
する従来の方法は、セル面積が大きくなり、セルデータ
の読出し動作が複雑であるなどの問題がある点に鑑みて
なされたもので、従来のDRAMの回路設計およびプロセス
技術から大きく離れることなく強誘電体セルを応用する
ことができ、リフレッシュ動作が不要になり、不揮発性
を有する半導体メモリを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、メモリセルによって生じたビット線対の電
位変化を検知増幅するセンスアンプ系を有する半導体メ
モリにおいて、前記メモリセルは、強誘電体をキャパシ
タの電極間に挟んだ構造を持つ強誘電体キャパシタの一
方の電極の電位が、前記ビット線の論理的な“1"と“0"
に対応する電位のほぼ中間レベルに固定され、この強誘
電体キャパシタの他方の電極とビット線との間に電荷転
送用トランジスタが接続されてなり、上記強誘電体キャ
パシタの電極間の最大間隔をｄ（cm）、上記強誘電体の
自発分極を反転し、殆んど変化しなくなるのに要する電
場の強さをEt（v/cm）で表わしたとき、Et×ｄの値を、
前記ビット線の論理的な“1"と“0"に対応する電位の差
のほぼ半分よりも小さく設定することにより前記メモリ
セルにデータを不揮発的に記憶させるようにしたことを
特徴とする。
位変化を検知増幅するセンスアンプ系を有する半導体メ
モリにおいて、前記メモリセルは、強誘電体をキャパシ
タの電極間に挟んだ構造を持つ強誘電体キャパシタの一
方の電極の電位が、前記ビット線の論理的な“1"と“0"
に対応する電位のほぼ中間レベルに固定され、この強誘
電体キャパシタの他方の電極とビット線との間に電荷転
送用トランジスタが接続されてなり、上記強誘電体キャ
パシタの電極間の最大間隔をｄ（cm）、上記強誘電体の
自発分極を反転し、殆んど変化しなくなるのに要する電
場の強さをEt（v/cm）で表わしたとき、Et×ｄの値を、
前記ビット線の論理的な“1"と“0"に対応する電位の差
のほぼ半分よりも小さく設定することにより前記メモリ
セルにデータを不揮発的に記憶させるようにしたことを
特徴とする。
（作用） ビット線対は、セルデータのアクセスが開始されるま
での間は、セルプレート電位レベルにほぼ等しいレベル
にイコライズされており、アクセスが開始されて前記メ
モリセルの電荷転送用トランジスタおよびリファレンス
セルの電荷転送用トランジスタがオンする直前に、Vcc
電位、Vss電位の２つの電源レベルの一方付近のレベル
に設定される。その後、メモリセルの電荷転送用トラン
ジスタおよびこのメモリセルと対をなす側のビット線に
接続されているリファレンスセルの電荷転送用トランジ
スタがオンし、一方のビット線にはリファレンスセルに
よりリファレンスレベルが発生し、もう一方のビット線
には前記メモリセルのデータによるデータレベルが発生
する。この後は、従来のDRAMと同様に、このビット線対
のレベルがセンス増幅される。
での間は、セルプレート電位レベルにほぼ等しいレベル
にイコライズされており、アクセスが開始されて前記メ
モリセルの電荷転送用トランジスタおよびリファレンス
セルの電荷転送用トランジスタがオンする直前に、Vcc
電位、Vss電位の２つの電源レベルの一方付近のレベル
に設定される。その後、メモリセルの電荷転送用トラン
ジスタおよびこのメモリセルと対をなす側のビット線に
接続されているリファレンスセルの電荷転送用トランジ
スタがオンし、一方のビット線にはリファレンスセルに
よりリファレンスレベルが発生し、もう一方のビット線
には前記メモリセルのデータによるデータレベルが発生
する。この後は、従来のDRAMと同様に、このビット線対
のレベルがセンス増幅される。
書込み動作に際しては、従来のDRAMと同様にデータの
書込みが可能になる。
書込みが可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は、メモリセルによって生じたビット線対の電
位変化を検知増幅するセンスアンプ系を有する半導体メ
モリとして、例えば従来のDRAMのセルデータセンス系に
強誘電体キャパシタを持つメモリセル、リファレンスセ
ルを採用したメモリの一部（セルが行列状に配列された
メモリセルアレイの１カラムに対応する部分を代表的に
取出している）を示している。
位変化を検知増幅するセンスアンプ系を有する半導体メ
モリとして、例えば従来のDRAMのセルデータセンス系に
強誘電体キャパシタを持つメモリセル、リファレンスセ
ルを採用したメモリの一部（セルが行列状に配列された
メモリセルアレイの１カラムに対応する部分を代表的に
取出している）を示している。
ここで、BLおよび▲▼はビット線対、MC1およびM
C3は一方のビット線BLに接続されているメモリセル、MC
2およびMC4は他方のビット線▲▼に接続されている
メモリセル、WL1およびWL2は一方のビット線BLに接続さ
れているメモリセルの電荷転送用トランジスタT1および
T3のゲートに接続されているワード線、▲▼およ
び▲▼は他方のビット線▲▼に接続されてい
るメモリセルの電荷転送用トランジスタT2およびT4のゲ
ートに接続されているワード線、REFはメモリセルデー
タの読出しレベルに対するリファレンスレベルを発生し
てビット線対に供給するリファレンスレベル発生回路、
PRはビット線プリチャージ回路、SAはビット線対の電位
変化を検知増幅するセンスアンプ、DQおよび▲▼は
データ線対、G1およびG2はビット線対とデータ線との間
に接続され、列選択信号CSLによりスイッチ制御される
ビット線選択トランジスタである。
C3は一方のビット線BLに接続されているメモリセル、MC
2およびMC4は他方のビット線▲▼に接続されている
メモリセル、WL1およびWL2は一方のビット線BLに接続さ
れているメモリセルの電荷転送用トランジスタT1および
T3のゲートに接続されているワード線、▲▼およ
び▲▼は他方のビット線▲▼に接続されてい
るメモリセルの電荷転送用トランジスタT2およびT4のゲ
ートに接続されているワード線、REFはメモリセルデー
タの読出しレベルに対するリファレンスレベルを発生し
てビット線対に供給するリファレンスレベル発生回路、
PRはビット線プリチャージ回路、SAはビット線対の電位
変化を検知増幅するセンスアンプ、DQおよび▲▼は
データ線対、G1およびG2はビット線対とデータ線との間
に接続され、列選択信号CSLによりスイッチ制御される
ビット線選択トランジスタである。
メモリセルMC1〜MC4は、それぞれ第２図（ａ）および
（ｂ）に示すように、強誘電体20を金属などの導電体か
らなるキャパシタ電極21、22間に挟んだ構造を持ち、一
方の電極（セルプレート）の電位ＶPFが前記ビット線の
論理的な“1"に対応する電位ＶHと“0"に対応する電位
ＶLのほぼ中間レベルの電位（ＶH＋ＶL）/2に固定され
ている強誘電体キャパシタCFと、この強誘電体キャパシ
タCFの他方の電極と一方のビット線BLまたは他方のビッ
ト線▲▼との間に接続され、ゲートがワード線WLに
接続されている電荷転送用トランジスタTFとからなる。
強誘電体キャパシタCFの電極間の最大間隔ｄ（cm）は、
後述するようにある値以下に作られている。
（ｂ）に示すように、強誘電体20を金属などの導電体か
らなるキャパシタ電極21、22間に挟んだ構造を持ち、一
方の電極（セルプレート）の電位ＶPFが前記ビット線の
論理的な“1"に対応する電位ＶHと“0"に対応する電位
ＶLのほぼ中間レベルの電位（ＶH＋ＶL）/2に固定され
ている強誘電体キャパシタCFと、この強誘電体キャパシ
タCFの他方の電極と一方のビット線BLまたは他方のビッ
ト線▲▼との間に接続され、ゲートがワード線WLに
接続されている電荷転送用トランジスタTFとからなる。
強誘電体キャパシタCFの電極間の最大間隔ｄ（cm）は、
後述するようにある値以下に作られている。
リファレンスレベル発生回路REFは、それぞれメモリ
セルMC1〜MC4の強誘電体キャパシタCFのほぼ1/2の面積
と容量を持つ２個のリファレンス用強誘電体キャパシタ
と、この２個のリファレンス用強誘電体キャパシタと１
つのビット線との間にそれぞれ接続されている２個の電
荷転送用トランジスタとからなるリファレンスセルが用
いられており、その詳細は後述する。
セルMC1〜MC4の強誘電体キャパシタCFのほぼ1/2の面積
と容量を持つ２個のリファレンス用強誘電体キャパシタ
と、この２個のリファレンス用強誘電体キャパシタと１
つのビット線との間にそれぞれ接続されている２個の電
荷転送用トランジスタとからなるリファレンスセルが用
いられており、その詳細は後述する。
ここで、強誘電体の性質を第４図に示す。横軸は強誘
電体に印加される外部電場、即ち、前記強誘電体キャパ
シタの電極21、22間にＶ（ｖ）の電圧が印加された時の
Ｅ（v/cm）＝Ｖ（ｖ）/d（cm）の値を示し、縦軸は自発
分極Ｐを示しており、強誘電体のＰとＥとの関係は、い
わゆるヒステリシスの関係を持っている。
電体に印加される外部電場、即ち、前記強誘電体キャパ
シタの電極21、22間にＶ（ｖ）の電圧が印加された時の
Ｅ（v/cm）＝Ｖ（ｖ）/d（cm）の値を示し、縦軸は自発
分極Ｐを示しており、強誘電体のＰとＥとの関係は、い
わゆるヒステリシスの関係を持っている。
いま、強誘電体の分極のドメインがばらばらであって
全体として分極を示さない状態から電場を印加する場合
を考える。先ず、Ｅを正方向に増大していくと、分極が
ＯからＡまで増大していく。分極がＡの状態は、一定の
方向の分極を持ったドメインのみとなって、分極は殆ん
ど増加しなくなる。この時の電場をEtで表わす。この
後、Ｅを小さくしていって零にしても、分極は零になら
ずにPsが維持され、さらに、逆方向にＥを増大していく
と、分極は図中41のカーブにしたがってＡからＢまで変
化する。分極がＢの状態は、前記分極がＡの状態とは逆
方向の分極を持ったドメインのみとなって、分極は殆ん
ど増加しなくなる。この時の電場を−Etで表わす。再
び、Ｅを増大していくと、分極は図中42のカーブにした
がってＢからＡまで変化する。この時、Ｅを零にして
も、分極は零にならずに−Psが維持される。
全体として分極を示さない状態から電場を印加する場合
を考える。先ず、Ｅを正方向に増大していくと、分極が
ＯからＡまで増大していく。分極がＡの状態は、一定の
方向の分極を持ったドメインのみとなって、分極は殆ん
ど増加しなくなる。この時の電場をEtで表わす。この
後、Ｅを小さくしていって零にしても、分極は零になら
ずにPsが維持され、さらに、逆方向にＥを増大していく
と、分極は図中41のカーブにしたがってＡからＢまで変
化する。分極がＢの状態は、前記分極がＡの状態とは逆
方向の分極を持ったドメインのみとなって、分極は殆ん
ど増加しなくなる。この時の電場を−Etで表わす。再
び、Ｅを増大していくと、分極は図中42のカーブにした
がってＢからＡまで変化する。この時、Ｅを零にして
も、分極は零にならずに−Psが維持される。
上述したように、強誘電体を電極間に挟んだ強誘電体
キャパシタに電場Etを生じるような電圧を与えると、そ
の後、上記電極を浮遊状態にしても、分極の向きは自発
分極として維持される。この自発分極による強誘電体の
表面電荷はリークなどにより自然消滅することはなく、
逆方向の電場がかかって分極が零とならない限りは、電
場Etによって生じた分極の向きを維持し、その値はほぼ
|Ps|のままである。
キャパシタに電場Etを生じるような電圧を与えると、そ
の後、上記電極を浮遊状態にしても、分極の向きは自発
分極として維持される。この自発分極による強誘電体の
表面電荷はリークなどにより自然消滅することはなく、
逆方向の電場がかかって分極が零とならない限りは、電
場Etによって生じた分極の向きを維持し、その値はほぼ
|Ps|のままである。
ところで、第２図（ｂ）に示した強誘電体キャパシタ
の電極間の最大間隔ｄ（cm）であるが、ビット線の論理
的な“1"に対応する電位ＶH、“0"に対応する電位ＶLに
よって強誘電体の分極の向きが反転できるように設定し
なければならない。即ち、セルプレート電位をＶPFで表
わすと、 を満足するように決めなければならない。ここで、Etは
使用する強誘電体によって決まる値であり、分極の向き
を反転して値を飽和するのに十分な電場の大きさであ
る。例えばEt＝1000v/cm、ＶH＝5v、ＶL＝0vならＶPF＝
2.5vであるから ｄ＜2.5v÷1000v/cm＝25μｍ とすればよい。
の電極間の最大間隔ｄ（cm）であるが、ビット線の論理
的な“1"に対応する電位ＶH、“0"に対応する電位ＶLに
よって強誘電体の分極の向きが反転できるように設定し
なければならない。即ち、セルプレート電位をＶPFで表
わすと、 を満足するように決めなければならない。ここで、Etは
使用する強誘電体によって決まる値であり、分極の向き
を反転して値を飽和するのに十分な電場の大きさであ
る。例えばEt＝1000v/cm、ＶH＝5v、ＶL＝0vならＶPF＝
2.5vであるから ｄ＜2.5v÷1000v/cm＝25μｍ とすればよい。
このように電極間間隔ｄを設定しておけば、ビット線
にＶHを与えた時とＶLを与えた時とで分極が反対方向を
向くようにスイッチ制御でき、しかも、強制的な反転を
生じさせるまでは一定のデータとしての自発分極を保持
することができる。
にＶHを与えた時とＶLを与えた時とで分極が反対方向を
向くようにスイッチ制御でき、しかも、強制的な反転を
生じさせるまでは一定のデータとしての自発分極を保持
することができる。
次に、第２図（ａ）に示したような強誘電体キャパシ
タを持つメモリセルの具体的な構造について記述する。
強誘電体は、電場のかかった部分だけ分極の向きが変化
する。即ち、その部分の分極が単一ドメイン構造へと変
化するので、連続した強誘電体層でも部分部分の分極状
態を変化させることができる。そこで、従来のDRAMのメ
モリセルの酸化膜と同じように用いて、しかも、分極状
態としてデータを不揮発的に保持できる。ここで、不揮
発性メモリで注意しなければならないのは、メモリセル
の電極に直接つながるノードの拡散層の割合をなるべく
小さくして基板電位レベルとのカップリングを減らすこ
とが必要であるということである。このカップリングを
減らさないと、電源のオン、オフ時に基板電位レベルを
介して、自発分極を反転させるようなノイズがメモリセ
ルに発生するおそれがある。
タを持つメモリセルの具体的な構造について記述する。
強誘電体は、電場のかかった部分だけ分極の向きが変化
する。即ち、その部分の分極が単一ドメイン構造へと変
化するので、連続した強誘電体層でも部分部分の分極状
態を変化させることができる。そこで、従来のDRAMのメ
モリセルの酸化膜と同じように用いて、しかも、分極状
態としてデータを不揮発的に保持できる。ここで、不揮
発性メモリで注意しなければならないのは、メモリセル
の電極に直接つながるノードの拡散層の割合をなるべく
小さくして基板電位レベルとのカップリングを減らすこ
とが必要であるということである。このカップリングを
減らさないと、電源のオン、オフ時に基板電位レベルを
介して、自発分極を反転させるようなノイズがメモリセ
ルに発生するおそれがある。
以上述べたことを考慮したメモリセルの平面パターン
および断面構造を第５図（ａ）および（ｂ）に示してい
る。即ち、シリコン基板１の表面に素子分離用のフィー
ルド酸化膜２が形成された後に、素子領域の基板表面上
にゲート絶縁膜３を介して電荷転送用トランジスタのゲ
ート電極（およびワード線）４となる第１導電層である
ポリシリコンがパターニング形成されている。次に、こ
のゲート電極４をマスクとして、上記電荷転送用トラン
ジスタのソース、またはドレインになる不純物拡散層領
域５、５′が形成され、さらに、基板上に酸化膜などの
絶縁層６が形成されている。
および断面構造を第５図（ａ）および（ｂ）に示してい
る。即ち、シリコン基板１の表面に素子分離用のフィー
ルド酸化膜２が形成された後に、素子領域の基板表面上
にゲート絶縁膜３を介して電荷転送用トランジスタのゲ
ート電極（およびワード線）４となる第１導電層である
ポリシリコンがパターニング形成されている。次に、こ
のゲート電極４をマスクとして、上記電荷転送用トラン
ジスタのソース、またはドレインになる不純物拡散層領
域５、５′が形成され、さらに、基板上に酸化膜などの
絶縁層６が形成されている。
そして、絶縁層６に前記電荷転送用トランジスタのソ
ース（または、ドレイン）になる一方の不純物拡散層領
域５まで達するようにコンタクトホールが形成された
後、この絶縁層６上に第２導電層であるポリシリコン７
が堆積されて不純物拡散層領域５へ導電性のコンタクト
がとられ、このポリシリコン７が島状にパターニングさ
れて個々のメモリセル用として独立した強誘電体キャパ
シタの一方の電極７が形成されている。
ース（または、ドレイン）になる一方の不純物拡散層領
域５まで達するようにコンタクトホールが形成された
後、この絶縁層６上に第２導電層であるポリシリコン７
が堆積されて不純物拡散層領域５へ導電性のコンタクト
がとられ、このポリシリコン７が島状にパターニングさ
れて個々のメモリセル用として独立した強誘電体キャパ
シタの一方の電極７が形成されている。
次に、基板上の全面に各メモリセルに共通の強誘電体
層８が形成され、その上に第３導電層であるポリシリコ
ン９が堆積され、このポリシリコン９と強誘電体層８と
がパターニングされて強誘電体キャパシタの他方の電極
（プレート電極）９が各メモリセルに共通に形成されて
いる。これにより、第３導電層であるポリシリコン９の
下以外にある強誘電体層は除去されている。
層８が形成され、その上に第３導電層であるポリシリコ
ン９が堆積され、このポリシリコン９と強誘電体層８と
がパターニングされて強誘電体キャパシタの他方の電極
（プレート電極）９が各メモリセルに共通に形成されて
いる。これにより、第３導電層であるポリシリコン９の
下以外にある強誘電体層は除去されている。
次に、基板上に酸化膜などの層間絶縁層10が形成さ
れ、この層間絶縁層10に前記電荷転送用トランジスタの
ドレイン（または、ソース）になる他方の不純物拡散層
領域５′まで達するようにコンタクトホールが形成され
た後、この層間絶縁層10上に第４導電層11であるアルミ
ニウム、またはポリシリコン、またはポリシリコンとシ
リサイドとの複合膜が堆積されて不純物拡散層領域５′
へ導電性のコンタクトがとられ、この第４導電層11がパ
ターニングされてビット線11が形成されている。
れ、この層間絶縁層10に前記電荷転送用トランジスタの
ドレイン（または、ソース）になる他方の不純物拡散層
領域５′まで達するようにコンタクトホールが形成され
た後、この層間絶縁層10上に第４導電層11であるアルミ
ニウム、またはポリシリコン、またはポリシリコンとシ
リサイドとの複合膜が堆積されて不純物拡散層領域５′
へ導電性のコンタクトがとられ、この第４導電層11がパ
ターニングされてビット線11が形成されている。
このようにして、従来のDRAMの積み上げ構造のメモリ
セルと殆んど変わらない構造で強誘電体キャパシタを持
つメモリセルが実現されているので、メモリセルの占有
面積は小さく、集積度も従来のDRAMとほぼ同じになる。
セルと殆んど変わらない構造で強誘電体キャパシタを持
つメモリセルが実現されているので、メモリセルの占有
面積は小さく、集積度も従来のDRAMとほぼ同じになる。
次に、上記したように構成されたセンス系を有するRA
Mにおけるメモリセルデータのセンス動作を説明する。
先ず、メモリセルとビット線との間の電荷の移動量につ
いて説明する。第６図（ａ）および（ｂ）は、メモリセ
ルがビット線に接続される前の初期状態と、接続された
後の最終状態（選択状態）とにおける各部の電位などを
模式的に示したものである。上記メモリセルの強誘電体
キャパシタCFのセルプレートの電位はＶPFであり、この
メモリセルに書込まれているデータが“0"か“1"である
かにしたがって、対向電極（電荷転送用トランジスタに
接続されている電極）の電位Viは、 ＶL≦Vi≦ＶPFまたは ＶPF≦Vi≦ＶH となる。これは、書込まれているデータが“0"の時は、
先ず、Vi＝ＶLとして“0"に対応する自発分極を作り、
その後、読出し期間以外には、このメモリセルを長時間
アクセスしなければVi＝ＶPFとなるように電荷転送用ト
ランジスタを弱くオンとするため、アクセス間隔によっ
てはViがＶLとＶPFとの中間レベルとなるためである。
Mにおけるメモリセルデータのセンス動作を説明する。
先ず、メモリセルとビット線との間の電荷の移動量につ
いて説明する。第６図（ａ）および（ｂ）は、メモリセ
ルがビット線に接続される前の初期状態と、接続された
後の最終状態（選択状態）とにおける各部の電位などを
模式的に示したものである。上記メモリセルの強誘電体
キャパシタCFのセルプレートの電位はＶPFであり、この
メモリセルに書込まれているデータが“0"か“1"である
かにしたがって、対向電極（電荷転送用トランジスタに
接続されている電極）の電位Viは、 ＶL≦Vi≦ＶPFまたは ＶPF≦Vi≦ＶH となる。これは、書込まれているデータが“0"の時は、
先ず、Vi＝ＶLとして“0"に対応する自発分極を作り、
その後、読出し期間以外には、このメモリセルを長時間
アクセスしなければVi＝ＶPFとなるように電荷転送用ト
ランジスタを弱くオンとするため、アクセス間隔によっ
てはViがＶLとＶPFとの中間レベルとなるためである。
同様に、書込まれているデータが“1"の時は、Vi＝Ｖ
Hとして“1"に対応する自発分極を作るために、ViはＶH
とＶPFとの中間レベルを取り得る。なお、ここで、最終
的にはVi＝ＶPFと設定されるようにしておくのは、電極
を完全な浮遊状態にしておいた場合、電荷のリーク先
（例えば基板電位レベルへのリークなど）によっては、
電極の電位は書込んだ自発分極を反転させることもあり
得るからである。
Hとして“1"に対応する自発分極を作るために、ViはＶH
とＶPFとの中間レベルを取り得る。なお、ここで、最終
的にはVi＝ＶPFと設定されるようにしておくのは、電極
を完全な浮遊状態にしておいた場合、電荷のリーク先
（例えば基板電位レベルへのリークなど）によっては、
電極の電位は書込んだ自発分極を反転させることもあり
得るからである。
いま、ビット線の容量ＣBの初期レベルをVss、自発分
極の大きさをPs、強誘電体キャパシタCFの対向面積を
Ａ、その容量をＣで表わした時、メモリセルがビット線
に接続された後の最終状態（選択状態）でのビット線の
電位Vfを前記Viと対応させて第６図（ｂ）に示してい
る。書込まれているデータが“0"の時には、 Vf＝Ｃ・Vi/（Ｃ＋ＣB） となり、書込まれているデータが“1"の時には、 Vf＝２・Ａ・Ps/（Ｃ＋ＣB）＋Ｃ・Vi/（Ｃ＋ＣB） となる。即ち、書込まれているデータが“0"のメモリセ
ルと書込まれているデータが“1"のメモリセルとでは、
上記Vfに最小でも２・Ａ・Ps/（Ｃ＋ＣB）の差が存在す
る。従って、“0"と“1"のリファレンスレベルとして、
第６図（ｂ）中に示しているレベルＶREFを設定できれ
ば、メモリセルのデータをViに無関係にセンスすること
ができる。
極の大きさをPs、強誘電体キャパシタCFの対向面積を
Ａ、その容量をＣで表わした時、メモリセルがビット線
に接続された後の最終状態（選択状態）でのビット線の
電位Vfを前記Viと対応させて第６図（ｂ）に示してい
る。書込まれているデータが“0"の時には、 Vf＝Ｃ・Vi/（Ｃ＋ＣB） となり、書込まれているデータが“1"の時には、 Vf＝２・Ａ・Ps/（Ｃ＋ＣB）＋Ｃ・Vi/（Ｃ＋ＣB） となる。即ち、書込まれているデータが“0"のメモリセ
ルと書込まれているデータが“1"のメモリセルとでは、
上記Vfに最小でも２・Ａ・Ps/（Ｃ＋ＣB）の差が存在す
る。従って、“0"と“1"のリファレンスレベルとして、
第６図（ｂ）中に示しているレベルＶREFを設定できれ
ば、メモリセルのデータをViに無関係にセンスすること
ができる。
これに対して、読出し前のビット線電位ＶBがVccであ
った時には、最終状態（選択状態）でのVfは、第６図
（ｂ）中に示しているVfに ＣB・Vcc/（Ｃ＋ＣB） を加えたものとなる。
った時には、最終状態（選択状態）でのVfは、第６図
（ｂ）中に示しているVfに ＣB・Vcc/（Ｃ＋ＣB） を加えたものとなる。
次に、上記リファレンスレベルを作り出す動作を第７
図（ａ）および（ｂ）を参照して説明する。第７図
（ａ）および（ｂ）は、第３図に示したリファレンスレ
ベル発生回路REFのリファレンスセルがビット線に接続
される前の初期状態と、接続された後の最終状態（選択
状態）とにおける各部の電位などを模式的に示したもの
である。上記リファレンスセルの２つのリファレンス用
強誘電体キャパシタDCA、DCBは、それぞれ前記メモリセ
ルの強誘電体キャパシタCFのほぼ半分の面積A/2と容量C
/2を持つ。そして、一方のリファレンス用強誘電体キャ
パシタDCAのセルプレート電位をＶPF（メモリセルの強
誘電体キャパシタCFのセルプレート電位と同じ）、他方
のリファレンス用強誘電体キャパシタDCBのセルプレー
ト電位をVp（Vcc電位、またはVss電位）と表わす。ま
た、第６図のViに相当する電位はＶPFにしておく。読出
し前のビット線電位ＶBがVssかVccかにしたがって、上
記一方のリファレンス用強誘電体キャパシタDCAの初期
状態を第７図（ｂ）に示すように設定しておく。
図（ａ）および（ｂ）を参照して説明する。第７図
（ａ）および（ｂ）は、第３図に示したリファレンスレ
ベル発生回路REFのリファレンスセルがビット線に接続
される前の初期状態と、接続された後の最終状態（選択
状態）とにおける各部の電位などを模式的に示したもの
である。上記リファレンスセルの２つのリファレンス用
強誘電体キャパシタDCA、DCBは、それぞれ前記メモリセ
ルの強誘電体キャパシタCFのほぼ半分の面積A/2と容量C
/2を持つ。そして、一方のリファレンス用強誘電体キャ
パシタDCAのセルプレート電位をＶPF（メモリセルの強
誘電体キャパシタCFのセルプレート電位と同じ）、他方
のリファレンス用強誘電体キャパシタDCBのセルプレー
ト電位をVp（Vcc電位、またはVss電位）と表わす。ま
た、第６図のViに相当する電位はＶPFにしておく。読出
し前のビット線電位ＶBがVssかVccかにしたがって、上
記一方のリファレンス用強誘電体キャパシタDCAの初期
状態を第７図（ｂ）に示すように設定しておく。
即ち、ＶB＝Vssの時は、上記一方のリファレンス用強
誘電体キャパシタDCAに“1"、ＶB＝Vccの時は、上記一
方のリファレンス用強誘電体キャパシタDCAに“0"を書
込んでおく。なお、リファレンス用強誘電体キャパシタ
DCBの初期状態は、対向電極の電位がＶPFなのでVp＝Vcc
では“0"、Vp＝Vssでは“1"となっている。リファレン
スセルがビットせんに接続されると、リファレンス用強
誘電体キャパシタDCBは、読出し前のビット線電位ＶBが
VssかVccのいずれのレベルにあっても、セルプレート電
位がVpであるので、その強誘電体の“0"、“1"の状態は
変化しない。そして、リファレンス用強誘電体キャパシ
タDCBでは、ビット線電位ＶBとＶPFとの関係は、上記リ
ファレンスセルがビット線に接続されると、その内容が
反転するようなレベルに設定されているので、上記リフ
ァレンスセルがビット線に接続された後の最終状態（選
択状態）は、読出し前のビット線電位ＶBがVssであった
時には、 Vf＝Ａ・Ps/（Ｃ＋ＣB）＋Ｃ・ＶPF／（Ｃ＋ＣB） となる。これは、第６図（ｂ）中に示しているリファレ
ンスレベルＶREFに対応する。
誘電体キャパシタDCAに“1"、ＶB＝Vccの時は、上記一
方のリファレンス用強誘電体キャパシタDCAに“0"を書
込んでおく。なお、リファレンス用強誘電体キャパシタ
DCBの初期状態は、対向電極の電位がＶPFなのでVp＝Vcc
では“0"、Vp＝Vssでは“1"となっている。リファレン
スセルがビットせんに接続されると、リファレンス用強
誘電体キャパシタDCBは、読出し前のビット線電位ＶBが
VssかVccのいずれのレベルにあっても、セルプレート電
位がVpであるので、その強誘電体の“0"、“1"の状態は
変化しない。そして、リファレンス用強誘電体キャパシ
タDCBでは、ビット線電位ＶBとＶPFとの関係は、上記リ
ファレンスセルがビット線に接続されると、その内容が
反転するようなレベルに設定されているので、上記リフ
ァレンスセルがビット線に接続された後の最終状態（選
択状態）は、読出し前のビット線電位ＶBがVssであった
時には、 Vf＝Ａ・Ps/（Ｃ＋ＣB）＋Ｃ・ＶPF／（Ｃ＋ＣB） となる。これは、第６図（ｂ）中に示しているリファレ
ンスレベルＶREFに対応する。
これに対して、読出し前のビット線電位ＶBがVccであ
った時にも、Vfは第６図（ｂ）のＶREFにＣB・Vcc/（Ｃ
＋ＣB）を加えた読出し前のビット線電位ＶBがVccの場
合のリファレンスレベルになる。
った時にも、Vfは第６図（ｂ）のＶREFにＣB・Vcc/（Ｃ
＋ＣB）を加えた読出し前のビット線電位ＶBがVccの場
合のリファレンスレベルになる。
上述したリファレンスレベルを発生するためのリファ
レンスレベル発生回路REFとして、上記読出し前のビッ
ト線電位ＶBがVssとなる場合に対応する構成を第３図に
示している。即ち、ビット線▲▼およびBLにそれぞ
れ１個のリファレンスセル▲▼およびRCが接続さ
れ、ビット線対にビット線レベルセット回路LSが接続さ
れている。ビット線▲▼に接続されているリファレ
ンスセル▲▼は、前記メモリセルの強誘電体キャパ
シタCFのほぼ1/2の面積A/2と容量C/2を持つ２個のリフ
ァレンス用強誘電体キャパシタ（DC1およびDC2）と、こ
の２個のリファレンス用強誘電体キャパシタのそれぞれ
一方の電極と一方のビット線BL間に各対応して接続され
ている電荷転送用トランジスタ（DT1およびDT2）とから
なる。
レンスレベル発生回路REFとして、上記読出し前のビッ
ト線電位ＶBがVssとなる場合に対応する構成を第３図に
示している。即ち、ビット線▲▼およびBLにそれぞ
れ１個のリファレンスセル▲▼およびRCが接続さ
れ、ビット線対にビット線レベルセット回路LSが接続さ
れている。ビット線▲▼に接続されているリファレ
ンスセル▲▼は、前記メモリセルの強誘電体キャパ
シタCFのほぼ1/2の面積A/2と容量C/2を持つ２個のリフ
ァレンス用強誘電体キャパシタ（DC1およびDC2）と、こ
の２個のリファレンス用強誘電体キャパシタのそれぞれ
一方の電極と一方のビット線BL間に各対応して接続され
ている電荷転送用トランジスタ（DT1およびDT2）とから
なる。
同様に、他方のビット線BLに接続されているリファレ
ンスセルRCは、前記メモリセルの強誘電体キャパシタCF
のほぼ1/2の面積A/2と容量C/2を持つ２個のリファレン
ス用強誘電体キャパシタ（DC3およびDC4）と、この２個
のリファレンス用強誘電体キャパシタのそれぞれ一方の
電極と他方のビット線BL間に各対応して接続されている
電荷転送用トランジスタ（DT3およびDT4）とからなる。
ンスセルRCは、前記メモリセルの強誘電体キャパシタCF
のほぼ1/2の面積A/2と容量C/2を持つ２個のリファレン
ス用強誘電体キャパシタ（DC3およびDC4）と、この２個
のリファレンス用強誘電体キャパシタのそれぞれ一方の
電極と他方のビット線BL間に各対応して接続されている
電荷転送用トランジスタ（DT3およびDT4）とからなる。
そして、一方のビット線▲▼に接続されている２
個の電荷転送用トランジスタ（DT1およびDT2）の各ゲー
トには、ダミーワード線DWLからダミーワード線信号が
与えられるようになっており、この２個の電荷転送用ト
ランジスタ（DT1およびDT2）にそれぞれ接続されている
リファレンス用強誘電体キャパシタ（DC1およびDC2）の
他方の電極は、対応してVss電位および前記ビット線の
論理的な“1"に対応する電位ＶHと“0"に対応する電位
ＶLのほぼ中間レベルの電位（ＶH＋ＶL）/2に固定され
ている。上記中間電位が与えられているリファレンス用
強誘電体キャパシタDC2の自発分極は、これに接続され
ている電荷転送用トランジスタDT2がデータセンス時に
オンした時に反転するような向きに設定されている。
個の電荷転送用トランジスタ（DT1およびDT2）の各ゲー
トには、ダミーワード線DWLからダミーワード線信号が
与えられるようになっており、この２個の電荷転送用ト
ランジスタ（DT1およびDT2）にそれぞれ接続されている
リファレンス用強誘電体キャパシタ（DC1およびDC2）の
他方の電極は、対応してVss電位および前記ビット線の
論理的な“1"に対応する電位ＶHと“0"に対応する電位
ＶLのほぼ中間レベルの電位（ＶH＋ＶL）/2に固定され
ている。上記中間電位が与えられているリファレンス用
強誘電体キャパシタDC2の自発分極は、これに接続され
ている電荷転送用トランジスタDT2がデータセンス時に
オンした時に反転するような向きに設定されている。
そして、上記中間電位が与えられているリファレンス
用強誘電体キャパシタDC2と電荷転送用トランジスタDT2
との接続ノードNdとVcc電位との間に、１メモリサイク
ル毎に接続ノードNdの電位をリセットするためのリセッ
ト用トランジスタDS1が接続されており、このトランジ
スタDS1のゲートには、リセット線からリセット信号DCS
Tが与えられるようになっている。
用強誘電体キャパシタDC2と電荷転送用トランジスタDT2
との接続ノードNdとVcc電位との間に、１メモリサイク
ル毎に接続ノードNdの電位をリセットするためのリセッ
ト用トランジスタDS1が接続されており、このトランジ
スタDS1のゲートには、リセット線からリセット信号DCS
Tが与えられるようになっている。
同様に、他方のビット線BLに接続されている２個の電
荷転送用トランジスタ（DT3およびDT4）の各ゲートに
は、反転側のダミーワード線▲▼からダミーワー
ド線信号が与えられるようになっており、この２個の電
荷転送用トランジスタ（DT3およびDT4）にそれぞれ接続
されているリファレンス用強誘電体キャパシタ（DC3お
よびDC4）の他方の電極は、対応して中間レベルの電位
およびVss電位に固定されており、上記中間電位が与え
られているリファレンス用強誘電体キャパシタDC3の自
発分極は、これに接続されている電荷転送用トランジス
タDT3がデータセンス時にオンした時に反転するような
向きに設定されている。
荷転送用トランジスタ（DT3およびDT4）の各ゲートに
は、反転側のダミーワード線▲▼からダミーワー
ド線信号が与えられるようになっており、この２個の電
荷転送用トランジスタ（DT3およびDT4）にそれぞれ接続
されているリファレンス用強誘電体キャパシタ（DC3お
よびDC4）の他方の電極は、対応して中間レベルの電位
およびVss電位に固定されており、上記中間電位が与え
られているリファレンス用強誘電体キャパシタDC3の自
発分極は、これに接続されている電荷転送用トランジス
タDT3がデータセンス時にオンした時に反転するような
向きに設定されている。
そして、上記中間電位が与えられているリファレンス
用強誘電体キャパシタDC3と電荷転送用トランジスタDT3
との接続ノード▲▼とVcc電位との間に、１メモリ
サイクル毎に接続ノード▲▼の電位をリセットする
ためのリセット用トランジスタDS2が接続されており、
このトランジスタDS2のゲートには、前記リセット線か
らリセット信号DCSTが与えられるようになっている。
用強誘電体キャパシタDC3と電荷転送用トランジスタDT3
との接続ノード▲▼とVcc電位との間に、１メモリ
サイクル毎に接続ノード▲▼の電位をリセットする
ためのリセット用トランジスタDS2が接続されており、
このトランジスタDS2のゲートには、前記リセット線か
らリセット信号DCSTが与えられるようになっている。
次に、第１図のセルデータセンス系を有するメモリの
動作について、第８図に示す動作波形および第３図のリ
ファレンスレベル発生回路REFを参照して説明する。
動作について、第８図に示す動作波形および第３図のリ
ファレンスレベル発生回路REFを参照して説明する。
先ず、動作の概要を述べる。ビット線対は、メモリセ
ルデータのアクセスが開始されるまでの間は、セルプレ
ート電位ＶPFのレベルにほぼ等しいレベルにイコライズ
されており、アクセスが開始されてメモリセルの電荷転
送用トランジスタおよびリファレンスセルの電荷転送用
トランジスタがオンする直前に、Vcc電位、Vss電位の２
つの電源レベルの一方付近のレベル（本例ではVss電
位）に設定される。その後、メモリセルの電荷転送用ト
ランジスタおよびこのメモリセルと対をなす側のビット
線に接続されているリファレンスセルの電荷転送用トラ
ンジスタがオンし、このリファレンスセルのうちの１つ
のリファレンス用強誘電体キャパシタの自発分極が反転
して一方のビット線にリファレンスレベルが発生し、も
う一方のビット線には前記メモリセルのデータによるデ
ータレベルが発生する。この後は、従来のDRAMと同様
に、このビット線対のレベルがセンス増幅される。
ルデータのアクセスが開始されるまでの間は、セルプレ
ート電位ＶPFのレベルにほぼ等しいレベルにイコライズ
されており、アクセスが開始されてメモリセルの電荷転
送用トランジスタおよびリファレンスセルの電荷転送用
トランジスタがオンする直前に、Vcc電位、Vss電位の２
つの電源レベルの一方付近のレベル（本例ではVss電
位）に設定される。その後、メモリセルの電荷転送用ト
ランジスタおよびこのメモリセルと対をなす側のビット
線に接続されているリファレンスセルの電荷転送用トラ
ンジスタがオンし、このリファレンスセルのうちの１つ
のリファレンス用強誘電体キャパシタの自発分極が反転
して一方のビット線にリファレンスレベルが発生し、も
う一方のビット線には前記メモリセルのデータによるデ
ータレベルが発生する。この後は、従来のDRAMと同様
に、このビット線対のレベルがセンス増幅される。
次に、上記動作を詳述する。ワード線WL1が立上がっ
てメモリセルMC1がアクセスされる場合を考える。アク
セスが開始される前は、ダミーワード線DWLおよび▲
はそれぞれ“H"レベルであり、リファレンスセルの
電荷転送用トランジスタDT1〜DT4は十分オン状態であ
り、全てのワード線WL1、▲▼、WL2…はメモリセ
ルの電荷転送用トランジスタT1〜T4がオンする程度のレ
ベルになっている。また、BLP信号は“H"レベルであ
り、プリチャージ回路PRのトランジスタP1〜P3はオンと
なっていて、ビット線BLおよび▲▼はそれぞれＶPF
のレベルになっている。
てメモリセルMC1がアクセスされる場合を考える。アク
セスが開始される前は、ダミーワード線DWLおよび▲
はそれぞれ“H"レベルであり、リファレンスセルの
電荷転送用トランジスタDT1〜DT4は十分オン状態であ
り、全てのワード線WL1、▲▼、WL2…はメモリセ
ルの電荷転送用トランジスタT1〜T4がオンする程度のレ
ベルになっている。また、BLP信号は“H"レベルであ
り、プリチャージ回路PRのトランジスタP1〜P3はオンと
なっていて、ビット線BLおよび▲▼はそれぞれＶPF
のレベルになっている。
従って、リファレンス用強誘電体キャパシタDC2およ
びDC3のビット線側電極（前記接続ノードNdおよび▲
▼）の電位はそれぞれＶPF、メモリセル用強誘電体キ
ャパシタC1〜C4のビット線側電極の電位はそれぞれほぼ
ＶPF近くのレベルになっている。従って、セルプレート
電位がVssであるリファレンス用強誘電体キャパシタDC1
およびDC4はそれぞれ“1"の状態にセットされている。
また、セルプレート電位がＶPFであるリファレンス用強
誘電体キャパシタDC2およびDC3は、前回のアクセスの終
わりに“1"がセットされている。
びDC3のビット線側電極（前記接続ノードNdおよび▲
▼）の電位はそれぞれＶPF、メモリセル用強誘電体キ
ャパシタC1〜C4のビット線側電極の電位はそれぞれほぼ
ＶPF近くのレベルになっている。従って、セルプレート
電位がVssであるリファレンス用強誘電体キャパシタDC1
およびDC4はそれぞれ“1"の状態にセットされている。
また、セルプレート電位がＶPFであるリファレンス用強
誘電体キャパシタDC2およびDC3は、前回のアクセスの終
わりに“1"がセットされている。
さて、アドレスが決まり、アクセスが開始されると、
先ず、ダミーワード線DWL、▲▼および全てのワ
ード線WL1、▲▼、WL2…がVssレベルとなり、リ
ファレンスセルの電荷転送用トランジスタDT1〜DT4およ
びメモリセルの電荷転送用トランジスタT1〜T4がオフす
る。その後、BLP信号が立ち下がってプリチャージ回路P
RのトランジスタP1〜P3がオフし、ビット線BLおよび▲
▼はそれぞれＶPFレベルから切り離される。次に、
BLST信号が立上がってビット線レベルセット回路LSのト
ランジスタS1〜S3がオンになり、ビット線BLおよび▲
▼はそれぞれセルデータ検出のためのレベルに設定さ
れる。この例では、ビット線BLおよび▲▼はVssレ
ベルにセットされる。
先ず、ダミーワード線DWL、▲▼および全てのワ
ード線WL1、▲▼、WL2…がVssレベルとなり、リ
ファレンスセルの電荷転送用トランジスタDT1〜DT4およ
びメモリセルの電荷転送用トランジスタT1〜T4がオフす
る。その後、BLP信号が立ち下がってプリチャージ回路P
RのトランジスタP1〜P3がオフし、ビット線BLおよび▲
▼はそれぞれＶPFレベルから切り離される。次に、
BLST信号が立上がってビット線レベルセット回路LSのト
ランジスタS1〜S3がオンになり、ビット線BLおよび▲
▼はそれぞれセルデータ検出のためのレベルに設定さ
れる。この例では、ビット線BLおよび▲▼はVssレ
ベルにセットされる。
この後、BLST信号が立下がると、データをビット線BL
および▲▼へ転送するために、ワード線WL1および
ダミーワード線DWLのみが立上がり、メモリセルの電荷
転送用トランジスタT1およびリファレンスセルの電荷転
送用トランジスタ（DT1およびDT2）が十分オン状態にな
る。このビット線BLおよび▲▼へのデータの転送レ
ベルは、第６図および第７図に示した通りであり、ビッ
ト線対には、ほぼＡ・Ps/（Ｃ＋ＣB）のレベル差が生じ
る。
および▲▼へ転送するために、ワード線WL1および
ダミーワード線DWLのみが立上がり、メモリセルの電荷
転送用トランジスタT1およびリファレンスセルの電荷転
送用トランジスタ（DT1およびDT2）が十分オン状態にな
る。このビット線BLおよび▲▼へのデータの転送レ
ベルは、第６図および第７図に示した通りであり、ビッ
ト線対には、ほぼＡ・Ps/（Ｃ＋ＣB）のレベル差が生じ
る。
従って、強誘電体キャパシタとしては、面積Ａが大き
い程、強誘電体の自発分極Psが大きい程、ビット線容量
ＣBが小さい程、データ転送量が大きいが、従来のDRAM
と異なるのは、セルの容量は小さい方がよいということ
である。この場合、面積Ａは小さくできないので、自発
分極Psの反転条件が許す限り、強誘電体を厚くした方が
よい。
い程、強誘電体の自発分極Psが大きい程、ビット線容量
ＣBが小さい程、データ転送量が大きいが、従来のDRAM
と異なるのは、セルの容量は小さい方がよいということ
である。この場合、面積Ａは小さくできないので、自発
分極Psの反転条件が許す限り、強誘電体を厚くした方が
よい。
また、ビット線BLおよび▲▼にデータが転送され
た後のセンス増幅は、従来の一般的なDRAMと同様である
が、ビット線BLおよび▲▼のレベルがいずれもVss
側にあることが異なる。そこで、本実施例でのセンス増
幅は、先ず、SEP信号を立上げ、センスアンプSAのPMOS
トランジスタSP1およびSP2によりVcc側に向かってセン
スを行い、その後、SEN信号を立下げ、NMOSトランジス
タSN1およびSN2によりVss側のビット線のレベル確保を
行う。ビット線対のレベル差が十分増幅された後に、選
択されたCSL信号が立上がってトランジスタG1およびG2
がオンになり、このトランジスタG1およびG2を介してデ
ータ線DQおよび▲▼へとデータが転送されて読出し
が完了する。
た後のセンス増幅は、従来の一般的なDRAMと同様である
が、ビット線BLおよび▲▼のレベルがいずれもVss
側にあることが異なる。そこで、本実施例でのセンス増
幅は、先ず、SEP信号を立上げ、センスアンプSAのPMOS
トランジスタSP1およびSP2によりVcc側に向かってセン
スを行い、その後、SEN信号を立下げ、NMOSトランジス
タSN1およびSN2によりVss側のビット線のレベル確保を
行う。ビット線対のレベル差が十分増幅された後に、選
択されたCSL信号が立上がってトランジスタG1およびG2
がオンになり、このトランジスタG1およびG2を介してデ
ータ線DQおよび▲▼へとデータが転送されて読出し
が完了する。
次に、次のサイクルのための初期状態を作る動作へと
入っていく。先ず、今まで立上がっていたワード線WL1
およびダミーワード線DWLが立下がる。その後、SEP信号
が立下がり、SEN信号も立上がり、センスアンプSAがリ
セットされると同時に、DCST信号が立上がり、トランジ
スタDS1およびDS2がオンになり、接続ノードNdおよび▲
▼がほぼVccレベルになり、前記セルプレート電位
がＶPFであるリファレンス用強誘電体キャパシタDC2お
よびDC3がそれぞれ“1"の状態に書込みセットされた
後、DCST信号が立下がる。この間に、BLP信号が立上が
ってトランジスタP1〜P3がオンし、ビット線BLおよび▲
▼はそれぞれPFにプリチャージ・イコライズされ
る。
入っていく。先ず、今まで立上がっていたワード線WL1
およびダミーワード線DWLが立下がる。その後、SEP信号
が立下がり、SEN信号も立上がり、センスアンプSAがリ
セットされると同時に、DCST信号が立上がり、トランジ
スタDS1およびDS2がオンになり、接続ノードNdおよび▲
▼がほぼVccレベルになり、前記セルプレート電位
がＶPFであるリファレンス用強誘電体キャパシタDC2お
よびDC3がそれぞれ“1"の状態に書込みセットされた
後、DCST信号が立下がる。この間に、BLP信号が立上が
ってトランジスタP1〜P3がオンし、ビット線BLおよび▲
▼はそれぞれPFにプリチャージ・イコライズされ
る。
このイコライズ・プリチャージが完了する頃、ダミー
ワード線DWL、▲▼および全てのワード線WL1、▲
▼、WL2…のレベルを立上げ、メモリセルセルの
電極をＶPFレベルへと導く。この際、ダミーワード線DW
Lおよび▲▼の立上げは十分に行い、次のサイク
ルに備えてリファレンス用強誘電体キャパシタDC1〜DC4
の電極をＶPFと同じにしておく必要があるが、メモリセ
ルについては、その電荷転送用トランジスタT1〜T4はセ
ルの電極がＶPF以外のノードへリークするのを補って、
セルに自発分極を反転させるような電場がかからないよ
うに僅かにオンしていれば十分であり、上記メモリセル
の電荷転送用トランジスタT1〜T4の閾値電圧ＶTH程度の
レベルへワード線WL1、▲▼、WL2…のレベルをゆ
っくりと立上げればよい。
ワード線DWL、▲▼および全てのワード線WL1、▲
▼、WL2…のレベルを立上げ、メモリセルセルの
電極をＶPFレベルへと導く。この際、ダミーワード線DW
Lおよび▲▼の立上げは十分に行い、次のサイク
ルに備えてリファレンス用強誘電体キャパシタDC1〜DC4
の電極をＶPFと同じにしておく必要があるが、メモリセ
ルについては、その電荷転送用トランジスタT1〜T4はセ
ルの電極がＶPF以外のノードへリークするのを補って、
セルに自発分極を反転させるような電場がかからないよ
うに僅かにオンしていれば十分であり、上記メモリセル
の電荷転送用トランジスタT1〜T4の閾値電圧ＶTH程度の
レベルへワード線WL1、▲▼、WL2…のレベルをゆ
っくりと立上げればよい。
こうすることによって、全てのワード線WL1、▲
▼、WL2…のレベルを立上げる際のパワーと電流ピー
クを極力小さくできる。このため、最少サイクルでアク
セを繰り返す場合には、前記メモリセルの電荷転送用ト
ランジスタT1〜T4はオンとならないこともある。そこ
で、長いサイクルの時、換言すれば、メモリセルデータ
のアクセスが開始されるまで間に前記ビット線対が前記
中間レベルの電位にイコライズされる期間が長い時に
は、メモリセル電極がリークするのを補ってＶPFレベル
付近に保って強誘電体自発分極を反転させないように、
メモリセルの電荷転送用トランジスタをオン状態に設定
するように構成しておくことにより、セルデータが破壊
されないように保護することが可能になる。
▼、WL2…のレベルを立上げる際のパワーと電流ピー
クを極力小さくできる。このため、最少サイクルでアク
セを繰り返す場合には、前記メモリセルの電荷転送用ト
ランジスタT1〜T4はオンとならないこともある。そこ
で、長いサイクルの時、換言すれば、メモリセルデータ
のアクセスが開始されるまで間に前記ビット線対が前記
中間レベルの電位にイコライズされる期間が長い時に
は、メモリセル電極がリークするのを補ってＶPFレベル
付近に保って強誘電体自発分極を反転させないように、
メモリセルの電荷転送用トランジスタをオン状態に設定
するように構成しておくことにより、セルデータが破壊
されないように保護することが可能になる。
以上、読出し前のビット線電位ＶBがVssとなる場合の
Vss方式を採用している場合の読出し動作を説明した
が、読出し前のビット線電位ＶBがVccとなる場合のVcc
方式を採用している場合は、（１）BLST信号により制御
されるトランジスタS1〜S3によりビット線BLおよび▲
▼をそれぞれVcc近くのレベルに設定するために、ト
ランジスタS1およびS3の各一端をVcc電位に接続してお
くこと、（２）DCST信号により制御されるトランジスタ
DS1およびDS2によりリファレンス用強誘電体キャパシタ
DC2およびDC3に“0"を書込んでおくためにトランジスタ
DS1およびDS2の各一端をVss電位に接続しておくこと、
（３）センスアンプSAを動かすためのPMOSトランジスタ
SP1およびSP2とNMOSトランジスタSN1およびSN2との動作
順序が上記とは逆になることがVss方式を採用している
場合と異なる。
Vss方式を採用している場合の読出し動作を説明した
が、読出し前のビット線電位ＶBがVccとなる場合のVcc
方式を採用している場合は、（１）BLST信号により制御
されるトランジスタS1〜S3によりビット線BLおよび▲
▼をそれぞれVcc近くのレベルに設定するために、ト
ランジスタS1およびS3の各一端をVcc電位に接続してお
くこと、（２）DCST信号により制御されるトランジスタ
DS1およびDS2によりリファレンス用強誘電体キャパシタ
DC2およびDC3に“0"を書込んでおくためにトランジスタ
DS1およびDS2の各一端をVss電位に接続しておくこと、
（３）センスアンプSAを動かすためのPMOSトランジスタ
SP1およびSP2とNMOSトランジスタSN1およびSN2との動作
順序が上記とは逆になることがVss方式を採用している
場合と異なる。
なお、メモリセルへのデータ書込みは、従来の一般的
なDRAMと全く同様であるので、その説明を省略する。
なDRAMと全く同様であるので、その説明を省略する。
以上は、データのセンス増幅の動作について説明した
が、不揮発性RAMとして機能させるためには、更に、電
源のオン、オフ時における内部信号のセット、リセット
の順序に十分注意しないと、過渡的な電圧によって強誘
電体キャパシタの内容が書換えられてしまうことがあ
る。特に、セルプレートレベルおよびビット線対のレベ
ルであるＶPFは、負荷容量が大きく、電源のオン、オフ
時にゆっくりと変化する。従って、ＶPFのレベルと、ワ
ード線をアクティブとすべきタイミングには、一定の順
序を設ける必要がある。
が、不揮発性RAMとして機能させるためには、更に、電
源のオン、オフ時における内部信号のセット、リセット
の順序に十分注意しないと、過渡的な電圧によって強誘
電体キャパシタの内容が書換えられてしまうことがあ
る。特に、セルプレートレベルおよびビット線対のレベ
ルであるＶPFは、負荷容量が大きく、電源のオン、オフ
時にゆっくりと変化する。従って、ＶPFのレベルと、ワ
ード線をアクティブとすべきタイミングには、一定の順
序を設ける必要がある。
即ち、セルプレートレベルおよびビット線対のレベル
がＶPFにならないうちにワード線がアクティブになった
りすると、セルの内容が破壊されるおそれがある。電源
オン時における各ノードのレベルの立ち上げ順序を概念
的に第９図に示している。ここで、セルプレートレベル
検出回路91は、セルプレートレベルをモニタする回路で
あり、電源オン時の出力Ψｐは“L"であるが、セルプレ
ートレベルがほぼＶPFになると、出力Ψｐが“H"とな
る。ビット線プリチャージレベル検出回路92は、ビット
線の電位レベルをモニタする回路であり、電源オン時の
出力ΨBは“L"であるが、BLP信号が電源オンと共に立上
がってビット線がプリチャージされ始めて、そのレベル
がほぼＶPFに達すると、ΨBは“H"へと立上がる。
がＶPFにならないうちにワード線がアクティブになった
りすると、セルの内容が破壊されるおそれがある。電源
オン時における各ノードのレベルの立ち上げ順序を概念
的に第９図に示している。ここで、セルプレートレベル
検出回路91は、セルプレートレベルをモニタする回路で
あり、電源オン時の出力Ψｐは“L"であるが、セルプレ
ートレベルがほぼＶPFになると、出力Ψｐが“H"とな
る。ビット線プリチャージレベル検出回路92は、ビット
線の電位レベルをモニタする回路であり、電源オン時の
出力ΨBは“L"であるが、BLP信号が電源オンと共に立上
がってビット線がプリチャージされ始めて、そのレベル
がほぼＶPFに達すると、ΨBは“H"へと立上がる。
上記２つの信号Ψｐ、ΨBがアンドゲート93でアンド
処理が行われた出力により、初めて、ワード線レベル発
生回路94の出力およびダミーワード線レベル発生回路95
の出力がそれぞれアンドゲート96、97を経てワード線お
よびダミーワード線へ出てメモリセルおよびリファレン
スセルのビット線側電極がＶPFへと変化する。この時ま
では、電荷転送用トランジスタはオフになっているの
で、上記ビット線側電極は浮遊状態であり、強誘電体キ
ャパシタの強誘電体にその自発分極を反転する程の電場
がかかることはない。
処理が行われた出力により、初めて、ワード線レベル発
生回路94の出力およびダミーワード線レベル発生回路95
の出力がそれぞれアンドゲート96、97を経てワード線お
よびダミーワード線へ出てメモリセルおよびリファレン
スセルのビット線側電極がＶPFへと変化する。この時ま
では、電荷転送用トランジスタはオフになっているの
で、上記ビット線側電極は浮遊状態であり、強誘電体キ
ャパシタの強誘電体にその自発分極を反転する程の電場
がかかることはない。
更に、ダミーワード線レベル発生回路95の出力により
ダミーワード線のレベルがきちんと立上がってリファレ
ンスセルのビット線側電極のレベルがきちんとＶPFとな
ってから、初めて、メモリ制御用の外部信号をアンドゲ
ート98により受付けて内部信号を発生できるようにな
り、誤ってセンスを行うことなく、セルにアクセスする
ことができるようになる。
ダミーワード線のレベルがきちんと立上がってリファレ
ンスセルのビット線側電極のレベルがきちんとＶPFとな
ってから、初めて、メモリ制御用の外部信号をアンドゲ
ート98により受付けて内部信号を発生できるようにな
り、誤ってセンスを行うことなく、セルにアクセスする
ことができるようになる。
即ち、上記した電源オン時における各電極ノードの電
位レベルの立上げのシーケンスにより、セルプレートレ
ベルおよびビット線対のレベルが十分に出力されて、初
めてセルとビット線との間の電荷転送用トランジスタが
オンすることができるので、その後にメモリ制御用の外
部信号を受け付けることができるようになって内部信号
が発生してセルデータのセンスが可能になる。
位レベルの立上げのシーケンスにより、セルプレートレ
ベルおよびビット線対のレベルが十分に出力されて、初
めてセルとビット線との間の電荷転送用トランジスタが
オンすることができるので、その後にメモリ制御用の外
部信号を受け付けることができるようになって内部信号
が発生してセルデータのセンスが可能になる。
電源オフ時には、メモリセルおよびリファレンスセル
がビット線と完全に切り離されてからビット線レベルお
よびセルプレートレベルがオフしなければ、メモリセル
の強誘電体キャパシタの自発分極を反転してしまうよう
な過渡電圧が発生し得る。即ち、セルプレートレベルＶ
PFと、センスアンプSAのNMOSトランジスタSN1およびSN2
の駆動信号SENとは、十分な時定数をもってVccの変化に
追従していく必要がある。
がビット線と完全に切り離されてからビット線レベルお
よびセルプレートレベルがオフしなければ、メモリセル
の強誘電体キャパシタの自発分極を反転してしまうよう
な過渡電圧が発生し得る。即ち、セルプレートレベルＶ
PFと、センスアンプSAのNMOSトランジスタSN1およびSN2
の駆動信号SENとは、十分な時定数をもってVccの変化に
追従していく必要がある。
このための回路構成を模式的に第10図に示している。
ここで、セルプレートレベル発生回路101の出力である
ＶPFと、SENレベル発生回路102の出力であるSENとは、
点線で図示する如く十分に大きな容量を持っているの
で、VccがVssへとオフしても、直接Vcc方向に電荷を流
しさえしなければ、十分にゆっくりと放電してレベルが
下がっていく。そのために、２つのレベル発生回路10
1、102とVccノードとの間にダイオード103を挿入してい
る。これによって、回路の持つ自己の時定数でSEN出
力、ＶPF出力はオフしていき、第９図のワード線レベル
発生回路94やダミーワード線レベル発生回路95が電源オ
フ時直後にオフした後に十分に時間的余裕を持ってオフ
するので、セルを破壊することはない。
ここで、セルプレートレベル発生回路101の出力である
ＶPFと、SENレベル発生回路102の出力であるSENとは、
点線で図示する如く十分に大きな容量を持っているの
で、VccがVssへとオフしても、直接Vcc方向に電荷を流
しさえしなければ、十分にゆっくりと放電してレベルが
下がっていく。そのために、２つのレベル発生回路10
1、102とVccノードとの間にダイオード103を挿入してい
る。これによって、回路の持つ自己の時定数でSEN出
力、ＶPF出力はオフしていき、第９図のワード線レベル
発生回路94やダミーワード線レベル発生回路95が電源オ
フ時直後にオフした後に十分に時間的余裕を持ってオフ
するので、セルを破壊することはない。
即ち、上記した電源オフ時における各電極ノードの電
位レベルの立上げのシーケンスにより、セルプレートレ
ベル発生回路、センスアンプ駆動レベル発生回路の各出
力は、メモリ制御用の外部信号を受けて内部信号を発生
させる回路、電荷転送用トランジスタをオンさせる信号
の発生回路がオフされた後に完全にオフされる。
位レベルの立上げのシーケンスにより、セルプレートレ
ベル発生回路、センスアンプ駆動レベル発生回路の各出
力は、メモリ制御用の外部信号を受けて内部信号を発生
させる回路、電荷転送用トランジスタをオンさせる信号
の発生回路がオフされた後に完全にオフされる。
また、前記リファレンスセルの２個のリファレンス用
強誘電体キャパシタは、上記実施例ではそれぞれメモリ
セルの強誘電体キャパシタの容量のほぼ1/2の容量を持
つものとして説明したが、必ずしもメモリセルの強誘電
体キャパシタの容量のほぼ1/2の容量を持たなくてもよ
く、メモリセルの強誘電体キャパシタの容量との差に応
じた分極の反転量が得られる。
強誘電体キャパシタは、上記実施例ではそれぞれメモリ
セルの強誘電体キャパシタの容量のほぼ1/2の容量を持
つものとして説明したが、必ずしもメモリセルの強誘電
体キャパシタの容量のほぼ1/2の容量を持たなくてもよ
く、メモリセルの強誘電体キャパシタの容量との差に応
じた分極の反転量が得られる。
また、上記説明では、リファレンスセルの２個のリフ
ァレンス用強誘電体キャパシタはそれぞれ別々の電荷転
送用トランジスタを介して１つのビット線に接続されて
いる例を示したが、これに限らず、第11図に示すよう
に、２個のリファレンス用強誘電体キャパシタ（DC1お
よびDC2）を１個の電荷転送用トランジスタDT1を共通に
介して一方のビット線BLに接続し、同様に、２個のリフ
ァレンス用強誘電体キャパシタ（DC3およびDC4）を１個
の電荷転送用トランジスタDT3を共通に介して他方のビ
ット線BLに接続するようにしても、上記説明と同様の動
作および効果が得られる。
ァレンス用強誘電体キャパシタはそれぞれ別々の電荷転
送用トランジスタを介して１つのビット線に接続されて
いる例を示したが、これに限らず、第11図に示すよう
に、２個のリファレンス用強誘電体キャパシタ（DC1お
よびDC2）を１個の電荷転送用トランジスタDT1を共通に
介して一方のビット線BLに接続し、同様に、２個のリフ
ァレンス用強誘電体キャパシタ（DC3およびDC4）を１個
の電荷転送用トランジスタDT3を共通に介して他方のビ
ット線BLに接続するようにしても、上記説明と同様の動
作および効果が得られる。
［発明の効果］ 上述したように本発明によれば、前述したような所定
の構造の強誘電体キャパシタを有するセルを用いて前述
したような回路方式でRAMを構成することによって、従
来のDRAMと同じレベルの集積度を持ち、しかも、リフレ
ッシュも不要であり、電源オフ時に不揮発的にデータを
保持でき、読み書きのアクセス時間も従来のDRAMと同程
度の半導体メモリを、従来のDRAMの回路設計およびプロ
セス技術から大きく離れることなく実現できる。従っ
て、本発明の半導体メモリは、磁気ディスクの代替品と
しての半導体メモリの分野で非常に有効である。
の構造の強誘電体キャパシタを有するセルを用いて前述
したような回路方式でRAMを構成することによって、従
来のDRAMと同じレベルの集積度を持ち、しかも、リフレ
ッシュも不要であり、電源オフ時に不揮発的にデータを
保持でき、読み書きのアクセス時間も従来のDRAMと同程
度の半導体メモリを、従来のDRAMの回路設計およびプロ
セス技術から大きく離れることなく実現できる。従っ
て、本発明の半導体メモリは、磁気ディスクの代替品と
しての半導体メモリの分野で非常に有効である。
第１図は本発明の一実施例に係る半導体メモリのセルデ
ータセンス系の一例を示す回路図、第２図（ａ）は第１
図中の強誘電体キャパシタを有するメモリセルの等価回
路図、第２図（ｂ）は同図（ａ）中の強誘電体キャパシ
タの構造を示す断面図、第３図は第１図中のリファレン
スレベル発生回路の一例を示す回路図、第４図は強誘電
体の分極と電場との関係を示す特性図、第５図（ａ）は
第２図（ａ）のメモリセルの平面パターンを示す図、第
５図（ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図、第６
図（ａ）および（ｂ）は第１図中のメモリセルのデータ
読出しの方法を説明するために示す図、第７図（ａ）お
よび（ｂ）は第３図中のリファレンスセルによるリファ
レンスレベル発生方法を説明するために示す図、第８図
は第１図のセルデータセンス系の動作を示す波形図、第
９図は電源オン時におけるメモリ回路の立上げ順序を説
明するために示す図、第10図は電源オフ時におけるセル
プレートレベル発生回路の出力およびSENレベル発生回
路回路の出力のリセット方法を説明するために示す図、
第11図は第３図のリファレンスレベル発生回路の変形例
を示す回路図、第12図は従来のDRAMのメモリセルの等価
回路図である。 MC1〜MC4……メモリセル、C1〜C4……メモリセルの強誘
電体キャパシタ、T1〜T4……メモリセルの電荷転送トラ
ンジスタ、RC、▲▼……リファレンスセル、DC1〜D
C4……リファレンスセルの強誘電体キャパシタ、DT1〜D
T4……リファレンスセルの電荷転送トランジスタ、WL、
WL1、▲▼、WL2……ワード線、DWL、▲▼
……ダミーワード線、BL、▲▼……ビット線、SA…
…センスアンプ、SP1〜SP3……センスアンプのPMOSトラ
ンジスタ、SN1〜SN3……センスアンプのNMOSトランジス
タ、PR……プリチャージ回路、LS……ビット線レベルセ
ット回路、１……半導体基板、４……ワード線、７……
第２導電層（強誘電体キャパシタの電極）、８……強誘
電体層、９……第３導電層（強誘電体キャパシタのセル
プレート電極）、11……ビット線、20……強誘電体、2
1、22……強誘電体キャパシタの電極、91……セルプレ
ートレベル検出回路、92……ビット線プリチャージレベ
ル検出回路、93、96、97、98……アンドゲート、94……
ワード線レベル発生回路、95……ダミーワード線レベル
発生回路、101……セルプレートレベル発生回路、102…
…SEN（センスアンプ駆動信号）レベル発生回路、103…
…ダイオード。
ータセンス系の一例を示す回路図、第２図（ａ）は第１
図中の強誘電体キャパシタを有するメモリセルの等価回
路図、第２図（ｂ）は同図（ａ）中の強誘電体キャパシ
タの構造を示す断面図、第３図は第１図中のリファレン
スレベル発生回路の一例を示す回路図、第４図は強誘電
体の分極と電場との関係を示す特性図、第５図（ａ）は
第２図（ａ）のメモリセルの平面パターンを示す図、第
５図（ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図、第６
図（ａ）および（ｂ）は第１図中のメモリセルのデータ
読出しの方法を説明するために示す図、第７図（ａ）お
よび（ｂ）は第３図中のリファレンスセルによるリファ
レンスレベル発生方法を説明するために示す図、第８図
は第１図のセルデータセンス系の動作を示す波形図、第
９図は電源オン時におけるメモリ回路の立上げ順序を説
明するために示す図、第10図は電源オフ時におけるセル
プレートレベル発生回路の出力およびSENレベル発生回
路回路の出力のリセット方法を説明するために示す図、
第11図は第３図のリファレンスレベル発生回路の変形例
を示す回路図、第12図は従来のDRAMのメモリセルの等価
回路図である。 MC1〜MC4……メモリセル、C1〜C4……メモリセルの強誘
電体キャパシタ、T1〜T4……メモリセルの電荷転送トラ
ンジスタ、RC、▲▼……リファレンスセル、DC1〜D
C4……リファレンスセルの強誘電体キャパシタ、DT1〜D
T4……リファレンスセルの電荷転送トランジスタ、WL、
WL1、▲▼、WL2……ワード線、DWL、▲▼
……ダミーワード線、BL、▲▼……ビット線、SA…
…センスアンプ、SP1〜SP3……センスアンプのPMOSトラ
ンジスタ、SN1〜SN3……センスアンプのNMOSトランジス
タ、PR……プリチャージ回路、LS……ビット線レベルセ
ット回路、１……半導体基板、４……ワード線、７……
第２導電層（強誘電体キャパシタの電極）、８……強誘
電体層、９……第３導電層（強誘電体キャパシタのセル
プレート電極）、11……ビット線、20……強誘電体、2
1、22……強誘電体キャパシタの電極、91……セルプレ
ートレベル検出回路、92……ビット線プリチャージレベ
ル検出回路、93、96、97、98……アンドゲート、94……
ワード線レベル発生回路、95……ダミーワード線レベル
発生回路、101……セルプレートレベル発生回路、102…
…SEN（センスアンプ駆動信号）レベル発生回路、103…
…ダイオード。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 27/10 ４５１ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ Ｇ１１Ｃ 11/34 ３５２ Ｂ
Claims (10)
- 【請求項１】メモリセルによって生じたビット線対の電
位変化を検知増幅するセンスアンプ系を有する半導体メ
モリにおいて、 前記メモリセルは、強誘電体をキャパシタの電極間に挟
んだ構造を持つ強誘電体キャパシタの一方の電極の電位
が、前記ビット線の論理的な“1"と“0"に対応する電位
のほぼ中間レベルに固定され、この強誘電体キャパシタ
の他方の電極とビット線との間に電荷転送用トランジス
タが接続されてなり、 前記強誘電体キャパシタの電極間の最大間隔をｄ（c
m）、前記強誘電体の自発分極を反転し、殆ど変化しな
くなるのに要する電場の強さをEt（v/cm）で表わしたと
き、Et×ｄの値を、前記ビット線の論理的な“1"と“0"
に対応する電位の差のほぼ半分よりも小さく設定するこ
とにより前記メモリセルにデータを不揮発的に記憶させ
るようにしたことを特徴とする半導体メモリ。 - 【請求項２】前記メモリセルの構造は、半導体基板の素
子領域の基板表面上にゲート絶縁膜を介して電荷転送用
トランジスタのゲート電極（およびワード線）となる第
１導電層がパターニング形成され、このゲート電極上お
よび基板上に絶縁層が形成され、この絶縁層上に第２導
電層が島状にパターニング形成されて個々のメモリセル
用として独立した強誘電体キャパシタの一方の電極が形
成されると共に、前記絶縁膜に形成されたコンタクトホ
ールを介して前記電荷転送用トランジスタのソース（ま
たはドレイン）となる基板の不純物拡散層領域へ導電性
のコンタクトがとられ、この第２導電層上に各メモリセ
ルに共通の強誘電体層および第３導電層が順次堆積され
てパターニングされて前記強誘電体キャパシタの他方の
電極（プレート電極）が形成され、この第３導電層上お
よび基板上に層間絶縁層が形成され、この層間絶縁層上
に第４導電層がパターニング形成されてビット線が形成
されると共に、前記層間絶縁層に形成されたコンタクト
ホールを介して前記電荷転送用トランジスタのドレイン
（またはソース）となる基板の不純物拡散層領域へ導電
性のコンタクトがとられていることを特徴とする請求項
１記載の半導体メモリ。 - 【請求項３】前記メモリセルのデータのビット線への読
出しレベルに対するリファレンスレベルを発生するリフ
ァレンスレベル発生回路は、前記ビット線対の各ビット
線にそれぞれリファレンスセルが接続されており、この
リファレンスセルは、２個のリファレンス用強誘電体キ
ャパシタが電荷転送用トランジスタを介して前記ビット
線対のうちの一方のビット線に接続されていることを特
徴とする請求項１記載の半導体メモリ。 - 【請求項４】前記２個のリファレンス用強誘電体キャパ
シタは、それぞれ前記メモリセルの強誘電体キャパシタ
とほぼ同様の構造であって、このメモリセルの強誘電体
キャパシタのほぼ1/2の面積と容量を有することを特徴
とする請求項３記載の半導体メモリ。 - 【請求項５】前記２個のリファレンス用強誘電体キャパ
シタのうちの一方のキャパシタは、電荷転送用トランジ
スタ側の電極に対向する対向電極が電源レベルの電位に
固定され、他方のキャパシタは、電荷転送用トランジス
タ側の電極に対向する対向電極が、前記ビット線の論理
的な“1"に対応する電位と“0"に対応する電位のほぼ中
間レベルの電位に固定されており、前記メモリセルのデ
ータセンス時に前記電荷転送用トランジスタがオンにな
って前記キャパシタが前記ビット線に接続されると、前
記電源レベルの電位に固定された対向電極を持つ一方の
キャパシタの強誘電体自発分極は反転せず、前記中間レ
ベルの電位に固定された対向電極を持つ他方のキャパシ
タの強誘電体自発分極は反転するように、予め前記強誘
電体自発分極が設定されていることを特徴とする請求項
４記載の半導体メモリ。 - 【請求項６】前記ビット線対は、メモリセルデータのア
クセスが開始されるまでは、前記ビット線の論理的な
“1"に対応する電位と“0"に対応する電位のほぼ中間レ
ベルの電位にイコライズされており、前記リファレンス
レベル発生回路の中のリファレンス用強誘電体キャパシ
タの電荷転送用トランジスタ側の電極も前記中間レベル
の電位にセットされており、アクセスが開始すると、前
記メモリセルの電荷転送用トランジスタおよびリファレ
ンスセルの電荷転送用トランジスタがオンする直前に、
ビット線対の電位が電源レベルの付近に設定され、その
後、メモリセルの電荷転送用トランジスタおよびこのメ
モリセルと対をなす側のビット線に接続されているリフ
ァレンスセルの電荷転送用トランジスタがオンし、ビッ
ト線対のうちの一方のビット線には前記メモリセルのデ
ータによる電位変化が生じ、他方のビット線には前記２
個のリファレンス用強誘電体キャパシタのうちの１つの
キャパシタの自発分極が反転されてリファレンスレベル
としての電位変化が生じるように構成されていることを
特徴とする請求項５記載の半導体メモリ。 - 【請求項７】電源オン時に、前記メモリセルの強誘電体
キャパシタの一方の電極に与えられる固定電位としての
前記中間レベルと前記ビット線対に与えられる前記中間
レベルとがそれぞれ確定した後に、前記メモリセルの電
荷転送用トランジスタおよびリファレンスセルの電荷転
送用トランジスタがオンすることが可能になり、この状
態になって初めてメモリ制御用の外部信号を受け付けて
内部信号を発生してメモリセルデータのアクセスを行う
ように構成されていることを特徴とする請求項６記載の
半導体メモリ。 - 【請求項８】電源オフ時に、外部信号を受けて内部信号
を発生する回路および前記電荷転送用トランジスタを駆
動する回路が完全にリセットされた後に、前記メモリセ
ルの強誘電体キャパシタの一方の電極に与えられる固定
電位としての前記中間レベルと前記ビット線対に与えら
れる前記中間レベルの電位とを発生する回路および前記
ビット線対のレベルを検知増幅するセンス系の駆動信号
発生回路が完全にオフするように構成されていることを
特徴とする請求項６記載の半導体メモリ。 - 【請求項９】前記ビット線対が、メモリセルデータのア
クセスが開始されるまでの前記中間レベルの電位にイコ
ライズされる期間が長い時には、前記メモリセルの電荷
転送用トランジスタがオン状態に設定されるように構成
されていることを特徴とする請求項６記載の半導体メモ
リ。 - 【請求項１０】前記２個のリファレンス用強誘電体キャ
パシタのうち、前記対向電極が前記中間レベルの電位に
固定されている一方のキャパシタは、電荷転送用トラン
ジスタ側の電極が１つのトランジスタを介して電源レベ
ルの電位に接続されていることを特徴とする請求項５記
載の半導体メモリ。
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