JP2006338370A - メモリシステム - Google Patents

メモリシステム Download PDF

Info

Publication number
JP2006338370A
JP2006338370A JP2005162795A JP2005162795A JP2006338370A JP 2006338370 A JP2006338370 A JP 2006338370A JP 2005162795 A JP2005162795 A JP 2005162795A JP 2005162795 A JP2005162795 A JP 2005162795A JP 2006338370 A JP2006338370 A JP 2006338370A
Authority
JP
Japan
Prior art keywords
memory
ferroelectric
data
flash
ferroelectric memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005162795A
Other languages
English (en)
Inventor
Daizaburo Takashima
大三郎 高島
Hidetake Fujii
秀壮 藤井
Hiroshi Sukegawa
博 助川
Takanari Suda
隆也 須田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005162795A priority Critical patent/JP2006338370A/ja
Priority to US11/443,388 priority patent/US7397686B2/en
Publication of JP2006338370A publication Critical patent/JP2006338370A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7207—Details relating to flash memory management management of metadata or control data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Abstract

【課題】リード／ライトの高速化が図れるメモリシステムを提供する。
【解決手段】メモリシステムは、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリ１４と、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎと、上記強誘電体メモリとフラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路１５と、外部との通信を行うインターフェース回路とを有する。フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、強誘電体メモリにはデータを記憶するためのルート情報、ディレクトリ情報、データのファイル名称、データのファイルサイズ、データの記憶箇所を記憶するファイルアロケーションテーブル情報、及びデータの書き込み終了時間の少なくとも一つを記憶する。
【選択図】 図１

Description

本発明は、大容量であるがリードの頭だし時間や、プログラミング（Programming）時間、イレーズ（Erase）時間が長いＮＡＮＤフラッシュメモリ（NAND-Flash Memory）に代表されるファイル（File）記憶向けのフラッシュＥＥＰＲＯＭ型の不揮発性メモリと、中容量であるが高速リード（Read）／ライト（Write）が可能なＦｅＲＡＭとそれを制御するコントローラを巧みに組み合わせてメモリシステムを構成し、ファイルサイズが小さいデータのリード／ライトの高速化、ファイルアロケーションテーブル（FAT:File Allocation Table）、ディレクトリ（Directory）情報等のリード／ライトの高速化、瞬時停電対策に必要なアロケーションテーブル書き込み等による実効的なデータ（Data）のリード／ライト性能劣化の防止、頻繁にリード／ライトされるデータの高速化、コントローラの仕様変更の容易化を可にするメモリシステムに関する。
今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。市場が大きく伸びているものは、ＮＡＮＤフラッシュメモリに代表されるフラッシュＥＥＰＲＯＭ型の不揮発性メモリであり、各種メモリカード（ＳＤカード、ＭＭＣカード、ＭＳカード、ＣＦカード）が画像、動画、音声、ゲーム等の情報を記憶する媒体として、ディジタルカメラ（Digital Camera）、ディジタルビデオ（Digital Video）、ＭＰ３等の音楽機器、モバイルＰＣ（Mobile PC）等の記憶媒体、ディジタルＴＶ（Digital TV）等の記憶媒体として使われている。また、ＵＳＢ対応のカードも広くＰＣの記憶媒体として使われている。
フラッシュＥＥＰＲＯＭ型の不揮発性メモリは主にＮＯＲ型とＮＡＮＤ型が有り、図２３（ｂ）に示すようなＮＯＲ型は高速リードでき、リード回数が１０の１３乗程度有り、携帯機器の命令コード記憶用として使われている。しかし、ライトの実効バンド幅が小さく、ファイル記録には適していない。
一方、ＮＡＮＤ型は、ＮＯＲ型に比べて高集積化が可能性であり、アクセス時間が２５μｓと遅いもののバーストリード（Burst Read）が可能で実効バンド幅が高く、ライトもプログラム（Program）時間が２００μｓ、イレーズ時間が１ｍｓ程度と遅いが一度にプログラム、イレーズできるビット数が多く、バーストでライトデータ（Write Data）を取り込み、一度に多数のビットをプログラムできるため実効バンド幅が高いメモリである。このような長所を生かして、上記のようなメモリカード、ＵＳＢメモリや、最近では携帯電話のメモリ等で用いられている。
図１９は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセル構造を示しており、（ａ）はセルブロックの平面レイアウト（Layout）、（ｂ）は断面図、（ｃ）は等価回路を示す。メモリセルはワード線とビット線の交点に１個配置されるため、非常に高集積化向きである。このため（ｃ）に示すようにフローティング（Floating）ゲート型のトランジスタが複数直列接続され、ビット線ＢＬとソース線ＳＬの両端に選択トランジスタが配置される。
メモリセルアレイの構成を図２０に示す。一つのイレーズを行う単位は、ビット線方向で見ると図１９のメモリセルブロック単位であり、ワード線方向で見ると１つのマット（Mat）全部となり、２５６ＫＢ程度の容量となる。このイレーズ単位は複数に分けられており、これをブロック（Block）と呼ぶ。プログラム単位はイレーズのブロックの中の１つのワード線でしかも１本おきのビット線毎（偶数ビット線ＥｖｅｎＢＬか奇数ビット線ＯｄｄＢＬ）であり、セル直列数が３２個の場合、２５６ＫＢ／３２／２＝４ＫＢとなる。このプログラム単位をページ（Page）と呼ぶ。本例では、ブロック／ページ比は６４となる。リードにおいても奇数ビット線ＯｄｄＢＬと偶数ビット線ＥｖｅｎＢＬのどちらかが読まれる。例えば、偶数ビット線ＥｖｅｎＢＬの読み出し時は、ビット線ＢＬ間の干渉のノイズを低減するため、奇数ビット線ＯｄｄＢＬはＶｓｓに設定される。
図２１は、ＮＡＮＤフラッシュのリード／プログラム／イレーズ動作例を示す。リードは読み出したいセルのワード線を０Ｖにして、その他をハイ（High）にしてセルトランジスタの閾値電圧ＶｔがＶｔ＞０ならばビット線ＢＬの電位が下がり、Ｖｔ＜０ならばビット線ＢＬがハイのままになりセルデータが読まれる。
イレーズではセルブロック全体のウェル（Well）電位を２０Ｖにして、その他を０Ｖにすることによりトンネル電流でフローティングゲートの電子をウェル側に抜き去り、閾値電圧Ｖｔを０Ｖより低くする。よって、イレーズは２５６ＫＢの大きな単位となる。
プログラムは選択セルのワード線を２０Ｖにして、ビット線を０Ｖにすることによりトンネル電流によるフローティングゲートへの電子注入で閾値電圧を上げて行う。
この時、同じブロック中の非選択のセルはワード線を７Ｖ程度にして非選択トランジスタへの電圧印加を小さくして書き込みを抑える。選択ワード中の書き込みを行わないビットはビット線を７Ｖにしてから、非選択ワード線を７Ｖに上げることによりセルトランジスタのソース，ドレイン電圧をブート（Boot）させて、書き込みを抑える。この例では１個のセルに１ビットの情報を記憶する２値方式であるが、近年、１個のセルに２ビットの情報を記憶する４値の方式が利用されるようになった。
図２２は、１個のセル（セルトランジスタ）の閾値電圧に４値を持たせた場合を示す模式図である。１回目のプログラムでロワービット（Lower bit）に１または０を書き、２回目のプログラムでアッパービット（Upper bit）を書くことで、結果としてセルの閾値電圧が４つの分布を持つ。この４値方式は高密度化に適しているが、セルトランジスタの閾値電圧Ｖｔの分布を狭い範囲に抑える必要があり、プログラム時間やイレーズ時間が２値と比較して遅くなる。また、リードにおいても、最低２回の判定が必要になるため頭だしに時間がかかる。
図２３は、その他のフラッシュＥＥＰＲＯＭの構成例を示しており、（ａ）はＡＮＤ型と呼ばれこれも高速書き込みに優れておりファイル記憶用メモリとして用いられる。（ｃ）はＤＩＮＯＲ型と呼ばれ、（ａ）のＡＮＤ型に似ているがＮＯＲと同様、高速読み出しに優れ、主に携帯電話等の命令コード格納用に用いられる。
ところで、上記ＮＡＮＤフラッシュ等を用いたメモリカード等のメモリシステムは、１個から数個のＮＡＮＤフラッシュとこのＮＡＮＤフラッシュ等の制御を行うコントローラがカード上に搭載されている。このコントローラは、下記のような４つの役目を持っている。
第１に、ホスト（Host）側のインターフェースの回路を有しており、ホストからＮＡＮＤへのリード／ライトを行う。
第２に、ＮＡＮＤのインターフェースの回路を有しており、ＮＡＮＤからホストへのリード／ライトを行う。
第３に、ＮＡＮＤへのデータの書き込みを行う際のアドレス（Address）管理／バッドブロック管理等を行う。
第４に、ＦＡＴ、ディレクトリ等に対応したブロックに対してブロック未満単位の比較的小さな単位での書き込み制御を行う。
しかし、上記ＮＡＮＤフラッシュを用いるメモリシステムでは、データ保持はただでさえリード／プログラム／イレーズに時間がかかるのに、カードレベル、ＯＳレベルでは更に時間がかかる。特に、小さいファイルをリード／ライトする場合が最悪となる。
この問題に対応できる１つの解が記憶メディアとしてＤＲＡＭ並みに高速リード／ライトが可能で、電源をオフ（OFF）しても情報を記憶する不揮発性のメモリとして、強誘電体メモリ（ここではＦｅＲＡＭと呼ぶ）を用いることである。高速リード／ライトばかりでなく、書き換え回数が１０の１３〜１６乗回、読み出し書き込み時間がＤＲＡＭ程度、３Ｖ〜５Ｖ動作等の長所があるため、究極のメモリとも呼ばれる。これらを用いればＮＡＮＤフラッシュのリード／ライトが遅い問題が解決できる。
しかしながら、ＦｅＲＡＭにおいては、現状ではＮＡＮＤフラッシュほど高集積化が進んでおらず、コストが大きい問題点が発生する。
次に、ＦｅＲＡＭの説明を簡単に行う。図１６（ａ）に、１トランジスタ（transistor）＋１キャパシタ（Capacitor）構成の従来の強誘電体メモリのメモリセルを示す。従来の強誘電体メモリのメモリセル構成は、トランジスタとキャパシタを直列接続する構成である。セルアレイは、データを読み出すビット線ＢＬと、メモリセルトランジスタを選択するワード線ＷＬ０，ＷＬ１と、強誘電体キャパシタの一端を駆動するプレート（Plate）線ＰＬ０，ＰＬ１が配置された構成となる。
しかしながら、従来の強誘電体メモリにおいては、非選択セルの強誘電体キャパシタの分極情報の破壊を防ぐために、プレート線はワード線毎に分断され個別に駆動する必要があり、プレート線の駆動回路がチップ（Chip）サイズの２０％から３０％と非常に大きく、しかもプレート線の駆動時間が遅いという問題があった。
上記問題を解決するため、本発明者等は、先願（特許文献１、特許文献２及び特許文献３）において、不揮発性の強誘電体メモリで、（１）小さいメモリセル、（２）製造が容易な平面トランジスタ、（３）汎用性のある高速ランダムアクセス機能、の３点が両立できる、新しい強誘電体メモリを提案している。図１６（ｂ）に、この先願の強誘電体メモリの構成を示す。先願においては、１個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成され、１つのメモリセルブロックは、この並列接続のメモリセルを複数直列接続して、一端はブロック選択トランジスタを介してビット線ＢＬに接続され、他端はプレート線ＰＬに接続される。動作としては、スタンバイ（Standby）時には、図１７（ａ）に示すように、全てのワード線ＷＬ０〜ＷＬ３をハイにして、メモリセルトランジスタをオン（ON）にしておき、ブロック選択信号ＢＳをロウ（Low）にして、ブロック選択トランジスタをオフにしておく。こうすることにより、強誘電体キャパシタの両端は、オンしているセルトランジスタにより電気的にショート（short）されるため、両端の電位差は発生せず、記憶分極は安定に保持される。
アクティブ（Active）時は、図１７（ｂ）に示すように、読み出したい強誘電体キャパシタに並列に接続されるメモリセルトランジスタのみオフにして、ブロック選択トランジスタをオンにする。その後、プレート線（ＰＬ）をハイ、ブロック選択信号ＢＳをハイにすることにより、プレート線ＰＬとビット線ＢＬ間の電位差が、オフしたメモリセルトランジスタに並列接続した強誘電体キャパシタＣ１の両端にのみ印加され、強誘電体キャパシタの分極情報がビット線ＢＬに読み出される。よって、セルを直列接続しても、任意のワード線を選択することにより、任意の強誘電体キャパシタのセル情報が読み出され、完全なランダムアクセスが実現できるわけである。またプレート線を複数のメモリセルで共有化できるため、チップサイズを縮小しつつ、プレート線駆動回路（PL Driver）の面積を大きくでき、高速動作が実現できる。
更に、特許文献４において、本発明者等は超高速動作が可能な強誘電体メモリを提案している。この強誘電体メモリは、図１６（ｃ）に示すように強誘電体キャパシタとセルトランジスタを直列接続し、これらセルを複数個並列接続し、この並列接続に更にリセットトランジスタを並列接続したものを、ブロック選択トランジスタを介してビット線に接続したもので、上記先願の効果を発揮しつつ、セルの直列接続を並列接続した効果で更に高速できる。これは、従来の強誘電体メモリと異なり、スタンバイ時、全てのセルトランジスタをオン状態にすることによりリセット（Reset）トランジスタを介して全ての強誘電体キャップ（Cap）を短絡でき、プレート駆動線を共有化できるからである。
また、図１８に示すように、高速リード／ライトが可能な不揮発性メモリとしてＭＲＡＭが提案されている。これはＡｌ２Ｏ３等の薄膜を磁性層（FixeLayer, FreeLayer）でサンドイッチし、上下の磁性層のスピン（Spin）の方向が一致すれば薄膜の電流が増え、スピンが逆であれば電流が減り、その差で２値の値を持つメモリである。
但し、ＦｅＲＡＭと同様に高速リード／ライトが可能だが、ＮＡＮＤフラッシュに比べてチップが大きくコストが高い。また、比較的書き込み時間が短い相変化メモリ（Phase Change Memory、PRAMとも呼ばれる）も提案されているが、これもコストが高い。
以上述べたように、フラッシュ型ＥＥＰＲＯＭメモリ等を用いたメモリシステムは、リードが遅く、プログラム／イレーズに時間がかかる。しかも、カードレベル、ＯＳレベルでは余分なシステム情報を書き込む必要があり、更に時間がかかる。特に、小さいファイルをリード／ライトする場合が最悪となる。
この問題に対応できる１つの解がＦｅＲＡＭ／ＭＲＡＭ／ＰＲＡＭ等の高速リード／ライトができる不揮発性メモリを用いたメモリシステムであるが、コストが高いという問題が発生する。
特開平１０−２５５４８３ 特開平１１−１７７０３６ 特開２０００−２２０１０ 特開２００４−２６３３８３
本発明は、リード／ライトの高速化が図れるメモリシステムを提供する。
本発明の一つの側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記データを記憶するための、ルート情報或いは、ディレクトリ情報或いは、前記データのファイル名称或いは、前記データのファイルサイズ或いは、前記データの記憶箇所を記憶するファイルアロケーションテーブル情報或いは、前記データの書き込み終了時間を記憶するメモリシステムが提供される。
本発明の他の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリに記憶したブロック位置、ページ位置の物理アドレスと、実際の論理アドレスの関係を示す論理−物理変換アドレスを記憶するメモリシステムが提供される。
本発明の更に他の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、論理アドレス空間の中で、前記フラッシュ型ＥＥＰＲＯＭメモリに格納する領域と、前記強誘電体メモリに格納する領域を定義する情報を、前記コントロール回路或いは、前記強誘電体メモリに記憶するメモリシステムが提供される。
本発明の別の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリへの記録を開始したことを示すフラグ情報或いは、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリへの記録を終了したことを示すフラグ情報を記憶するメモリシステムが提供される。
本発明の更に別の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記フラッシュ型ＥＥＰＲＯＭメモリの各ページ、各ブロックの使用の有無のフラグ、使用不可の有無のフラグを記憶するメモリシステムが提供される。
また、本発明の一つの側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、外部からの書き込みに対して、前記強誘電体メモリへの書き込み開始フラグと、書き込みデータと、書き込みアドレスと、書き込み終了フラグを、前記強誘電体メモリに書き込んだ後、前記フラッシュ型ＥＥＰＲＯＭメモリへデータの書き込み及び、前記フラッシュ型ＥＥＰＲＯＭメモリへデータの書き込みにおける、書き込み開始フラグと、書き込みデータと、書き込みアドレスと、書き込み終了フラグを、前記強誘電体メモリに書き込むメモリシステムが提供される。
また、本発明の他の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、外部からの書き込みに対して、前記強誘電体メモリへの書き込み終了フラグを前記強誘電体メモリに書き込んだ後、前記フラッシュ型ＥＥＰＲＯＭメモリへの書き込み終了フラグを前記強誘電体メモリに書き込むメモリシステムが提供される。
また、本発明の更に他の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、前記フラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリには、同じ論理アドレスのデータを格納する事を許し、格納を許したことを示す第１フラグと、同じ論理アドレスでデータの内容が、フラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリで同じか異なるかを示す第２フラグ情報と、前記論理アドレス情報と、前記フラッシュ型ＥＥＰＲＯＭメモリに格納する物理アドレスを、前記強誘電体メモリに記憶することを特徴とするメモリシステムが提供される。
また、本発明の別の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリとフラッシュ型ＥＥＰＲＯＭメモリと前記ハードディスク装置を制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、前記フラッシュ型ＥＥＰＲＯＭメモリと前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記データを記憶するための、ルート情報或いは、ディレクトリ情報或いは、前記データのファイル名称或いは、前記データのファイルサイズ或いは、前記データの記憶箇所を記憶するファイルアロケーションテーブル情報或いは、前記データの書き込み終了時間を記憶するメモリシステムが提供される。
また、本発明の更に別の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、前記フラッシュ型ＥＥＰＲＯＭメモリと、前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリに記憶したブロック位置、ページ位置の物理アドレスと、前記ハードディスク装置の物理アドレスと、実際の論理アドレスの関係を示す論理−物理変換アドレスを記憶するメモリシステムが提供される。
また、本発明の一つの側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、論理アドレス空間の中で、前記フラッシュ型ＥＥＰＲＯＭメモリに格納する領域と、前記ハードディスク装置に格納する領域と、前記強誘電体メモリに格納する領域を定義する情報を、前記コントロール回路或いは、前記強誘電体メモリに記憶するメモリシステムが提供される。
また、本発明の他の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、前記フラッシュ型ＥＥＰＲＯＭメモリと前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリや前記ハードディスク装置への記録を開始したことを示すフラグ情報或いは、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリや前記ハードディスク装置への記録を終了したことを示すフラグ情報を記憶するメモリシステムが提供される。
また、本発明の更に他の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記フラッシュ型ＥＥＰＲＯＭメモリの各ページ、各ブロックの使用の有無のフラグ、使用不可の有無のフラグを記憶し、前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記ハードディスク装置の各トラック、セクター情報の使用の有無のフラグ、使用不可の有無のフラグを記憶するメモリシステムが提供される。
また、本発明の別の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、外部からの書き込みに対して、前記強誘電体メモリへの書き込み終了フラグを前記強誘電体メモリに書き込んだ後、前記フラッシュ型ＥＥＰＲＯＭメモリや、前記ハードディスク装置への書き込み終了フラグを前記強誘電体メモリに書き込むメモリシステムが提供される。
また、本発明の更に別の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、前記フラッシュ型ＥＥＰＲＯＭメモリ或いは前記ハードディスク装置と、前記強誘電体メモリ間には、同じ論理アドレスのデータを格納する事を許し、格納を許したことを示す第１フラグと、同じ論理アドレスでデータの内容が、フラッシュ型ＥＥＰＲＯＭメモリ或いは前記ハードディスク装置と、前記強誘電体メモリ間で同じか異なるかを示す第２フラグ情報と、前記論理アドレス情報と、前記フラッシュ型ＥＥＰＲＯＭメモリ或いは前記ハードディスク装置を格納する物理アドレスを、前記強誘電体メモリに記憶するメモリシステムが提供される。
また、本発明の一つの側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記ハードディスク装置を制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記データを記憶するための、ルート情報或いは、ディレクトリ情報或いは、前記データのファイル名称或いは、前記データのファイルサイズ或いは、前記データの記憶箇所を記憶するファイルアロケーションテーブル情報或いは、前記データの書き込み終了時間を記憶するメモリシステムが提供される。
また、本発明の他の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記ハードディスク装置のメモリに記憶したセクター位置、トラック位置の物理アドレスと、実際の論理アドレスの関係を示す論理−物理変換アドレスを記憶するメモリシステムが提供される。
また、本発明の更に他の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、論理アドレス空間の中で、前記ハードディスク装置に格納する領域と、前記強誘電体メモリに格納する領域を定義する情報を、前記コントロール回路或いは、前記強誘電体メモリに記憶するメモリシステムが提供される。
また、本発明の別の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記ハードディスク装置への記録を開始したことを示すフラグ情報或いは、前記データを実際に前記ハードディスク装置への記録を終了したことを示すフラグ情報を記憶するメモリシステムが提供される。
また、本発明の更に別の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記ハードディスク装置の各トラック、セクター情報の使用の有無のフラグ、使用不可の有無のフラグを記憶するメモリシステムが提供される。
また、本発明の一つの側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、外部からの書き込みに対して、前記強誘電体メモリへの書き込み終了フラグを前記強誘電体メモリに書き込んだ後、前記ハードディスク装置への書き込み終了フラグを前記強誘電体メモリに書き込むメモリシステムが提供される。
また、本発明の他の側面によれば、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、前記ハードディスク装置と、前記強誘電体メモリ間には、同じ論理アドレスのデータを格納する事を許し、格納を許したことを示す第１フラグと、同じ論理アドレスでデータの内容が、前記ハードディスク装置と、前記強誘電体メモリ間で同じか異なるかを示す第２フラグ情報と、前記論理アドレス情報と、前記ハードディスク装置を格納する物理アドレスを、前記強誘電体メモリに記憶するメモリシステムが提供される。
本発明によれば、リード／ライトの高速化が図れるメモリシステムが得られる。
実施形態の説明に先立って、本発明者等が考察した従来のメモリシステムの問題点について図２４、図２５により説明し、その後、この問題点を解決できるメモリシステムの種々の実施形態について説明する。
図２４は、ＳＤカード等に対してホスト側から書き込み命令があった場合の動作を示す模式図である。コントローラはカードの突然の抜き取り対策（瞬時停電も含む）のため、フラッシュ（ＮＡＮＤフラッシュメモリ等を以後フラッシュと呼ぶ）にデータを書く前に、フラッシュ内のシステムブロックのアサインテーブル（Assign Table）に、データを書くブロックに対応するビットにデータ書きをスタートしたことを示すフラグ（Flag）を書く（書いた場合０）。それから、実際のデータに対応するブロック内の各ページにデータを書いた後、最後に論理−物理変換アドレスを書く。
この論理−物理変換アドレスは、この書いたデータが本来の論理アドレスのどこに相当するかを示すアドレスデータである。その後、完全にデータ書いたことを示すために、フラッシュ内のシステムブロックのもう一つのアサインテーブルに、データを書いたブロックに対応するビットにデータ書きを終了したことを示すフラグを書く（書いた場合０）。この意味は、データを書いている途中に突然の抜き取りや、瞬時停電が起こった時、データをどこまで書いたかを、電源を再投入した時に判定して途中から復活するためである。
システムブロックにおいては、その他使えなくなったブロックを示すバッドブロック（Bad Block）の情報や、システムパラメータ等を格納する。この従来のメモリシステムにおいては、アサインテーブルや、論理−物理変換アドレス等はパワーオン（Power-ON）した際にフラッシュからコントローラ側のＳＲＡＭ等の揮発性メモリに読み出され、書き込みが発生した時点で、この揮発性メモリの更新と、フラッシュ側のシステムブロックやデータ書くブロックの論理−物理変換アドレスを書き込む。このような構成の従来のメモリカードにおいては次の問題が発生する。
第１に、フラッシュのプログラムは１ページ（４ＫＢ）単位で、トンネル注入するわけであり、２００μｓ時間が必要になる。よって、たとえ５１２Ｂのアサインテーブルを書き込むのにも２００μｓの時間がかかる。従って、データ破壊防止、カードの抜き取り防止、瞬時停電対策等のために、データ書き込みの初めと終わりのアサインテーブルへの書き込みには４００μｓの時間がかかり、４ＫＢのデータを書くのに本来なら２００μｓで済むのが６００μｓかかってしまい、実効書き込みバンド幅は１／３に低下してしまう。
第２に、論理−物理アドレスもフラッシュに書き込んでいるため、パワーオン時、フラッシュの全てのブロックのデータと同時に書き込んである論理−物理アドレスをコントローラ側に読み出す必要があり、リードの頭だしに要する２５μｓの時間を考えるとフラッシュに分散した論理−物理アドレスを全部読むのに１秒程度かかる。このアドレスがないとリード／ライト命令が来ても何処にデータが格納されているか分からないためである。よって、従来のメモリシステムではパワーオン時直ぐにデータをリード／ライトできず、ディジタルカメラ等の速写に対応できない。論理−物理アドレスを一箇所に集める方法もあるが、これだと一箇所にリード／プログラムが集中してしまい、書き込み制限があるフラッシュでは問題が発生する。
第３に、Ｗｉｎｄｏｗｓ（登録商標）等のオペレーティングシステム（OS:Operating System）で動作した場合、更に実行書き込みバンド幅の性能が劣化する。例えば、１つの４ＫＢのデータを書くにしても、ハードディスク（Hard-Disk）装置、メモリカード、ＤＶＤ，ＣＤ等のメディアにデータを書く場合、ルート（Root）情報、ディレクトリ（Directory）情報、ファイルサイズ、ファイルが格納されているアドレス、書き込み終了時間等、２０ＫＢものシステムデータを書く必要があり、非常にライトの回数が多くなる。これらの情報をフラッシュ等用いたメモリシステムに書き込んだ場合、各々異なる場所にプログラムすることになる。更に、例えば、ファイルが格納されるアドレス（ＦＡＴ）等をフラッシュ等のメモリシステムに書くにも瞬時停電対策のアサインテーブルを２回書く必要があり、ＯＳ動作で、フラッシュ等にデータを書くのに、本来の１０倍の書き込み時間がかかってしまう。
上述したように、フラッシュ型ＥＥＰＲＯＭメモリ等を用いたメモリシステムは、リードが遅く、プログラム／イレーズに時間がかかる。更に、カードレベル、ＯＳレベルでは余分なシステム情報を書き込む必要があり、更に時間がかかる。特に小さいファイルをリード／ライト場合が最悪となる。
この問題に対応できる１つの解がＦｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ等の高速リード／ライトができる不揮発性メモリを用いたメモリシステムであるが、コストが高い問題点が発生する。
本発明は、上述したような考察に基づき、フラッシュ型ＥＥＰＲＯＭメモリ等とＦｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ等の高速リード／ライトができる不揮発性メモリを巧みに組み合わせて利用することにより、大容量のメモリシステムを構成しつつ、高速リード／ライトを実現するものである。
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係るメモリシステムを示すブロック図である。このメモリシステムは、ホスト機器（Host）１１と接続する配線１２と、大容量のデータを記憶するＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ１３−１，…，１３−ｎと、システム情報等やデータ等を記憶する強誘電メモリ１４を内蔵し、ホスト機器１１との通信とＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ１３−１，…，１３−ｎを制御するコントローラ（Controller）１５から構成されている。
強誘電体メモリ１４には、システム情報やデータ等を記憶するばかりでなく、ホスト機器１１からライト命令が来た場合、まず強誘電体メモリ１４にデータを書き込む。この時、強誘電体メモリ１４への書き込み開始フラグと、書き込みアドレスと、書き込み終了フラグを強誘電体メモリ１４に書き込んだ後、フラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎへデータの書き込みを行う。この時、フラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎへデータの書き込み開始フラグと、書き込みアドレスと、書き込み終了フラグも、強誘電体メモリ１４に書き込む。
これにより、メモリシステムとしては、メモリシステム外部からの書き込み命令に対して、一旦、強誘電体メモリ１４にデータを書き込み、その書き込み終了のフラグを持つことにより、メモリシステムを外から見た書き込みは終了する。その後、フラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎへのデータの書き込みを行っている最中で瞬時停電や、カードの抜き取りが発生したとしても、電源が再投入されれば、強誘電体メモリ１４からフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎへのデータの移動、複写を再実行すれば済む。
なお、ここで使用する強誘電体メモリ１４には、従来技術で説明した全ての強誘電体メモリを使うことができる。また、強誘電体メモリ１４に代えてＭＲＡＭ，ＰＲＡＭ等を用いることもでき、フラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎにも従来技術の説明で示した全ての方式が適用できる。
［第２の実施形態］
図２は、本発明の第２の実施形態に係るメモリシステムを示すブロック図である。このメモリシステムは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ（NAND flash memory）１３−１，…，１３−ｎと、強誘電体メモリ（FeRAM）１４と、コントローラ（NAND flash memory controller）１５から構成される。上記コントローラ１５の内部には、ホスト機器１１とのインターフェース回路（Host-Interface）２１、ＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ１３−１，…，１３−ｎとのインターフェース回路（Flash Memory-Interface）２２、強誘電体メモリ１４とのインターフェース回路（FeRAM-Interface）２３、コントローラ１５全体、ＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ１３−１，…，１３−ｎ及び強誘電体メモリ１４を制御するＭＣＵ（Micro Control Unit）２４、このＭＣＵ２４の命令コード（Micro Code）等を格納するマイクロコードメモリ（Micro Code Memory）２５、マルチプレクサ（Multiplexer）／デマルチプレクサ（Demultiplexer）（ＭＵＸ／ＤＭＵＸ）２６、及びページバッファ（Page Buffer）２７を有している。
上記マルチプレクサ／デマルチプレクサ２６は、外部のホスト機器１１からのアドレスによって、データ領域であった場合、ＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ１３−１，…，１３−ｎ側にデータの行き先を切り替え、データを記憶するためのルート情報或いは、ディレクトリ情報或いは、上記データのファイル名称或いは、上記データのファイルサイズ或いは、上記データの記憶箇所を記憶するファイルアロケーションテーブル（FAT:File Allocation Table）情報或いは、上記データの書き込み終了時間情報等であった場合は、強誘電体メモリ１４側にデータの行き先を切り替える。
このような構成にすることにより、大きなメモリ領域を必要とするデータ格納メモリとして、大容量だが、読み出し頭出し時間、プログラム時間、イレーズ時間が必要なフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎに記憶させ、少容量のメモリ領域しか必要としないが、データ書き込みに伴って、小さい容量だが多数場所の書き込みが必要な、上記データを格納するための、ルート情報或いは、ディレクトリ情報或いは、上記データのファイル名称或いは、上記データのファイルサイズ或いは、上記データの記憶箇所を記憶するファイルアロケーションテーブル情報或いは、上記データの書き込み終了時間の記憶を、小容量だが高速リード／ライトができる強誘電体メモリに格納することにより、実質的にシステム情報を書き込む時間を大幅に削減でき、ＯＳシステム全体、メモリシステム全体の性能を大幅に向上させることができる。特に、リード／ライトされるデータファイルサイズが小さい場合、システム情報の記憶量が相対的に大きくなるため、本発明の効果は向上する。
また、ＭＣＵ２４の制御により、データを実際にフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎに記憶する際、一旦、強誘電体メモリ１４に書き込んで、書き込み開始フラグＢｉｎ、書き込み終了フラグＢｅを強誘電体メモリ１４に書き込んでしまえば、メモリシステムの外から見ると書き込みは終了となり、見かけ上の書き込み性能は向上する。そのあと、または並列動作で、書き込み情報をフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎに記憶すれば、図１と同様に瞬時停電対策が可能となる。
更に、ＭＣＵ２４の制御により、実際にフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎに記憶する場合のブロック位置、ページ位置の物理アドレスと、実際の論理アドレスの関係を示す論理−物理変換アドレスなどのシステム情報や、フラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎへの書き込み開始、終了情報も強誘電体メモリ１４に書き込めば、これらシステム情報は高速に書き込め、実際にはデータを書き込む時間が大部分となり、実効書き込み性能は向上する。
更にまた、フラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎのバッドブロック情報や、システムパラメータも強誘電体メモリ１４に書き込めば、動作が遅いフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎへのアクセスが低減し高速化する。また、論理−物理変換アドレス情報や、バッドブロック情報が強誘電体メモリ１４に記憶されていると、メモリシステムの電源投入時に直ぐに論理アドレスに対応するフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎの物理アドレスが判明するので高速パワーオン（Power-ON）が可能となる。
［第３の実施形態］
図３は、本発明の第３の実施形態に係るメモリシステムを示すブロック図である。構造と効果は図２とほぼ同様であり、異なる点は、ページバッファ（Page Buffer）２７’を強誘電体メモリ化した点と、マイクロコードメモリ２５’を強誘電体メモリ化した点である。
ページバッファ２７’を強誘電体メモリで形成すると、バッファ２７’にデータが入った瞬間に電源が切れてもデータを保持できるため、更に高速書き込みが実現できる。また、マイクロコードメモリ２５’を強誘電体メモリで形成すると、マイクロコードの変更が容易になり、再設計や再製造の手間が省ける。
［第４の実施形態］
図４は、本発明の第４の実施形態に係るメモリシステムを示すブロック図である。構造と効果は図２とほぼ同様であり、異なる点は、全ての強誘電体メモリ１４（１４−１，１４−２）をコントローラ１５側に全て搭載したものである。
強誘電体メモリ１４−１，１４−２は、通常のＣＭＯＳプロセスに強誘電体キャップ（Cap）部分を追加するだけなので混載プロセスが容易である。よって、小容量の強誘電体メモリであれば、混載した方がコストを低減できる。このように、本発明の各種実施形態に限らず、メモリシステムの構成において、各種ブロックを１チップ化することも可能であるし、任意に組み合わせることも可能である。
［第５の実施形態］
図５は、本発明の第５の実施形態に係るメモリシステムを示すブロック図である。構造と効果は図２とほぼ同様であり、異なる点は、コントローラ１５側にシステム情報を一次記憶するＳＲＡＭ２８を搭載したものである。
メモリシステムを高速動作させた場合、強誘電体メモリ（ＦｅＲＡＭ）の動作スピードはＳＲＡＭに比べて僅かに劣るので、パワーオン時、強誘電体メモリ１４のシステム情報をＳＲＡＭ２８に読み込み、内容が変更したらその部分を強誘電体メモリ１４に書き戻すことが可能となる。
［第６の実施形態］
図６は、本発明の第６の実施形態に係るメモリシステムにおける書き込み動作のアリゴリズムを示している。このアルゴリズムは、図１から図５に示した全ての回路に適用でき、その他の構成でも適用できる。
バッファを強誘電体メモリで構成した場合には、メモリシステムに対して書き込み命令が来た時、バッファへのライト終了フラグを強誘電体メモリに格納すれば、そこで書き込みとしては終了し、瞬時停電対策ができ、見かけ上の書き込み性能が向上する。
更に、ＳＲＡＭの場合や、バッファを通さず、直接強誘電体メモリにデータを書いても良く。その場合、書き込みフラグが立てば、フラッシュ型ＥＥＰＲＯＭメモリへの書き込み途中で電源がオフ（Off）になっても、電源を再投入することで続きが実行できる。また、フラッシュ型ＥＥＰＲＯＭメモリへの書き込みフラグを強誘電体メモリに格納すれば、性能が向上する。
［第７の実施形態］
図７は、本発明の第７の実施形態に係るメモリシステムを示すブロック図である。構成は、図４と類似しており、図４と同じ効果を発揮する。構成として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ１３−１，…，１３−ｎと、強誘電体メモリを搭載したコントローラ１５から構成され、コントローラ１５内部には、ホスト機器１１とのインターフェース回路２１、ＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ１３−１，…，１３−ｎとのインターフェース回路２２、コントローラ１５全体と、ＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ１３−１，…，１３−ｎを制御するＭＣＵ２４と、このＭＣＵ２４の命令コード等を格納するマイクロコードメモリ２５と、各種データや、システム情報を記憶する強誘電体メモリ１４と、強誘電体メモリ１４のデータをフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎに書き込む際や、ページバッファ２７から、フラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎに書き込む際に使う強誘電体メモリで構成されたライトバックバッファ（Write-Back Buffer）２９とから構成される。
強誘電体メモリの役目と効果に関して言うと、
第１に、ＭＣＵ２４の制御により、データを実際にフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎに記憶する際、一旦強誘電体メモリ１４に対して書き込みを行い、書き込み開始フラグＢｉｎ、書き込み終了フラグＢｅを強誘電体メモリ１４に書き込んでしまえば、メモリシステムの外から見ると書き込みは終了となり、見かけ上の書き込み性能は向上する。そのあと、または並列動作で、書き込み情報をフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎに記憶すれば、図１に示した回路と同様に瞬時停電対策が可能となる。
第２に、ＭＣＵ２４の制御により、実際にフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎに記憶する場合のブロック位置、ページ位置の物理アドレスと、実際の論理アドレスの関係を示す論理−物理変換アドレスなどのシステム情報や、フラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎへの書き込み開始、終了情報も強誘電体メモリ１４に書き込めば、これらシステム情報は高速に書き込め、実際にはデータを書き込む時間が大部分となり、実効書き込み性能は向上する。
第３に、フラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎのバッドブロック情報や、システムパラメータも強誘電体メモリ１４（１４−２）に書き込めば、動作が遅いフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎへのアクセスが低減し高速化する。また、論理−物理変換アドレス情報や、バッドブロック情報が強誘電体メモリ１４（１４−２）に記憶されていると、メモリシステムの電源投入時に直ぐに論理アドレスに対応するフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎの物理アドレスが判明するので高速パワーオンが可能となる。
第４に、強誘電体メモリ１４を不揮発性キャッシュ（Cache）のように扱うこともできる。強誘電体メモリ１４にある程度のデータ領域を確保し、リード時はフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎから強誘電体メモリ１４にデータをコピー（COPY）し、この情報を同時にメモリシステム外に読み出す。
一旦リードされた論理アドレスの情報は、既に強誘電体メモリ１４内にあるので、２回目以降は高速にリードされる。この時、強誘電体メモリ１４には、フラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎのアドレスをタグ（Tag）情報として記憶しておく、また、強誘電体メモリ１４には、メモリ空間の使用の有無を示すユーズドページ（Used Page）を記憶する。
一旦リードされたアドレスの情報をメモリシステム外から書き込む場合は、強誘電体メモリ１４に書き込むだけで見かけ上終了する。但し、この場合、強誘電体メモリ１４のデータ値とフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎのデータ値が異なるためダーティページ（Dirty Page）のフラグを立てる。強誘電体メモリ１４の領域の使用率が上がったら、ライトバックバッファ２９を介して強誘電体メモリ１４からフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎに書き戻す。
この場合、ライトバックバッファ２９が存在すると、強誘電体メモリ１４からライトバックバッファ２９への転送は高速なので、ライトバックバッファ２９からフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎへゆっくり書き戻している間に、強誘電体メモリ１４領域へのリード／ライトができ、高速化できる。この強誘電体メモリ１４からフラッシュ型ＥＥＰＲＯＭメモリ１３−１，…，１３−ｎへの書き戻しは、アクセス頻度が小さいものから行う。このため、強誘電体メモリ１４にはアクセス回数を記憶するカウンタメモリ（Counter Memory）も搭載する。
このキャッシュ機能を搭載することにより、頻繁なアクセスが予想されるデータを記憶するためのルート情報或いは、ディレクトリ情報或いは、上記データのファイル名称或いは、上記データのファイルサイズ或いは、上記データの記憶箇所を記憶するファイルアロケーションテーブル（ＦＡＴ）情報或いは、上記データの書き込み終了時間情報等のシステム情報は常に強誘電体メモリ側に駐在することになり、図４と実質的に同様な効果を発揮できる。
また、図４と組み合わせて、システム情報と、頻繁にアクセスされるデータを強誘電体メモリ側に持つことにすることもできる。メモリシステム全体で見ると、メモリシステムへのリード／ライトが繰り返された場合、頻繁にアクセスされるデータは強誘電体メモリ側に保持され、フラッシュ型ＥＥＰＲＯＭメモリへはアクセスされないので大幅に性能が向上する。特にＰＣ等のように、小さいファイル単にて、頻繁にＯＳがメモリにアクセスに行く場合の性能向上は著しい。
［第８の実施形態］
図８は、本発明の第８の実施形態に係るメモリシステムを示すブロック図である。構成は、図７とほぼ同じで、効果も図７と同じである。異なる点は、比較的容量が大きいキャッシュのデータ領域を外付けの強誘電体メモリ３０で構成した場合を示し、大きなキャッシュが必要な場合、強誘電体メモリ１４混載だけよりコストが下がる。図７と同じ性能を保つには、コントローラ１５と外付けの強誘電体メモリ３０間を比較的高バンド幅のバス（ＢＵＳ）３１で接続する必要はある。強誘電体メモリは、ビット当りのリード／ライトエネルギーは小さく、一度に多くのビットのリード／ライトが可能なため問題はない。
［第９の実施形態］
図９は、本発明の第９の実施形態に係るメモリシステムを示すブロック図である。構成は、図７とほぼ同じで、効果も図７と同じである。異なる点は、全ての強誘電体メモリで構成されるメモリ１４をコントローラ１５外に外付けした点である。また、ページバッファをＳＲＡＭ３２で構成している。
［第１０の実施形態］
図１０は、本発明の第１０の実施形態に係るメモリシステムにおける書き込み動作のアリゴリズムを示している。このアルゴリズムは、図７から図９に示した全ての回路に適用でき、その他の構成でも適用できる。
バッファを強誘電体メモリで構成した場合には、メモリシステムに対して書き込み命令が来た時、バッファへのライト終了フラグを強誘電体メモリに格納すれば、そこで書き込みとしては終了し、瞬時停電対策ができ、見かけ上の書き込み性能が向上する。
更に、ＳＲＡＭの場合や、バッファを通さず次に移っても良い。格納すべきデータが既に、強誘電体メモリ側に存在すれば、強誘電体メモリのキャッシュに書き、存在しなければ、強誘電体メモリの空き空間に書く、空き空間がなくなってきたら、アクセス頻度の低いデータを一旦ライトバッファ（Write Buffer）にコピーさせ、その後ゆっくりフラッシュ型ＥＥＰＲＯＭメモリに書いてもよい。通常のキャッシュと異なる点は、バッファへのライト時、強誘電体メモリのキャッシュへのライト時、ライトバッファへのライト時、フラッシュ型ＥＥＰＲＯＭメモリへのライト時に、少なくとも書き込み終了フラグは強誘電体メモリの管理領域に書き込む点である。
もちろん、書き込みスタートフラグ（Start Flag）もあっても良い。これにより、何時でも電源がオフされても良いことになる。ポイントは各メモリ間でデータを移動させる場合、移動元のデータを移動先にコピー（COPY）した後、移動先の終了フラグを立てて、移動元のスタートのフラグを取り消せば、移動が終了する。これをホスト−メモリシステム間、メモリシステム内のバッファ、強誘電体メモリ、フラッシュ型ＥＥＰＲＯＭメモリ間で繰り返せば、何時電源を落としても良い。フラグをオン／オフさせる途中で電源が落ちると困るが、強誘電体メモリの書き込みサイクル（Cycle）時間は２０ｎｓから１００ｎｓ程度で終わるのでこの間電源が保持される分の安定化キャップ（Cap）を備えればよい。
直接強誘電体メモリにデータを書いても良く。その場合書き込みフラグが立てば、フラッシュ型ＥＥＰＲＯＭメモリへの書き込み途中で電源オフになっても、電源の再投入で続きができる。また、フラッシュ型ＥＥＰＲＯＭメモリへの書き込みフラグを強誘電体メモリに格納すれば、性能が向上する。
［第１１の実施形態］
図１１は、本発明の第１１の実施形態に係るメモリシステムを示すブロック図である。構成は、図１乃至図１０とほぼ同じで、効果もほぼ同じである。異なる点は、メモリシステムの構成内に、コントローラ１５’と強誘電体メモリ１４とフラッシュ型ＥＥＰＲＯＭ１３に加えてハードディスク装置（Hard-Disk）３３と、ハードディスク装置２２とのインターフェース回路（Hard-Disk Interface）３４が有る点である。
ハードディスク装置３３は、磁気の回転盤にヘッド（Head）を近づけて磁気的にデータをリード／ライトさせる装置であるが、所望の位置にヘッドが移動するためのシーク時間が数から十数ｍｓ必要とし、また、回転盤が一回転するのに時間がかかるので、平均半回転の待ち時間がかかりこれが数ｍｓかかる。
このため、リード／ライトの頭だしが長く、小さいファイルを読み書きするのに劣る。よって、ハードディスク装置３３と強誘電体メモリ１４を組み合わせることにより、システム領域は強誘電体メモリ１４に記憶して、データ領域はハードディスク装置３３に記憶するのが望ましいし、頻繁にアクセスされるファイルは強誘電体メモリにコピー（COPY）しておくのも望ましい。簡単に言うと、強誘電体メモリ１４、フラッシュ型ＥＥＰＲＯＭ１３、ハードディスク装置３３の順にリード／ライトが遅くなる。フラッシュ型ＥＥＰＲＯＭ１３、とハードディスク装置３３を比べると圧倒的にハードディスク装置３３のビット当たりのコストが安いため、強誘電体メモリ１４にはシステム情報、フラッシュ型ＥＥＰＲＯＭ１３にはＯＳ、ハードディスク装置３３にはデータの保存が望ましい。これらを領域で最適に区分けることによりＰＣ等の大容量化と、高速化が実現し、高速なＰＣ立ち上げ等が実現できる。
また、強誘電体メモリ１４とハードディスク装置３３だけでも、今まで述べた効果が発揮できる。
［第１２の実施形態］
図１２は、本発明の第１２の実施形態に係るメモリシステムにおける書き込み動作のアリゴリズムを示している。このアルゴリズムは、図１２に示した回路に適用できるし、その他の構成でも適用できる。
［第１３の実施形態］
図１３は、本発明の第１３の実施形態に係るメモリシステムを示すブロック図である。強誘電体メモリ１４、フラッシュ型ＥＥＰＲＯＭメモリ１３、ハードディスク装置３３の３種類のメモリを有し、更に強誘電体メモリ１４にはキャッシュの機能が追加されている。効果は図７等と同じであり、更にハードディスク装置３３を加えた点でより細かく最適にシステム情報、システムデータ、ユーザデータ等に区分けることができる
［第１４の実施形態］
図１４は、本発明の第１４の実施形態に係るメモリシステムにおける書き込み動作のアリゴリズムを示している。このアルゴリズムは、図１２に示した回路に適用できるし、その他の構成でも適用できる。
［第１５の実施形態］
図１５は、本発明の効果を示す具体的例を示している。横軸にはリード／ライトを行うときのファイルサイズ単位を示し、縦軸には実効リード及びライトのバンド幅を示す。
ハードディスク単体（図中ＨＤ）では、ファイルサイズが大きい場合、リード／ライト共にバンド幅は大きいが、ファイルサイズが小さいとシーク（Seek）時間、回転待ち時間が効いて大幅に性能が劣化する。
同様に、フラッシュ型ＥＥＰＲＯＭ（図中ＮＡＮＤ）はプログラムのページ単位を大きくすれば、実効ライトバンド幅は大きくなり、リードはＩＯのバンド幅を大きくすれば実効バンド幅は上がる。しかし、特にライトのバンド幅はファイルサイズが小さいとＦＡＴ情報等システム情報の書き込みに時間がかかり性能は大幅に劣化する。
これに対して、本発明に示すようにシステム情報を強誘電体メモリに持たせ、データをフラッシュ型ＥＥＰＲＯＭメモリに持たせた場合（図中ＮＡＮＤ＋ＦｅＲＡＭ ＦＡＴ）、ファイルサイズが小さい場合でも書き込み性能を維持できる。更に、フラグ情報対の不揮発のキャッシュを強誘電体メモリで構成し、フラッシュ型ＥＥＰＲＯＭメモリと組み合わせた場合（ＮＡＮＤ＋ＦｅＲＡＭ Ｃａｃｈｅ）、書き込み性能が大幅に向上する。このように、キャッシュがあるとリードの性能も向上する。
一方、ＯＳ（ＸＰ）ファイル数分布は、ＷｉｎｄｏｗｓＸＰ（登録商標）のＯＳ部分のファイルサイズ分布を示す。ファイルサイズのピークポイント（Peak Point）で性能を見ると、従来のフラッシュ型ＥＥＰＲＯＭのメモリシステムとハードディスクシステムに比べて、本発明の方式は数倍から数十倍の性能向上ができることが分かる。これにより携帯機器のＯＳ動作が劇的に向上できることが分かる。
従って、上述した第１乃至第１５の実施形態によれば、コストの上昇を抑制しつつ、リード／ライトの高速化が図れるメモリシステムが得られる。
（実施形態の概要）
即ち、本発明の各実施形態においては、次のような構成を採用している。
本発明の第１の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記データを記憶するための、Root情報或いは、Directory情報或いは、前記データのファイル名称或いは、前記データのファイルサイズ或いは、前記データの記憶箇所を記憶するFile Allocation Table情報或いは、前記データの書き込み終了時間を記憶することを特徴とするメモリシステムである。
また、本発明の第２の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリに記憶したBlock位置、Page位置の物理Addressと、実際の論理Addressの関係を示す論理−物理変換Addressを記憶することを特徴とするメモリシステムである。
また、本発明の第３の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、論理Address空間の中で、前記フラッシュ型ＥＥＰＲＯＭメモリに格納する領域と、前記強誘電体メモリに格納する領域を定義する情報を、コントロール回路或いは、前記強誘電体メモリに記憶することを特徴とするメモリシステムである。
また、本発明の第４の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリへの記録を開始したことを示すFlag情報或いは、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリへの記録を終了したことを示すFlag情報を記憶することを特徴とするメモリシステムである。
また、本発明の第５の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記フラッシュ型ＥＥＰＲＯＭメモリの各Page、各Blockの使用の有無のFlag、使用不可の有無のFlagを記憶することを特徴とするメモリシステムである。
また、本発明の第６の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、メモリシステム外部からの書き込みに対して、前記強誘電体メモリへの書き込み開始Flagと、書き込みデータと、書き込みAddressと、書き込み終了Flagを、前記強誘電体メモリに書き込んだ後、前記フラッシュ型ＥＥＰＲＯＭメモリへデータの書き込み及び、前記フラッシュ型ＥＥＰＲＯＭメモリへデータの書き込みにおける、書き込み開始Flagと、書き込みデータと、書き込みAddressと、書き込み終了Flagを、前記強誘電体メモリに書き込むことを特徴とするメモリシステムである。
また、本発明の第７の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、メモリシステム外部からの書き込みに対して、前記強誘電体メモリへの書き込み終了Flagを前記強誘電体メモリに書き込んだ後、前記フラッシュ型ＥＥＰＲＯＭメモリへの書き込み終了Flagを前記強誘電体メモリに書き込むことを特徴とするメモリシステムである。
また、本発明の第８の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリには、同じ論理Addressのデータを格納する事を許し、格納を許したことを示すFlag1と、同じ論理Addressでデータの内容が、フラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリで同じか異なるかを示すFlag2情報と、前記論理Address情報と、前記フラッシュ型ＥＥＰＲＯＭメモリに格納する物理Addressを、前記強誘電体メモリに記憶することを特徴とするメモリシステムである。
また、本発明の第９の形態は、第８の形態と第９の形態を組み合わせたことを特徴とし、
第８形態記載のメモリシステムにおいて、メモリシステム外部からメモリシステムに対してRead命令が来た場合、前記Flag1が許可を示し、前記Flag2が同じことを示した場合、前記強誘電体メモリのデータをメモリシステム外部に読み出すことを特徴とするメモリシステムである。
また、本発明の第１０の形態は、第８の形態と第１０の形態を組み合わせたことを特徴とし、
第８形態記載のメモリシステムにおいて、メモリシステム外部からメモリシステムに対してWrite命令が来た場合、前記Flag2が同じであることを示し、前記Flag2が異なることを示すように変更しつつ、前記強誘電体メモリにデータ書き込むことを特徴とするメモリシステムである。
また、本発明の第１１の形態は、第８の形態と第１１の形態を組み合わせたことを特徴とし、
第８形態記載のメモリシステムにおいて、前記強誘電体メモリのメモリ空間が一定以上の空きがない場合で、前記Flag2情報が異なること示すデータの前記論理Addressのデータを前記強誘電体メモリから前記フラッシュ型ＥＥＰＲＯＭメモリにデータを移動しつつ、前記Flag1の情報を非許可にしつつ、前記強誘電体メモリの未使用空間を空けることを特徴とするメモリシステムである。
また、本発明の第１２の形態は、第１乃至第８の形態と第１２の形態を組み合わせたことを特徴とし、
第１乃至８形態いずれか一つに記載のメモリシステムにおいて、前記強誘電体メモリは、前記強誘電体キャパシタの一端を前記セルトランジスタのソース端に接続し、前記強誘電体キャパシタの他端を前記セルトランジスタのドレイン端に接続して、１個のメモリセルを構成し、これを複数個直列接続した構成を持ち、前記フラッシュ型ＥＥＰＲＯＭメモリは、前記フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数個直列接続した構成を持つことを特徴とするメモリシステムである。
また、本発明の第１３の形態は、第１乃至第８の形態と第１３の形態を組み合わせたことを特徴とし、
第１乃至８形態いずれか一つに記載のメモリシステムにおいて、前記強誘電体メモリは、前記強誘電体キャパシタの一端を前記セルトランジスタのソース端に接続し、前記強誘電体キャパシタの他端をプレート線に接続し、前記セルトランジスタのドレインをビット線に接続した構成を持ち、前記フラッシュ型ＥＥＰＲＯＭメモリは、前記フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数個直列接続した構成を持つことを特徴とするメモリシステムである。
また、本発明の第１４の形態は、第１乃至第８の形態と第１４の形態を組み合わせたことを特徴とし、
第１乃至８形態いずれか一つに記載のメモリシステムにおいて、前記強誘電体メモリは、前記強誘電体キャパシタの一端を前記セルトランジスタのソース端に接続し、これを複数個並列接続してセルブロックを構成し、前記セルブロックに並列にリセットトランジスタを接続し、前記セルブロックの一端はプレート線に接続し、他端はブロック選択トランジスタを介してビット線に接続する構成を持ち、前記フラッシュ型ＥＥＰＲＯＭメモリは、前記フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数個直列接続した構成を持つことを特徴とするメモリシステムである。
また、本発明の第１５の形態は、第１乃至第８の形態と第１５の形態を組み合わせたことを特徴とし、
第１乃至８形態いずれか一つに記載のメモリシステムにおいて、コントロール回路の中に、ＭＣＵ、ＭＣＵを制御するＭＲＯＭ或いは強誘電体メモリで構成されたMicro Codeメモリ、メモリシステム外部とのInterface部分には、データのやり取りを行うＳＲＡＭ或いは強誘電体メモリで構成したバッファメモリ、前記フラッシュ型ＥＥＰＲＯＭメモリからのデータのErrorを補正するＥＣＣ回路、前記強誘電体メモリ回路からのデータのエラーを補正するＥＣＣ回路を少なくとも一つ以上保持することを特徴とするメモリシステムである。
また、本発明の第１６の形態は、第１乃至第６の形態と第１６の形態を組み合わせたことを特徴とし、
第１乃至６形態いずれか一つに記載のメモリシステムにおいて、メモリシステム外部からの書き込みに対して、前記強誘電体メモリへの書き込み終了Flagを前記強誘電体メモリに書き込んだ後、前記フラッシュ型ＥＥＰＲＯＭメモリへの書き込み終了Flagを前記強誘電体メモリに書き込むことを特徴とするメモリシステムである。
また、本発明の第１７の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するHard-Disk装置と、前記強誘電体メモリとフラッシュ型ＥＥＰＲＯＭメモリと前記Hard-Diskを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリと前記Hard-Diskにはデータを記憶し、前記強誘電体メモリには、前記データを記憶するための、Root情報或いは、Directory情報或いは、前記データのファイル名称或いは、前記データのファイルサイズ或いは、前記データの記憶箇所を記憶するFile Allocation table情報或いは、前記データの書き込み終了時間を記憶することを特徴とするメモリシステムである。
また、本発明の第１８の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するHard-Disk装置と、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリと、前記Hard-Diskにはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリに記憶したBlock位置、Page位置の物理Addressと、前記Hard-DiskのSector，Track等の物理Addressと、実際の論理Addressの関係を示す論理−物理変換Addressを記憶することを特徴とするメモリシステムである。
また、本発明の第１９の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するHard-Disk装置と、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、論理Address空間の中で、前記フラッシュ型ＥＥＰＲＯＭメモリに格納する領域と、前記Hard-Diskに格納する領域と、前記強誘電体メモリに格納する領域を定義する情報を、コントロール回路或いは、前記強誘電体メモリに記憶することを特徴とするメモリシステムである。
また、本発明の第２０の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するHard-Disk装置と、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリと前記Hard-Diskにはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリや前記Hard-Diskへの記録を開始したことを示すFlag情報或いは、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリや前記Hard-Diskへの記録を終了したことを示すFlag情報を記憶することを特徴とするメモリシステムである。
また、本発明の第２１の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するHard-Disk装置と、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記フラッシュ型ＥＥＰＲＯＭメモリの各Page、各Blockの使用の有無のFlag、使用不可の有無のFlagを記憶し、前記Hard-Diskにはデータを記憶し、前記強誘電体メモリには、前記Hard-Diskの各Track、Sector情報の使用の有無のFlag、使用不可の有無のFlagを記憶することを特徴とするメモリシステムである。
また、本発明の第２２の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するHard-Disk装置と、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、メモリシステム外部からの書き込みに対して、前記強誘電体メモリへの書き込み終了Flagを前記強誘電体メモリに書き込んだ後、前記フラッシュ型ＥＥＰＲＯＭメモリや、前記Hard-Diskへの書き込み終了Flagを前記強誘電体メモリに書き込むことを特徴とするメモリシステムである。
また、本発明の第２３の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するHard-Disk装置と、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記フラッシュ型ＥＥＰＲＯＭメモリ或いは前記Hard-Disk装置と、前記強誘電体メモリ間には、同じ論理Addressのデータを格納する事を許し、格納を許したことを示すFlag1と、同じ論理Addressでデータの内容が、フラッシュ型ＥＥＰＲＯＭメモリ或いは前記Hard-Disk装置と、前記強誘電体メモリ間で同じか異なるかを示すFlag2情報と、前記論理Address情報と、前記フラッシュ型ＥＥＰＲＯＭメモリ或いは前記Hard-Diskを格納する物理Addressを、前記強誘電体メモリに記憶することを特徴とするメモリシステムである。
また、本発明の第２４の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するHard-Disk装置と、前記強誘電体メモリと前記Hard-Diskを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記Hard-Diskにはデータを記憶し、前記強誘電体メモリには、前記データを記憶するための、Root情報或いは、Directory情報或いは、前記データのファイル名称或いは、前記データのファイルサイズ或いは、前記データの記憶箇所を記憶するFile Allocation Table情報或いは、前記データの書き込み終了時間を記憶することを特徴とするメモリシステムである。
また、本発明の第２５の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するHard-Disk装置と、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記Hard-Diskにはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記Hard-Diskのメモリに記憶したSector位置、Track位置の物理Addressと、実際の論理Addressの関係を示す論理−物理変換Addressを記憶することを特徴とするメモリシステムである。
また、本発明の第２６の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するHard-Disk装置と、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、論理Address空間の中で、前記Hard-Diskに格納する領域と、前記強誘電体メモリに格納する領域を定義する情報を、コントロール回路或いは、前記強誘電体メモリに記憶することを特徴とするメモリシステムである。
また、本発明の第２７の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するHard-Disk装置と、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記Hard-Diskにはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記Hard-Diskへの記録を開始したことを示すFlag情報或いは、前記データを実際に前記Hard-Diskへの記録を終了したことを示すFlag情報を記憶することを特徴とするメモリシステムである。
また、本発明の第２８の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するHard-Disk装置と、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記Hard-Diskにはデータを記憶し、前記強誘電体メモリには、前記Hard-Diskの各Track、Sector情報の使用の有無のFlag、使用不可の有無のFlagを記憶することを特徴とするメモリシステムである。
また、本発明の第２９の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するHard-Disk装置と、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、メモリシステム外部からの書き込みに対して、前記強誘電体メモリへの書き込み終了Flagを前記強誘電体メモリに書き込んだ後、前記Hard-Diskへの書き込み終了Flagを前記強誘電体メモリに書き込むことを特徴とするメモリシステムである。
また、本発明の第３０の形態は、
強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するHard-Disk装置と、前記強誘電体メモリとフラッシュ型メモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有するメモリシステムにおいて、前記Hard-Disk装置と、前記強誘電体メモリ間には、同じ論理Addressのデータを格納する事を許し、格納を許したことを示すFlag1と、同じ論理Addressでデータの内容が、前記Hard-Disk装置と、前記強誘電体メモリ間で同じか異なるかを示すFlag2情報と、前記論理Address情報と、前記Hard-Diskを格納する物理Addressを、前記強誘電体メモリに記憶することを特徴とするメモリシステムである。
（作用）
本発明の一つの側面によれば、大きなメモリ領域を必要とするデータ格納メモリとして、大容量だが、読み出し頭出し時間、プログラム（Program）時間、イレーズ（Erase）時間が必要なフラッシュ型ＥＥＰＲＯＭメモリに記憶させ、少容量のメモリ領域しか必要としないが、データ書き込みに伴って、小さい容量だが多数場所の書き込みが必要な、上記データを格納するための、ルート（Root）情報或いは、ディレクトリ（Directory）情報或いは、上記データのファイル名称或いは、上記データのファイルサイズ或いは、上記データの記憶箇所を記憶するファイルアロケーションテーブル(File Allocation Table)情報或いは、上記データの書き込み終了時間の記憶や、上記データを実際に上記フラッシュ型ＥＥＰＲＯＭメモリに記憶したブロック（Block）位置、ページ（Page）位置の物理アドレス（Address）と、実際の論理アドレス（Address）の関係を示すアサインテーブル（Assign Table）などのシステム情報を、小容量だが、高速リード（Read）／ライト（Write）ができる強誘電体メモリに格納することにより、実質的にシステム情報を書き込む時間を大幅に削減でき、ＯＳシステム全体、メモリシステム全体の性能を大幅に向上させることができる。特に、リード／ライトされるデータファイルサイズが小さい場合、システム情報の記憶量が相対的に大きくなるため、本発明の効果は向上する。
また、論理アドレス空間の中で、上記フラッシュ型ＥＥＰＲＯＭメモリに格納する領域と、上記強誘電体メモリに格納する領域を定義する情報を、コントロール回路或いは、上記強誘電体メモリに記憶することにより、上記システム領域を自由に設定できる上、データ領域においてもリード／ライト頻度が多いファイル（File）を高速化でき、システム全体のリード／ライト性能を向上できる。
更に、上記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、上記強誘電体メモリには、上記データを実際に上記フラッシュ型ＥＥＰＲＯＭメモリへの記録を開始したことを示すフラグ（Flag）情報或いは、上記データを実際に上記フラッシュ型ＥＥＰＲＯＭメモリへの記録を終了したことを示すフラグ情報を記憶することにより、メモリシステムとしての性能が向上する。
更にまた、上記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、上記強誘電体メモリには、上記フラッシュ型ＥＥＰＲＯＭメモリの各ページ、各ブロックの使用の有無のフラグ、使用不可の有無のフラグを記憶することによりこれらの記憶を高速化でき、システム全体の性能が向上する。
また、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、上記強誘電体メモリと上記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、外部からの書き込みに対して、上記強誘電体メモリへの書き込み開始フラグと、書き込みデータと、書き込みアドレスと、書き込み終了フラグを、上記強誘電体メモリに書き込んだ後、上記フラッシュ型ＥＥＰＲＯＭメモリへデータの書き込み及び、上記フラッシュ型ＥＥＰＲＯＭメモリへデータの書き込みにおける、書き込み開始フラグと、書き込みデータと、書き込みアドレスと、書き込み終了フラグを、上記強誘電体メモリに書き込むことにより、メモリシステムとしては、メモリシステム外部からの書き込み命令に対して、一旦、強誘電体メモリにデータを書き込み、その書き込み終了のフラグを持つことにより、メモリシステムを外から見た書き込みは終了する。その後、フラッシュ型ＥＥＰＲＯＭメモリへのデータの書き込みを行っている最中で瞬時停電や、カードの抜き取りが発生したとしても、電源が再投入されれば、強誘電体メモリからフラッシュ型ＥＥＰＲＯＭメモリへのデータの移動、複写を再実行すれば済む。
更に、上記フラッシュ型ＥＥＰＲＯＭメモリと、上記強誘電体メモリには、同じ論理アドレスのデータを格納する事を許し、格納を許したことを示す第１フラグと、同じ論理アドレスでデータの内容が、フラッシュ型ＥＥＰＲＯＭメモリと、上記強誘電体メモリで同じか異なるかを示す第２フラグ情報と、上記論理アドレス情報と、上記フラッシュ型ＥＥＰＲＯＭメモリに格納する物理アドレスを、上記強誘電体メモリに記憶することにより、読み出し頻度が高いデータのリード／ライトは強誘電体メモリへのアクセスだけで済み、フラッシュ型ＥＥＰＲＯＭメモリへのアクセスが減少し、実効的なリード／ライトのバンド幅が向上する。
更にまた、メモリシステムをハードディスク、フラッシュ型ＥＥＰＲＯＭメモリ、記強誘電体メモリで構成し、システム情報を強誘電体メモリに記憶し、データをハードディスク，フラッシュ型ＥＥＰＲＯＭメモリで持つことにより、より大容量のメモリシステムでありつつ、高速動作が可能となる。
以上詳述してきたように本発明の各実施形態によれば、データの書き込みに付随するＯＳ等のファイルシステム情報、カード等システム情報の高速リード／ライトが実現でき、低コストで大容量でしかも高速でデータのリード／ライトが可能なメモリシステムを構築できる。
なお、種々の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
本発明の第１の実施形態に係るメモリシステムを示すブロック図。 本発明の第２の実施形態に係るメモリシステムを示すブロック図。 本発明の第３の実施形態に係るメモリシステムを示すブロック図。 本発明の第４の実施形態に係るメモリシステムを示すブロック図。 本発明の第５の実施形態に係るメモリシステムを示すブロック図。 本発明の第６の実施形態に係るメモリシステムの書き込み動作を示すアリゴリズム図。 本発明の第７の実施形態に係るメモリシステムを示すブロック図。 本発明の第８の実施形態に係るメモリシステムを示すブロック図。 本発明の第９の実施形態に係るメモリシステムを示すブロック図。 本発明の第１０の実施形態に係るメモリシステムの書き込み動作を示すアリゴリズム図。 本発明の第１１の実施形態に係るメモリシステムを示すブロック図。 本発明の第１２の実施形態に係るメモリシステムの書き込み動作を示すアリゴリズム図。 本発明の第１３の実施形態に係るメモリシステムを示すブロック図。 本発明の第１４の実施形態に係るメモリシステムの書き込み動作を示すアリゴリズム図。 本発明の第１乃至第１４の実施形態を適用したメモリシステムのファイルサイズ単位とバンド幅との関係を示す特性図。 従来の強誘電体メモリと先願の強誘電体メモリを示す回路図。 先願の強誘電体メモリの動作例について説明するための回路図及び特性図。 従来の磁気抵抗効果を利用したメモリを示す回路図及び断面構成図。 従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルブロックを示す回路図。 従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイについて説明するための回路図及びブロック図。 従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの動作例について説明するための回路図及びセルトランジスタの閾値電圧の分布図。 従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの多値動作について説明するための模式図。 従来のＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型のフラッシュＥＥＰＲＯＭのメモリセルの等価回路図。 本発明者等が考察した従来のメモリシステムの問題点について説明するためのもので、メモリカードの動作例を示す模式図。 本発明者等が考察した従来のメモリシステムの問題点について説明するためのもので、従来のＯＳ動作におけるファイルの書き込みシーケンスを示す模式図。
符号の説明
１１…ホスト機器、１２…配線、１３−１，…，１３−ｎ…ＮＡＮＤ型フラッシュＥＥＰＲＯＭメモリ、１４，１４−１，１４−２…強誘電体メモリ、１５…コントローラ（コントロール回路）、２１，２２，２３，３４…インターフェース回路、２４…ＭＣＵ、２５，２５’…マイクロコードメモリ、２６…マルチプレクサ／デマルチプレクサ、２７，２７’…ページバッファ、２８…ＳＲＡＭ、２９…ライトバックバッファ、３０…キャッシュのデータ領域、３１…バス、３２…ＳＲＡＭ、３３…ハードディスク装置、Ｂｉｎ／Ｂｅ…バッファメモリ（ＳＲＡＭ，ＦｅＲＡＭ等）への書き込み開始終了情報、ＦＡＴ…ファイルアロケーションテーブル、Ｒ…リード、Ｗ…ライト、／ＢＬ，ＢＬ，ＢＬｉ…ビット線、ＰＬ，ＰＬｉ…プレート電極、ＷＬ…ワード線、ＷＬｉ…サブワード線、ＢＳ，ＢＳｉ…ブロック選択線、ＳＬ…ソース線、ＳＳＬ，ＧＳＬ…ブロック選択線、ＡＴ…アロケーションテーブル。

Claims (27)

  1. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記データを記憶するための、ルート情報或いは、ディレクトリ情報或いは、前記データのファイル名称或いは、前記データのファイルサイズ或いは、前記データの記憶箇所を記憶するファイルアロケーションテーブル情報或いは、前記データの書き込み終了時間を記憶することを特徴とするメモリシステム。
  2. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリに記憶したブロック位置、ページ位置の物理アドレスと、実際の論理アドレスの関係を示す論理−物理変換アドレスを記憶することを特徴とするメモリシステム。
  3. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    論理アドレス空間の中で、前記フラッシュ型ＥＥＰＲＯＭメモリに格納する領域と、前記強誘電体メモリに格納する領域を定義する情報を、前記コントロール回路或いは、前記強誘電体メモリに記憶することを特徴とするメモリシステム。
  4. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリへの記録を開始したことを示すフラグ情報或いは、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリへの記録を終了したことを示すフラグ情報を記憶することを特徴とするメモリシステム。
  5. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記フラッシュ型ＥＥＰＲＯＭメモリの各ページ、各ブロックの使用の有無のフラグ、使用不可の有無のフラグを記憶することを特徴とするメモリシステム。
  6. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    外部からの書き込みに対して、前記強誘電体メモリへの書き込み開始フラグと、書き込みデータと、書き込みアドレスと、書き込み終了フラグを、前記強誘電体メモリに書き込んだ後、前記フラッシュ型ＥＥＰＲＯＭメモリへデータの書き込み及び、前記フラッシュ型ＥＥＰＲＯＭメモリへデータの書き込みにおける、書き込み開始フラグと、書き込みデータと、書き込みアドレスと、書き込み終了フラグを、前記強誘電体メモリに書き込むことを特徴とするメモリシステム。
  7. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    外部からの書き込みに対して、前記強誘電体メモリへの書き込み終了フラグを前記強誘電体メモリに書き込んだ後、前記フラッシュ型ＥＥＰＲＯＭメモリへの書き込み終了フラグを前記強誘電体メモリに書き込むことを特徴とするメモリシステム。
  8. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    前記フラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリには、同じ論理アドレスのデータを格納する事を許し、格納を許したことを示す第１フラグと、同じ論理アドレスでデータの内容が、フラッシュ型ＥＥＰＲＯＭメモリと、前記強誘電体メモリで同じか異なるかを示す第２フラグ情報と、前記論理アドレス情報と、前記フラッシュ型ＥＥＰＲＯＭメモリに格納する物理アドレスを、前記強誘電体メモリに記憶することを特徴とするメモリシステム。
  9. 請求項８記載のメモリシステムにおいて、メモリシステム外部からメモリシステムに対してリード命令が来た場合、前記第１フラグが許可を示し、前記第２フラグが同じことを示した場合、前記強誘電体メモリのデータをメモリシステム外部に読み出すことを特徴とするメモリシステム。
  10. 請求項８記載のメモリシステムにおいて、メモリシステム外部からメモリシステムに対してライト命令が来た場合、前記第２フラグが同じであることを示し、前記第２フラグが異なることを示すように変更しつつ、前記強誘電体メモリにデータ書き込むことを特徴とするメモリシステム。
  11. 請求項８記載のメモリシステムにおいて、前記強誘電体メモリのメモリ空間が一定以上の空きがない場合で、前記第２フラグ情報が異なること示すデータの前記論理アドレスのデータを前記強誘電体メモリから前記フラッシュ型ＥＥＰＲＯＭメモリにデータを移動しつつ、前記第１フラグの情報を非許可にしつつ、前記強誘電体メモリの未使用空間を空けることを特徴とするメモリシステム。
  12. 請求項１乃至８いずれか１項記載のメモリシステムにおいて、前記コントロール回路の中に、ＭＣＵ、ＭＣＵを制御するＭＲＯＭ或いは強誘電体メモリで構成されたマイクロコードメモリ、メモリシステム外部とのインターフェース部分には、データのやり取りを行うＳＲＡＭ或いは強誘電体メモリで構成したバッファメモリ、前記フラッシュ型ＥＥＰＲＯＭメモリからのデータのエラーを補正するＥＣＣ回路、前記強誘電体メモリ回路からのデータのエラーを補正するＥＣＣ回路を少なくとも一つ以上保持することを特徴とするメモリシステム。
  13. 請求項１乃至６いずれか１項記載のメモリシステムにおいて、メモリシステム外部からの書き込みに対して、前記強誘電体メモリへの書き込み終了フラグを前記強誘電体メモリに書き込んだ後、前記フラッシュ型ＥＥＰＲＯＭメモリへの書き込み終了フラグを前記強誘電体メモリに書き込むことを特徴とするメモリシステム。
  14. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリと前記ハードディスク装置を制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    前記フラッシュ型ＥＥＰＲＯＭメモリと前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記データを記憶するための、ルート情報或いは、ディレクトリ情報或いは、前記データのファイル名称或いは、前記データのファイルサイズ或いは、前記データの記憶箇所を記憶するファイルアロケーションテーブル情報或いは、前記データの書き込み終了時間を記憶することを特徴とするメモリシステム。
  15. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    前記フラッシュ型ＥＥＰＲＯＭメモリと、前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリに記憶したブロック位置、ページ位置の物理アドレスと、前記ハードディスク装置の物理アドレスと、実際の論理アドレスの関係を示す論理−物理変換アドレスを記憶することを特徴とするメモリシステム。
  16. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    論理アドレス空間の中で、前記フラッシュ型ＥＥＰＲＯＭメモリに格納する領域と、前記ハードディスク装置に格納する領域と、前記強誘電体メモリに格納する領域を定義する情報を、前記コントロール回路或いは、前記強誘電体メモリに記憶することを特徴とするメモリシステム。
  17. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    前記フラッシュ型ＥＥＰＲＯＭメモリと前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリや前記ハードディスク装置への記録を開始したことを示すフラグ情報或いは、前記データを実際に前記フラッシュ型ＥＥＰＲＯＭメモリや前記ハードディスク装置への記録を終了したことを示すフラグ情報を記憶することを特徴とするメモリシステム。
  18. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    前記フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、前記強誘電体メモリには、前記フラッシュ型ＥＥＰＲＯＭメモリの各ページ、各ブロックの使用の有無のフラグ、使用不可の有無のフラグを記憶し、前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記ハードディスク装置の各トラック、セクター情報の使用の有無のフラグ、使用不可の有無のフラグを記憶することを特徴とするメモリシステム。
  19. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    外部からの書き込みに対して、前記強誘電体メモリへの書き込み終了フラグを前記強誘電体メモリに書き込んだ後、前記フラッシュ型ＥＥＰＲＯＭメモリや、前記ハードディスク装置への書き込み終了フラグを前記強誘電体メモリに書き込むことを特徴とするメモリシステム。
  20. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型ＥＥＰＲＯＭメモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    前記フラッシュ型ＥＥＰＲＯＭメモリ或いは前記ハードディスク装置と、前記強誘電体メモリ間には、同じ論理アドレスのデータを格納する事を許し、格納を許したことを示す第１フラグと、同じ論理アドレスでデータの内容が、フラッシュ型ＥＥＰＲＯＭメモリ或いは前記ハードディスク装置と、前記強誘電体メモリ間で同じか異なるかを示す第２フラグ情報と、前記論理アドレス情報と、前記フラッシュ型ＥＥＰＲＯＭメモリ或いは前記ハードディスク装置を格納する物理アドレスを、前記強誘電体メモリに記憶することを特徴とするメモリシステム。
  21. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記ハードディスク装置を制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記データを記憶するための、ルート情報或いは、ディレクトリ情報或いは、前記データのファイル名称或いは、前記データのファイルサイズ或いは、前記データの記憶箇所を記憶するファイルアロケーションテーブル情報或いは、前記データの書き込み終了時間を記憶することを特徴とするメモリシステム。
  22. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記ハードディスク装置のメモリに記憶したセクター位置、トラック位置の物理アドレスと、実際の論理アドレスの関係を示す論理−物理変換アドレスを記憶することを特徴とするメモリシステム。
  23. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    論理アドレス空間の中で、前記ハードディスク装置に格納する領域と、前記強誘電体メモリに格納する領域を定義する情報を、前記コントロール回路或いは、前記強誘電体メモリに記憶することを特徴とするメモリシステム。
  24. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記データを実際に前記ハードディスク装置への記録を開始したことを示すフラグ情報或いは、前記データを実際に前記ハードディスク装置への記録を終了したことを示すフラグ情報を記憶することを特徴とするメモリシステム。
  25. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    前記ハードディスク装置にはデータを記憶し、前記強誘電体メモリには、前記ハードディスク装置の各トラック、セクター情報の使用の有無のフラグ、使用不可の有無のフラグを記憶することを特徴とするメモリシステム。
  26. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    外部からの書き込みに対して、前記強誘電体メモリへの書き込み終了フラグを前記強誘電体メモリに書き込んだ後、前記ハードディスク装置への書き込み終了フラグを前記強誘電体メモリに書き込むことを特徴とするメモリシステム。
  27. 強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、磁気でデータを記憶するハードディスク装置と、前記強誘電体メモリと前記フラッシュ型ＥＥＰＲＯＭメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、
    前記ハードディスク装置と、前記強誘電体メモリ間には、同じ論理アドレスのデータを格納する事を許し、格納を許したことを示す第１フラグと、同じ論理アドレスでデータの内容が、前記ハードディスク装置と、前記強誘電体メモリ間で同じか異なるかを示す第２フラグ情報と、前記論理アドレス情報と、前記ハードディスク装置を格納する物理アドレスを、前記強誘電体メモリに記憶することを特徴とするメモリシステム。
JP2005162795A 2005-06-02 2005-06-02 メモリシステム Pending JP2006338370A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005162795A JP2006338370A (ja) 2005-06-02 2005-06-02 メモリシステム
US11/443,388 US7397686B2 (en) 2005-06-02 2006-05-31 Memory system combining flash EEPROM and FeRAM

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005162795A JP2006338370A (ja) 2005-06-02 2005-06-02 メモリシステム

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011180807A Division JP2011258229A (ja) 2011-08-22 2011-08-22 メモリシステム

Publications (1)

Publication Number Publication Date
JP2006338370A true JP2006338370A (ja) 2006-12-14

Family

ID=37493932

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005162795A Pending JP2006338370A (ja) 2005-06-02 2005-06-02 メモリシステム

Country Status (2)

Country Link
US (1) US7397686B2 (ja)
JP (1) JP2006338370A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010277298A (ja) * 2009-05-28 2010-12-09 Giga-Byte Technology Co Ltd フラッシュメモリ制御装置
JP2010287203A (ja) * 2009-06-11 2010-12-24 Sean Eilert 階層メモリ・アーキテクチャのためのメモリ・デバイス
JP2012038245A (ja) * 2010-08-11 2012-02-23 Univ Of Tokyo 制御装置およびデータ記憶装置
JP2014048679A (ja) * 2012-08-29 2014-03-17 Buffalo Memory Co Ltd Ｓｓｄ（ソリッドステートドライブ）装置
JP2015026379A (ja) * 2013-07-26 2015-02-05 アバランチ テクノロジー， インコーポレイテッド 磁気ランダムアクセスメモリ（ｍｒａｍ）を使用する記憶デバイスのメモリアレイのコントローラ管理
US9003261B2 (en) 2012-11-05 2015-04-07 Kabushiki Kaisha Toshiba Memory system

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1850347A1 (en) * 2006-04-28 2007-10-31 Deutsche Thomson-Brandt Gmbh Method and device for writing to a flash memory
US7613876B2 (en) * 2006-06-08 2009-11-03 Bitmicro Networks, Inc. Hybrid multi-tiered caching storage system
US9052826B2 (en) * 2006-07-28 2015-06-09 Condusiv Technologies Corporation Selecting storage locations for storing data based on storage location attributes and data usage statistics
US7870128B2 (en) 2006-07-28 2011-01-11 Diskeeper Corporation Assigning data for storage based on speed with which data may be retrieved
US7761623B2 (en) * 2006-09-28 2010-07-20 Virident Systems, Inc. Main memory in a system with a memory controller configured to control access to non-volatile memory, and related technologies
US9984012B2 (en) 2006-09-28 2018-05-29 Virident Systems, Llc Read writeable randomly accessible non-volatile memory modules
US8943245B2 (en) * 2006-09-28 2015-01-27 Virident Systems, Inc. Non-volatile type memory modules for main memory
JP2008097107A (ja) * 2006-10-06 2008-04-24 Seiko Epson Corp データ記録装置及びその制御方法
US9153337B2 (en) 2006-12-11 2015-10-06 Marvell World Trade Ltd. Fatigue management system and method for hybrid nonvolatile solid state memory system
US20080140918A1 (en) * 2006-12-11 2008-06-12 Pantas Sutardja Hybrid non-volatile solid state memory system
JP2008181380A (ja) * 2007-01-25 2008-08-07 Toshiba Corp メモリシステムおよびその制御方法
KR100896181B1 (ko) * 2007-01-26 2009-05-12 삼성전자주식회사 임베디드 낸드 플래시 메모리 제어 장치 및 방법
JP2008227896A (ja) * 2007-03-13 2008-09-25 Seiko Epson Corp データ処理装置及び電子機器
JP2008251138A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカード
JP2009289155A (ja) * 2008-05-30 2009-12-10 Panasonic Corp 半導体記憶装置
US8140739B2 (en) * 2008-08-08 2012-03-20 Imation Corp. Flash memory based storage devices utilizing magnetoresistive random access memory (MRAM) to store files having logical block addresses stored in a write frequency file buffer table
KR101515525B1 (ko) 2008-10-02 2015-04-28 삼성전자주식회사 메모리 장치 및 메모리 장치의 동작 방법
US8134868B2 (en) 2008-11-06 2012-03-13 Micron Technology, Inc. Memory device biasing method and apparatus
US8050092B2 (en) * 2009-05-29 2011-11-01 Seagate Technology Llc NAND flash memory with integrated bit line capacitance
KR101395086B1 (ko) * 2010-06-08 2014-05-19 한국전자통신연구원 메모리 셀 및 이를 이용한 메모리 장치
US8284608B2 (en) * 2010-10-05 2012-10-09 Nxp B.V. Combined EEPROM/flash non-volatile memory circuit
US8456917B1 (en) * 2011-11-29 2013-06-04 Elpida Memory, Inc. Logic circuit for a semiconductor memory device, and method of managing an operation in the semiconductor memory device
US9082494B2 (en) * 2012-01-13 2015-07-14 Micron Technology, Inc. Memory cells having a common gate terminal
US9892798B2 (en) 2012-09-11 2018-02-13 Seagate Technology Llc Data protection for unexpected power loss
US20140219021A1 (en) * 2013-02-07 2014-08-07 Seagate Technology Llc Data protection for unexpected power loss
US9177638B2 (en) * 2012-11-13 2015-11-03 Western Digital Technologies, Inc. Methods and devices for avoiding lower page corruption in data storage devices
US9842660B1 (en) 2012-12-28 2017-12-12 Virident Systems, Llc System and method to improve enterprise reliability through tracking I/O performance metrics in non-volatile random access memory
US9286002B1 (en) 2012-12-28 2016-03-15 Virident Systems Inc. Dynamic restriping in nonvolatile memory systems
US20140245021A1 (en) * 2013-02-27 2014-08-28 Kabushiki Kaisha Toshiba Storage system in which fictitious information is prevented
US9021188B1 (en) 2013-03-15 2015-04-28 Virident Systems Inc. Small block write operations in non-volatile memory systems
US9135164B2 (en) 2013-03-15 2015-09-15 Virident Systems Inc. Synchronous mirroring in non-volatile memory systems
US10073626B2 (en) 2013-03-15 2018-09-11 Virident Systems, Llc Managing the write performance of an asymmetric memory system
CN104679592A (zh) * 2013-12-02 2015-06-03 北京兆易创新科技股份有限公司 一种微控制单元mcu中资源动态分配的方法和***
KR102272228B1 (ko) * 2014-05-13 2021-07-06 삼성전자주식회사 불휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
US9208863B1 (en) * 2014-05-19 2015-12-08 Kabushiki Kaisha Toshiba Memory system and method of controlling memory system
US20160188414A1 (en) * 2014-12-24 2016-06-30 Intel Corporation Fault tolerant automatic dual in-line memory module refresh
CN104679609B (zh) * 2015-02-11 2017-12-15 北京配天技术有限公司 数控***
CN105630406B (zh) * 2015-05-29 2019-02-01 上海磁宇信息科技有限公司 利用mram作为编辑缓存区的存储***及编辑缓存方法
US10275160B2 (en) 2015-12-21 2019-04-30 Intel Corporation Method and apparatus to enable individual non volatile memory express (NVME) input/output (IO) Queues on differing network addresses of an NVME controller
US10200376B2 (en) 2016-08-24 2019-02-05 Intel Corporation Computer product, method, and system to dynamically provide discovery services for host nodes of target systems and storage resources in a network
US10176116B2 (en) 2016-09-28 2019-01-08 Intel Corporation Computer product, method, and system to provide discovery services to discover target storage resources and register a configuration of virtual target storage resources mapping to the target storage resources and an access control list of host nodes allowed to access the virtual target storage resources
US10671531B2 (en) * 2018-07-13 2020-06-02 Seagate Technology Llc Secondary memory configuration for data backup
US10878912B1 (en) * 2019-08-02 2020-12-29 Kabushiki Kaisha Toshiba Multi-cell modulation for flash memory
CN113312207B (zh) * 2021-05-07 2023-12-05 埃森智能科技（深圳）有限公司 一种采用铁电存储器的数据存储方法及其可编程逻辑控制器
CN113380807A (zh) * 2021-06-09 2021-09-10 无锡拍字节科技有限公司 3d闪存存储器及其控制器结构

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0528039A (ja) * 1991-07-22 1993-02-05 Melco:Kk 記憶装置
JPH06131266A (ja) * 1992-09-25 1994-05-13 Internatl Business Mach Corp <Ibm> ランダム・アクセス可能かつ書換え可能メモリを用いる外部記憶装置におけるプログラム直接実行の制御方法および装置
JPH07295866A (ja) * 1994-04-20 1995-11-10 Casio Comput Co Ltd データ処理装置
JPH0997199A (ja) * 1995-09-28 1997-04-08 Canon Inc フラッシュｒｏｍ管理方法及び装置及びコンピュータ制御装置
JPH11259360A (ja) * 1998-03-09 1999-09-24 Seiko Epson Corp 半導体集積装置及び不揮発性メモリ書き込み方式
JP2003228513A (ja) * 2001-11-28 2003-08-15 Access:Kk メモリ制御方法および装置
JP2004038237A (ja) * 2002-06-28 2004-02-05 Seiko Epson Corp 情報処理装置およびプログラム
JP2004259265A (ja) * 2003-02-04 2004-09-16 Matsushita Electric Ind Co Ltd 半導体メモリカード、コンピュータ読取可能なプログラム
JP2005092678A (ja) * 2003-09-19 2005-04-07 Matsushita Electric Ind Co Ltd 半導体メモリカード及び不揮発性メモリのデータ消去処理方法
JP2005108304A (ja) * 2003-09-29 2005-04-21 Toshiba Corp 半導体記憶装置及びその制御方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3766181B2 (ja) 1996-06-10 2006-04-12 株式会社東芝 半導体記憶装置とそれを搭載したシステム
JP3961651B2 (ja) 1997-12-16 2007-08-22 株式会社東芝 半導体記憶装置
JP3961680B2 (ja) 1998-06-30 2007-08-22 株式会社東芝 半導体記憶装置
JP4146006B2 (ja) * 1998-09-28 2008-09-03 富士通株式会社 フラッシュメモリを有する電子機器
JP2002197415A (ja) * 2000-12-27 2002-07-12 Fujitsu Ltd データ記憶装置
US7103718B2 (en) * 2002-09-03 2006-09-05 Hewlett-Packard Development Company, L.P. Non-volatile memory module for use in a computer system
US20050041453A1 (en) * 2003-08-22 2005-02-24 Brazis Paul W. Method and apparatus for reading and writing to solid-state memory
US20050050261A1 (en) * 2003-08-27 2005-03-03 Thomas Roehr High density flash memory with high speed cache data interface
JP4074279B2 (ja) 2003-09-22 2008-04-09 株式会社東芝 半導体集積回路装置、デジタルカメラ、デジタルビデオカメラ、コンピュータシステム、携帯コンピュータシステム、論理可変ｌｓｉ装置、ｉｃカード、ナビゲーションシステム、ロボット、画像表示装置、光ディスク記憶装置
JP2005301591A (ja) * 2004-04-09 2005-10-27 Toshiba Corp 不揮発性メモリを備えた装置及びメモリコントロ−ラ
JP5007485B2 (ja) * 2004-08-26 2012-08-22 ソニー株式会社 半導体記憶装置およびそのアクセス方法、並びにメモリ制御システム
JP4956922B2 (ja) * 2004-10-27 2012-06-20 ソニー株式会社 記憶装置
JP2006338371A (ja) * 2005-06-02 2006-12-14 Toshiba Corp メモリシステム
KR20070074134A (ko) * 2006-01-06 2007-07-12 삼성전자주식회사 메모리 카드의 저장용량을 확장시키는 장치 및 그를 이용한메모리 카드의 동작 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0528039A (ja) * 1991-07-22 1993-02-05 Melco:Kk 記憶装置
JPH06131266A (ja) * 1992-09-25 1994-05-13 Internatl Business Mach Corp <Ibm> ランダム・アクセス可能かつ書換え可能メモリを用いる外部記憶装置におけるプログラム直接実行の制御方法および装置
JPH07295866A (ja) * 1994-04-20 1995-11-10 Casio Comput Co Ltd データ処理装置
JPH0997199A (ja) * 1995-09-28 1997-04-08 Canon Inc フラッシュｒｏｍ管理方法及び装置及びコンピュータ制御装置
JPH11259360A (ja) * 1998-03-09 1999-09-24 Seiko Epson Corp 半導体集積装置及び不揮発性メモリ書き込み方式
JP2003228513A (ja) * 2001-11-28 2003-08-15 Access:Kk メモリ制御方法および装置
JP2004038237A (ja) * 2002-06-28 2004-02-05 Seiko Epson Corp 情報処理装置およびプログラム
JP2004259265A (ja) * 2003-02-04 2004-09-16 Matsushita Electric Ind Co Ltd 半導体メモリカード、コンピュータ読取可能なプログラム
JP2005092678A (ja) * 2003-09-19 2005-04-07 Matsushita Electric Ind Co Ltd 半導体メモリカード及び不揮発性メモリのデータ消去処理方法
JP2005108304A (ja) * 2003-09-29 2005-04-21 Toshiba Corp 半導体記憶装置及びその制御方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010277298A (ja) * 2009-05-28 2010-12-09 Giga-Byte Technology Co Ltd フラッシュメモリ制御装置
JP2010287203A (ja) * 2009-06-11 2010-12-24 Sean Eilert 階層メモリ・アーキテクチャのためのメモリ・デバイス
US9123409B2 (en) 2009-06-11 2015-09-01 Micron Technology, Inc. Memory device for a hierarchical memory architecture
US9626327B2 (en) 2009-06-11 2017-04-18 Micron Technology, Inc. Memory device for a hierarchical memory architecture
US10031879B2 (en) 2009-06-11 2018-07-24 Micron Technology, Inc. Memory device for a hierarchical memory architecture
US10725956B2 (en) 2009-06-11 2020-07-28 Micron Technology, Inc. Memory device for a hierarchical memory architecture
JP2012038245A (ja) * 2010-08-11 2012-02-23 Univ Of Tokyo 制御装置およびデータ記憶装置
US9015524B2 (en) 2010-08-11 2015-04-21 The University Of Tokyo Control device and data storage device having a plurality of memories and error correction where a data length and a code length are set to tend to be longer as a number of writes and erases increases
JP2014048679A (ja) * 2012-08-29 2014-03-17 Buffalo Memory Co Ltd Ｓｓｄ（ソリッドステートドライブ）装置
US9632714B2 (en) 2012-08-29 2017-04-25 Buffalo Memory Co., Ltd. Solid-state drive device
US9003261B2 (en) 2012-11-05 2015-04-07 Kabushiki Kaisha Toshiba Memory system
JP2015026379A (ja) * 2013-07-26 2015-02-05 アバランチ テクノロジー， インコーポレイテッド 磁気ランダムアクセスメモリ（ｍｒａｍ）を使用する記憶デバイスのメモリアレイのコントローラ管理

Also Published As

Publication number Publication date
US20060274566A1 (en) 2006-12-07
US7397686B2 (en) 2008-07-08

Similar Documents

Publication Publication Date Title
US7397686B2 (en) Memory system combining flash EEPROM and FeRAM
US7248493B2 (en) Memory system having improved random write performance
US20150255159A1 (en) Method for controlling a non-volatile semiconductor memory, and semiconductor storage system
US7529129B2 (en) Single level cell programming in a multiple level cell non-volatile memory device
US20170160942A1 (en) Data storage device and flash memory control method
US8966163B2 (en) Non-volatile memory device and method for programming the same
US11537483B2 (en) Controller for managing superblocks and operation method thereof
US8102707B2 (en) Non-volatile multilevel memory cells
US8812773B2 (en) Method of merging blocks in a semiconductor memory device, and semiconductor memory device to perform a method of merging blocks
JP2003217288A (ja) リードディスターブを緩和したフラッシュメモリ
US9489143B2 (en) Method for accessing flash memory and associated controller and memory device
US7328301B2 (en) Dynamically mapping block-alterable memories
CN111435289A (zh) 映射数据访问性能提高的存储器控制器及其操作方法
CN112306902A (zh) 存储器控制器及操作其的方法
EP1253598A2 (en) Flash memory capable of changing bank configuration
JP2011258229A (ja) メモリシステム
CN113936721A (zh) 存储器***、存储器装置和操作存储器装置的方法
JP4442771B2 (ja) 記憶装置及びコントローラ
US11222693B2 (en) Data management method for memory and memory apparatus using the same
US11474726B2 (en) Memory system, memory controller, and operation method thereof
CN112447234A (zh) 存储器控制器及其操作方法
CN113539331B (zh) 存储器装置及其操作方法
US20230031193A1 (en) Memory system and operating method thereof
US20240126642A1 (en) Storage device
CN113778322A (zh) 存储器***及其操作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080423

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110322

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110621

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110822

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110906