JP4421009B2 - 強誘電体メモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに係り、特に低昇圧電位を有する従来型メモリセルを有するＦＲＡＭ、チェインＦＲＡＭ、同じく低昇圧電位を有しネガティブワード線方式あるいはブーステッド・センス・グラウンド方式を採用したＤＲＡＭおよび従来型メモリセルを有するＦＲＡＭおよびチェインＦＲＡＭに関するものであり、メモリ集積回路、ロジック混載メモリ集積回路などに適用される。
【０００２】
【従来の技術】
強誘電体は、印加電界と電気分極量との関係がヒステリシス特性を有し、強誘電体膜の両端間の印加電圧を零に戻しても分極が残る。即ち、強誘電体は、電界が印加された時に一旦発生した電気分極は上記電界が印加されなくなっても残留し、上記電界とは反対方向の向きにある程度以上の強さの電界が印加された時に分極の向きが反転する特性を有している。
【０００３】
このような強誘電体の不揮発性特性に着目して、強誘電体薄膜の分極の方向として情報を蓄積するメモリセルのアレイを有するＦＲＡＭが開発されている。
【０００４】
ＦＲＡＭセルの構造としては、情報記憶用キャパシタの電極間絶縁膜に強誘電体膜を用いる構造と、スイッチ用のＭＯＳトランジスタのゲート絶縁膜に強誘電体膜を用いる構造との２種類に大別される。
【０００５】
前者のＦＲＡＭセルの構造は、ＤＲＡＭセルのキャパシタを強誘電体キャパシタに置き換えた構成で実現されており、トランスファゲート用のＭＯＳトランジスタを介して強誘電体キャパシタから分極反転あるいは非反転の際の電荷が取り出され（データ破壊読み出し）、データ読み出し後に再書込みが行われる。
【０００６】
ここで、前者のＦＲＡＭセルの基本的な構成、特性、書き込み／読み出し原理について説明しておく。
【０００７】
上記ＦＲＡＭセルには、図２５（ａ）に示す等価回路のように１Ｔ１Ｃ型のものと、例えば図２７（ａ）に示す等価回路のように１Ｔ１Ｃ型のセル２組により構成される２Ｔ２Ｃ型のものがある。
【０００８】
図２５（ａ）に示す１Ｔ１Ｃ型のセルは、１つのトランスファゲート用の１つのＭＯＳトランジスタＱと情報記憶用の１つの強誘電体キャパシタＣが直列に接続されてなり、上記ＭＯＳトランジスタＱのゲートにワード線ＷＬが接続され、上記ＭＯＳトランジスタＱの一端（ドレイン）にビット線ＢＬが接続され、上記キャパシタＣの一端（プレート）にプレート線ＰＬが接続される。
【０００９】
図２５（ｂ）は、図２５（ａ）に示した１Ｔ１Ｃ型のＦＲＡＭセルの"0" 読み、"1" 読み動作を説明するために、強誘電体キャパシタの電極対間に挟まれた強誘電体薄膜の印加電圧（プレート線電圧ＶＰＬとビット線電圧ＶＢＬとの電位差）と分極量Ｐ（Ｃ／ｍ）との関係（ヒステリシス特性）を示す特性図であり、図中、a 、b 点は残留分極量を示す。
【００１０】
図２５（ｂ）に示すヒステリシス特性から分かるように、セルの強誘電体キャパシタの強誘電体薄膜に電界を印加しない状態、即ち、キャパシタ電極対間の印加電圧Ｖ＝０（Ｖ）の状態での強誘電体薄膜の残留分極Ｐｒがａ点に位置するかｂ点に位置するかによって、セルに二値データを記憶することができる。
【００１１】
次に、１Ｔ１Ｃ型のＦＲＡＭセルに対する読み出し／書き込み動作の原理について、図２５（ｂ）に示すヒステリシス特性を参照しながら説明する。
【００１２】
まず、プリチャージサイクルにおいてビット線電圧ＶＢＬを接地電位にイコライズする。次に、ビット線のイコライズを解除し、ワード線ＷＬを選択してトランジスタＱをオンにした後、プレート線電圧ＶＰＬを接地電位から電源電圧に上昇させることによりキャパシタＣの電荷をビット線に読み出し、これにより生じるビット線電位の変化をレファレンス用のセルから発生される参照電圧とセンスアンプ（図示せず）で比較増幅する。
【００１３】
この時、"0" 読みの場合には、キャパシタＣの分極は反転しないので、ビット線に読み出される電荷量は少なく、センスアンプによる比較増幅の結果、ビット線（キャパシタＣのストレージノード側）は接地電位になる。これにより、キャパシタＣの分極点はヒステリシス曲線のa 点からc 点へ移動する。
【００１４】
これに対して、"1" 読みの場合には、キャパシタＣの分極反転を伴い、前記プレート線電圧ＶＰＬとして電源電圧を印加した時にビット線に読み出される電荷量が"0" 読みの場合に比べて多く、センスアンプによる比較増幅の結果、ビット線（キャパシタＣのストレージノード側）が電源電圧と同電位になる。これにより、キャパシタＣの分極点はヒステリシス曲線のb 点からc 点に移った後、a 点に移動する。
【００１５】
次に、センスアンプにラッチされているデータをデータ線（図示せず）に送り出した後、プレート線電圧ＶＰＬを接地電位へ落とすことにより、"0" 読みの場合の分極点はa 点に戻り、"1" 読みの場合の分極点はd 点に移る。
【００１６】
この後、トランジスタＱをオフにした時、"1" 読みの場合の分極点はd 点からb 点へ移り、セルキャパシタＣへの再書き込みが終了する。
【００１７】
以上は、読み出しおよび再書き込みを説明したが、データの書き換えを行いたい時は、上記プレート電圧ＶＰＬとして電源電圧が加えられている時に、"1" を書き込みたい時はビット線に電源電圧と同電位、"0" を書き込みたい時はビット線に接地電位を入出力線（図示せず）を通じて加えればよい。
【００１８】
図２６（ａ）に示す２Ｔ２Ｃ型のセルは、第１のセルのトランジスタＱ１の一端に第１のビット線ＢＬが接続され、第２のセルのトランジスタＱ２の一端に前記ビット線ＢＬと対をなす第２のビット線／ＢＬが接続される。そし、各トランジスタＱ１、Ｑ２のゲートに共通にワード線ＷＬが接続され、各キャパシタＣ１、Ｃ２のプレート電極に共通にプレート線ＰＬが接続される。上記２本のビット線ＢＬ、／ＢＬには、ビット線電位センス増幅用のセンスアンプ（図示せず）、イコライズ回路（図示せず）などが接続されている。
【００１９】
次に、２Ｔ２Ｃ構成の強誘電体メモリセルのデータ書き込み動作の原理およびデータ読み出し動作の原理について説明する。
【００２０】
図２６（ａ）乃至（ｄ）は書き込み動作時における強誘電体キャパシタの印加電圧、電気分極の状態を示しており、図２７（ａ）乃至（ｃ）は読み出し動作時における強誘電体キャパシタの印加電圧、電気分極の状態を示している。
【００２１】
また、図２８は上記データの書き込み動作時および読み出し動作時におけるプレート線の印加電圧を示している。上記強誘電体メモリセルに対するデータの読み出し、書き込みに際して、選択されたメモリセルのプレート線ＰＬの電位を例えば０Ｖ→３Ｖ→０Ｖと変化させることにより、分極の向きを制御する。
【００２２】
（Ａ）データの書き込み動作に際しては、初期状態では、プレート線ＰＬを０Ｖに設定し、ビット線対ＢＬ、／ＢＬをそれぞれ０Ｖにイコライズしておく。ここで、２個のキャパシタＣ１、Ｃ２には例えば図２６（ａ）に示すように互いに逆向きの分極データが書き込まれている場合を想定する。
【００２３】
まず、動作の開始に当たりビット線のイコライズを解除する。続いて図２６（ｂ）に示すように、ワード線ＷＬに例えば４．５Ｖを印加して２個のトランジスタＱ１、Ｑ２をオン状態にし、次に、プレート線ＰＬに例えば３Ｖを印加して、２個のキャパシタＣ１、Ｃ２からビット線対ＢＬ、／ＢＬに電荷を読み出す。この時、第１のキャパシタＣ１の両端間に電位差が生じてその分極の向きが反転するが、第２のキャパシタＣ２の分極の向きは反転しない。
【００２４】
次に、図２６（ｃ）に示すように、ビット線対ＢＬ、／ＢＬのうちの一方（例えば／ＢＬ）に例えば３Ｖ、他方（例えばＢＬ）に０Ｖを印加し、続いて図２６（ｄ）に示すように、プレート線ＰＬを０Ｖに戻す。すると、第２のキャパシタＣ２の両端間に電位差が生じてその分極の向きが反転するが、第１のキャパシタＣ１の分極の向きは反転せず、初期状態とは逆向きの分極データが書き込まれたことになる。この後、ワード線ＷＬを０Ｖに戻し、２個のトランジスタＱ１、Ｑ２をオフ状態に戻す。
【００２５】
（Ｂ）データの読み出し動作に際しては、初期状態では、プレート線ＰＬを０Ｖに設定し、ビット線対ＢＬ、／ＢＬをそれぞれ０Ｖにイコライズしておく。ここで、２個のキャパシタＣ１、Ｃ２には例えば図２７（ａ）に示すように互いに逆向きの分極データが書き込まれている場合を想定する。
【００２６】
まず、動作の開始に当たりビット線のイコライズを解除する。続いて図２７（ｂ）に示すように、ワード線ＷＬに例えば４．５Ｖを印加して２個のトランジスタＱ１、Ｑ２をオン状態にし、次に、プレート線ＰＬに例えば３Ｖを印加して、２個のキャパシタＣ１、Ｃ２からビット線対ＢＬ、／ＢＬに電荷を読み出す。この時、第２のキャパシタＣ２の両端間に電位差が生じてその分極の向きが反転するが、第１のキャパシタＣ１の分極の向きは反転しない。その結果、ビット線ＢＬの電位Ｖ(BL)はビット線／ＢＬの電位Ｖ(/BL) より低くなる。この２個のキャパシタＣ１、Ｃ２からの読み出し電位はセンスアンプによりセンス増幅され、このセンスアンプの出力によりビット線対ＢＬ、／ＢＬはそれぞれ０Ｖ、３Ｖになる。
【００２７】
続いて、図２７（ｃ）に示すように、プレート線ＰＬを０Ｖに設定戻すと、第２のキャパシタＣ２の両端間に電位差が生じてその分極の向きが再び反転し、第１のキャパシタＣ１の分極の向きは反転せず、初期状態に戻る。この後、ワード線ＷＬを０Ｖに戻し、２個のトランジスタＱ１、Ｑ２をオフ状態に戻す。
【００２８】
上記したようなＦＲＡＭは、他の不揮発性メモリであるフラッシュメモリと比較すると、書き換え回数が多い、書き込み時間が小さい、低電圧／低消費電力動作が可能であるといった特徴があり、近年、開発が急ピッチで行われている。
【００２９】
このような特徴を持つＦＲＡＭは、既存のＤＲＡＭ、フラッシュメモリ、ＳＲＡＭとの置き換え、ロジックデバイスとの混載等、その期待は大変大きい。また、ＦＲＡＭは、バッテリーレスで高速動作が可能であるので、非接触カード（ＲＦ−ＩＤ：Radio Frequency-Identification）への展開が始まりつつある。
【００３０】
一方、ＦＲＡＭのビット線構成を折り返し構成（Folded構成）とすると、８Ｆ² （Ｆはデザインルールの最小線幅）以下にはできないことや、容量の重いプレート線を駆動することから動作速度はＤＲＡＭよりは遅いという問題がある。
【００３１】
これらの問題を解決するために、以下の文献；VLSI Circuit Sympo. 1997 p83-84 "High-Density Chain Ferroelectric Random Access Memory(CFRAM)"およびISSCC Tech. Dig. Papers, pp.102-103, Feb. 1999 "A Sub-40ns Random-Access Chain FRAM Architecture with 7ns Cell-Plate-Line Drive"により、Chain FRAM（チェインＦＲＡＭ）が提案されている。
【００３２】
このチェインＦＲＡＭは、ＭＯＳトランジスタのソースとドレインに強誘電体キャパシタの両電極を接続してなる強誘電体メモリセルを複数個直列に接続してなるメモリセルユニットのアレイを有し、メモリセルユニットの複数個のメモリセルのうちの非選択セルのトランジスタをオン状態、選択セルのトランジスタをオフ状態に制御することにより、メモリセルをランダムにアクセスし得るように構成されたものである。
【００３３】
前記文献によれば、チェインＦＲＡＭは、従来のＦＲＡＭと比べて、セルサイズは１／２、ビット線容量は１／４となるので、高速化と高集積化が図れると記載されている。ここで、従来のチェインＦＲＡＭについて簡単に説明する。
【００３４】
図２９は、従来のチェインＦＲＡＭの一部の構成を概略的に示しており、特にメモリセルアレイおよび周辺回路の一部の回路接続を示している。
【００３５】
即ち、図２９において、メモリセル領域には、メモリセルユニットが行列状に配列されている。このメモリセルユニットは、強誘電体キャパシタの両電極をそれぞれエンハンスメント型（Ｅタイプ）のＮＭＯＳトランジスタのソースおよびドレインに接続してなるメモリセルを複数個直列に接続してなる。
【００３６】
本例では、例えば８個のメモリセルＭ0 〜Ｍ7 、ＢＭ0 〜ＢＭ7 が直列に接続されたメモリセルユニットを代表的に示しており、前記セルＭ0 〜Ｍ7 のトランジスタをTr0 〜Tr7 、キャパシタをC0〜C7、セルＢＭ0 〜ＢＭ7 のトランジスタをBTr0〜BTr7、キャパシタをBC0 〜BC7 で示している。
【００３７】
前記各トランジスタをTr0 〜Tr7 、BTr0〜BTr7のゲートには対応してワード線ＷＬr<0>〜ＷＬr<7>に接続されており、上記メモリセルユニットの一端はプレート線ＰＬ<0> あるいはＰＬ<1> に接続されており、他端はブロック選択用のＭＯＳトランジスタＱＢ0 あるいはＱＢ1 を介してビット線ＢＬあるいはこれに相補的なＢＢＬに接続されている。
【００３８】
さらに、前記ビット線対ＢＬ、ＢＢＬには、イコライズ回路ＥＱ、フリップフロップタイプのセンスアンプＳＡ、カラム選択ゲートＣＧが接続されている。
【００３９】
なお、前記ブロック選択用のＭＯＳトランジスタＱＢ0 、ＱＢ1 は、対応してブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)により制御され、前記イコライズ回路ＥＱはイコライズ制御信号Ｖ(BEQL)により制御され、前記センスアンプＳＡはセンスアンプ活性化制御信号Ｖ(SEN) 、Ｖ(BSEP)により制御され、前記カラム選択ゲートＣＧはカラム選択信号Ｖ(CSL) により制御される。
【００４０】
しかし、図２９に示された構成において、以下に代表的に例示する様な従来の読み出し／再書き込み動作あるいは従来の書き込み動作を行う時、セルの蓄積分極量が減少し、ディスターブが発生するという問題があり、これについて詳細に説明する。
【００４１】
＜従来の書き込みの第１の動作例＞
図３０は、図２９に示された２Ｔ２Ｃ型のセルに対して例えばワード線ＷＬr<0>を選択してセルＭ0 、ＢＭ0 を選択し、シングルプレートパルス（Single Plate Pulse）駆動方式により、セルＭ0 からデータ"0" を読んだ後、データ"1" をチップ外部から書き込む動作の一例を示すタイミングチャートおよび図２９中のノードBL1RからBL7Rまでの電位の推移を示す電位波形図である。
【００４２】
以下、図３０を参照しながら具体的に第１の動作例を説明する。
【００４３】
まず、イコライズ制御信号Ｖ(BEQL)を下げてビット線対のイコライズを解除する。次に、ワード線駆動電位Ｖ(WLr<0>)を下げてワード線ＷＬr<0>を選択する。次に、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を上げてメモリセルＭ0 、ＢＭ0 をビット線対ＢＬ、ＢＢＬに接続する。続いて、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を上げてプレート線を上昇させ、メモリセルＭ0 、ＢＭ0 の分極を電荷の形でビット線対ＢＬ、ＢＢＬに読み出す。
【００４４】
次に、センスアンプ活性化信号Ｖ(SEN) を上げるとともにセンスアンプ活性化信号Ｖ(BSEP)を下げてセンスアンプＳＡを活性化し、比較増幅する。この時、メモリセルＭ0 にストアされている分極データはプレート線からセンスアンプの向き（即ち、"0" テータ）であるので、センスアンプによる比較増幅の結果、図２９に示す様に、BL1RからBL7Rまでの各ノードはプレート線の上昇した電位であるが、ノードBL0Rは０Ｖとなる。
【００４５】
この後、センスアンプＳＡが活性化されたままの状態でカラム選択信号Ｖ(CSL) が選択され、チップ外部からカラム選択ゲートＣＧを通じて"1" テータが書き込まれる。すると、ワード線の昇圧電位が低い場合、BL1RからBL7Rまでの各ノードは大きくブート（boot）され、
ノードBL7Rの電位 -ノードBL6Rの電位
ノードBL6Rの電位 -ノードBL5Rの電位
ノードBL5Rの電位 -ノードBL4Rの電位
ノードBL4Rの電位 -ノードBL3Rの電位
ノードBL3Rの電位 -ノードBL2Rの電位
ノードBL2Rの電位 -ノードBL1Rの電位
の間には電位差が発生する。この理由を以下に説明する。
【００４６】
前記したようにプレート線の上昇電位から更にセンスアンプＳＡによってブートされると、各セルトランスファゲートTr0 〜Tr7 のソース電位が上昇し、各セルトランスファゲートTr0 〜Tr7 のゲート・ソース間電位差が深くなり、基板バイアス効果による閾値の上昇によってセルトランスファゲートTr0 からTr7 がオフする。Tr0 からTr7 が一旦オフになった状態で更にセンスアンプＳＡによって増幅されるので、オフした後にセンスアンプＳＡによって上昇した分は、センスアンプＳＡとセルトランスファゲートTr0 〜Tr7 の間に連なる容量成分で容量分割される。
【００４７】
結果として、各セルトランスファゲートTr0 〜Tr7 の両端に電位差が発生し、分極量が減少することになり、特にセルトランスファゲートTr1 の両端ノードBL2R、BL1R間には大きな電位差がかかる。この時、非選択メモリセルＭ1 にストアされている分極の向きがプレート線からセンスアンプへの向き（即ち、データ"0" ）である場合は、この蓄積分極を減らす電場がかかることになり、ディスターブとなる。
【００４８】
＜従来の書き込みの第２の動作例＞
図３１は、図２９に示された２Ｔ２Ｃ型のセルに対して例えばワード線ＷＬr<0>を選択してセルＭ0 とＢＭ0 を選択し、ダブルプレートパルス（Double Plate Pulse、二重プレート線パルス）駆動方式により、セルＭ0 からデータ"0" を読んだ後、データ"1" をチップ外部から書き込む動作の一例を示すタイミングチャートおよび図２９中のノードBL1RからBL7Rまでの電位の推移を示す電位波形図である。
【００４９】
以下、図３１を参照しながら第２の動作例を具体的に説明する。
【００５０】
まず、イコライズ制御信号Ｖ(BEQL)を下げてビット線対のイコライズを解除する。次に、ワード線駆動電位Ｖ(WLr<0>)を下げてワード線ＷＬr<0>を選択する。次に、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を上げてメモリセルＭ0 、ＢＭ0 をビット線対ＢＬ、ＢＢＬに接続する。
【００５１】
続いて、プレート線電圧Ｖ(PL<0>) およびＶ(PL<1>) をそれぞれ上げた後に下げるパルス駆動を行い、メモリセルＭ0 、ＢＭ0 の分極を電荷の形でビット線対ＢＬ、ＢＢＬに読み出す。
【００５２】
次に、センスアンプ活性化信号Ｖ(SEN) を上げるとともにセンスアンプ活性化信号Ｖ(BSEP)を下げてセンスアンプＳＡを活性化し、比較増幅する。この時、メモリセルＭ0 にストアされている分極データはプレート線からセンスアンプの向き（即ち、"0" データ）であるので、センスアンプＳＡによる比較増幅の結果、図３１に示す様に、BL1RからBL7Rまでの各ノードはプレート線の上昇電位であるが、ノードBL0Rは０Ｖとなる。
【００５３】
この後、センスアンプＳＡが活性化されたままの状態でカラム選択信号Ｖ(CSL) が選択され、チップ外部からカラム選択ゲートＣＧを通じてデータ"1" が書き込まれる。すると、ワード線の昇圧電位が低い場合、BL1RからBL7Rまでの各ノードは大きくブートされ、
ノードBL7Rの電位 -ノードBL6Rの電位
ノードBL6Rの電位 -ノードBL5Rの電位
ノードBL5Rの電位 -ノードBL4Rの電位
ノードBL4Rの電位 -ノードBL3Rの電位
ノードBL3Rの電位 -ノードBL2Rの電位
ノードBL2Rの電位 -ノードBL1Rの電位
の間には電位差が発生する。この理由を以下に説明する。
【００５４】
前記したようにプレート線の上昇電位から更にセンスアンプＳＡによってブートされるので、各セルトランジスタのソース電位が上昇し、各セルトランスファゲートのゲート・ソース間電位差が深くなり、基板バイアス効果によるセルトランスファゲートTr0 〜Tr7 の閾値の上昇によって、セルトランスファゲートTr0 からTr7 がオフする。Tr0 〜Tr7 が一旦オフになった状態で更にセンスアンプＳＡによって上昇するので、Tr0 〜Tr7 がオフした後に上昇した分はセンスアンプＳＡと前記セルトランスファゲートTr0 〜Tr7 の間に連なる容量成分で容量分割される。
【００５５】
結果として、各セルトランスファゲートTr0 〜Tr7 の両端に電位差が発生し、分極量が減少することになり、特にノードBL2R、BL1R間には大きな電位差がかかる。この時、非選択メモリセルＭ1 にストアされている分極の向きがプレート線からセンスアンプへの向き（即ち、データ"0" ）である場合は、この蓄積分極を減らす電場がかかることになり、ディスターブとなる。
【００５６】
＜従来の読み出しの第３の動作例＞
図３２は、図２９に示された２Ｔ２Ｃ型のセルに対して例えばワード線ＷＬr<7>を選択してセルＢＭ7 とＭ7 を選択し、ダブルプレートパルス駆動方式により、セルＢＭ7 からデータ"1" を読み出す動作を示すタイミングチャートおよび図２９中のノードBL1RからBL7Rまでの電位の推移を示す電位波形図である。
【００５７】
以下、図３２を参照しながら第３の動作例を具体的に説明する。
【００５８】
まず、イコライズ制御信号Ｖ(BEQL)を下げてビット線対ＢＬ、ＢＢＬのイコライズを解除する。次に、ワード線駆動電位Ｖ(WLr<7>)を下げてワード線ＷＬr<7>を選択する。次に、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を上げてメモリセルＢＭ7 、Ｍ7 をビット線対ＢＢＬ、ＢＬに接続する。
【００５９】
続いて、プレート線電圧Ｖ(PL<0>) およびＶ(PL<1>) をそれぞれパルス駆動してメモリセルＢＭ7 、Ｍ7 の分極を電荷の形でビット線対ＢＢＬ、ＢＬに読み出す。
【００６０】
次に、センスアンプ活性化信号Ｖ(SEN) を上げるとともにセンスアンプ活性化信号Ｖ(BSEP)を下げてセンスアンプＳＡを活性化し、比較増幅させる。この時、メモリセルＢＭ7 にストアされている分極データはセンスアンプからプレート線への向き（即ち、"1" データ）であるので、センスアンプＳＡによる比較増幅の後、データを再書き込みするためにプレート線電圧Ｖ(PL<0>) とＶ(PL<1>) を“Ｌ”→“Ｈ”とする時、ワード線の昇圧電位が低い場合、BBL0R からBBL7R までの各ノードが大きくブートされ、
ノードBBL7R の電位 -ノードBBL6R の電位
ノードBBL6R の電位 -ノードBBL5R の電位
ノードBBL5R の電位 -ノードBBL4R の電位
ノードBBL4R の電位 -ノードBBL3R の電位
ノードBBL3R の電位 -ノードBBL2R の電位
ノードBBL2R の電位 -ノードBBL1R の電位
の間には電位差が発生する。この理由を以下に説明する。
【００６１】
ワード線の昇圧電位が低く、セルトランスファゲートBTr0〜BTr7の閾値が高いと、センスアンプＳＡの電源電位から更にプレート線によってブートされた時、各セルトランジスタのソース電位が上昇し、各セルトランスファゲートのゲート・ソース間電位差が深くなり、基板バイアス効果によるセルトランスファゲートBTr0〜BTr7の閾値の上昇によってセルトランスファゲートBTr0からBTr7がオフする。BTr0からBTr7が一旦オフになった状態で更にプレート線が上昇するので、BTr0〜BTr7がオフした後に上昇した分はプレート線と前記セルトランスファゲートBTr0〜BTr7の間に連なる容量成分で容量分割される。
【００６２】
結果として、特にノードBBL7R 、BBL6R 間には大きな電位差がかかる。この時、非選択メモリセルＢＭ6 にストアされている分極の向きがセンスアンプからプレート線への向き（即ち、"1" データ）である場合は、この蓄積分極を減らす電場がかかることになり、ディスターブとなる。
【００６３】
以上の説明は、データ読み出し時にビット線を０Ｖにプリチャージする場合について述べたが、前記第１の動作例と第２の動作例の場合は、データ読み出し時にビット線をハイレベルにプリチャージする場合にも問題となる。
【００６４】
しかし、上記のような従来のチェインＦＲＡＭにおけるディスターブの問題に対して、現在までその存在自体および解決方法は指摘されてこなかった。
【００６５】
また、従来のメモリセル構成を持つＦＲＡＭにおいて、シングルプレートパルス駆動方式により読み出し動作を行う時、プレート線電位が大きくブートされ、セルキャパシタの信頼性に悪影響を与える可能性があるという問題があり、この点について、以下に説明する。
【００６６】
図３３は、従来のメモリセル構成を持つＦＲＡＭの一部の構成を概略的に示しており、特にメモリセルアレイおよび周辺回路の一部の回路接続を示している。
【００６７】
即ち、図３３において、メモリセル領域には、メモリセルが行列状に配列されている。本例では、例えば２個のメモリセルＭ0 、ＢＭ0 を代表的に示しており、この２個のメモリセルＭ0 、ＢＭ0 のトランジスタをTr0 、BTr0、キャパシタをC0、BC0 で示している。前記キャパシタC0、BC0 の一端は対応してプレート線ＰＬ<0> 、ＰＬ<B0>に接続されており、トランジスタTr0 、BTr0のゲートは対応してワード線ＷＬ<0> 、ＷＬ<B0>に接続されており、トランジスタTr0 、BTr0の一端はビット線ＢＬおよびこれに相補的なＢＢＬに接続されている。
【００６８】
さらに、前記ビット線対ＢＬ、ＢＢＬには、イコライズ回路ＥＱ、フリップフロップタイプのセンスアンプＳＡ、カラム選択ゲートＣＧが接続されている。
【００６９】
なお、前記イコライズ回路ＥＱはイコライズ制御信号Ｖ(BEQL)により制御され、前記センスアンプＳＡはセンスアンプ活性化制御信号Ｖ(SEN) 、Ｖ(BSEP)により制御され、前記カラム選択ゲートＣＧはカラム選択信号Ｖ(CSL) により制御される。
【００７０】
図３４は、図３３のＦＲＡＭにおいて、２Ｔ２Ｃ型のセルに対してワード線ＷＬ<0> 、ＷＬ<B0>を選択してセルＭ0 、ＢＭ0 を選択し、シングルプレートパルス駆動方式により、セルＭ0 からデータ"1" を読み出す動作を示すタイミングチャートである。
【００７１】
次に、図３４を参照しながら動作例を具体的に説明する。ここでは、セルＭ0 にはビット線からプレート線の向きの分極（データ"1" ）が書き込まれており、セルＢＭ0 にはプレート線からビット線の向きの分極（データ"0" ）が書き込まれているものとする。
【００７２】
まず、イコライズ制御信号Ｖ(BEQL)を下げてビット線対ＢＬ、ＢＢＬのイコライズを解除し、ビット線対ＢＬ、ＢＢＬにデータを読み出す準備をする。次に、ワード線電位Ｖ(WL<0>) 、Ｖ(WL<B0>)を０ＶからＶPPに昇圧してワード線ＷＬ<0> 、ＷＬ<B0>を選択する。続いて、プレート線電圧Ｖ(PL<0>) 、Ｖ(PL<B0>)をそれぞれ０ＶからＶ(PLPW)に上げることによりメモリセルＭ0 、ＢＭ0 の分極を電荷の形でビット線対ＢＬ、ＢＢＬに読み出す。
【００７３】
次に、センスアンプ活性化信号Ｖ(SEN) を上げるとともにセンスアンプ活性化信号Ｖ(BSEP)を下げてセンスアンプＳＡを活性化し、センス増幅させる。そして、カラム選択信号Ｖ(CSL) を上げてカラム選択ゲートＣＧをオンにし、データをチップ外部へ読み出す。
【００７４】
上記センス増幅はプレート線電圧Ｖ(PL<0>) 、Ｖ(PL<B0>)の電位がＶ(PLPW)に上昇した状態で行われるので、セルＭ0 にストアされている"1" データが読み出される時には、ビット線ＢＬとプレート線ＰＬ<0> のカップリングによって、プレート線電圧Ｖ(PL<0>) の電位が前記Ｖ(PLPW)よりもさらに高い電位にブートされる。
【００７５】
この後、プレート線電圧Ｖ(PL<0>) 、Ｖ(PL<B0>)をそれぞれ０Ｖに下げ、ワード線電位Ｖ(WL<0>) 、Ｖ(WL<B0>)をＶPPから０Ｖに下降させてワード線ＷＬ<0> 、ＷＬ<B0>を非選択状態にし、センスアンプ活性化信号Ｖ(SEN) を下げるとともにセンスアンプ活性化信号Ｖ(BSEP)を上げてセンスアンプＳＡを非活性化して動作を終了する。
【００７６】
上記したようにビット線ＢＬとプレート線ＰＬ<0> のカップリングによってプレート線電圧Ｖ(PL<0>) の電位がさらに高い電位にブートされると、セルキャパシタの信頼性に悪影響を与える可能性があるという問題があった。
【００７７】
一方、半導体メモリの電源の低電圧化に伴い、ＭＯＳトランジスタの閾値も比例して下げないと動作速度が劣化してしまうが、ＤＲＡＭでは、情報をメモリセルのキャパシタに電荷の形で蓄積するので、セルトランスファゲートの閾値を下げることができず、閾値は大体０．７Ｖ前後が下限となる。
【００７８】
この様にＭＯＳトランジスタの閾値を低くできないことによって引き起こされる問題点は以下の二つである。
【００７９】
（１）ＭＯＳトランジスタが微細化しても高い閾値を得るために、基板濃度が極めて高くなり、接合電界強度が増し、接合リーク電流が増し、リフレッシュ特性を悪化させる。
【００８０】
（２）セルトランスファゲートを十分にオンさせるために必要なワード線電圧ＶWLとビット線電圧ＶBLの差をスケーリングできないので、高い昇圧率ＶWL／ＶBLが必要となり、昇圧回路の設計が困難となる。
【００８１】
そこで、ＤＲＡＭでは、以下の二つの方式を提案することにより、ＭＯＳトランジスタの閾値を下げることを可能にしている。これらの技術は、低い閾値でもトランスファゲートのリークを抑えることを目的とする。
【００８２】
（１）ネガティブワード線（Negative Word Line；ＮＷＬ）方式。
図３５（ａ）、（ｂ）は、ＮＷＬ方式を採用したＤＲＡＭにおける概略構成およびワード線ＷＬとビット線ＢＬ、／ＢＬのハイレベルの電位ＶBL(H) 、ロウレベルの電位ＶBL(L) の関係を示している。
【００８３】
図３５（ａ）において、Ｑはセルトランスファゲート、Ｃはセルキャパシタ、ＷＬはワード線、ＷＬＤはワード線ドライバ、ＢＬ、／ＢＬはビット線対、ＳＡはセンスアンプ、ＳＡＤはセンスアンプドライバである。
【００８４】
この方式は、センスアンプＳＡの増幅出力のロウレベル“Ｌ”、つまりビット線電位のＶBL(L) を接地電位ＶSSとし、ワード線ＷＬの電位の“Ｌ”を負電位ＶBBにすることによって、セルトランスファゲートＱのゲート・ソース間に負のバイアス電位ＶBBをかけ、セルトランスファゲートＱのカットオフ特性を良くするものである。
【００８５】
なお、ワード線ＷＬのハイレベル“Ｈ”は、センスアンプＳＡの増幅出力のハイレベル“Ｈ”、つまりビット線電位のＶBL(H) よりも、セルトランスファゲートＱの閾値Ｖth3 ＋α（つまり、Ｖth3 以上高く）昇圧されている。
【００８６】
（２）ブーステッドセンスグラウンド（Boosted Sense Ground；ＢＳＧ）方式。
図３６（ａ）、（ｂ）はＢＳＧ方式を採用したＤＲＡＭにおける概略構成およびワード線ＷＬとビット線ＢＬ、／ＢＬのハイレベルの電位ＶBL(H) 、ロウレベルの電位ＶBL(L) の関係を示している。
【００８７】
図３６（ａ）において、Ｑはセルトランスファゲート、Ｃはセルキャパシタ、ＷＬはワード線、ＢＬ、／ＢＬはビット線対、ＳＡはセンスアンプ、ＳＡＤはセンスアンプドライバ、ＶOFF はオフセット電圧である。
【００８８】
この方式は、センスアンプＳＡの増幅出力の“Ｌ”レベル、つまりビット線電位のＶBL(L) をワード線ＷＬの“Ｌ”である接地電位ＶSSよりもＶOFF だけ浮かし、実効的にセルトランスファゲートＱのゲート・ソース間に負のバイアス電位ＶOFF をかけ、セルトランスファゲートＱのカットオフ特性を良くするものである。
【００８９】
なお、ワード線ＷＬのハイレベル“Ｈ”は、センスアンプＳＡの増幅出力の“Ｈ”、つまりビット線電位のＶBL(H) よりも、セルトランスファゲートＱの閾値Ｖth2 ＋α（つまり、Ｖth2 以上高く）昇圧されている。
【００９０】
以上説明したように、ＤＲＡＭに関して、低消費電力化、低電圧化の要求に対しては上記の方法が提案されているが、セルトランスファゲートの閾値として正の値を用いる以上、ワード線の昇圧電位としては電源電圧ＶCC＋Ｖth（セルトランスファゲートの閾値）以上のＶPPが必要である。上記の事情は、従来のＦＲＡＭに関しても同様である。
【００９１】
【発明が解決しようとする課題】
上述したように従来のチェインＦＲＡＭは、読み出し／書き込み動作を行う時にディスターブが発生し、メモリセルの蓄積分極量が減少するという問題があった。
【００９２】
また、従来型のメモリセル構成を持つＦＲＡＭは、シングルプレートパルス駆動方式により読み出し動作を行う時、プレート線電位がブートされ、セルキャパシタの信頼性に悪影響を与える可能性があるという問題があった。
【００９３】
また、ＤＲＡＭまたは従来型のメモリセル構成を持つＦＲＡＭは、ＮＷＬ方式あるいはＢＳＧ方式を採用した場合でも、セルトランスファゲートの閾値として正の値を用いるので、ワード線の昇圧電位としては電源電圧＋セルトランスファゲートの閾値以上が必要であり、昇圧回路が必要であるという問題があった。
【００９４】
本発明は上記の事情に鑑みてなされたもので、チェインＦＲＡＭにおいて読み出し／書き込み動作を行う時にディスターブの発生を抑制し、メモリセルの蓄積分極量の減少を低減ないしはなくし得る強誘電体メモリを提供することを目的とする。
【００９５】
また、本発明の他の目的は、従来型のメモリセル構成を持つＦＲＡＭにおいてシングルプレートパルス駆動方式により読み出し動作を行う時、プレート線のブートを抑制し、セルキャパシタの信頼性に悪影響を及ぼさない強誘電体メモリを提供することにある。
【００９６】
さらに、本発明の他の目的は、低電圧化、低消費電力化が可能になり、信頼性が高いＤＲＡＭまたはＦＲＡＭ等の半導体メモリを提供することにある。
【００９７】
【課題を解決するための手段】
本発明の第１の強誘電体メモリは、強誘電体キャパシタの両電極をそれぞれ第１のＭＯＳトランジスタのソースおよびドレインに接続してなるメモリセルを複数個直列に接続したメモリセルユニットと、前記メモリセルユニットの各第１のＭＯＳトランジスタのゲートにそれぞれ対応して接続された複数本のワード線と、前記メモリセルユニットの一端に接続されたプレート線と、前記メモリセルユニットの他端にブロック選択用スイッチ素子を介して接続された第１のビット線と、前記第１のビット線およびこれと相補的な第２のビット線からなるビット線対の電位を比較増幅するセンスアンプと、前記ブロック選択用スイッチ素子とセンスアンプとの間に挿入された第２のＭＯＳトランジスタとを具備し、前記プレート線電位が上昇した状態で、且つ、前記センスアンプにより比較増幅が行われている時の前記第２のＭＯＳトランジスタのゲート電位の最小値をＶPP1 、前記プレート線電位が下降した状態で、且つ、前記センスアンプにより比較増幅が行われている時の前記第２のＭＯＳトランジスタのゲート電位の最大値をＶPP2 とすると、ＶPP1 ＜ＶPP2 であることを特徴とする。
【００９８】
本発明の第２の強誘電体メモリは、少なくとも１個の強誘電体キャパシタの一端に第１のＭＯＳトランジスタの一端が接続されてなるメモリセルが複数個配列されたメモリセルアレイと、前記第１のＭＯＳトランジスタのゲートに接続されたワード線と、前記第１のＭＯＳトランジスタの前記強誘電体キャパシタ接続側とは反対側のノードに接続された第１のビット線と、前記強誘電体キャパシタの前記第１のＭＯＳトランジスタ接続側とは反対側のノードに接続されたプレート線と、前記第１のビット線およびこれと相補的な第２のビット線からなるビット線対の電位を比較増幅するセンスアンプと、前記第１のビット線とセンスアンプとの間に挿入された第２のＭＯＳトランジスタとを具備し、前記プレート線電位が上昇した状態で、且つ、前記センスアンプにより比較増幅が行われている時の前記第２のＭＯＳトランジスタのゲート電位の最小値をＶPP1 、前記プレート線電位が下降した状態で、且つ、前記センスアンプにより比較増幅が行われている時の前記第２のＭＯＳトランジスタのゲート電位の最大値をＶPP2 とすると、ＶPP1 ＜ＶPP2 であることを特徴とする。
【００９９】
なお、本発明の第１または第２の強誘電体メモリにおいて、前記プレート線電位が上昇した状態で、且つ、前記センスアンプにより比較増幅が行われていない時の前記第２のＭＯＳトランジスタのゲート電位の最大値をＶPP3 とすると、ＶPP1 ＜ＶPP3 にすることが望ましい。この場合、ＶPP3 は、例えば前記第１のビット線の最大振幅電圧と前記第２のＭＯＳトランジスタの閾値電圧との和以上である。
【０１００】
また、本発明の第１または第２の強誘電体メモリにおいて、前記ＶPP2 は、前記第１のビット線の最大振幅電圧と前記第２のＭＯＳトランジスタの閾値電圧との和以上（前記ワード線の昇圧電位ＶPPと同電位）にすることが望ましい。
【０１０１】
また、本発明の第１または第２の強誘電体メモリにおいて、前記ＶPP1 は、前記第１のビット線の最大振幅電圧と前記第２のＭＯＳトランジスタの閾値電圧との和未満にすることが望ましい。
【０１０２】
また、本発明の第１または第２の強誘電体メモリにおいて、前記ＶPP1 は、前記第１のビット線の最大振幅電圧あるいは外部から供給される外部電源電圧ＶCCと同電位にしたり、０Ｖにすることができる。
【０１０３】
本発明の第３の強誘電体メモリは、本発明の第１の強誘電体メモリにおいて、前記ブロック選択用スイッチ素子と前記第２のＭＯＳトランジスタとの間で前記ビット線対間に接続され、所定のタイミングで前記ビット線対を０Ｖにイコライズするイコライズ回路をさらに具備することを特徴とする。
【０１０４】
この場合、前記第２のＭＯＳトランジスタのゲート電位が０Ｖになっている状態で、前記イコライズ回路がオン状態に制御されることにより前記メモリセルに前記プレート線から前記センスアンプへの向きの分極を再書き込みする動作や、前記イコライズ回路を、前記センスアンプが非活性になった状態でのみオン状態に制御する動作を行わせることができる。
【０１０５】
これらの動作は、前記メモリセルユニットの選択セルからデータを読み出した後にメモリチップ外部からデータを書き込む時や前記メモリセルユニットの選択セルからデータを読み出して再書き込みする時に応じて選択することができる。
【０１０６】
また、前記メモリセルユニットの選択セルからデータを読み出して再書き込みする時および前記メモリセルユニットの選択セルからデータを読み出した後にメモリチップ外部からデータを書き込む時に、前記第２のＭＯＳトランジスタのゲート電位が０Ｖになっている状態で、前記イコライズ回路がオン状態に制御されることにより前記メモリセルに前記プレート線から前記センスアンプへの向きの分極を再書き込みする動作を行わせることができる。
【０１０７】
本発明の第４の強誘電体メモリは、本発明の第１の強誘電体メモリにおいて、前記ビット線対の電位をそれぞれの制御電極で受け、それぞれの一端間に前記センスアンプの一対の入出力ノードが接続される一対の第３のトランジスタと、前記センスアンプの一対の入出力ノードと前記ビット線対との間に挿入され、前記センスアンプによる比較増幅が行われた出力データを前記プレート線の電位が０Ｖに落とされた後にオン状態に制御されることによって前記ビット線対に伝達する一対の第４のトランジスタとをさらに具備することを特徴とする。
【０１０８】
本発明の第１の半導体メモリは、０Ｖまたは０Ｖ近辺の閾値を有する少なくとも１個の第１のＭＯＳトランジスタおよびその一端に接続された少なくとも１個の情報記憶用キャパシタが接続されてなるメモリセルと、前記第１のＭＯＳトランジスタのゲートに接続されたワード線と、前記第１のＭＯＳトランジスタの前記情報記憶用キャパシタ接続側とは反対側のノードに接続されたビット線と、前記ビット線の電位を参照電位と比較増幅するセンスアンプとを具備することを特徴とする。
【０１０９】
本発明の第２の半導体メモリは、本発明の第１の半導体メモリにおいて、前記情報記憶用キャパシタは、電極間絶縁膜として強誘電体薄膜が用いられていることを特徴とする。
【０１１０】
本発明の第３の半導体メモリは、本発明の第１の半導体メモリにおいて、前記情報記憶用キャパシタは、電極間絶縁膜としてゲート酸化膜が用いられていることを特徴とする。
【０１１１】
本発明の第４の半導体メモリは、強誘電体キャパシタの両電極をそれぞれ第１のＭＯＳトランジスタのソースおよびドレインに接続してなるメモリセルを複数個直列に接続したメモリセルユニットと、前記メモリセルユニットの各第１のＭＯＳトランジスタのゲートにそれぞれ対応して接続された複数本のワード線と、前記メモリセルユニットの一端に接続されたプレート線と、前記メモリセルユニットの他端に一端が接続されたブロック選択用の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの他端に接続された第１のビット線と、第１のビット線およびこれと相補的な第２のビット線からなるビット線対の電位を比較増幅するセンスアンプとを具備し、前記第１のＭＯＳトランジスタは、０Ｖまたは０Ｖ近辺の閾値を有することを特徴とする。
【０１１２】
本発明の第５の半導体メモリは、本発明の第１乃至第４の半導体メモリのいずれかにおいて、前記ワード線の昇圧電位は電源電圧であることを特徴とする。
【０１１３】
本発明の第６の半導体メモリは、本発明の第１乃至第５の半導体メモリのいずれかにおいて、前記ワード線の非選択時は負電位であることを特徴とする。
【０１１４】
本発明の第７の半導体メモリは、本発明の第１乃至第５の半導体メモリのいずれかにおいて、前記センスアンプの増幅出力の低電位側電位は正の値であることを特徴とする。
【０１１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【０１１６】
＜第１の実施の形態＞
図１は、第１の実施の形態に係るチェインＦＲＡＭの一部の構成を概略的に示しており、特にメモリセルアレイおよび周辺回路の一部の回路接続を示している。
【０１１７】
図１において、メモリセル領域にはメモリセルユニットが行列状に配列されている。このメモリセルユニットは、強誘電体キャパシタの両電極をそれぞれＥタイプのＮＭＯＳトランジスタのソースおよびドレインに接続してなるメモリセルを複数個直列に接続してなる。
【０１１８】
ここでは、例えば８個のセルＭ0 〜Ｍ7 あるいはＢＭ0 〜ＢＭ7 からなる２個のセルユニットを代表的に示しており、セルＭ0 〜Ｍ7 のトランジスタおよびキャパシタをTr0 〜Tr7 およびC0〜C7、セルＢＭ0 〜ＢＭ7 のトランジスタおよびキャパシタをBTr0〜BTr7およびBC0 〜BC7 で示している。
【０１１９】
前記各トランジスタTr0 〜Tr7 、BTr0〜BTr7のゲートはワード線ＷＬr<0>〜ＷＬr<7>に接続されており、上記セルユニットの一端はプレート線ＰＬ<0> 、ＰＬ<1> のうちの１本に接続されており、他端はブロック選択用のＭＯＳトランジスタＱＢ0 あるいはＱＢ1 を介して相補的な一対のビット線ＢＬ、ＢＢＬのうちの１本に接続されている。
【０１２０】
なお、前記ワード線ＷＬr<0>〜ＷＬr<7>は、アドレス信号に基づいてワード線選択回路（図示せず）により１本のワード線が選択されてワード線駆動電位Ｖ(WLr<0>)〜Ｖ(WLr<7>)が供給される。
【０１２１】
また、前記プレート線ＰＬ<0> 、ＰＬ<1> は、アドレス信号に基づいてプレート線選択回路（図示せず）により選択され、対応してプレート線電圧Ｖ(PL<0>) 、Ｖ(PL<1>) が供給される。
【０１２２】
また、前記ブロック選択用のＭＯＳトランジスタＱＢ0 、ＱＢ1 は、対応してブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)により制御される。
【０１２３】
さらに、前記ビット線対ＢＬ、ＢＢＬには、センスアンプ領域１０が接続されている。このセンスアンプ領域１０には、ビット線対ＢＬ、ＢＢＬをイコライズするためのイコライズ回路ＥＱと、ビット線対ＢＬ、ＢＢＬの電位を比較増幅するセンスアンプＳＡと、カラム選択ゲートＣＧが含まれている。
【０１２４】
この場合、前記イコライズ回路ＥＱとセンスアンプＳＡとの間には、前記ビット線対ＢＬ、ＢＢＬにそれぞれ直列に挿入されたＮＭＯＳトランジスタＱＳが挿入され、このトランジスタＱＳのゲートに印加される分離制御信号φｔによってイコライズ回路ＥＱとセンスアンプＳＡとは選択的に接続／切り離しが行われる。
【０１２５】
前記イコライズ回路部ＥＱは、ビット線プリチャージ電位ＶSSが与えられる接地電位線とビット線対ＢＬ、ＢＢＬとの間にそれぞれ接続されたＮＭＯＳトランジスタＱＮと、上記ビット線対ＢＬ、ＢＢＬ間に接続されたＮＭＯＳトランジスタＱＥとを有し、イコライズ制御信号Ｖ(BEQL)により制御される。
【０１２６】
前記センスアンプＳＡは、ビット線対ＢＬ、ＢＢＬに一対のセンスノードが接続され、センスアンプ活性化信号Ｖ(SEN) により活性／非活性状態が制御されるＮＭＯＳ部と、ビット線対ＢＬ、ＢＢＬに一対のセンスノードが接続され、センスアンプ活性化信号Ｖ(BSEP)により活性／非活性状態が制御されるＰＭＯＳ部からなる。
【０１２７】
上記ＮＭＯＳ部は、従来と同様に、ビット線対ＢＬ、ＢＢＬに対応して各ドレインが接続され、ビット線対ＢＢＬ、ＢＬに対応して各ゲートが接続された２個のＮＭＯＳトランジスタと、この２個のＮＭＯＳトランジスタの各ソースとセンスアンプの低電位（“Ｌ”）側電位ＶSSとの間に共通に接続され、ゲートにセンスアンプ活性化信号Ｖ(SEN) が印加される１個のＮＭＯＳトランジスタとからなる。
【０１２８】
前記ＰＭＯＳ部は、従来と同様に、ビット線対ＢＬ、ＢＢＬに対応して各ドレインが接続され、ビット線対ＢＢＬ、ＢＬに対応して各ゲートが接続された２個のＰＭＯＳトランジスタと、この２個のＰＭＯＳトランジスタの各ソースとセンスアンプの高電位（“Ｈ”）側電位ＶCCとの間に共通に接続され、ゲートにセンスアンプ活性化信号Ｖ(BSEP)が印加される１個のＰＭＯＳトランジスタとからなる。
【０１２９】
前記カラム選択ゲートＣＧは、従来と同様に、複数のカラム（即ち、複数のビット線対ＢＬ、ＢＢＬ）に対して共通に設けられたデータ線対ＤＱ、ＢＤＱとの間にそれぞれ接続されたＮＭＯＳトランジスタＱＧからなり、所望のカラムのビット線対ＢＬ、／ＢＬを選択するためのカラム選択線ＣＳＬによりスイッチ制御され、対応するカラムのセンスアンプＳＡにより比較増幅した後のビット線対ＢＬ、ＢＢＬのデータをデータ線対ＤＱ、ＢＤＱに転送する、または、チップ外部より入力されたデータを所望のビット線対ＢＬ、／ＢＬに書き込むためのものである。
【０１３０】
＜第１実施例＞
図２は、図１のチェインＦＲＡＭにおいて、２Ｔ２Ｃ方式のメモリセルに対するシングルプレートパルス駆動方式による読み出し／チップ外部からの書き込みを行う場合の一連の動作を示すタイミングチャートおよび図１中のセルトランジスタTr0 〜Tr7 の一端ノードBL0R〜BL7R、セルトランジスタBTr0〜BTr7の一端ノードBBL0r 〜BBL7r の電位の詳細な推移を示している。
【０１３１】
ここでは、例えばワード線ＷＬr<0>を選択する場合において、選択されるセルの内、ＢＬ側のセルＭ0 にはプレート線ＰＬ<0> からビット線ＢＬへの向きの分極（即ち、データ"0"）、ＢＢＬ側のセルＢＭ0 にはビット線ＢＢＬからプレート線ＰＬ<1> への向きの分極（即ち、データ"1"）が書き込まれているものとし、メモリセルＭ0 、ＢＭ0 からそれぞれデータ"0"、データ"1"を読み出し、続いてチップ外部よりそれぞれデータ"1"、データ"0"を書き込む場合を想定する。
【０１３２】
以下、図２を参照しながら具体的に動作を説明する。
【０１３３】
まず、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを解除してビット線対ＢＬ、ＢＢＬをフローティング状態にし、ビット線対ＢＬ、ＢＢＬにデータを読み出す準備をする。
【０１３４】
次に、ワード線電位Ｖ(WLr<0>)をＶPPから０Ｖに下げてセルＭ0 、ＢＭ0 の両端に電位差がかかる準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を０Ｖから“Ｈ”に上げてブロック選択トランジスタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”と上昇させてビット線対ＢＬ、ＢＢＬにデータを読み出す。より具体的に述べれば、プレート線電位を上昇させることによってセルトランジスタTr0 の一端ノードBL0RおよびセルトランジスタBTr0の一端ノードBBL0r に読み出された電荷はセンスアンプＳＡの一対のセンスノードに読み出される。
【０１３５】
次に、分離制御信号φt をＶPPから０Ｖに下げて分離用トランジスタＱＳをオフにし、イコライズ回路ＥＱとセンスアンプＳＡとの間でビット線対ＢＬ、ＢＢＬを切り離す。そして、センスアンプ活性化信号Ｖ(BSEP)を下げ、センスアンプ活性化信号Ｖ(SEN) を上げてセンスアンプＳＡによりセンス増幅させる。また、前記切り離しが行われているうちにカラム選択信号Ｖ(CSL) を“Ｈ”に上げ、センスアンプＳＡ側のデータのチップ外への読み出し／チップ外からのデータのセンスアンプＳＡへの書き込みを行う。
【０１３６】
一方、前記したように分離用トランジスタＱＳをオフした後、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させてビット線対ＢＬ、ＢＢＬを０Ｖにイコライズする。これにより、セルＭ0 、ＢＭ0 の両方に"0" データ（即ち、プレート線からビット線への向きの分極）を書き込む。
【０１３７】
続いて、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を０Ｖに下げ、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを解除してビット線対ＢＬ、ＢＢＬを再びフローティング状態にした後、分離制御信号φt を０Ｖ→ＶPPと上昇させて分離用トランジスタＱＳをオンすることにより、センスアンプＳＡによりラッチされているデータをビット線対ＢＬ、ＢＢＬに書き込む。
【０１３８】
この時、ＢＬ側のセルＭ0 には、センスアンプ領域１０中のＢＬ側の電位が“Ｈ”であれば、ビット線からプレート線への向きの分極が改めて書き込まれることになるが、センスアンプ領域１０中のＢＬ側の電位が“Ｌ”であれば、分離用トランジスタＱＳがオフの期間に最初に書き込まれたプレート線からビット線への向きのデータがそのまま書かれ続けられることになる。
【０１３９】
本実施例では、セルＭ0 はビット線ＢＬからプレート線ＰＬ<0> への向きの分極（データ"1" ）に書き換えられ、セルＢＭ0 にはプレート線ＰＬ<1> からビット線への向きの分極（データ"0" ）がそのまま書かれ続けられることになる。
【０１４０】
この後、ワード線ＷＬr<0>をＶPPに上昇させ、センスアンプ活性化信号(SEN) 、Ｖ(BSEP)を非活性状態にし、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させる。
【０１４１】
以上の説明は、読み出し後にチップ外部からメモリセルへ書き込みするライト（Write ）サイクルの動作について説明したが、読み出し／再書き込みを行うリード（Read）サイクルの動作も図２に示したようなタイミングで以下に説明するように行われる。
【０１４２】
即ち、まず、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを解除してビット線対ＢＬ、ＢＢＬをフローティング状態にし、ビット線対ＢＬ、ＢＢＬにデータを読み出す準備をする。
【０１４３】
次に、ワード線電位Ｖ(WLr<0>)をＶPPから０Ｖに下げてセルＭ0 、ＢＭ0 の両端に電位差がかかる準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を０ＶからＶPPに上げてブロック選択トランジスタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”と上昇させてビット線対ＢＬ、ＢＢＬにデータを読み出す。より具体的に述べれば、プレート線電位を上昇させることによってセルトランジスタTr0 の一端ノードBL0RおよびセルトランジスタBTr0の一端ノードBBL0r に読み出された電荷はセンスアンプＳＡの一対のセンスノードに読み出される。
【０１４４】
次に、分離制御信号φt をＶPPから０Ｖに下げて分離用トランジスタＱＳをオフにし、イコライズ回路ＥＱとセンスアンプＳＡとの間でビット線対ＢＬ、ＢＢＬを切り離す。そして、センスアンプ活性化信号Ｖ(BSEP)を下げ、センスアンプ活性化信号Ｖ(SEN) を上げてセンスアンプＳＡによりセンス増幅させる。また、前記切り離しが行われているうちにカラム選択信号Ｖ(CSL) を“Ｈ”に上げ、センスアンプＳＡ側のデータをチップ外へ読み出す。
【０１４５】
一方、前記したように分離用トランジスタＱＳをオフした後、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させてビット線対ＢＬ、ＢＢＬを０Ｖにイコライズする。これにより、セルＭ0 、ＢＭ0 の両方に"0" データ（即ち、プレート線からビット線への向きの分極）を書き込む。
【０１４６】
続いて、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を０Ｖに下げ、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを解除してビット線対ＢＬ、ＢＢＬを再びフローティング状態にした後、分離制御信号φt を０Ｖ→ＶPPと上昇させて分離用トランジスタＱＳをオンすることにより、センスアンプＳＡによりラッチされている読み出しデータをビット線対ＢＬ、ＢＢＬに書き込む。
【０１４７】
この時、ＢＬ側のセルＭ0 には、センスアンプ領域１０中のＢＬ側の電位が“Ｈ”であれば、ビット線からプレート線への向きの分極が改めて書き込まれることになるが、センスアンプ領域１０中のＢＬ側の電位が“Ｌ”であれば、分離用トランジスタＱＳがオフの期間に最初に書き込まれたプレート線からビット線への向きのデータがそのまま書かれ続けられることになる。
【０１４８】
本実施例では、セルＭ0 はプレート線ＰＬ<0> からビット線への向きの分極（データ"0" ）がそのまま書かれ続けられ、セルＢＭ0 にはビット線からプレート線ＰＬ<1> への向きの分極（データ"1" ）に書き換えられることになる。
【０１４９】
この後、ワード線ＷＬr<0>をＶPPに上昇させ、センスアンプ活性化信号(SEN) 、Ｖ(BSEP)を非活性状態にし、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させる。
【０１５０】
上記したリードサイクルの動作と前述したライトサイクルの動作は、イコライズ制御信号Ｖ(BEQL)の駆動方式が同じであり、リードサイクルタイムＴ(R) とライトサイクルタイムＴ(R/W) は等しい。
【０１５１】
上記第１実施例のチェインＦＲＡＭによれば、セルアレイとセンスアンプＳＡとの間に分離用トランジスタＱＳと、この分離用トランジスタＱＳよりもセルアレイ側にビット線対ＢＬ、ＢＢＬを所定のタイミングで接地電位へイコライズするためのイコライズ回路ＥＱを設けており、これらを制御して前記ディスターブを抑制することが可能になっている。
【０１５２】
具体的には、分離用トランジスタＱＳをオフしてセンスアンプＳＡによりラッチされているデータを保護しつつ、イコライズ回路ＥＱをオンの状態にしてまず"0" データをセルに書き込む。続いて、プレート線を０Ｖに下げてイコライズ回路ＥＱをオフした後に分離用トランジスタＱＳをオンすることにより、センスアンプＳＡにラッチされている読み出しデータあるいはチップ外部より入力したデータをセルに書き込む。このようにプレート線を０Ｖに下げた状態でデータをセルに書き込むので、この時、プレート線電位およびビット線電位の両方が同時に“Ｈ”になることはない。
【０１５３】
したがって、図１中のセルトランジスタTr0 〜Tr7 の一端ノードBL0R〜BL7R、セルトランジスタBTr0〜BTr7の一端ノードBBL0r 〜BBL7r の電位がブートされることはなく、セルトランジスタTr0 〜Tr7 、BTr0〜BTr7のソース電位の上昇はなく、基板バイアス効果によってセルトランジスタがオフすることはなく、セルトランスファゲートの両端に電位差が発生してセルキャパシタの蓄積分極量が減少するというディスターブの問題は生じない。
【０１５４】
また、上記第１実施例のチェインＦＲＡＭによれば、分離用トランジスタＱＳをオフにした後にセンス増幅するので、セルキャパシタの容量のアンバランスがセンスアンプＳＡから見えなくなるという副次的な効果がある。また、重いビット線の寄生容量ＣB もセンスアンプＳＡから見えなくなり、センス動作が高速に行われるという副次的な効果もある。
【０１５５】
なお、上記第１実施例では、２Ｔ２Ｃ方式のセルに対する読み出し／書き込みを行う場合の一連の動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出し／書き込みを行う場合は、１個のセルを選択し、このセルからビット線に読み出された電位と別途生成された参照電位（例えば前記ビット線と相補なるビット線にリファレンスセルから読み出した電位）とを比較増幅することにより容易に実現することができる。
【０１５６】
＜第２実施例＞
本実施例は、第１実施例と比べて、リードサイクルとライトサイクルとでイコライズ制御信号Ｖ(BEQL)の駆動方式が異なっており、それぞれのサイクルを各々独立に最適化することが可能になっている。
【０１５７】
本実施例において、ライトサイクルの動作は、図２を参照して前述した通りであるが、リードサイクルの動作は、以下に説明するように行われる。
【０１５８】
図３は、図１のチェインＦＲＡＭにおいて、２Ｔ２Ｃ方式のセルに対する本実施例におけるシングルプレートパルス駆動方式による読み出し／再書き込みを行うリードサイクルとしての一連の動作を示すタイミングチャートおよび図１中のセルトランジスタTr0 〜Tr7 の一端ノードBL0R〜BL7R、セルトランジスタBTr0〜BTr7の一端ノードBBL0r 〜BBL7r の電位の詳細な推移を示している。
【０１５９】
ここでは、前述した第１実施例と同様に、例えばワード線ＷＬr<0>を選択する場合において、選択されるセルの内、ＢＬ側のセルＭ0 にはプレート線ＰＬ<0> からビット線ＢＬへの向きの分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ0 にはビット線ＢＢＬからプレート線ＰＬ<1> への向きの分極（即ち、データ"1" ）が書き込まれているものとし、メモリセルＭ0 、ＢＭ0 からそれぞれデータ"0" 、データ"1" を読み出し、続いて再書き込みを行う場合を想定する。
【０１６０】
以下、図３を参照しながら具体的に動作を説明する。
【０１６１】
まず、イコライズ制御信号電位Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを解除してビット線対ＢＬ、ＢＢＬをフローティング状態にし、ビット線対ＢＬ、ＢＢＬにデータを読み出す準備をする。
【０１６２】
次に、ワード線電位Ｖ(WLr<0>)をＶPPから０Ｖに下げてセルＭ0 、ＢＭ0 の両端に電位差がかかる準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を０ＶからＶPPに上げてブロック選択トランジスタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”と上昇させてビット線対ＢＬ、ＢＢＬにデータを読み出す。この際、セルトランジスタTr0 の一端ノードBL0Rに読み出された電荷量およびセルトランジスタBTr0の一端ノードBBL0r に読み出された電荷量はセンスアンプＳＡの一対のセンスノードに読み出される。
【０１６３】
次に、分離制御信号φt をＶPPから０Ｖに下げて分離用トランジスタＱＳをオフにし、イコライズ回路ＥＱとセンスアンプＳＡとの間でビット線対ＢＬ、ＢＢＬを切り離す。そして、センスアンプ活性化信号Ｖ(BSEP)を下げるとともにセンスアンプ活性化信号Ｖ(SEN) を上げてセンスアンプＳＡによりセンス増幅させる。また、前記切り離しが行われているうちにカラム選択信号Ｖ(CSL) を上げ、センスアンプＳＡ側のデータをチップ外へ読み出す。
【０１６４】
ここで、注意すべきは、第１実施例においては、分離用トランジスタＱＳをオフした後にビット線対ＢＬ、ＢＢＬを０Ｖにイコライズすることにより、セルＭ0 、ＢＭ0 の両方に"0" データ（即ち、プレート線からビット線への向きの分極）を書き込んだが、本実施例では、動作の高速化のためにビット線対ＢＬ、ＢＢＬを０Ｖにイコライズしない。
【０１６５】
このようにビット線対ＢＬ、ＢＢＬを０Ｖにイコライズしない場合、“Ｌ”側のデータが読み出されたビット線電位は０Ｖに近い状態であるが、完全には０Ｖにはならない。この段階では"0" データをしっかりとは書き込めないが、電源オフ時には、セルキャパシタのヒステリシス特性曲線上の元の位置（ｙ切片上の分極位置）に戻るので問題はない。
【０１６６】
続いて、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を０Ｖにした後、分離制御信号φt を０Ｖ→ＶPPと上昇させて分離用トランジスタＱＳをオンすることにより、センスアンプＳＡによりラッチされているデータをビット線対ＢＬ、ＢＢＬに書き込む。
【０１６７】
この時、センスアンプ領域１０中のＢＬ側の電位が“Ｈ”であれば、ＢＬ側のセルＭ0 にはビット線からプレート線への向きの分極が改めて書き込まれることになるが、センスアンプ領域１０中のＢＬ側の電位が“Ｌ”であれば、ＢＬ側のセルＭ0 には最初に書き込まれたプレート線からビット線への向きのデータがそのまま書かれ続けられることになる。
【０１６８】
即ち、本実施例では、ビット線対ＢＬ、ＢＢＬの電位が０Ｖに近い状態で、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｈ”に上昇させてセルＭ0 、ＢＭ0 に"0" データを書き込み、その後、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を０Ｖに下げてからセンスアンプＳＡからセルＢＭ0 に"1" データを書き込む。
【０１６９】
この後、ワード線電位Ｖ(WLr<0>)をＶPPに昇圧し、センスアンプ活性化信号Ｖ(SEN) 、Ｖ(BSEP)を非活性状態にし、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させる。
【０１７０】
従って、第２実施例によれば、前述した第１実施例と同様にプレート線電位とビット線電位の両方が“Ｈ”になることはなく、従来の第１の動作例で述べた様なディスターブの問題は生じない。また、分離用トランジスタＱＳをオフにした後にセンス増幅するので、セルキャパシタのアンバランスがセンスアンプＳＡから見えなくなり、また、重いビット線の寄生容量ＣB もセンスアンプＳＡから見えなくなり、高速動作が可能になるという副次的な効果がある。
【０１７１】
また、第２実施例におけるリードサイクルの動作は、第１実施例におけるリードサイクルの動作と比べて、ビット線対ＢＬ、ＢＢＬのイコライズ動作が異なっている。即ち、第１実施例におけるリードサイクル（およびライトサイクル）では、分離用トランジスタＱＳをオフにしている間にイコライズ制御信号Ｖ(BEQL)を上げ下げしなければいけなかったが、第２実施例におけるリードサイクルでは分離用トランジスタＱＳをオフにしている間にイコライズ制御信号Ｖ(BEQL)を下げ放しでよい。そのために、第２実施例では、リードサイクルとライトサイクルとでおのおの独立に動作タイミングを最適化し、リードサイクルタイムＴ(R) をライトサイクルタイムＴ(R/W) より短く設定することが可能になる。
【０１７２】
なお、上記第２実施例では、２Ｔ２Ｃ方式のセルに対する読み出し／書き込みを行う場合の一連の動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出し／書き込みを行う場合は、１個のセルを選択し、このセルからビット線に読み出された電位と別途生成された参照電位（例えば前記ビット線と相補なるビット線にリファレンスセルから読み出した電位）とを比較増幅することにより容易に実現することができる。
【０１７３】
＜第３実施例＞
本実施例は、シングルプレートパルス駆動方式を採用した第１実施例および第２実施例と比べて、ダブルプレートパルス駆動方式を採用した点が異なる。
【０１７４】
図４は、図１のチェインＦＲＡＭにおいて、２Ｔ２Ｃ方式のセルに対するダブルプレートパルス駆動方式による読み出しおよびチップ外部からの書き込みを行う場合の一連の動作を示すタイミングチャートおよび図１中のセルトランジスタTr0 〜Tr7 の一端ノードBL0R〜BL7R、セルトランジスタBTr0〜BTr7の一端ノードBBL0r 〜BBL7r の電位の詳細な推移を示している。
【０１７５】
ここでは、前述した第１実施例と同様に、例えばワード線ＷＬr<0>を選択する場合において、選択されるセルの内、ＢＬ側のセルＭ0 にはプレート線ＰＬ<0> からビット線ＢＬへの向きの分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ0 にはビット線ＢＢＬからプレート線ＰＬ<1> への向きの分極（即ち、データ"1" ）が書き込まれているものとし、セルＭ0 、ＢＭ0 からそれぞれデータ"0" 、データ"1" を読み出し、続いてチップ外部からそれぞれデータ"1" 、データ"0" を書き込む場合を想定する。
【０１７６】
以下、図４を参照しながら具体的に動作を説明する。
【０１７７】
まず、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを解除してフローティング状態にし、データを読み出す準備をする。
【０１７８】
次に、ワード線電位Ｖ(WLr<0>)をＶPPから０Ｖに下げてセルＭ0 、ＢＭ0 の両端に電位差がかかる準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を０ＶからＶPPに上げてブロック選択トランジスタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆動することによって分極量の差のみをデータとしてビット線対ＢＬ、ＢＢＬに読み出す。この際、セルトランジスタTr0 の一端ノードBL0Rに読み出された電荷量およびセルトランジスタBTr0の一端ノードBBL0r に読み出された電荷量はセンスアンプＳＡの一対のセンスノードに読み出される。
【０１７９】
次に、分離制御信号φt をＶPPから０Ｖに下げて分離用トランジスタＱＳをオフにし、イコライズ回路ＥＱとセンスアンプＳＡとの間でビット線対ＢＬ、ＢＢＬを切り離す。そして、センスアンプ活性化信号Ｖ(BSEP)を下げるとともにセンスアンプ活性化信号Ｖ(SEN) を上げてセンスアンプＳＡによりセンス増幅させる。また、前記切り離しが行われているうちにカラム選択信号Ｖ(CSL) を“Ｈ”に上げ、センスアンプＳＡ側のデータのチップ外への読み出し／チップ外からのデータのセンスアンプＳＡへの書き込みを行う。
【０１８０】
一方、前記したように分離用トランジスタＱＳをオフした後、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させてビット線対ＢＬ、ＢＢＬを０Ｖにイコライズし、その状態でプレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆動することによって、セルＭ0 、ＢＭ0 の両方に"0" データ（即ち、プレート線からビット線への向きの分極）を書き込む。
【０１８１】
続いて、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを解除して再びフローティング状態にした後、分離制御信号φt を０Ｖ→ＶPPと上昇させて分離用トランジスタＱＳをオンすることにより、センスアンプＳＡによりラッチされているデータをビット線対ＢＬ、ＢＢＬに書き込む。
【０１８２】
この時、ＢＢＬ側のセルＢＭ0 には、センスアンプ領域１０中のＢＢＬ側の電位が“Ｈ”であれば、ビット線からプレート線への向きの分極が改めて書き込まれることになるが、チップ外部からの書き込みによってセンスアンプ領域１０中のＢＢＬ側の電位が“Ｌ”となっているので、分離用トランジスタＱＳがオフの期間に最初に書き込まれたプレート線からビット線への向きのデータがそのまま書かれ続けられることになる。一方、ＢＬ側のセルＭ0 には、チップ外部からの書き込みによってセンスアンプ領域１０中のＢＬ側の電位は“Ｈ”となっているので、ビット線からプレート線の向きの分極が書かれることになる。
【０１８３】
即ち、本実施例では、ビット線対ＢＬ、ＢＢＬを０Ｖにイコライズしながらプレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を上昇させてセルＭ0 、ＢＭ0 に"0" データを書き込み、その後、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を０Ｖに下げた状態でセンスアンプＳＡからセルＭ0 、ＢＭ0 にそれぞれデータ"1" 、"0" を書き込む。
【０１８４】
この後、ワード線電位Ｖ(WLr<0>)をＶPPに昇圧し、センスアンプ活性化信号Ｖ(SEN) 、Ｖ(BSEP)を非活性状態にし、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させる。
【０１８５】
従って、第３実施例によれば、前述した第１実施例と同様にプレート線電位とビット線電位の両方が“Ｈ”になることはなく、従来の第２の動作例で述べた様なディスターブの問題は生じない。また、分離用トランジスタＱＳをオフにした後にセンス増幅するので、セルキャパシタの容量のアンバランスが存在してもセンスアンプＳＡから見えなくなり、重いビット線の寄生容量ＣB もセンスアンプＳＡから見えなくなるという副次的な効果がある。
【０１８６】
なお、上記第３実施例では、２Ｔ２Ｃ方式のセルに対する読み出し／書き込みを行う場合の一連の動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出し／書き込みを行う場合は、１個のセルを選択し、このセルからビット線に読み出された電位と別途生成された参照電位（例えば前記ビット線と相補なるビット線にリファレンスセルから読み出した電位）とを比較増幅することにより容易に実現することができる。
【０１８７】
＜第４実施例＞
本実施例は、ライトサイクルにおいてワード線ＷＬr<0>を選択してセルＭ0 、ＢＭ0 を選択し、ダブルプレートパルス駆動方式を採用した場合の動作を示した第３実施例に対し、リードサイクルにおいてワード線ＷＬr<7>を選択してセルＭ7 、ＢＭ7 を選択し、ダブルプレートパルス駆動方式を採用した場合の動作である。
【０１８８】
図５は、図１のチェインＦＲＡＭにおいて、２Ｔ２Ｃ方式のセルに対するダブルプレートパルス駆動方式による読み出しおよび再書き込みを行う場合の一連の動作を示すタイミングチャートおよび図１中のセルトランジスタTr0 〜Tr7 の一端ノードBL0R〜BL7R、セルトランジスタBTr0〜BTr7の一端ノードBBL0r 〜BBL7r の電位の詳細な推移を示している。
【０１８９】
ここでは、例えばワード線ＷＬr<7>を選択する場合において、選択されるセルの内、ＢＬ側のセルＭ7 にはプレート線ＰＬ<0> からビット線ＢＬへの向きの分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ7 にはビット線ＢＢＬからプレート線ＰＬ<1> への向きの分極（即ち、データ"1" ）が書き込まれているものとし、メモリセルＭ7 、ＢＭ7 からそれぞれデータ"0" 、データ"1" を読み出し、続いて再書き込みを行う場合を想定する。
【０１９０】
以下、図５を参照しながら具体的に動作を説明する。
【０１９１】
まず、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを解除してビット線対ＢＬ、ＢＢＬをフローティング状態にし、ビット線対ＢＬ、ＢＢＬにデータを読み出す準備をする。
【０１９２】
次に、ワード線電位Ｖ(WLr<7>)をＶPPから０Ｖに下げてセルＭ7 、ＢＭ7 の両端に電位差がかかる準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を０ＶからＶPPに上げてブロック選択トランジスタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆動することによって分極量の差のみをデータとしてビット線対ＢＬ、ＢＢＬに読み出す。
【０１９３】
次に、分離制御信号φt をＶPPから０Ｖに下げて分離用トランジスタＱＳをオフにし、イコライズ回路ＥＱとセンスアンプＳＡとの間でビット線対ＢＬ、ＢＢＬを切り離す。そして、センスアンプ活性化信号Ｖ(BSEP)を下げるとともにセンスアンプ活性化信号Ｖ(SEN) を上げてセンスアンプＳＡによりセンス増幅させる。また、前記切り離しが行われているうちにカラム選択信号Ｖ(CSL) を“Ｈ”に上げ、センスアンプＳＡ側のデータのチップ外への読み出し／チップ外からのデータのセンスアンプＳＡへの書き込みを行う。
【０１９４】
一方、前記したように分離用トランジスタＱＳをオフした後、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させてビット線対ＢＬ、ＢＢＬを０Ｖにイコライズし、その状態でプレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆動することによって、セルＭ7 、ＢＭ7 の両方に"0" データ（即ち、プレート線からビット線への向きの分極）を書き込む。
【０１９５】
続いて、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを解除してビット線対ＢＬ、ＢＢＬを再びフローティング状態にした後、分離制御信号φt を０Ｖ→ＶPPと上昇させて分離用トランジスタＱＳをオンすることにより、センスアンプＳＡによりラッチされているデータをビット線対ＢＬ、ＢＢＬに書き込む。
【０１９６】
この時、センスアンプ領域１０中のＢＬ側の電位が“Ｈ”であれば、ＢＬ側のセルＭ7 にはビット線からプレート線への向きの分極が改めて書き込まれることになるが、センスアンプ領域１０中のＢＬ側の電位が“Ｌ”であれば、ＢＬ側のセルＭ7 には分離用トランジスタＱＳがオフの期間に最初に書き込まれたプレート線からビット線への向きのデータがそのまま書かれ続けられることになる。
【０１９７】
即ち、本実施例では、ビット線対ＢＬ、ＢＢＬを０Ｖにイコライズしながらプレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を昇圧してセルＭ7 、ＢＭ7 に"0" データを書き込み、その後、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を０Ｖに下げた状態でセンスアンプＳＡからセルＢＭ7 に"1" データを書き込む。
【０１９８】
この後、ワード線電位Ｖ(WLr<7>)をＶPPに上昇させ、センスアンプ活性化信号Ｖ(SEN) 、Ｖ(BSEP)を非活性状態にし、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させる。
【０１９９】
従って、第４実施例によれば、前述した第１実施例と同様にプレート線電位とビット線電位の両方が“Ｈ”になることはなく、従来の第３の動作例で述べた様なディスターブの問題は生じない。また、分離用トランジスタＱＳをオフにした後にセンス増幅するので、セルキャパシタの容量のアンバランスがセンスアンプＳＡから見えなくなる。また、重いビット線の寄生容量ＣB もセンスアンプＳＡから見えなくなり、センス動作の高速化が図れるという副次的な効果がある。
【０２００】
なお、上記第４実施例では、２Ｔ２Ｃ方式のセルに対する読み出し／再書き込みを行う場合の一連の動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出し／再書き込みを行う場合は、１個のセルを選択し、このセルからビット線に読み出された電位と別途生成された参照電位（例えば前記ビット線と相補なるビット線にリファレンスセルから読み出した電位）とを比較増幅することにより容易に実現することができる。
【０２０１】
＜第５実施例＞
本実施例は、プレート線電位を０Ｖに下げ、続いてイコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げた後にデータをビット線対ＢＬ、ＢＢＬに書き始める第１実施例と比べて、プレート線電位を０Ｖにまで下げきる途中の段階でデータをビット線対ＢＬ、ＢＢＬに書き始めることにより、第１実施例よりも高速化を図ることが可能になる点が異なる。
【０２０２】
図６は、図１のチェインＦＲＡＭにおいて、２Ｔ２Ｃ方式のメモリセルに対するシングルプレートパルス駆動方式による読み出し／チップ外部からの書き込みを行う場合の一連の動作を示すタイミングチャートおよび図１中のセルトランジスタTr0 〜Tr7 の一端ノードBL0R〜BL7R、セルトランジスタBTr0〜BTr7の一端ノードBBL0r 〜BBL7r の電位の詳細な推移を示している。
【０２０３】
ここでは、例えばワード線ＷＬr<0>を選択する場合において、選択されるセルの内、ＢＬ側のセルＭ0 にはプレート線ＰＬ<0> からビット線ＢＬへの向きの分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ0 にはビット線ＢＢＬからプレート線ＰＬ<1> への向きの分極（即ち、データ"1" ）が書き込まれているものとし、メモリセルＭ0 からデータ"0" を読み出し、続いてチップ外部よりデータ"1" を書き込む場合を想定する。
【０２０４】
以下、図６を参照しながら具体的に動作を説明する。
【０２０５】
まず、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを解除してビット線対ＢＬ、ＢＢＬをフローティング状態にし、ビット線対ＢＬ、ＢＢＬにデータを読み出す準備をする。
【０２０６】
次に、ワード線電位Ｖ(WLr<0>)をＶPPから０Ｖに下げてセルＭ0 、ＢＭ0 の両端に電位差がかかる準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を０ＶからＶPPに上げてブロック選択トランジスタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”と上昇させてビット線対ＢＬ、ＢＢＬにデータを読み出す。より具体的に述べれば、プレート線電位を上昇させることによってセルトランジスタTr0 の一端ノードBL0RおよびセルトランジスタBTr0の一端ノードBBL0r に読み出された電荷はセンスアンプＳＡの一対のセンスノードに読み出される。
【０２０７】
次に、分離制御信号φt をＶPPから０Ｖに下げて分離用トランジスタＱＳをオフにし、イコライズ回路ＥＱとセンスアンプＳＡとの間でビット線対ＢＬ、ＢＢＬを切り離す。そして、センスアンプ活性化信号Ｖ(BSEP)を下げ、センスアンプ活性化信号Ｖ(SEN) を上げてセンスアンプＳＡによりセンス増幅させる。また、前記切り離しが行われているうちにカラム選択信号Ｖ(CSL) を“Ｈ”に上げ、センスアンプＳＡ側のデータのチップ外への読み出し／チップ外からのデータのセンスアンプＳＡへの書き込みを行う。
【０２０８】
一方、前記したように分離用トランジスタＱＳをオフした後、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させてビット線対ＢＬ、ＢＢＬを０Ｖにイコライズする。これにより、セルＭ0 、ＢＭ0 の両方に"0" データ（即ち、プレート線からビット線への向きの分極）を書き込む。
【０２０９】
続いて、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを解除してビット線対ＢＬ、ＢＢＬを再びフローティング状態にする。次に、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を０Ｖに下げていく動作と同時に、分離制御信号φt を０Ｖ→ＶPPと上昇させて分離用トランジスタＱＳをオンすることにより、センスアンプＳＡによりラッチされているデータをビット線対ＢＬ、ＢＢＬに書き込む。
【０２１０】
この時、ＢＬ側のセルＭ0 には、センスアンプ領域１０中のＢＬ側の電位が “Ｈ”であれば、ビット線からプレート線への向きの分極が改めて書き込まれることになるが、センスアンプ領域１０中のＢＬ側の電位が“Ｌ”であれば、分離用トランジスタＱＳがオフの期間に最初に書き込まれたプレート線からビット線への向きのデータがそのまま書かれ続けられることになる。
【０２１１】
本実施例では、セルＭ0 はビット線ＢＬからプレート線ＰＬ<0> への向きの分極（データ"1" ）に書き換えられ、セルＢＭ0 にはプレート線ＰＬ<1> からビット線への向きの分極（データ"0" ）がそのまま書かれ続けられることになる。
【０２１２】
この後、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を“Ｈ”から“Ｌ”に下げてブロック選択トランジスタＱＢ0 、ＱＢ1 をオフにし、続いて、ワード線ＷＬr<0>をＶPPに上昇させ、センスアンプ活性化信号(SEN) 、Ｖ(BSEP)を非活性状態にし、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させる。
【０２１３】
従って、第５実施例によれば、前述した第１実施例と同様に、ディスターブの低減効果、セルキャパシタの容量のアンバランスがセンスアンプＳＡから見えなくなるという副次的な効果、ビット線の寄生容量ＣB もセンスアンプＳＡから見えなくなり、センス動作が高速に行われるという副次的な効果が得られる。
【０２１４】
しかも、第５実施例において、特徴的なことは、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を０Ｖにまで下げきる途中で、センスアンプＳＡによりラッチされているデータをビット線対ＢＬ、ＢＢＬに書き始めるので、前記第１実施例よりも高速化を図ることが可能になることである。
【０２１５】
なお、上記第５実施例では、２Ｔ２Ｃ方式のセルに対する読み出し／書き込みを行う場合の一連の動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出し／書き込みを行う場合は、１個のセルを選択し、このセルからビット線に読み出された電位と別途生成された参照電位（例えば前記ビット線と相補なるビット線にリファレンスセルから読み出した電位）とを比較増幅することにより容易に実現することができる。
【０２１６】
＜第６実施例＞
本実施例では、前述した第１実施例のリードサイクルの動作およびライトサイクルの動作と比べて、分離制御信号φt の“Ｌ”レベルが異なる場合の例を説明する。
【０２１７】
図７は、図１のチェインＦＲＡＭにおいて、２Ｔ２Ｃ方式のセルに対する本実施例におけるシングルプレートパルス駆動方式による読み出し／再書き込みを行う場合のリードサイクルとしての一連の動作を示すタイミングチャートおよび図１中のセルトランジスタTr0 〜Tr7 の一端ノードBL0R〜BL7R、セルトランジスタBTr0〜BTr7の一端ノードBBL0r 〜BBL7r の電位の詳細な推移を示している。
【０２１８】
図８は、図１のチェインＦＲＡＭにおいて、２Ｔ２Ｃ方式のセルに対する本実施例におけるシングルプレートパルス駆動方式による読み出し後にチップ外部からメモリセルへ書き込みする場合のライトサイクルとしての一連の動作を示すタイミングチャートおよび図１中のセルトランジスタTr0 〜Tr7 の一端ノードBL0R〜BL7R、セルトランジスタBTr0〜BTr7の一端ノードBBL0r 〜BBL7r の電位の詳細な推移を示している。
【０２１９】
まず、リードサイクルの動作について、図７を参照しながら、具体的に動作を説明する。ここでは、例えばワード線ＷＬr<0>を選択する場合において、選択されるセルの内、ＢＬ側のセルＭ0 にはプレート線ＰＬ<0> からビット線ＢＬへの向きの分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ0 にはビット線ＢＢＬからプレート線ＰＬ<1> への向きの分極（即ち、データ"1" ）が書き込まれているものとし、メモリセルＭ0 からデータ"0" を読み出し、続いて再書き込みを行う場合を想定する。
【０２２０】
まず、出力イネーブル制御信号／ＯＥが活性状態（“Ｌ”）になって出力可能状態になった後、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを解除してビット線対ＢＬ、ＢＢＬをフローティング状態にし、ビット線対ＢＬ、ＢＢＬにデータを読み出す準備をする。
【０２２１】
次に、ワード線電位Ｖ(WLr<0>)をＶPPから０Ｖに下げてセルＭ0 、ＢＭ0 の両端に電位差がかかる準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を０ＶからＶPPに上げてブロック選択トランジスタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”と上昇させてビット線対ＢＬ、ＢＢＬにデータを読み出す。この際、セルトランジスタTr0 の一端ノードBL0Rに読み出された電荷量およびセルトランジスタBTr0の一端ノードBBL0r に読み出された電荷量はセンスアンプＳＡの一対のセンスノードに読み出される。
【０２２２】
次に、分離制御信号φt をＶPPからＶPP未満の一定の電位（本例ではＶCC）に下げる。そして、センスアンプ活性化信号Ｖ(BSEP)を下げるとともにセンスアンプ活性化信号Ｖ(SEN) を上げてセンスアンプＳＡによりセンス増幅させる。また、分離制御信号φt をＶCCに下げているうちにカラム選択信号Ｖ(CSL) を上げ、センスアンプＳＡ側のデータをチップ外へ読み出す。
【０２２３】
ここで、注意すべきは、前記第６実施例においては、前記分離制御信号φt をＶPPから０Ｖまで下げて分離用トランジスタＱＳを完全にオフにしていたが、本例では分離制御信号φt をＶPPからＶCCまでしか下げない。
【０２２４】
このように分離制御信号φt をＶPPからＶCCに下げておくと、図１中のセルトランジスタBTr1〜BTr7の一端ノードBBL1r 〜BBL7r の電位は、前記したようにプレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を上昇させることによって“Ｈ”に持ち上がっている状態にあり、センス増幅によりセルトランジスタBTr0の一端ノードBBL0r の電位は持ち上がるが、上記ノードBBL0r の電位はＶCC−Ｖthまでしか持ち上がらない。したがって、セルトランジスタBTr1〜BTr7の一端ノードBBL1r 〜BBL7r のブートは、前記ノードBBL0r の電位がＶCCまで持ち上がった時に比べて低減し、結果的にディスターブを低減させることが可能になる。
【０２２５】
続いて、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を０Ｖにした後、分離制御信号φt をＶPPに戻して分離用トランジスタＱＳをオンすることにより、センスアンプＳＡによりラッチされているデータをビット線対ＢＬ、ＢＢＬに書き込む。この時、センスアンプ領域１０中のＢＬ側の電位が“Ｈ”であれば、ＢＬ側のセルＭ0 にはビット線からプレート線への向きの分極が改めて書き込まれることになるが、センスアンプ領域１０中のＢＬ側の電位が“Ｌ”であれば、ＢＬ側のセルＭ0 には最初に書き込まれたプレート線からビット線への向きのデータがそのまま書かれ続けられることになる。
【０２２６】
即ち、本実施例では、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｈ”に上昇させた時にセンスアンプ領域１０中のＢＬ側の電位（データ"0" ）をセルＭ0 に書き込む。また、センスアンプ領域１０中のＢＢＬ側の電位（データ"1" ）をセルＢＭ0 に再書き込みする時は、前記分離制御信号φt をＶPPに戻す時点でノードBBL0r の電位がＶCC−Ｖthにまで達しているので、ノードBBL0r の電位をＶCCまで回復させる時間が短く、高速化が達成される。
【０２２７】
この後、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)をＶPPから０Ｖに下げてブロック選択トランジスタＱＢ0 、ＱＢ1 をオフにし、続いて、ワード線駆動電位Ｖ(WLr<0>)をＶPPに昇圧し、センスアンプ活性化信号Ｖ(SEN) 、Ｖ(BSEP)を非活性状態にし、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させる。
【０２２８】
即ち、第６実施例のリードサイクルの動作では、ノードBBL0r の電位がＶCC−Ｖthまでしか持ち上がらないようにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を０Ｖにした後に分離制御信号φt をＶPPに戻してノードBBL0r の電位をＶCCまで上げるという工夫により、セルトランジスタB Tr1 〜BTr7の一端ノードBBL1r 〜BBL7r のブートを低減させ、ディスターブを低減させることと高速化を両立させることが可能になる。
【０２２９】
次に、ライトサイクルの動作について、図８を参照しながら、具体的に動作を説明する。ここでは、例えばワード線ＷＬr<0>を選択する場合において、選択されるセルの内、ＢＬ側のセルＭ0 にはプレート線ＰＬ<0> からビット線ＢＬへの向きの分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ0 にはビット線ＢＢＬからプレート線ＰＬ<1> への向きの分極（即ち、データ"1" ）が書き込まれているものとし、セルＭ0 、ＢＭ0 からそれぞれデータ"0" 、データ"1" を読み出し、続いてチップ外部からセルデータ"1" 、データ"0" を書き込む場合を想定する。
【０２３０】
このライトサイクルの動作は、前述したリードサイクルの動作と同様にデータを読み出した後、再書き込みのタイミングでチップ外部からメモリセルへデータを書き込むものである。
【０２３１】
まず、ライトイネーブル制御信号／ＷＥが活性状態（“Ｌ”）になって書き込み可能状態になった後、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを解除してビット線対ＢＬ、ＢＢＬをフローティング状態にし、データを読み出す準備をする。
【０２３２】
次に、ワード線電位Ｖ(WLr<0>)を“Ｈ”から“Ｌ”に下げてセルＭ0 、ＢＭ0 の両端に電位差がかかる準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を“Ｌ”から“Ｈ”に上げてブロック選択トランジスタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”と上昇させてビット線対ＢＬ、ＢＢＬにデータを読み出す。この際、セルトランジスタTr0 の一端ノードBL0Rに読み出された電荷量およびセルトランジスタBTr0の一端ノードBBL0r に読み出された電荷量はセンスアンプＳＡの一対のセンスノードに読み出される。
【０２３３】
次に、分離制御信号φt をＶPPからＶPP未満の一定の電位（本例ではＶCC）に下げる。そして、センスアンプ活性化信号Ｖ(BSEP)を下げるとともにセンスアンプ活性化信号Ｖ(SEN) を上げてセンスアンプＳＡによりセンス増幅させる。また、分離制御信号φt をＶCCに下げているうちにカラム選択信号Ｖ(CSL) を上げ、チップ外部からセンスアンプＳＡにデータを書き込む。
【０２３４】
前記したように分離制御信号φt をＶPPからＶCCに下げておくと、図１中のセルトランジスタBTr1〜BTr7の一端ノードBBL1r 〜BBL7r の電位は、前記したようにプレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を上昇させることによって“Ｈ”に持ち上がっている状態にあり、センス増幅によりセルトランジスタBTr0の一端ノードBBL0r の電位は持ち上がるが、上記ノードBBL0r の電位はＶCC−Ｖthまでしか持ち上がらない。
【０２３５】
したがって、セルトランジスタBTr1〜BTr7の一端ノードBBL1r 〜BBL7r のブートは、前記ノードBBL0r の電位がＶCCまで持ち上がった時に比べて低減し、結果的にディスターブを低減させることが可能になる。
【０２３６】
また、セルトランジスタTr1〜Tr7に対するディスターブの低減効果はBTr1〜BTr7に比べて一層顕著になると同時に高速化も達成できる。
【０２３７】
セルデータのリード時は、セルトランジスタTr1〜Tr7の一端ノードBL1r 〜BL7r の電位は、前記したように“Ｈ”に持ち上がっている状態にあり、センス動作によってBL0r は一度０Ｖになった後に外部からの書き込みによって“Ｈ”に持ち上がるのだが、このときＶCC−Ｖthまでしか持ち上がらない。このため、ＶCCまで持ち上がった場合に比べると、ブートは低下し、ディスターブも低減される。また、分離制御信号φt をＶPPに戻す時点でBL0r の電位はＶCC−Ｖthにまで回復しているので、ＶCCまで戻す時間が少なくてすみ、高速化を達成できる。
【０２３８】
続いて、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を０Ｖにした後、分離制御信号φt をＶPPに戻して分離用トランジスタＱＳをオンすることにより、センスアンプＳＡによりラッチされているデータをビット線対ＢＬ、ＢＢＬを介してセルＭ0 、ＢＭ0 に書き込む。
【０２３９】
即ち、本実施例では、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｈ”に上昇させた時にセンスアンプ領域１０中のＢＢＬ側の電位（データ"0" ）をセルＢＭ0 に書き込む。
【０２４０】
この後、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)をＶPPから０Ｖに下げてブロック選択トランジスタＱＢ0 、ＱＢ1 をオフにし、続いて、ワード線駆動電位Ｖ(WLr<0>)をＶPPに昇圧し、センスアンプ活性化信号Ｖ(SEN) 、Ｖ(BSEP)を非活性状態にし、イコライズ制御信号Ｖ(BE QL) を“Ｈ”に上昇させる。
【０２４１】
即ち、第６実施例のライトサイクルの動作では、ノードBBL0r の電位がＶCC−Ｖthまでしか持ち上がらないようにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を０Ｖにした後に分離制御信号φt をＶPPに戻してノードBBL0r の電位をＶCCまで上げるという工夫により、セルトランジスタB Tr1 〜BTr7の一端ノードBBL1r〜BBL7rとセルトランジスタTr1 〜Tr7の一端ノードBL1r〜BL7rのブートを低減させ、結果的にディスターブを低減させることが可能になる。特に、セルトランジスタTr1 〜Tr7のディスターブ低減効果が顕著となる。
【０２４２】
従って、第６実施例によれば、第１実施例、第２実施例と同様に、ディスターブの低減効果などが得られるほか、分離制御信号φt をＶPPに戻す時点でノードBL0rあるいはBBL0r の電位をＶCCまで回復させる時間が短くなり、前記第１実施例、第２実施例よりも高速化を図ることが可能になる。
【０２４３】
なお、上記第６実施例では、２Ｔ２Ｃ方式のセルに対する読み出し／書き込みを行う場合の一連の動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出し／書き込みを行う場合は、１個のセルを選択し、このセルからビット線に読み出された電位と別途生成された参照電位（例えば前記ビット線と相補なるビット線にリファレンスセルから読み出した電位）とを比較増幅することにより容易に実現できる。
【０２４４】
＜第７実施例＞
前述した第６実施例では、センス増幅が行われている状態でプレート線の電位が下降する前後での分離制御信号φt の電位を一通りに規定していたが、本実施例では、ディスターブを低減させるために最低限必要な動作とそれ以外の動作とを明確化している。
【０２４５】
図９は、図７を参照して前述した第６実施例のリードサイクルの動作とほぼ同様に行うリードサイクルの動作を示しており、第６実施例のリードサイクルの動作と比べて、基本的には同じであるが、分離制御信号φt の電位の不定（don't care）期間を斜線で示している。
【０２４６】
即ち、メモリセルからセンスアンプに信号が伝われば、分離制御信号φt の電位はＶPPでもそれ未満の電位（本例ではＶCC）でもよく、センス増幅の前後でＶCCを一定にした場合にはアクセスタイムの高速化を図ることも可能である。
【０２４７】
また、メモリセルへの再書き込みが行われた後、分離制御信号φt の電位はＶPPからＶCCに下げられることになる。
【０２４８】
図１０は、図８を参照して前述した第６実施例のライトサイクルの動作とほぼ同様に行うリードサイクルの動作を示しており、第６実施例のライトサイクルの動作と比べて、基本的には同じであるが、分離制御信号φt の電位の不定（don't care）期間を斜線で示している。
【０２４９】
即ち、メモリセルからセンスアンプに信号が伝われば、分離制御信号φt の電位はＶPPでもそれ未満の電位（本例ではＶCC）でもよく、センス増幅の前後でＶCCを一定にした場合にはアクセスタイムの高速化を図ることも可能である。
【０２５０】
また、メモリセルへの書き込みが行われた後、分離制御信号φt の電位はＶPPからＶCCに下げられることになる。
【０２５１】
従って、第７実施例によれば、第６実施例と同様のディスターブの低減効果などが得られるほか、アクセスタイムのさらなる高速化を図ることが可能になる。
【０２５２】
なお、上記第７実施例では、２Ｔ２Ｃ方式のセルに対する読み出し／書き込みを行う場合の一連の動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出し／書き込みを行う場合は、１個のセルを選択し、このセルからビット線に読み出された電位と別途生成された参照電位（例えば前記ビット線と相補なるビット線にリファレンスセルから読み出した電位）とを比較増幅することにより容易に実現することができる。
【０２５３】
＜第８実施例＞
前述した第１〜第７実施例では、分離制御信号φt の電位を変化させたが、本実施例では、分離制御信号φt の電位をＶPP等の一定電位に固定するか、分離制御用トランジスタＱＳを取り去る。
【０２５４】
図１１は、図１のチェインＦＲＡＭにおいて、２Ｔ２Ｃ方式のセルに対するダブルプレートパルス駆動方式による読み出しおよびチップ外部からの書き込みを行う場合の一連の動作を示すタイミングチャートおよび図１中のセルトランジスタBTr0〜BTr7の一端ノードBBL0r 〜BBL7r の電位の詳細な推移を示している。
【０２５５】
ここでは、例えばワード線ＷＬr<7>を選択する場合において、選択されるセルの内、ＢＬ側のセルＭ7 にはプレート線ＰＬ<0> からビット線ＢＬへの向きの分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ7 にはビット線ＢＢＬからプレート線ＰＬ<1> への向きの分極（即ち、データ"1" ）が書き込まれているものとし、メモリセルＭ7 からデータ"0" を読み出し、続いてチップ外からの書き込みを行う場合を想定する。
【０２５６】
以下、図１１を参照しながら具体的に動作を説明する。
【０２５７】
まず、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを解除してフローティング状態にし、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を０ＶからＶPPに上げてトランジスタＱB0、ＱB1をオンにし、データを読み出す準備をする。また、分離制御信号φt の電位をＶPP等の一定電位に固定しておく。
【０２５８】
次に、ワード線電位Ｖ(WLr<7>)をＶPPから０Ｖに下げてセルＭ7 、ＢＭ7 の両端に電位差がかかる準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を０ＶからＶPPに上げてブロック選択トランジスタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆動することによって分極量の差のみをデータとしてビット線対ＢＬ、ＢＢＬに読み出す。
【０２５９】
次に、センスアンプ活性化信号Ｖ(BSEP)を下げるとともにセンスアンプ活性化信号Ｖ(SEN) を上げてセンスアンプＳＡによりセンス増幅させる。ここで注意すべき点は、この時点ではセンスアンプＳＡの電源電位はＶCC未満であるということである。また、カラム選択信号Ｖ(CSL) を“Ｈ”に上げ、センスアンプＳＡ側のデータのチップ外への読み出し／チップ外からのデータのセンスアンプＳＡへの書き込みを行う。
【０２６０】
続いて、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆動することによって、セルＭ7 、ＢＭ7 に再書き込みを行う。そして、上記プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) が“Ｌ”（０Ｖ）になった後にセンスアンプＳＡの電源電位Ｖ(SAP) をＶCC未満の電位からＶCCに引き上げる。
【０２６１】
この後、ワード線電位Ｖ(WLr<7>)をＶPPに上昇させ、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を０Ｖに下げ、センスアンプ活性化信号Ｖ(SEN) 、Ｖ(BSEP)を非活性状態にし、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させる。
【０２６２】
即ち、第８実施例によれば、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) が“Ｈ”の状態にある時のセンスアンプＳＡの電源電位Ｖ(SAP) をＶCCより引き下げておき、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) が０Ｖに下降した後にセンスアンプＳＡの電源電位Ｖ(SAP) をＶCCに上昇させる。
【０２６３】
このようにセンス増幅中にセンスアンプＳＡの電源電位Ｖ(SAP) を調節することにより、ディスターブを低減させることができる。
【０２６４】
なお、上記第８実施例では、２Ｔ２Ｃ方式のセルに対する読み出し／書き込みを行う場合の一連の動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出し／書き込みを行う場合は、１個のセルを選択し、このセルからビット線に読み出された電位と別途生成された参照電位（例えば前記ビット線と相補なるビット線にリファレンスセルから読み出した電位）とを比較増幅することにより容易に実現することができる。
【０２６５】
ここで、上述した第１の実施の形態を要約して説明する。
【０２６６】
チェインＦＲＡＭにおいて、例えばダブルプレートパルス駆動方式において、センスアンプを起動した後に再書き込みのためのプレート線の駆動を行う場合を想定する。
【０２６７】
この場合、従来のチェインＦＲＡＭでは、"1" 読みの場合、ビット線がセンスアンプの電源レベルまで増幅された上に更にプレート線により駆動されるので、メモリセルユニット内部のノードがブートされることになり、基板バイアス効果によってトランスファゲートがオフする。
【０２６８】
その状態で更にプレート線電位が上昇するので、セルトランスファゲートがオフした後に上昇した分は、プレート線とセルトランスファゲートの間に連なる容量成分により容量分割され、結果として、各セルトランスファゲートの両端に電位差が発生し、これによって各セルキャパシタの蓄積分極量が減少し、ディスターブが発生する。
【０２６９】
そこで、第１の実施の形態に係るチェインＦＲＡＭでは、セルアレイとセンスアンプＳＡとの間に分離用トランジスタＱＳと、この分離用トランジスタＱＳよりもセルアレイ側にビット線対ＢＬ、ＢＢＬを所定のタイミングで接地電位へイコライズするためのイコライズ回路ＥＱを設け、これらを制御して前記ディスターブを抑制する。
【０２７０】
具体的には分離用トランジスタＱＳをオフして読み出したデータを保護しつつ、イコライズ回路ＥＱをオンの状態にして２発目のプレート線駆動を行うことにより、まず"0" データをセルに書き込む。
【０２７１】
続いて、プレート線を０Ｖに下げてイコライズ回路ＥＱをオフした後に分離用トランジスタＱＳをオンすることにより、センスアンプＳＡにラッチされている読み出しデータ、あるいはチップ外部より入力したデータをセルに書き込む。この時、センスアンプＳＡにラッチされているデータが"1" であれば、セルの"0" データは"1" に書き換わることになる。
【０２７２】
以上の動作では、プレート線とセンスアンプが共に“Ｈ”になることはないので、従来のチェインＦＲＡＭで生じる様なディスターブの問題は生じない。
【０２７３】
＜第２の実施の形態＞
前述した第１の実施の形態に係るチェインＦＲＡＭは、イコライズ回路ＥＱとセンスアンプＳＡとの間に分離用トランジスタＱＳを設け、センス増幅の前に分離用トランジスタＱＳをオフし、プレート線電位を０Ｖに下降させた後に分離用トランジスタＱＳをオンし、メモリセルに書き込みあるいは再書き込みを行うように動作させた。
【０２７４】
これに対して、前記イコライズ回路ＥＱとセンスアンプＳＡとの間の電気的な分離手段を変更した第２の実施の形態に係るチェインＦＲＡＭについて以下に説明する。
【０２７５】
図１２は、第２の実施の形態に係るチェインＦＲＡＭの一部の構成を概略的に示しており、特にメモリセルアレイおよび周辺回路の一部の回路接続を示している。
【０２７６】
第２の実施の形態に係るチェインＦＲＡＭの構成は、第１の実施の形態に係るチェインＦＲＡＭの構成と比べて、分離用トランジスタＱＳを省略し、センスアンプ領域２０、書き込み回路２１が異なり、その他は同じであるので図１中と同一符号を付している。
【０２７７】
即ち、センスアンプ領域２０においては、ビット線対ＢＬ、ＢＢＬにイコライズ回路ＥＱが接続されるとともにセンス入力用トランジスタの制御電極（本例では、ＮＭＯＳトランジスタＱＡのゲート）が接続されている。このトランジスタＱＡは、ソースが接地電位ＶSSに接続され、ドレインに第２のビット線対ＢＬ2 あるいはＢＢＬ2 が接続されている。この第２のビット線対ＢＬ2 、ＢＢＬ2 にセンスアンプＳＡ、カラム選択ゲートＣＧおよびビット線プリチャージ回路ＰＲが接続されている。
【０２７８】
そして、上記第２のビット線対ＢＬ2 、ＢＢＬ2 と前記ビット線対ＢＬ、ＢＢＬとの間に書き込み回路２１が接続している点が異なる。
【０２７９】
前記ビット線プリチャージ回路ＰＲは、ビット線プリチャージ電位ＶPRが与えられるビット線プリチャージ線と第２のビット線対ＢＬ2 、ＢＢＬ2 との間にそれぞれ接続されたプリチャージ用のＮＭＯＳトランジスタＱＰを有し、ビット線プリチャージ制御信号Ｖ(BLPR)により制御される。
【０２８０】
前記書き込み回路２１は、第２のビット線対ＢＬ2 、ＢＢＬ2 とビット線対ＢＬ、ＢＢＬとの間にそれぞれ接続された書き込み用のＮＭＯＳトランジスタＱＷからなり、書き込み制御信号Ｖ(WRITE) により制御される。
【０２８１】
第２の実施の形態に係るチェインＦＲＡＭの動作は、第１の実施の形態に係るチェインＦＲＡＭの動作と比べて、ビット線プリチャージ回路ＰＲにより第２のビット線対ＢＬ2 、ＢＢＬ2 を所定電位ＶPRにプリチャージし、選択セルからビット線対ＢＬ、ＢＢＬに読み出された電位をトランジスタＱＡのゲートで直接に受け、第２のビット線対ＢＬ2 、ＢＢＬ2 に接続されているセンスアンプＳＡで比較増幅が完了した後に、書き込み回路２１をオンさせてビット線対ＢＬ、ＢＢＬとＢＬ2 、ＢＢＬ2 をそれぞれ接続し、選択セルに書き戻すように動作させる点が異なる。
【０２８２】
＜第９実施例＞
図１３は、図１２に示した第２の実施の形態に係るチェインＦＲＡＭにおいて、２Ｔ２Ｃ方式のセルに対するシングルプレートパルス駆動方式による読み出しおよびチップ外部からの書き込みを行う場合の一連の動作を示すタイミングチャートおよび図１２中のセルトランジスタTr0 〜T r7の一端ノードBL0R〜BL7Rの電位、セルトランジスタBTr0〜BTr7の一端ノードBBL0R 〜BBL7R の電位の詳細な推移を示している。
【０２８３】
ここでは、例えばワード線ＷＬr<7>を選択する場合において、選択されるセルの内、ＢＬ側のセルＭ7 にはプレート線ＰＬ<0> からビット線ＢＬへの向きの分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ7 にはビット線ＢＢＬからプレート線ＰＬ<1> への向きの分極（即ち、データ"1" ）が書き込まれているものとし、メモリセルＭ7 からデータ"0" を読み出す場合を想定する。
【０２８４】
以下、図１３を参照しながら具体的に動作を説明する。
【０２８５】
まず、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬの０Ｖへのイコライズを解除してビット線対ＢＬ、ＢＢＬをフローティング状態にし、ビット線対ＢＬ、ＢＢＬにデータを読み出す準備をする。また、ビット線プリチャージ制御信号Ｖ(BLPR)も“Ｌ”に下げて第２のビット線対ＢＬ2 、ＢＢＬ2 のプリチャージも解除し、ビット線対ＢＬ、ＢＢＬに読み出されているデータが自動的にセンスアンプＳＡ側に伝わる準備をする。
【０２８６】
次に、ワード線電位Ｖ(WLr<7>)をＶPPから０Ｖに下げてセルＭ7 、ＢＭ7 の両端に電位差がかかる準備をする。続いて、ブロック選択信号電位Ｖ(BSr<0>)、Ｖ(BSr<1>)を０ＶからＶPPに上げてブロック選択トランジスタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”と上昇させることによってデータをビット線対ＢＬ、ＢＢＬに読み出す。
【０２８７】
この状態では書き込み制御信号Ｗ(WRITE) は０Ｖであり、センスアンプＳＡはセルアレイ領域とは切り離されたままであり、この状態の時にセンスアンプ活性化信号Ｖ(BSEP)を下げるとともにセンスアンプ活性化信号Ｖ(SEN) を上げてセンスアンプＳＡによりセンス増幅させる。
【０２８８】
また、前記切り離しが行われているうちにカラム選択信号Ｖ(CSL) を“Ｈ”に上げ、センスアンプＳＡ側のデータのチップ外への読み出しを行う。
【０２８９】
一方、前記センス増幅とほぼ同時にイコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させてビット線対ＢＬ2 、ＢＢＬ2 を０Ｖにイコライズする。これにより、ビット線対ＢＬ、ＢＢＬが０Ｖになり、その状態でプレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) が“Ｈ”になっていることによって、セルＭ7 、ＢＭ7 の両方に"0" データ（即ち、プレート線からビット線への向きの分極）が書き込まれる。
【０２９０】
続いて、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を０Ｖに下げ、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを解除してビット線対ＢＬ2 、ＢＢＬ2 を再びフローティング状態にした後、書き込み制御信号Ｖ(WRITE) を“Ｈ”にすることにより、センスアンプＳＡによりラッチされているデータをビット線対ＢＬ、ＢＢＬに書き込む。
【０２９１】
この時、センスアンプ領域２０中のＢＬ2 側の電位が“Ｈ”であれば、ＢＬ側のセルＭ7 にはビット線からプレート線への向きの分極が改めて書き込まれることになるが、センスアンプ領域２０中のＢＬ2 側の電位が“Ｌ”であれば、ＢＬ側のセルＭ7 には最初に書き込まれたプレート線からビット線への向きのデータがそのまま書かれ続けられることになる。
【０２９２】
即ち、本実施例では、ビット線対ＢＬ、ＢＢＬを０Ｖにイコライズしながらプレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を昇圧してセルＭ7 、ＢＭ7 に"0" データを書き込み、その後、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を０Ｖに下げた状態でセンスアンプＳＡからセルＢＭ7 に"1" データを書き込む。
【０２９３】
この後、ワード線ＷＬr<0>をＶPPに上昇させ、センスアンプ活性化信号Ｖ(SEN) 、Ｖ(BSEP)を非活性状態にし、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させる。
【０２９４】
従って、第９実施例によれば、プレート線とビット線の両方が“Ｈ”になることはなく、従来の第３の動作例で述べた様なディスターブの問題は生じない。
【０２９５】
また、ビット線対に読み出されたデータをトランジスタＱＡのゲートで受けるので、センス増幅する際に、セルキャパシタの容量のアンバランスが存在してもセンスアンプＳＡから見えなくなり、重いビット線の寄生容量もセンスアンプＳＡから見えなくなるために高速なセンス動作ができるという副次的な効果がある。
【０２９６】
また、第２の実施の形態に係るチェインＦＲＡＭによれば、第１の実施の形態に係るチェインＦＲＡＭの構成と比べて、センスアンプ領域２０は複雑になる（パターン面積が大きくなる）ものの、第１の実施の形態に係るチェインＦＲＡＭの第４実施例と比べて、プレート線のパルス駆動とセンス増幅との間に分離用トランジスタＱＳを分離制御信号φｔによりオフ状態にクロッキングする動作が不要になるので、その分だけ動作を高速化することが可能になるという利点がある。
【０２９７】
＜第３の実施の形態＞
第３の実施の形態に係るＦＲＡＭは、例えば図１４に示すように構成されているように従来型のメモリセル構成を持ち、従来技術のＦＲＡＭと比べて、イコライズ回路ＥＱとセンスアンプＳＡとの間でビット線ＢＬ、ＢＢＬにそれぞれ直列に分離制御用のＮＭＳＯトランジスタＱＳが挿入されている点が異なり、その他はほぼ同様である。
【０２９８】
＜第１０実施例＞
図１４は、第１０実施例に係るＦＲＡＭの一部の構成を概略的に示しており、特にメモリセルアレイおよび周辺回路の一部の回路接続を示している。
【０２９９】
即ち、図１４において、メモリセルアレイ領域には、１個のセルトランジスタと１個の強誘電体キャパシタとが直列に接続されてなるメモリセルが行列状に配列されている。本例では、例えば２個のメモリセルＭ0 、ＢＭ0 を代表的に示しており、この２個のメモリセルＭ0 、ＢＭ0 のトランジスタをTr0 、BTr0、キャパシタをC0、BC0 で示している。前記キャパシタC0、BC0 の一端は対応してプレート線ＰＬ<0> 、ＰＬ<B0>に接続されており、トランジスタTr0 、BTr0のゲートは対応してワード線ＷＬr<0>、ＷＬr<B0> に接続されており、トランジスタTr0 、BTr0の一端はビット線ＢＬおよびこれに相補的なＢＢＬに接続されている。
【０３００】
さらに、前記ビット線対ＢＬ、ＢＢＬには、イコライズ回路ＥＱ、フリップフロップタイプのセンスアンプＳＡ、カラム選択ゲートＣＧが接続されている。この場合、イコライズ回路ＥＱとセンスアンプＳＡとの間でビット線ＢＬ、ＢＢＬにそれぞれ直列に分離制御用トランジスタＱＳが挿入されている。
【０３０１】
なお、前記イコライズ回路ＥＱはイコライズ制御信号Ｖ(BEQL)により制御され、前記センスアンプＳＡはセンスアンプ活性化制御信号Ｖ(SEN) 、Ｖ(BSEP)により制御され、前記カラム選択ゲートＣＧはカラム選択信号Ｖ(CSL) により制御され、前記分離制御用トランジスタＱＳは分離制御信号φｔにより制御される。
【０３０２】
図１５は、図１４のＦＲＡＭにおいて、２Ｔ２Ｃ型のセルに対してワード線ＷＬr<0>、ＷＬr<B0> を選択してセルＭ0 、ＢＭ0 を選択し、シングルプレートパルス駆動方式により、セルＭ0 、ＢＭ0 からそれぞれデータ"1" 、データ"0" を読み出して再書き込みする動作を示すタイミングチャートである。
【０３０３】
以下に、図１５を参照しながら動作例を具体的に説明する。ここでは、セルＭ0 にはビット線からプレート線の向きの分極（データ"1" ）が書き込まれており、セルＢＭ0 にはプレート線からビット線の向きの分極（データ"0" ）が書き込まれているものとする。
【０３０４】
まず、イコライズ制御信号Ｖ(BEQL)を下げてビット線対ＢＬ、ＢＢＬのイコライズを解除し、データを読み出す準備をする。次に、ワード線電位Ｖ(WLr<0>)、Ｖ(WLr<B0>) を０ＶからＶPPに昇圧してワード線ＷＬr<0>、ＷＬr<B0> を選択する。続いて、プレート線電圧Ｖ(PL<0>) 、Ｖ(PL<B0>)をそれぞれ０ＶからＶ(PLPW)に上げることによりメモリセルＭ0 、ＢＭ0 の分極を電荷の形でビット線対ＢＬ、ＢＢＬに読み出す。
【０３０５】
次に、分離制御信号φｔをＶPPから０Ｖに下げて分離制御用トランジスタＱＳをオフにした後、センスアンプ活性化信号Ｖ(SEN) を上げるとともにセンスアンプ活性化信号Ｖ(BSEP)を下げてセンスアンプＳＡを活性化し、センス増幅させる。そして、カラム選択信号Ｖ(CSL) を上げてカラム選択ゲートＣＧをオンにし、データをチップ外部へ読み出す。
【０３０６】
また、イコライズ制御信号Ｖ(BEQL)を上げてイコライズ回路ＥＱをオンにし、ビット線対ＢＬ、ＢＢＬを０Ｖにイコライズすることにより、セルＭ0 、ＢＭ0 にまずデータ"0" を書き込む。
【０３０７】
次に、プレート線電圧Ｖ(PL<0>) 、Ｖ(PL<B0>)をそれぞれ０Ｖに下げ、分離制御信号φｔを“Ｌ”から“Ｈ”に戻して分離制御用トランジスタＱＳ、ＱＳを再びオンにし、センスアンプＳＡにラッチされているデータをセルＭ0 、ＢＭ0 に再書き込みする。
【０３０８】
したがって、前記プレート線電圧Ｖ(PL<0>) 、Ｖ(PL<B0>)の電位がＶ(PLPW)に上昇した状態でセルＭ0 から読み出された"1" データのセンス増幅が行われる時には、分離制御用トランジスタＱＳがオフになってビット線ＢＬとプレート線ＰＬ<0> との容量カップリングが防止されているので、プレート線電圧Ｖ(PL<0>) の電位が前記Ｖ(PLPW)よりもさらに高い電位にブートされることはない。
【０３０９】
この後、ワード線駆動電位Ｖ(WLr<0>)、Ｖ(WLr<B0>) をＶPPから０Ｖに下降させてワード線ＷＬr<0>、ＷＬr<B0> を非選択状態にし、センスアンプ活性化信号Ｖ(SEN) を下げるとともにセンスアンプ活性化信号Ｖ(BSEP)を上げてセンスアンプＳＡを非活性化して動作を終了する。
【０３１０】
なお、分離制御用のＮＭＳＯトランジスタＱＳのゲート電位は、前述した第１の実施の形態における第１、第２、第５〜第８実施例に準じて制御することが可能である。
【０３１１】
＜第４の実施の形態＞
図１６は、第４の実施の形態に係るＦＲＡＭの一部の構成を概略的に示す。
【０３１２】
このＦＲＡＭの構成は、従来のＦＲＡＭと比べて、（１）各メモリセルＭＣは、閾値０Ｖまたは０Ｖ近辺の値を持つ１個のイントリンシック型（Ｉタイプ）のＭＯＳトランジスタと１個の強誘電体キャパシタが直列に接続されてなる点、（２）ＮＷＬ方式またはＢＳＧ方式を応用し、ワード線の昇圧電位として電源電圧ＶCCを用いている点、（３）上記ＢＳＧ方式を採用した場合にはビット線対のイコライズ電位ＶBLP が０Ｖより高い電位に制御される点が異なり、その他はほぼ同様である。
【０３１３】
即ち、図１６において、メモリセル領域は、閾値０Ｖまたは０Ｖ近辺の値を持つＩタイプＭＯＳトランジスタＱｉの１個と強誘電体キャパシタＣの１個とが直列に接続されてなるセルＭＣが行列状に配列されている。このメモリセル領域における同一列のセルＭＣは、トランジスタＱｉの一端側（キャパシタ接続側とは反対側）のノードがビット線ＢＬまたはそれに相補なビット線ＢＢＬに接続されている。
【０３１４】
また、同一行のセルＭＣのトランジスタＱｉのゲートには共通にワード線ＷＬ<i> （代表的にＷＬ<0> 〜ＷＬ<7> のみ示している）が接続されている。そして、同一行のセルＭＣのセルキャパシタＣのプレート電極（トランジスタ接続側とは反対側の電極）には共通にプレート線ＰＬ<i> （代表的にＰＬ<0> 〜ＰＬ<7> のみ示している）が接続されている。これらのプレート線ＰＬ<i> は、前記ワード線ＷＬ<i> にほぼ平行に配置されている。
【０３１５】
前記複数本のワード線ＷＬ<i> は、アドレス信号に基づいてワード線選択回路（図示せず）により１本乃至は２本（一対）が選択されてワード線昇圧電位が供給される。また、複数本のプレート線ＰＬ<i> も、アドレス信号に基づいてプレート線選択回路（図示せず）により１本乃至は２本（一対）が選択され、プレート線電圧が供給される。
【０３１６】
ＥＱは前記ビット線対ＢＬ、ＢＢＬをイコライズするイコライズ回路、ＳＡはセンスアンプ、ＣＧはカラム選択ゲートであり、これらは図１中と同様に構成されている。
【０３１７】
＜第１１実施例＞
図１７は、図１６のＦＲＡＭにおいて、ＮＷＬ方式を採用し、２Ｔ２Ｃ方式のセルに対してダブルプレートパルス駆動方式による読み出しおよびチップ外部から書き込みを行う擬似ＳＲＡＭ方式による一連の動作を示すタイミングチャートである。
【０３１８】
まず、電源を投入すると電源電圧ＶCCが徐々に上昇していくが、あるところで電源投入検知回路（図示せず）が働き、検出パルスＶ(Detect)が立つ。それを受けて、ワード線は全て負電位ＶBBにバイアスされ、また、イコライズ制御信号Ｖ(BEQL)が“Ｈ”になってビット線対ＢＬ、ＢＢＬのイコライズが行われる。
【０３１９】
イコライズの解除に引き続いて、ロウアドレスストローブ信号／ＲＡＳを下げ、カラムアドレスストローブ信号ＣＡＳを上げてロウとカラムのアドレスをラッチする。
【０３２０】
ロウアドレスを受けて選択されたワード線ＷＬ<0> とＷＬ<1> の電位を０ＶからＶCCまで昇圧し、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) をパルス駆動する。センスアンプＳＡによる比較増幅と同時にカラム選択信号Ｖ(CSL) を活性化してカラム選択ゲートＣＧをオンさせ、チップ外部にデータを出し、再びプレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) をパルス駆動することによって再書き込みを行う。
【０３２１】
この動作の終了後、選択ワード線の電位を下げて再びビット線対ＢＬ、ＢＢＬのイコライズを行うことにより、動作は終了する。
【０３２２】
上記したようにＮＷＬ方式とＩタイプのトランジスタＱｉを用いることを組み合わせてワード線の昇圧電位を従来のＶPP（＝ＶCC＋Ｖth以上）からＶCCに下げることにより、セルトランジスタＱｉのTDDB（Time Dependent Dielectric Breakdown ）特性を良くすることが可能になる。
【０３２３】
＜第１２実施例＞
図１８は、図１６のＦＲＡＭにおいて、ＢＳＧ方式を採用し、２Ｔ２Ｃ方式のセルに対してダブルプレートパルス駆動方式による読み出しおよびチップ外部から書き込みを行う擬似ＳＲＡＭ方式による一連の動作を示すタイミングチャートである。
【０３２４】
まず、電源を投入すると電源電圧ＶCCが徐々に上昇していくが、あるところで電源投入検知回路（図示せず）が働き、検出パルスＶ(Detect)が立つ。それを受けて、ビット線対のイコライズ電位ＶBLP がＶOFF に設定される。こうなった状態でイコライズ制御信号Ｖ(BEQL)が“Ｈ”になってビット線対ＢＬ、ＢＢＬのＶOFF 電位へのイコライズが行われる。イコライズの解除に引き続いて、／ＲＡＳを下げ、ＣＡＳを上げてロウとカラムのアドレスをラッチする。
【０３２５】
ロウアドレスを受けて選択されたワード線ＷＬ<0> とＷＬ<1> の電位を０ＶからＶCCまで昇圧し、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) をパルス駆動する。センスアンプＳＡによる比較増幅と同時にカラム選択線Ｖ(CSL) を選択してチップ外部にデータを出し、再びプレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) をパルス駆動することによって再書き込みを行う。
【０３２６】
この動作の終了後、選択ワード線の電位を下げて再びビット線対ＢＬ、ＢＢＬのイコライズを行うことにより、動作は終了する。
【０３２７】
この動作において注目すべきは、ワード線電位を立ち上げる時は０ＶからＶCCまでであり、ＶPP（＝ＶCC＋Ｖth以上）までは昇圧しないという点である。
【０３２８】
上記したようにＢＳＧ方式とＩタイプのセルトランジスタＱｉを用いることを組み合わせてワード線昇圧電位を従来のＶPPからＶCCに下げることにより、セルトランジスタＱｉのTDDB特性をよくすることが可能になる。
【０３２９】
＜第５の実施の形態＞
第４の実施の形態では、１個のセルトランジスタと１個の強誘電体キャパシタとが直列に接続されてなるメモリセルのアレイを持つＦＲＡＭにおいて、ＩタイプのセルトランジスタＱｉを用い、ＮＷＬ方式またはＢＳＧ方式を組み合わせてワード線の昇圧電位を従来のＶPPからＶCCに下げることにより、セルトランジスタＱｉのTDDB特性を改善した。
【０３３０】
これに対して、第５の実施の形態では、チェインＦＲＡＭにおいて、ＮＷＬ方式またはＢＳＧ方式を併用し、ワード線の昇圧電位をＶPP（＝ＶCC＋Ｖth以上）から下げることなく、Ｉタイプのセルトランジスタを用いることができる様にし、基板バイアス効果を低減し、結果としてディスターブ（非選択セルにかかる分極を弱める方向の電場）を減少させる。
【０３３１】
図１９は、第５の実施の形態に係るチェインＦＲＡＭの一部の構成を概略的に示しており、特に２Ｔ２Ｃ方式のセルのアレイおよび周辺回路の一部の回路接続を示している。
【０３３２】
即ち、図１９に示すチェインＦＲＡＭは、図２９に示したチェインＦＲＡＭと比べて、（１）セルトランジスタTr0 〜Tr7 、BTr0〜BTr7は、Ｉタイプのトランジスタが用いられている点、（２）ＮＷＬ方式またはＢＳＧ方式が採用されている点が異なり、その他の部分は同様であるので、図２９中と同一符号を付している。
【０３３３】
＜第１３実施例＞
図２０は、図１９のチェインＦＲＡＭにおいて、ＮＷＬ方式を採用し、２Ｔ２Ｃ方式のセルに対してダブルプレートパルス駆動方式による読み出しおよびチップ外部からの書き込みを行う場合の一連の動作を示すタイミングチャートである。
【０３３４】
ここでは、例えばワード線ＷＬr<7>を選択する場合において、選択されるセルの内、ＢＬ側のセルＭ7 にはプレート線ＰＬ<0> からビット線ＢＬへの向きの分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ7 にはビット線ＢＢＬからプレート線ＰＬ<1> への向きの分極（即ち、データ"1" ）が書き込まれているものとし、メモリセルＭ7 、ＢＭ7 からそれぞれデータ"0" 、データ"1" を読み出し、再書き込みを行う場合を想定する。
【０３３５】
図２１は、図２０の動作に際して図１９中のセルトランジスタBTr0〜BTr7の一端のノードBBL0r 〜BBL7r の電位の詳細な推移を示している。
【０３３６】
以下、図２０および図２１を参照しながら具体的に動作を説明する。
【０３３７】
まず、電源を投入すると電源電圧ＶCCが徐々に上昇していくが、あるところで電源投入検知回路（図示せず）が働き、検出パルスＶ(Detect)が立つ。それを受けて、ワード線は全てＶPP電位に昇圧され、また、イコライズ制御信号Ｖ(BEQL)が“Ｈ”になってビット線対ＢＬ、ＢＢＬのイコライズも行われる。イコライズの解除に引き続いて、／ＲＡＳを下げ、ＣＡＳを上げてロウとカラムのアドレスをラッチする。
【０３３８】
次に、選択ワード線の電位Ｖ(WLr<7>)を負の電位ＶBBとしてワード線ＷＬr<7>を選択し、セルＭ7 、ＢＭ7 の両端に電位差がかかる準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を“Ｌ”から“Ｈ”に上げてブロック選択トランジスタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆動することによってセルＭ7 、ＢＭ7 の分極量の差のみを電荷としてビット線対ＢＬ、ＢＢＬに読み出す。
【０３３９】
前記プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) が“Ｌ”に一旦下がった時に、センスアンプ活性化信号Ｖ(SEN) を上げるとともにセンスアンプ活性化信号Ｖ(BSEP)を下げてセンスアンプＳＡを活性化し、センスアンプＳＡにより比較増幅させる。ここで、カラム選択線Ｖ(CSL) を“Ｈ”にすることによってカラムゲートＣＧをオンにし、チップ外部にデータを出力する。
【０３４０】
この後、再びプレート線電位を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆動することによって、センスアンプＳＡによりラッチされているデータをビット線対ＢＬ、ＢＢＬに再書き込みを行う。このプレート線電位が“Ｈ”になった時、セルＢＭ7 にストアされている分極データはセンスアンプからプレート線への向き（即ち、データ"1" ）であるので、センスアンプＳＡによる比較増幅とプレート線電位の上昇の結果、図２１に示す様にBBL0R からBBL7R までの各ノードの電位がブートされ、
ノードBBL7R の電位 -ノードBBL6R の電位
ノードBBL6R の電位 -ノードBBL5R の電位
ノードBBL5R の電位 -ノードBBL4R の電位
ノードBBL4R の電位 -ノードBBL3R の電位
ノードBBL3R の電位 -ノードBBL2R の電位
ノードBBL2R の電位 -ノードBBL1R の電位
との間には電位差が発生する。
【０３４１】
この電位差は、BBL1R からBBL7R までの各ノードがセンスアンプＳＡの電源電位から更にブートされるので、基板バイアス効果による閾値の上昇によってセルトランジスタBTr0〜BTr7がオフすることによって発生する。
【０３４２】
この時、非選択セルＢＭ6 にストアされている分極の向きがセンスアンプからプレート線への向き（即ち、データ"1" ）の場合は、この分極を弱める電場がかかることになる。
【０３４３】
しかし、図３２を参照して前述した従来の第３の動作例と比較して分かる様に、ＩタイプのセルトランジスタBTr0〜BTr7を用いて閾値の基板バイアス効果による上昇を抑えたので、結果としてオフしずらくなり、ディスターブの大きさが減少する。
【０３４４】
＜第１４実施例＞
図２２は、図１９のチェインＦＲＡＭにおいて、ＢＳＧ方式を採用し、２Ｔ２Ｃ方式のセルに対してダブルプレートパルス駆動方式による読み出しおよび再書き込みを行う場合の一連の動作を示すタイミングチャートである。
【０３４５】
ここでは、例えばワード線ＷＬr<7>を選択する場合において、選択されるセルの内、ＢＬ側のセルＭ7 にはプレート線ＰＬ<0> からビット線ＢＬへの向きの分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ7 にはビット線ＢＢＬからプレート線ＰＬ<1> への向きの分極（即ち、データ"1" ）が書き込まれているものとし、メモリセルＢＭ7 、Ｍ7 からそれぞれデータ"1" 、データ"0" を読み出し、続いてチップ外からそれぞれデータ"0" 、データ"1" の書き込みを行う場合を想定する。
【０３４６】
図２３は、図２２の動作に際して図１９中のセルトランジスタBTr0〜BTr7の一端ノードBBL0r 〜BBL7r の電位の詳細な推移を示している。
【０３４７】
以下、図２２および図２３を参照しながら具体的に動作を説明する。
【０３４８】
まず、電源を投入すると電源電圧ＶCCが徐々に上昇していくが、あるところで電源投入検知回路（図示せず）が働き、検出パルスＶ(Detect)が立つ。それを受けて、ワード線は全てＶPP電位に昇圧され、また、ビット線対のイコライズ電位ＶBLP がＶOFF に設定され、フローティング状態になる。こうなった状態でイコライズ制御信号Ｖ(BEQL)が“Ｈ”になってビット線対ＢＬ、ＢＢＬのＶOFF へのイコライズが行われる。イコライズの解除に引き続いて、／ＲＡＳを下げ、ＣＡＳを上げてロウとカラムのアドレスをラッチする。
【０３４９】
続いて、選択ワード線の電位Ｖ(WLr<7>)を０Ｖに下げ、セルＭ7 、ＢＭ7 の両端に電位差がかかる準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を“Ｌ”から“Ｈ”に上げてブロック選択トランジスタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆動することによってセルＭ7 、ＢＭ7 の分極量の差のみを電荷としてビット線対ＢＬ、ＢＢＬに読み出す。
【０３５０】
前記プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) が“Ｌ”に一旦下がった状態の時に、センスアンプ活性化信号Ｖ(SEN) を上げるとともにセンスアンプ活性化信号Ｖ(BSEP)を下げてセンスアンプＳＡを活性化し、センスアンプＳＡにより比較増幅させる。
【０３５１】
この後、再びプレート線電位を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆動することによって、センスアンプＳＡによりラッチされているデータをビット線対ＢＬ、ＢＢＬに再書き込みを行う。このプレート線電位が“Ｈ”になった時、セルＢＭ7 にストアされている分極データはセンスアンプからプレート線への向き（即ち、データ"1" ）であるので、センスアンプＳＡによる比較増幅とプレート線電位の上昇の結果、図２３に示す様にBBL0R からBBL7R までの各ノードの電位がブートされ、
ノードBBL7R の電位 -ノードBBL6R の電位
ノードBBL6R の電位 -ノードBBL5R の電位
ノードBBL5R の電位 -ノードBBL4R の電位
ノードBBL4R の電位 -ノードBBL3R の電位
ノードBBL3R の電位 -ノードBBL2R の電位
ノードBBL2R の電位 -ノードBBL1R の電位
との間に電位差が発生する。
【０３５２】
この電位差は、BBL1R からBBL7R までの各ノードがセンスアンプＳＡの電源電位から更にブートされるので、基板バイアス効果による閾値の上昇によってセルトランジスタTr0 〜Tr7 がオフすることによって発生する。
【０３５３】
この時、非選択セルＢＭ6 にストアされている分極の向きがセンスアンプからプレート線への向き（即ち、データ"1" ）の場合は、この分極を弱める電場がかかることになる。
【０３５４】
しかし、図３２を参照して前述した従来の第３の動作例と比較して分かる様に、Ｉタイプのセルトランジスタを用いて閾値の基板バイアス効果による上昇を抑えたので、結果としてオフしずらくなり、ディスターブの大きさが減少する。
【０３５５】
この後、センスアンプＳＡが活性化されたままの状態でカラム選択信号Ｖ(CSL) が“Ｈ”になり、チップ外部からカラム選択ゲートＣＧを通じてセンスアンプＳＡにデータが書き込まれる。
【０３５６】
ここで、上記第５の実施の形態を要約して説明する。
【０３５７】
従来のチェインＦＲＡＭにおいて、例えばダブルプレートパルス駆動方式によりセンスアンプを起動した後に再書き込みのためのパルス駆動を行うと、"1" 読みの場合はセンスアンプの電源レベルまで増幅された上に更にプレート線駆動によってブートされることになり、基板バイアス効果によって各セルトランスファゲートがオフし、結果としてメモリセルの両端に電位差が発生し、これによってメモリセルの分極量が減少し、ディスターブが発生するという問題がある。
【０３５８】
そこで、第５の実施の形態に係るチェインＦＲＡＭにおいては、セルトランスファゲートとして０Ｖまたは０Ｖ近辺の値を持つＩタイプのトランジスタを採用し、ＮＷＬ方式またはＢＳＧ方式を併用し、ワード線電位としてはＶPP電位（ＶCC以上）を与える。このようにＩタイプのセルトランジスタを使った結果として、閾値の基板バイアス効果による上昇を低減を図り、結果として基板バイアス効果によってオフしずらくさせてディスターブを減少させることができた。
【０３５９】
＜第６の実施の形態＞
次に、上記第６の実施の形態に係るＤＲＡＭについて説明する。
【０３６０】
図２４は、第６の実施の形態に係るＤＲＡＭの一部の構成を概略的に示しており、特にセルアレイおよび周辺回路の一部の回路接続を示している。
【０３６１】
このＤＲＡＭの構成は、従来のＤＲＡＭと比べて、（１）メモリセル１１は、閾値０Ｖまたは０Ｖ近辺の値を持つ１個のＩタイプのＭＯＳトランジスタＱｉおよびキャパシタ絶縁膜としてゲート酸化膜を持つ１個の情報記憶用キャパシタＣが直列に接続されてなる点、（２）ＮＷＬ方式またはＢＳＧ方式を応用し、ワード線昇圧電位として電源電圧ＶCCを用いている点が異なり、その他はほぼ同様である。
【０３６２】
即ち、図２４において、メモリセル領域には、閾値０Ｖまたは０Ｖ近辺の値を持つＩタイプの１個のＭＯＳトランジスタＱｉと情報記憶用の１個のキャパシタＣとが直列に接続されてなるメモリセル１１が行列状に配列されている（代表的に１個のみ示す）。
【０３６３】
そして、上記メモリセル領域のメモリセル１１を選択するための複数のワード線ワード線ＷＬ（代表的に１本のみ示す）と、メモリセル１１との間でデータの授受を行うビット線対ＢＬ、ＢＢＬ（代表的に１対のみ示す）とが互いに交差する様に設けられている。
【０３６４】
さらに、ビット線対ＢＬ、ＢＢＬ間には、ビット線プリチャージ回路３１、センスアンプ１６、カラム選択ゲート１７が接続されており、カラム選択ゲート１７には一対のデータ線ＤＱ、ＢＤＱが接続されている。
【０３６５】
なお、前記ビット線プリチャージ回路３１はイコライズ制御信号ＥＱＬにより制御され、プリチャージ電源線４１から供給される電位Ｖref にビット線対ＢＬ、ＢＢＬをプリチャージする。
【０３６６】
前記センスアンプ１６は、センスアンプ制御信号SEN により制御されるＮＭＯＳセンスアンプ部およびセンスアンプ制御信号bSEPにより制御されるＰＭＯＳセンスアンプ部からなる。また、前記カラム選択ゲート１７は、カラムゲート制御信号CSL により制御される。
【０３６７】
＜第１５実施例＞
第１５実施例として、図２４のＤＲＡＭにおいてＮＷＬ方式を採用し、ワード線昇圧電位として電源電圧ＶCCを用いて読み出しおよび再書き込みを行う場合の一連の動作を説明する。
【０３６８】
このＤＲＡＭの動作は、ＮＷＬ方式を採用した従来のＤＲＡＭの動作と比べて、ワード線の昇圧電位として電源電圧ＶCCが用いられている点が異なり、その他は同じである。
【０３６９】
即ち、まず、電源を投入すると電源電圧ＶCCが徐々に上昇していくが、あるところで電源投入検知回路（図示せず）が働き、検出パルス（図示せず）が立つ。それを受けて、ワード線は全て負電位ＶBBにバイアスされ、また、イコライズ制御信号ＥＱＬが“Ｈ”になってビット線対ＢＬ、ＢＢＬのイコライズが行われる。
【０３７０】
メモリセルからデータを読み出す時、イコライズ制御信号ＥＱＬが“Ｈ”から“Ｌ”になってイコライズが解除され、ビット線対ＢＬ、ＢＢＬはフローティング状態になる。
【０３７１】
引き続いて、ロウアドレスストローブ信号（図示せず）を活性化し、カラムアドレスストローブ信号（図示せず）を活性化してロウとカラムのアドレスをラッチする。ロウアドレスにより選択されたワード線ＷＬが負電位ＶBBからＶCCに昇圧し、メモリセルのデータがビット線ＢＬに読み出される。
【０３７２】
続いて、センスアンプ制御信号SEN が“Ｌ”から“Ｈ”、センスアンプ制御信号bSEPが“Ｈ”から“Ｌ”になることによりセンスアンプ１６が活性化し、ビット線対ＢＬ、ＢＢＬの電位がセンス増幅される。
【０３７３】
このセンスアンプ１６の増幅出力（読み出しデータ）は、セルへ再書き込みされるとともに、データ線対ＤＱ、ＢＤＱを介してバッファ回路（図示せず）へ出力される。
【０３７４】
この後、選択ワード線ＷＬを“Ｈ”から“Ｌ”にしてセルへのアクセスを止め、引き続いて、センスアンプ制御信号bSEPを“Ｌ”から“Ｈ”、センスアンプ制御信号SEN を“Ｈ”から“Ｌ”へ切り替えることによりセンスアンプ１６を非活性状態にする。
【０３７５】
さらに、イコライズ制御信号ＥＱＬを”Ｈ“にしてビット線対ＢＬ、ＢＢＬをプリチャージ電圧Ｖref に設定し、待機状態となる。
【０３７６】
上記第１５実施例のＤＲＡＭは、ＮＷＬ方式（メモリセルの非選択の時はワード線を負バイアスしておく方式）を採用しているので、実効的にセルトランジスタのゲート・ソース間を考えた場合、ゲート電位−ソース電位として負電位をかける効果を持つ。これにより、非選択時にはセルトランジスタを十分にカットオフさせることができる。
【０３７７】
また、ＮＷＬ方式を採用したＤＲＡＭにおいて、従来のように閾値として正の値を持つＮＭＯＳトランジスタをセルトランジスタとして用いると、ワード線の昇圧電位としては電源電圧ＶCC＋Ｖth以上の電位ＶPPにする必要がある。しかし、本実施例では、０Ｖまたは０Ｖ近辺の値を持つＩタイプのセルトランジスタを採用してセルトランジスタの閾値を低減させることにより、ワード線の昇圧電位を電源電圧ＶCCのままにすることが可能になっており、セルトランジスタのTDDB特性が向上する。
【０３７８】
＜第１６実施例＞
第１６実施例として、図２４のＤＲＡＭにおいてＢＳＧ方式を採用し、ワード線昇圧電位として電源電圧ＶCCを用いて読み出しおよび再書き込みを行う場合の一連の動作を説明する。
【０３７９】
このＤＲＡＭの動作は、ＢＳＧ方式を採用した従来のＤＲＡＭの動作と比べて、ワード線の昇圧電位として電源電圧ＶCCが用いられている点が異なり、その他は同じである。
【０３８０】
即ち、まず、電源を投入すると電源電圧ＶCCが徐々に上昇していくが、あるところで電源投入検知回路（図示せず）が働き、検出パルス（図示せず）が立つ。それを受けて、ビット線対のイコライズ電位（プリチャージ電源線４１から供給される電位Ｖref ）がワード線の“Ｌ”レベルよりもＶOFF だけ浮いたオフセット電圧に設定される。こうなった状態でイコライズ制御信号ＥＱＬが“Ｈ”になってビット線対ＢＬ、ＢＢＬのＶOFF 電位へのイコライズが行われる。
【０３８１】
メモリセルからデータを読み出す時、イコライズ制御信号ＥＱＬが“Ｈ”から“Ｌ”になってイコライズが解除され、ビット線対ＢＬ、ＢＢＬはフローティング状態になる。
【０３８２】
引き続いて、ロウアドレスストローブ信号（図示せず）を活性化し、カラムアドレスストローブ信号（図示せず）を活性化してロウとカラムのアドレスをラッチする。ロウアドレスにより選択されたワード線ＷＬが０ＶからＶCCに昇圧し、メモリセルのデータがビット線ＢＬに読み出される。
【０３８３】
続いて、センスアンプ制御信号SEN が“Ｌ”から“Ｈ”、センスアンプ制御信号bSEPが“Ｈ”から“Ｌ”になることによりセンスアンプ１６が活性化し、ビット線対ＢＬ、ＢＢＬの電位がセンス増幅される。
【０３８４】
このセンスアンプ１６の増幅出力（読み出しデータ）は、セルへ再書き込みされるとともに、データ線対ＤＱ、ＢＤＱを介してバッファ回路（図示せず）へ出力される。
【０３８５】
この後、選択ワード線ＷＬを“Ｈ”から“Ｌ”にしてセルへのアクセスを止め、引き続いて、センスアンプ制御信号bSEPを“Ｌ”から“Ｈ”、センスアンプ制御信号SEN を“Ｈ”から“Ｌ”へ切り替えることによりセンスアンプ１６を非活性状態にする。
【０３８６】
さらに、イコライズ制御信号ＥＱＬを”Ｈ“にしてビット線対ＢＬ、ＢＢＬをプリチャージ電圧Ｖref （オフセット電圧ＶOFF ）に設定し、待機状態となる。
【０３８７】
上記第１６実施例のＤＲＡＭは、ＢＳＧ方式（センスアンプの増幅出力の“Ｌ”レベル、つまり、ビット線の“Ｌ”レベルをワード線の“Ｌ”レベルよりもＶOFF だけ浮かす方式）を採用しているので、実効的にセルトランジスタのゲート・ソース間を考えた場合、ゲート電位−ソース電位として負電位をかける効果を持つ。これにより、非選択時にはセルトランジスタを十分にカットオフさせることができる。
【０３８８】
また、ＢＳＧ方式を採用したＤＲＡＭにおいて、従来のように閾値として正の値を持つＮＭＯＳトランジスタをセルトランジスタとして用いると、ワード線の昇圧電位としては電源電圧ＶCC＋Ｖth以上の電位ＶPPにする必要がある。しかし、本実施例では、０Ｖまたは０Ｖ近辺の値を持つＩタイプのセルトランジスタを採用してセルトランジスタの閾値を低減させることにより、ワード線の昇圧電位を電源電圧ＶCCのままにすることが可能になっており、セルトランジスタのTDDB特性が向上する。
【０３８９】
【発明の効果】
上述したように本発明の強誘電体メモリによれば、チェインＦＲＡＭにおいて特にワード線昇圧電位を低電圧化していった場合に問題となる読み出し／書き込み動作時におけるメモリセルの蓄積分極量の減少をもたらすディスターブの発生を抑制することができる。
【０３９０】
また、本発明の強誘電体メモリによれば、従来型メモリセルを有するＦＲＡＭにおいてシングルパルス駆動方式により読み出し動作を行う時、プレート線のブートを抑制し、セルキャパシタの信頼性に悪影響を及ぼさないようにすることができる。
【０３９１】
また、本発明によれば、低電圧化、ひいては低消費電力化が可能になり、信頼性が高い半導体メモリを提供することができる。
【０３９２】
即ち、本発明の請求項１およびそれに従属する請求項の強誘電体メモリによれば、チェインＦＲＡＭにおいて、"1" データの再書き込みおよび"1" データのチップ外部からの書き込みの際に、プレート線とセンスアンプが共に“Ｈ”レベルとならなくなるので、非選択セルの分極を弱める電場の発生、即ちディスターブの発生を防ぐことができる。
【０３９３】
また、本発明の請求項２およびそれに従属する請求項の強誘電体メモリによれば、１個の強誘電体キャパシタと１個のトランジスタとが直列接続されてなるメモリセルが行列状に配列されたアレイを有するＦＲＡＭにおいて、"1" データの再書き込みおよび"1" データのチップ外部からの書き込みの際に、プレート線とセンスアンプが共に“Ｈ”レベルとならなくなるので、非選択セルの分極を弱める電場によるディスターブの発生を防ぐことができる。
【０３９４】
本発明の請求項１５およびそれに従属する請求項の半導体メモリによれば、通常の１トランジスタ・１キャパシタ型のメモリセルのアレイを用いる半導体メモリにおいて、ワード線の昇圧電位を低くすることが可能になる。
【０３９５】
また、請求項１９によれば、チェインＦＲＡＭにおいてメモリセルのトランジスタのTDDB特性を改善することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るチェインＦＲＡＭの一部の構成を概略的に示す回路図。
【図２】図１のチェインＦＲＡＭにおける第１実施例の一連の動作を示すタイミングチャートおよび図１中のノードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図３】図１のチェインＦＲＡＭにおける第２実施例の一連の動作を示すタイミングチャートおよび図１中のノードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図４】図１のチェインＦＲＡＭにおける第３実施例の一連の動作を示すタイミングチャートおよび図１中のノードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図５】図１のチェインＦＲＡＭにおける第４実施例の一連の動作を示すタイミングチャートおよび図１中のノードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図６】図１のチェインＦＲＡＭにおける第５実施例の一連の動作を示すタイミングチャートおよび図１中のノードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図７】図１のチェインＦＲＡＭにおける第６実施例のリードサイクルとしての一連の動作を示すタイミングチャートおよび図１中のノードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図８】図１のチェインＦＲＡＭにおける第６実施例のライトサイクルとしての一連の動作を示すタイミングチャートおよび図１中のノードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図９】図１のチェインＦＲＡＭにおける第７実施例のリードサイクルとしての一連の動作を示すタイミングチャートおよび図１中のノードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図１０】図１のチェインＦＲＡＭにおける第７実施例のライトサイクルとしての一連の動作を示すタイミングチャートおよび図１中のノードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図１１】図１のチェインＦＲＡＭにおける第８実施例の一連の動作を示すタイミングチャートおよび図１中のノードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図１２】本発明の第２の実施の形態に係るチェインＦＲＡＭの一部の構成を概略的に示す回路図。
【図１３】図１２のチェインＦＲＡＭにおける第９実施例の一連の動作を示すタイミングチャートおよび図１中のノードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図１４】本発明の第３の実施の形態に係るＦＲＡＭの一部の構成を概略的に示す回路図。
【図１５】図１４のＦＲＡＭにおける第１０実施例の一連の動作を示すタイミングチャート。
【図１６】本発明の第４の実施の形態に係るＦＲＡＭの一部の構成を概略的に示す回路図。
【図１７】図１６のＦＲＡＭにおける第１０実施例の一連の動作を示すタイミングチャート。
【図１８】図１７の動作に際して図１６中のノードBBL0r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図１９】本発明の第５の実施の形態に係るチェインＦＲＡＭの一部の構成を概略的に示す回路図。
【図２０】図１９のＦＲＡＭにおける第１１実施例の一連の動作を示すタイミングチャート。
【図２１】図２０の動作に際して図１９中のノードBBL0r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図２２】図１９のＦＲＡＭにおける第１２実施例の一連の動作を示すタイミングチャート。
【図２３】図２２の動作に際して図１９中のノードBBL0r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図２４】本発明の第６の実施の形態に係るＤＲＡＭの一部の構成を概略的に示す回路図。
【図２５】１Ｔ１Ｃ型のＦＲＡＭセルを示す等価回路図および"0" 読み、"1" 読み動作を説明するために示すセルキャパシタのヒステリシス特性図。
【図２６】２Ｔ２Ｃ型のＦＲＡＭセルに対する書き込み動作を説明するために示す等価回路図および強誘電体キャパシタの分極の向きを示す図。
【図２７】２Ｔ２Ｃ型のＦＲＡＭセルに対する読み出し動作を説明するために示す等価回路図および強誘電体キャパシタの分極の向きを示す図。
【図２８】２Ｔ２Ｃ型のＦＲＡＭセルに対するデータ書き込み時／データ読み出し時におけるプレート線印加電位の変化を示す電位波形図。
【図２９】従来のチェインＦＲＡＭの一部の構成を概略的に示す回路図。
【図３０】図２９のチェインＦＲＡＭにおける第１の動作例を示すタイミングチャートおよび図２９中のノードBL0r〜BL7rの電位の詳細な推移を示す電位波形図。
【図３１】図２９のチェインＦＲＡＭにおける第２の動作例を示すタイミングチャートおよび図２９中のノードBL0r〜BL7rの電位の詳細な推移を示す電位波形図。
【図３２】図２９のチェインＦＲＡＭにおける第３の動作例を示すタイミングチャートおよび図２９中のノードBL0r〜BL7rの電位の詳細な推移を示す電位波形図。
【図３３】従来のＦＲＡＭの一部の構成を概略的に示す回路図。
【図３４】図３３のＦＲＡＭにおける動作例を示すタイミングチャート。
【図３５】ネガティブワード線（ＮＷＬ）方式を採用したＤＲＡＭの構成の特徴部分を示す回路図およびワード線電位とビット線対の電位の関係を示す電位波形図。
【図３６】ブーステッドセンスグラウンド（ＢＳＧ）方式を採用したＤＲＡＭの構成の特徴部分を示す回路図およびワード線電位とビット線対の電位の関係を示す電位波形図。
【符号の説明】
Ｍ0 〜Ｍ7 、ＢＭ0 〜ＢＭ7 …ＦＲＡＭセル、
Tr0 〜Tr7 、BTr0〜BTr7…セルトランジスタ、
C0〜C7…セルキャパシタ、
BL0R〜BL7R、BBL0R 〜BBL7R …ノード、
ＷＬr<0>〜ＷＬr<7>…ワード線、
ＢＬ、ＢＢＬ…ビット線、
ＰＬ<0> 、ＰＬ<1> …プレート線、
ＱＢ0 、ＱＢ1 …ブロック選択用トランジスタ、
１０…センスアンプ領域、
ＥＱ…イコライズ・プリチャージ回路、
ＳＡ…センスアンプ、
ＣＧ…カラム選択ゲート、
ＱＳ…分離用トランジスタ。

Claims (4)

1. 強誘電体キャパシタの両電極をそれぞれ第１のＭＯＳトランジスタのソースおよびドレインに接続してなるメモリセルを複数個直列に接続したメモリセルユニットと、
   前記メモリセルユニットの各第１のＭＯＳトランジスタのゲートにそれぞれ対応して接続された複数本のワード線と、
   前記メモリセルユニットの一端に接続されたプレート線と、
   前記メモリセルユニットの他端にブロック選択用スイッチ素子を介して接続された第１のビット線と、
   前記第１のビット線およびこれと相補的な第２のビット線からなるビット線対の電位を比較増幅するセンスアンプと、
   前記ブロック選択用スイッチ素子とセンスアンプとの間に挿入された第２のＭＯＳトランジスタと、
   前記第２のＭＯＳトランジスタのゲート電位の“Ｌ”レベルとしてＶPP1 、第１の“Ｈ”レベルとしてＶPP2 をとり、前記第２のＭＯＳトランジスタのゲート電位はこの２電位間を遷移し、前記プレート線電位が上昇した状態で、前記第２のＭＯＳトランジスタのゲート電位がＶPP2 からＶPP1 に遷移した後、前記センスアンプにより比較増幅が行われ、前記センスアンプによる比較増幅が行われている状態で、前記プレート線電位が下降した後、前記第２のＭＯＳトランジスタのゲート電位がＶPP1 からＶPP2 に遷移する手段
   とを具備したことを特徴とする強誘電体メモリ。
2. 前記第１および第２のビット線からなるビット線対間に接続され、所定のタイミングで前記ビット線対を０Ｖにイコライズするイコライズ回路をさらに具備したことを特徴とする請求項１記載の強誘電体メモリ。
3. 前記第２のＭＯＳトランジスタのゲート電位の“Ｌ”レベルとしてＶPP1 、第２の“Ｈ”レベルとしてＶPP3 をとり、前記第２のＭＯＳトランジスタのゲート電位はこの２電位間を遷移し、前記手段は、前記プレート線電位が上昇した状態で、且つ、前記センスアンプにより比較増幅が行われていない時に前記第２のＭＯＳトランジスタのゲート電位を前記ＶPP3 とすることを特徴とする請求項１又は２記載の強誘電体メモリ。
4. 強誘電体キャパシタの両電極をそれぞれ第１のＭＯＳトランジスタのソースおよびドレインに接続してなるメモリセルを複数個直列に接続したメモリセルユニットと、
   前記メモリセルユニットの各第１のＭＯＳトランジスタのゲートにそれぞれ対応して接続された複数本のワード線と、
   前記メモリセルユニットの一端に接続されたプレート線と、
   前記メモリセルユニットの他端にブロック選択用スイッチ素子を介して接続された第１のビット線と、
   前記第１のビット線およびこれと相補的な第２のビット線からなるビット線対の電位を比較増幅するセンスアンプと、
   前記ビット線対の電位をそれぞれの制御電極で受け、それぞれの一端間に前記センスアンプの一対の入出力ノードが接続される一対の第２のトランジスタと、
   前記センスアンプの一対の入出力ノードと前記ビット線対との間に挿入され、前記プレート線電位が上昇した状態で前記センスアンプによる比較増幅が行われた出力データを、前記プレート線の電位が０Ｖに落とされた後にオン状態に制御されることによって前記ビット線対に伝達する一対の第３のトランジスタ
   とを具備したことを特徴とする強誘電体メモリ。

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