JP4660564B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に係わり、例えば、不揮発性強誘電体メモリに関する。

半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等で利用されている。強誘電体キャパシタ（Ferroelectric Capacitor）を用いた不揮発性強誘電体メモリ（Nonvolatile Ferroelectric Memory）は、書換え回数が１０^１２以上であり、読出し／書込み時間がＤＲＡＭと同程度であり、低電圧動作（例えば、１Ｖ〜５Ｖ）が可能である。

特許文献１〜３に記載の強誘電体メモリは、プレート線およびプレート線駆動回路の共有化により、プレート線の高速動作が実現可能になった。しかし、その反面、読出し電荷および書込み電荷は、複数の直列接続されたセルトランジスタを介して、メモリセルからビット線へ、あるいは、ビット線からメモリセルへと伝達される。このため、直列セルトランジスタの遅延成分（寄生容量）の付加がビット線に発生してしまい、結果的にメモリの高速動作が制限されてしまう。メモリセルの直列数を減少させることによって、この遅延成分（寄生容量）は低減される。しかし、チップを小型化することができない。

特許文献４に記載の強誘電体メモリは、メモリセルの直列接続による動作の遅延を解決する方式を提案している。しかし、特許文献４に記載の強誘電体メモリは、単位セルのサイズが、上記特許文献１〜３の単位セルよりも大きい。従って、特許文献４に記載の強誘電体メモリは、動作速度において特許文献１〜３に記載の強誘電体メモリよりも速かったが、単位セルのサイズにおいて、特許文献１〜３に記載の強誘電体メモリよりも大きかった。
特開平１０−２５５４８３号公報 特開平１１−１７７０３６号公報 特開２０００−２２０１０号公報 特開２００５−２０９３２４号公報 1985、Taguchi, M.; Ando, S.; Hijiya, S.; Nakamura, T.; Enomoto, S.; Yabu, T, A capacitance-coupled bit line cell, Electron Devices, IEEE Transactions on, Volume 32,°Issue 2,°Feb 1985 P. 290 - 295

動作速度が速く、かつ、単位セルサイズの小さい強誘電体メモリを提供する。

本発明に係る実施形態に従った半導体記憶装置は、ワード線と、ビット線と、プレート線と、前記ビット線に複数接続されたサブビット線と、複数の電極間に強誘電体を含む強誘電体キャパシタと、前記強誘電体キャパシタの一方の電極に接続されたドレイン端子、および、前記ワード線に接続されたゲート端子を含むセルトランジスタと、前記強誘電体キャパシタおよび前記セルトランジスタを含む複数のメモリセル、リセットトランジスタ、および、ブロック選択トランジスタを含むメモリセルブロックであって、前記複数のメモリセルの前記セルトランジスタのソース端子が前記プレート線に接続され、前記複数のメモリセルの前記強誘電体キャパシタの他方の電極が前記サブビット線に接続され、前記ブロック選択トランジスタのソース端子およびドレイン端子がそれぞれ前記サブビット線および前記ビット線に接続され、前記リセットトランジスタのソース端子が前記プレート線または固定電位に接続され、前記リセットトランジスタのドレイン端子が前記サブビット線に接続されたメモリセルブロックとを備え、複数の前記メモリセルブロックがメモリセルアレイを構成し、前記サブビット線は、基板を基準として前記強誘電体キャパシタの上方に設けられ、前記プレート線は、前記ワード線の延伸方向に延伸する拡散層で構成され、前記拡散層は、前記ワード線の延伸方向とほぼ直交する前記ビット線の延伸方向に配置された複数の前記メモリセル毎に、前記強誘電体キャパシタ形成後に形成されワード線方向に延伸するように配置された金属配線に接続されていることを特徴とする。

本発明による強誘電体メモリは、動作速度が速く、かつ、単位セルサイズを小さくすることができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１（Ａ）および図１（Ｂ）は、本発明に係る第１の実施形態に従った強誘電体メモリのメモリセルを示す回路図および断面図である。各メモリセルＭＣｉ（ｉは整数）は、強誘電体キャパシタＦＣｉおよびセルトランジスタＣＴｉで構成されている。各メモリセルＭＣｉの強誘電体キャパシタＦＣｉは、上部電極ＴＥ、下部電極ＢＥ、および、上部電極ＴＥと下部電極ＢＥとの間に設けられた強誘電体層ＦＥで構成されている。セルトランジスタＣＴｉは、ゲート電極Ｇ、ソース層Ｓ、および、ドレイン層Ｄを有する。ゲート電極Ｇは、ワード線ＷＬｉと接続されている、あるいは、ワード線ＷＬｉがゲート電極Ｇの機能を兼ねてもよい。ソース層Ｓは、プレート線ＰＬｉと接続されている、あるいは、ソース層Ｓがプレート線ＰＬｉの機能を兼ねてもよい。ドレイン層Ｄは、コンタクトプラグを介して下部電極ＢＥに接続されている。強誘電体キャパシタＦＣｉの上部電極ＴＥは、コンタクトプラグを介してビット線ＢＬまたはサブビット線ＳＢＬに接続されている。このように、強誘電体キャパシタＦＣｉおよびセルトランジスタＣＴｉは、ビット線ＢＬ（サブビット線ＳＢＬ）とプレート線ＰＬｉとの間に直列に接続されている。本実施形態では、強誘電体キャパシタがビット線ＢＬ側に配置され、セルトランジスタＣＴｉがプレート線ＰＬ側に配置されている。強誘電体キャパシタＦＣｉとセルトランジスタＣＴｉとの間のノードをＮｉとする。

ワード線ＷＬとビット線ＢＬとはほぼ直交しており、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの各交点に配置されている。また、プレート線ＰＬは、ワード線ＷＬに対応して設けられており、各ワード線ＷＬの延伸方向に延伸する拡散層によって形成されている。ビット線ＢＬは複数設けられているが、図１では１本のみ示されている。

図１（Ｂ）に示すように、強誘電体キャパシタＦＣは、セルトランジスタＣＴとビット線ＢＬ（サブビット線ＳＢＬ）との間に配置されている。ビット線ＢＬ（サブビット線ＳＢＬ）の下に強誘電体キャパシタＦＣを設け、強誘電体キャパシタＦＣの下にセルトランジスタＣＴを設けることができるため、隣接する強誘電体キャパシタＦＣ間にビット線コンタクトを設ける必要がない。従って、メモリセルＭＣのサイズを縮小しつつ、強誘電体キャパシタＦＣの面積を大きくすることができる。

さらに、基板１０を基準としてビット線ＢＬ（サブビット線ＳＢＬ）を強誘電体キャパシタＦＣの上方に設けるため、メモリを制御する周辺ロジック回路に用いられる通常の金属配線（Ａｌ、Ｃｕ等）によってビット線ＢＬを形成することができる。即ち、本実施形態による強誘電体メモリは、ロジック回路との混載が容易である。

一方、ビット線ＢＬ（サブビット線ＳＢＬ）を強誘電体キャパシタＦＣの下方に設ける場合、強誘電体キャパシタ形成時の熱処理に耐え得る高抵抗の配線（例えば、タングステン等の金属、ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ等のサリサイド）が必要となる。つまり、ロジック回路にとっては必要の無い追加の高抵抗配線がメモリ領域に必要となるため、ロジック混載メモリではコスト高となる。さらに、この場合、ビット線ＢＬ（サブビット線ＳＢＬ）が強誘電体キャパシタＦＣで囲まれるため、ビット線容量が大きくなるという欠点がある。

このように、本実施形態は、隣接する強誘電体キャパシタＦＣ間にビット線コンタクトが無く、かつ、ビット線ＢＬ（サブビット線ＳＢＬ）を強誘電体キャパシタＦＣの上方に設けているため、縮小化に優れ、ビット線容量が小さく、かつ、ロジック混載メモリにおいて有利である。

しかしながら、図２に示すようにメモリを動作させた場合、ノードＮ０の電位振幅が大きくなり、信頼性の点で問題となり得る。図２は、メモリセルＭＣ０にデータ“１”または“０”を書き込み、その後、メモリセルＭＣ１にデータ“１”を書き込む動作を示すタイミング図である。

より詳細には、ワード線ＷＬ０の電位を立ち上げ、セルトランジスタＣＴ０をオン状態（導通状態）にする。ワード線ＷＬ１の電位は論理ロウを維持する。その直後ｔ１において、プレートＰＬ０の電位を高レベル電位Ｖａａに立ち上げる。これにより、ノードＮ０の電位は、Ｖａａになる。プレートＰＬ１の電位は低レベル電位Ｖｓｓのままである。さらに、データ“１”の書込みの場合、ｔ１において、ビット線ＢＬの電位をＶａａに立ち上げる。データ“０”の書込みの場合には、ｔ１において、ビット線ＢＬの電位をＶｓｓに維持する。尚、Ｖｓｓは、例えば、接地電位（０Ｖ）であり、Ｖａａは、Ｖｓｓよりも高電位の電源電位である。

ｔ３においてプレートＰＬの電位をＶｓｓに立ち下げると、ノードＮ０の電位がＶｓｓに立ち下がる。さらに、ｔ４においてワード線ＷＬ０の電位を立ち下げ、セルトランジスタＣＴ０をオフ状態（非導通状態）にする。その後、データ“１”の書込みの場合、ｔ５においてビット線ＢＬの電位をＶｓｓに立ち下げるので、ノードＮ０の電位は、ビット線ＢＬとノードＮ０との容量結合により、−Ｖａａまで低下する。データ“０”の書込みの場合には、ｔ５においてビット線ＢＬの電位はＶｓｓに維持されるため、ノードＮ０の電位はＶｓｓを維持する。

次に、メモリセルＭＣ０とビット線ＢＬを共有するメモリセルＭＣ１が選択され、メモリセルＭＣ１にデータ“１”が書き込まれる。より詳細には、ワード線ＷＬ１の電位を立ち上げ、セルトランジスタＣＴ１をオン状態にする。ワード線ＷＬ０の電位は論理ロウを維持する。その直後ｔ６において、プレートＰＬ１の電位を高レベル電位Ｖａａに立ち上げる。さらに、データ“１”を書き込むので、ｔ６において、ビット線ＢＬの電位をＶａａに立ち上げる。このとき、ノードＮ０の電位は、ビット線ＢＬとノードＮ０との容量結合により変動する。例えば、ｔ１〜ｔ５においてデータ“１”がＭＣ０に書き込まれている場合、ｔ６において、ノードＮ０の電位は、Ｖｓｓになる。ｔ１〜ｔ５においてデータ“０”がＭＣ０に書き込まれている場合、ｔ６において、ノードＮ０の電位は、Ｖａａになる。

その後、ｔ８においてワード線ＷＬ１を論理ロウに立ち下げた後、ｔ９において、ビット線ＢＬの電位をＶｓｓに立ち下げる。このとき、例えば、ｔ１〜ｔ５においてデータ“１”がＭＣ０に書き込まれている場合、ｔ９において、ノードＮ０の電位は、−Ｖａａになる。ｔ１〜ｔ５においてデータ“０”がＭＣ０に書き込まれた場合、ｔ９において、ノードＮ０の電位は、Ｖｓｓになる。

図２に示す駆動方法の場合、ノードＮ０の電位は、−Ｖａａ〜Ｖａａを振幅する。即ち、ノードＮ０の電位振幅は、ビット線ＢＬの振幅の２倍である２×Ｖａａになる。このように、ノードＮ０の振幅が大きいことは、セルトランジスタＣＴｉおよび強誘電体キャパシタＦＣｉの信頼性の低下に繋がる。また、セルトランジスタＣＴｉが形成されているウェルまたは基板の電位がＶｓｓである場合、ノードＮ０が−Ｖａａまで低下すると、Ｎ型ドレイン−Ｐ型ウェル（基板）間のＰＮ接合が順方向にバイアスされてしまうという問題が生じる。

（第２の実施形態）
図３は、本発明に係る第２の実施形態に従った強誘電体メモリへデータを書き込む動作を示すタイミング図である。第２の実施形態では、ｔ５においてワード線ＷＬ０を立ち下げる前に、ｔ４においてビット線ＢＬを立ち下げている。これにより、セルトランジスタＣＴ０がオフ状態になる前にビット線ＢＬの電位がＶｓｓに戻るので、ノードＮ０は、ビット線ＢＬとの容量結合の影響を受けない。よって、ｔ３〜ｔ７近傍までの待機時において、ノードＮ０の電位は、書き込まれたデータに依らず、Ｖｓｓで維持される。即ち、第２の実施形態は、上記第１の実施形態の問題点を解決することができる。

これにより、メモリセルＭＣ０とビット線ＢＬを共通に有するメモリセルＭＣ１が選択され、ビット線ＢＬの電位がＶｓｓからＶａａに変動しても、ノードＮ０の電位は、ビット線ＢＬとの容量結合によりＶｓｓからＶａａに変動するだけである。つまり、ノードＮ０の電位振幅は、ビット線の電位振幅と同じＶａａに抑えることができる。これにより、セルサイズを縮小しつつ、メモリの信頼性を向上させることができる。

しかしながら、第２の実施形態による強誘電体メモリは、ディスターブの問題を依然として有する。例えば、データ“１”をメモリセルＭＣ０に書き込んだ後、メモリセルＭＣ０とビット線ＢＬを共有する他のメモリセルを連続して選択する場合、ビット線ＢＬの電位が長期間Ｖａａになる。この場合、ノードＮ０−ビット線ＢＬ間の容量結合によって、ノードＮ０が長期間Ｖａａになる。これにより、セルノードＮ０に接続されるＮ型ドレイン層ＤとＰ型ウェル（基板）との間のＰＮ接合におけるリークによって、ノードＮ０の電位がＶａａから、下がり続けて、データ“１”が破壊されるおそれがある（図３の破線参照）。

（第３の実施形態）
図４は、本発明に係る第３の実施形態に従った強誘電体メモリへデータを書き込む動作を示すタイミング図である。第３の実施形態は、ワード線ＷＬｉを立ち下げる前に、ビット線ＢＬをＶｓｓに立ち下げている点で第２の実施形態と同様である。よって、セルノードＮ０、Ｎ１の電位振幅がＶａａである。

第３の実施形態では、さらに、選択ワード線ＷＬｉが論理ロウに戻った後、次のワード線が選択される前に、選択ワード線ＷＬｉ以外のワード線を立ち上げている。これにより、セルノードＮｉをプレート線ＰＬｉに短絡し、上記ディスターブによって変化したセルノードＮｉの電位をＶｓｓにリセットする。ディスターブのリセットのためにワード線は、ワード線ＷＬが書込みのために選択されるごとに順番に立ち上げればよい。

例えば、図４では、データ書込みのためにワード線ＷＬ０が選択された後に、ワード線ＷＬ２５４を立ち上げている。これにより、ワード線ＷＬ２５４に接続された全メモリセルＭＣのセルノードがＶｓｓにリセットされる。次に、ワード線ＷＬ１２が選択された後に、ワード線２５５を立ち上げている。これにより、ワード線ＷＬ２５５に接続された全メモリセルＭＣのセルノードがＶｓｓにリセットされる。同様に、ワード線ＷＬ６が選択された後に、ワード線ＷＬ０に接続された全メモリセルＭＣのセルノードがＶｓｓにリセットされる。ワード線ＷＬ５が選択された後に、ワード線ＷＬ１に接続された全メモリセルＭＣのセルノードがＶｓｓにリセットされる。リセットのために立ち上げるワード線は、ＷＬ０、ＷＬ１・・・ＷＬ２５４、ＷＬ２５５、ＷＬ０・・・と順番に駆動される。

これにより、第３の実施形態は、セルサイズの縮小およびメモリセルの信頼性の維持を実現しつつ、ディスターブの解決を図ることができる。ディスターブを解消することができるため、プレート線ＰＬを複数のワード線に対して共通化することができる。これにより、プレートを高速に駆動することができるとともに、プレート駆動回路を共通化することができる。第３の実施形態は、下記実施形態に適用することができる。

しかしながら、第３の実施形態では、選択ワード線のアクティブ動作後に、他のワード線を立ち上げ、立ち下げるために余分な時間が必要となる。また、第３の実施形態は、強誘電体キャパシタの容量結合によりセルノードの容量がビット線容量として付加されるため、ビット線容量が大きくなるという問題を有する。

（第４の実施形態）
図５は、本発明に係る第４の実施形態に従った強誘電体メモリの構成を示す回路図である。各メモリセルの断面は、図１（Ｂ）に示す断面と同様である。強誘電体メモリは、ワード線ＷＬ０〜ＷＬ３と、ビット線ＢＬ、ｂＢＬと、ビット線ＢＬまたはｂＢＬに複数接続されたサブビット線ＳＢＬ、ｂＳＢＬと、プレート線ＰＬと、ブロック選択線ＢＳ，ｂＢＳと、リセット線ＲＳＴ，ｂＲＳＴとを備えている。ｂ＊＊は、＊＊の反転信号を伝播する信号線、あるいは、＊＊の反転信号自体を表わす。

サブビット線ごとにセルブロックが設けられている。セルブロックＣＢ０、ＣＢ１は、それぞれサブビット線ＳＢＬ、ｂＳＢＬに対応して設けられている。セルブロックＣＢ０およびＣＢ１は、それぞれメモリセルＭＣ０〜ＭＣ３およびメモリセルＭＣｂ０〜ＭＣｂ３で構成されている。メモリセルＭＣ０〜ＭＣ３およびメモリセルＭＣｂ０〜ＭＣｂ３の各々は、サブビット線とプレート線との間に直列に接続された１つの強誘電体キャパシタおよび１つのセルトランジスタによって構成されている。セルブロックＣＢ０、ＣＢ１は、ワード線ＷＬ０〜ＷＬ３を共有している。

ブロック選択トランジスタＢＳＴ０、ＢＳＴ１の各ソース端子はそれぞれサブビット線ｂＳＢＬ、ＳＢＬに接続されている。ブロック選択トランジスタＢＳＴ０、ＢＳＴ１の各ドレイン端子は、それぞれビット線ｂＢＬ、ＢＬに接続されている。ブロック選択トランジスタＢＳＴ０、ＢＳＴ１の各ゲートは、それぞれブロック選択線ｂＢＳ、ＢＳに接続されている。リセットトランジスタＲＴ０、ＲＴ１の各ソース端子は共通のプレート線ＰＬに接続されている。尚、リセットトランジスタＲＴ０、ＲＴ１の各ソース端子は、プレート線ＰＬに代えて、グランドまたは電源線に接続されてもよい。リセットトランジスタＲＴ０、ＲＴ１の各ドレイン端子は、それぞれサブビット線ｂＳＢＬ、ＢＳＬに接続されている。リセットトランジスタＲＴ０、ＲＴ１の各ゲートは、それぞれリセット信号線ｂＲＳＴ、ＲＳＴに接続されている。このように、メモリセルブロックＣＢ０、ＣＢ１は、複数のメモリセル、リセットトランジスタ、ブロック選択トランジスタ、サブビット線で構成されている。

セルブロックＣＢ０、ＣＢ１は、複数のメモリセルを並列接続することによって構成されている。セルブロックＣＢ０、ＣＢ１がマトリクス状に配置されることによってメモリセルアレイを構成している。尚、図５では、セルブロックＣＢ０、ＣＢ１のみを表示している。

第４の実施形態による強誘電体メモリは、センスアンプＳ／Ａは、ビット線ｂＢＬとＢＬとの間に接続されており、ビット線およびワード線によって選択された所望のメモリセルのデータを検出することができる。また、センスアンプＳ／Ａは、ビット線およびサブビット線を介してメモリセルに電圧を印加し、データをメモリセルへ書き込むことができる。

第４の実施形態では、２つの隣接するメモリセルアレイがセンスアンプＳ／Ａを共有することができるように、ブロック選択線は２種類（ｂＢＳ、ＢＳ）用意され、リセット信号線も２種類（ｂＲＳＴ、ＲＳＴ）用意される。共通プレート線ＰＬは１種類でよい。このような構成により、図１（Ｂ）に示すように、強誘電体キャパシタＦＣをサブビット線ＳＢＬの下に設け、さらに強誘電体キャパシタＦＣの下にセルトランジスタＣＴを設けることができる。その結果、隣接する強誘電体キャパシタ間にサブビット線コンタクトを設ける必要がないので、強誘電体キャパシタＦＣの形成面積を大きくしつつ、メモリセルのサイズを縮小することができる。また、強誘電体キャパシタの下のサブビット線配線が存在する場合、その周りがメモリセルに囲まれるため、サブビット線容量を増大させる問題も生じていた。しかし、第４の実施形態は、サブビット線容量の増大を抑制することができる。

図６は、第４の実施形態による強誘電体メモリの動作を示すタイミング図である。ｔ１以前のスタンドバイ時において、ワード線ＷＬ０〜ＷＬ３は総て論理ハイであり、セルブロックＣＢｉ内のセルトランジスタＣＴはオン状態になっている。従って、セルノードｂＮ０〜ｂＮ３、Ｎ０〜Ｎ３の各電位は、プレート線ＰＬの電位に等しくなっている。また、スタンドバイ時において、リセットトランジスタＲＴｉがオン状態であるため、サブビット線ｂＳＢＬ、ＳＢＬの電位も、プレート線ＰＬの電位に等しい。結果として、セルブロックＣＢｉ内の全ての強誘電体キャパシタの上部電極の電位および下部電極の電位はプレート線電位と等しい状態となり、強誘電体キャパシタの両電極間には電位差が無い。総てのブロック選択トランジスタｂＢＳ，ＢＳはオフ状態であるので、ビット線ｂＢＬ、ＢＬとセルブロックＣＢとの間に電流は流れない。尚、スタンドバイ状態は、データ読出し動作またはデータ書込み動作を実行していない待機状態である。スタンドバイ状態は、プリチャージ状態と換言してもよい。

データ読出し動作またはデータ書込み動作を実行するアクティブ時に、例えば、ワード線ＷＬ２に接続されたメモリセルＭＣｂ２に記憶されたデータを読み出し、あるいは、ワード線ＷＬ２に接続されたメモリセルＭＣｂ２にデータを書き込むとする。この場合、ｔ１において、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３のみを論理ロウに低下させ、非選択メモリセルのセルトランジスタをオフ状態にする。選択ワード線ＷＬ２は論理ハイを維持しており、選択ワード線ＷＬ２に接続されたセルトランジスタはオン状態を維持する。

ｔ２において、リセットトランジスタＲＳＴをオン状態にしたまま、リセットトランジスタｂＲＳＴをオフ状態にする。また、ビット線選択トランジスタＢＳＴ１をオフ状態にしたまま、ビット線選択トランジスタＢＳＴ０をオン状態にする。この状態でプレート線ＰＬをＶａａに立ち上げ駆動させる。これにより、選択セルブロックＣＢ０のうち選択メモリセルＭＣｂ２のセルトランジスタのみがオン状態であるので、選択メモリセルＭＣｂ２の強誘電体キャパシタの下部電極にはプレート線ＰＬの電位が印加され、その上部電極には、ビット線ｂＢＬの電位が印加される。プレート線ＰＬとビット線ｂＢＬとの間の電位差により、選択メモリセルＭＣｂ２の強誘電体キャパシタは分極反転して、データが読み出される。ｔ３〜ｔ４に示すように、データ（セル電荷）は、サブビット線ｂＳＢＬおよびビット線ｂＢＬを介してセンスアンプＳ／Ａによって検出される。ｔ４において、センスアンプＳ／Ａは、この読み出し信号を増幅する。

読み出されたデータが“０”である場合、プレート線電位が高レベル電位Ｖａａの状態のもとでデータが選択メモリセルＭＣｂ２の強誘電体キャパシタに書き戻される。読み出されたデータが“１”である場合、プレート線電位が低レベル電位Ｖｓｓの状態のもとで、データが選択メモリセルＭＣｂ２の強誘電体キャパシタに書き戻される。この一連の動作において、プレート線ＰＬとメモリセルＭＣｂ２の強誘電体キャパシタとの間には、１つのセルトランジスタが介在するだけであり、メモリセルＭＣｂ２の強誘電体キャパシタとビット線ｂＢＬとの間には、１つのブロック選択トランジスタＢＳＴ０が介在するだけである。つまり、第４の実施形態は、従来の複数セル直列型の強誘電体メモリに比べて、ビット線に付加される寄生容量が小さいため、動作遅延の問題が生じず、高速な読出し動作および書込み動作を実現できる。

また、メモリセルはセルブロックＣＢｉ単位でビット線に接続されるため、ビット線とサブビット線との間のコンタクト数を減少させることができる。さらに、このコンタクト数が少ないことは、ビット線容量の低減に繋がる。メモリセルはセルブロックＣＢｉ単位でビット線に接続されるため、多くのメモリセルを１つのビット線に接続することができる。これにより、センスアンプの占有面積を削減し、ビット線上の信号を増大させることができる。ビット線とワード線との交点ごとにメモリセルを配置した場合、６Ｆ^２程度の小さいメモリセルが実現され得る。Ｆ（Feature Size）は、或る世代においてリソグラフィを用いて形成可能な最小線幅である。

選択セルブロックＣＢ０内の非選択メモリセルＭＣｂ０、ＭＣｂ１、ＭＣｂ３は、サブビット線ｂＳＢＬと容量結合しているため、サブビット線ｂＳＢＬの動作によって、メモリセルＭＣｂ０、ＭＣｂ１、ＭＣｂ３内の強誘電体キャパシタの上部電極の電位が振幅する。しかし、メモリセルＭＣｂ０、ＭＣｂ１、ＭＣｂ３内のセルトランジスタはオフ状態であるので、メモリセルＭＣｂ０、ＭＣｂ１、ＭＣｂ３からデータは読み出されない。

リセットトランジスタＲＴ１がオン状態のままであり、ブロック選択トランジスタがオフ状態のままであるため、ビット線ＢＬに接続される非選択セルブロックＣＢ１内のメモリセルＭＣ０〜ＭＣ３のデータは読み出されない。別の回路を用いてビット線ＢＬに参照電位Ｖｒｅｆを伝達すれば、１Ｔ−１Ｃ型のメモリセルとして動作させることができる。つまり、第４の実施形態は、１つのメモリセルＭＣに１ビットデータを格納可能な１セル／ビットのメモリとすることができる。

ワード線ＷＬ２を選択した場合、メモリセルＭＣ２内のセルトランジスタがオン状態であるため、メモリセルＭＣ２内の強誘電体キャパシタの両電極はプレート線ＰＬの電位と等しくなる。よって、アクティブ時においてディスターブの問題が生じない。
セルノードＮ０、Ｎ１、Ｎ３の電位は、待機時、プレート線電位と同じに設定してあり、よって、メモリセルＭＣ０，ＭＣ１，ＭＣ３の強誘電体キャパシタの両電極の電位は同一である。読出しまたは書込み動作時に、メモリセルＭＣ０，ＭＣ１，ＭＣ３のセルトランジスタがオフ状態になっても、リセットトランジスタＲＴ１がオン状態であるため、サブビット線ＳＢＬの電位はプレート線電位に等しくなる。よって、プレート線電位がＬｏｗ、Ｈｉｇｈ、Ｌｏｗの順で動作した場合、セルノードＮ０、Ｎ１、Ｎ３の電位は、強誘電体キャパシタによるサブビット線ＳＢＬとの容量結合によって、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗと動作する。よって、セルノードＮ０、Ｎ１、Ｎ３の電位は、サブビット線ＳＢＬの振幅以上には振幅しない。その結果、ドレイン−ウェル（基板）間のＰＮ接合に順方向バイアスを印加せず、メモリセルの信頼性の劣化を抑制することができる。

ワード線ＷＬ２の選択動作を繰り返すと、セルノードＮ０、Ｎ１、Ｎ３はＬｏｗとＨｉｇｈとの間を繰り返し振幅し、セルノードＮ０、Ｎ１、Ｎ３の高レベル電位がＰＮ接合リークにより低下するおそれがある。しかし、選択ワード線の活性化時間は有限（例えば、１０μｓ）であり、かつ、読出しまたは書込み動作後の待機時には、リセットトランジスタＲＴ１およびセルトランジスタがオン状態になる。よって、セルノードＮ０、Ｎ１、Ｎ３の電位はＶｓｓにリセットされるため、セルノードＮ０、Ｎ１、Ｎ３の高レベル電位の低下は問題とならない。

ビット線ｂＢＬに接続される選択セルブロックＣＢ０では、スタンドバイ時に、メモリセルＭＣ０、ＭＣ１、ＭＣ３の強誘電体キャパシタの両電極の電位は同一に設定される。よって、読出し動作または書込み動作において、サブビット線ＳＢＬの電位がＶｓｓとＶａａとの間を行き来しても、セルノードｂＮ０、ｂＮ１、ｂＮ３の電位は、サブビット線ＳＢＬと同様にＶｓｓとＶａａとの間で動作するに過ぎず、サブビット線の振幅以上に振幅することはない。その結果、ドレイン−ウェル（基板）間のＰＮ接合に順方向バイアスを印加せず、メモリセルの信頼性の劣化を抑制することができる。

ワード線ＷＬ２の選択動作を繰り返すと、セルノードｂＮ０、ｂＮ１、ｂＮ３はＬｏｗとＨｉｇｈとの間を繰り返し振幅し、セルノードｂＮ０、ｂＮ１、ｂＮ３の高レベル電位がＰＮ接合リークにより低下するおそれがある。しかし、セルノードｂＮ０、ｂＮ１、ｂＮ３もまた、スタンドバイ時にＶｓｓにリセットされるため、セルノードｂＮ０、ｂＮ１、ｂＮ３の高レベル電位の低下は問題とならない。

このように、非選択メモリセルへのディスターブが回避できるため、セルブロックの全メモリセルがプレート線ＰＬを共有化することができる。よって、プレート線ＰＬの駆動の遅延が抑制され、プレート線駆動回路の面積が縮小され、プレート線駆動能力を向上させることができる。

第４の実施形態によれば、従来の強誘電体メモリおよび従来のＣＣＢセル（Capacitance-Coupled Bit line cell）の問題を解決して、次の効果を発揮することができる。

１．隣接する強誘電体キャパシタ間にサブビット線コンタクトまたはビット線コンタクトがないので、キャパシタサイズを大きくしつつ、セルサイズを縮小することができる。

２．階層ビット線構成を採用しているため、ＣＣＢ型セルを適用しても、ビット線容量にセルノードの寄生容量が付加されることを抑制することができる。

３．セルノードの電位がビット線の電位振幅以上に振幅することを抑制し、ディスターブの問題を抑制することができる。

４．メモリセルブロック内の全メモリセルがプレート線を共有することができる。プレート線を高速に駆動し、プレート駆動回路数を削減することができる。

５．セルトランジスタを直列接続しないので、ビット線容量にセルトランジスタの寄生容量が付加されることを抑制することができる。

６．強誘電体キャパシタの下にサブビット線を形成する必要が無い。サブビット線の配線として高抵抗配線が不要となり、ロジック混載メモリに容易に適用可能。製造コストが削減され得る。

（第５の実施形態）
図７は、第５の実施形態による強誘電体メモリの動作を示すタイミング図である。図６に示す第４の実施形態の動作と異なり、スタンドバイ時のプレート線電位、セルノード電位、ビット線、サブビット線電位が１／２Ｖａａにプリチャージされている。これにより、スタンドバイ時のワード線電位が高レベル電位Ｖｐｐであっても、ワード線ＷＬとセルトランジスタのソースＳとの間の電位差、ワード線ＷＬとセルトランジスタのドレインＤとの間の電位差は、Ｖｐｐ−１／２Ｖａａとなる。よって、Ｖｐｐ−１／２Ｖａａは、Ｖｐｐ−Ｖｓｓよりも小さいため、メモリセルの信頼性が向上する。

スタンドバイ時のプレート線電位、セルノード電位、ビット線、サブビット線電位がＶａａであったとしても、強誘電体キャパシタの両電極間にかかる電位差は１／２Ｖａａであるため、強誘電体キャパシタのデータは破壊されない。

書込みまたは読出し動作では、一旦、ビット線電位をＶｓｓにしてから検出動作に入る。これにより、プレート線とビット線との電位差がＶａａとなり、分極反転が起こるので、センスアンプＳ／Ａがデータを検出することができる。

第５の実施形態のその他の動作は、第４の実施形態の動作と同様である。第５の実施形態は、第４の実施形態と同様の効果を得ることができる。

（第６の実施形態）
図８は、本発明に係る第６の実施形態に従った強誘電体メモリの構成を示す回路図である。第６の実施形態は、ビット線選択トランジスタＢＳＴ０とサブビット線ｂＳＢＬとの間に設けられ、ゲートがブロック選択線ＢＳに接続されたデプレーショントランジスタＤＢＳＴ０と、ビット線選択トランジスタＢＳＴ１とビット線ＢＬとの間に設けられ、ゲートがブロック選択線ｂＢＳに接続されたデプレーショントランジスタＤＢＳＴ１とを備えている。デプレーショントランジスタＤＢＳＴ０は、ブロック選択線ＢＳが非選択の状態であっても、サブビット線ｂＳＢＬとビット線選択トランジスタＢＳＴ０との接続を維持するために設けられている。デプレーショントランジスタＤＢＳＴ１は、ブロック選択線ｂＢＳが非選択の状態であっても、サブビット線ＳＢＬとビット線選択トランジスタＢＳＴ１との接続を維持するために設けられている。

第６の実施形態は、リセットトランジスタＲＴ０とプレート線ＰＬとの間に設けられ、ゲートがリセット線ＲＳＴに接続されたデプレーショントランジスタＤＲＴ０と、リセットトランジスタＲＴ１とサブビット線ＳＢＬとの間に設けられ、ゲートがリセット線ｂＲＳＴに接続されたデプレーショントランジスタＤＲＴ１とを備えている。デプレーショントランジスタＤＲＴ０は、リセット線ＲＳＴが非選択の状態であっても、プレート線ＰＬとリセットトランジスタＲＴ０との接続を維持するために設けられている。デプレーショントランジスタＤＲＴ１は、リセット線ｂＲＳＴが非選択の状態であっても、サブビット線ＳＢＬとリセットトランジスタＲＴ１との接続を維持するために設けられている。

デプレーション型トランジスタは、チャネルイオン注入により、負の閾値電圧を有するトランジスタである。従って、デプレーショントランジスタＤＢＳＴ０、ＤＢＳＴ１は、２種類のブロック選択トランジスタのゲート電極（ブロック選択線ＢＳ，ｂＢＳ）を、ブロック選択線ＢＳ，ｂＢＳの下にある拡散層と交差させてもサブビット線を電気的に切断しないように設けられている。デプレーショントランジスタＤＲＴ０、ＤＲＴ１は、２種類のリセットトランジスタのゲート電極（リセット線ＲＳＴ，ｂＲＳＴ）を、リセット線ＲＳＴ，ｂＲＳＴの下にある拡散層と交差させてもサブビット線を電気的に切断しないように設けられている。

第６の実施形態の等価回路は、第４の実施形態のそれと同様である。よって、第６の実施形態は、第４の実施形態と同様の効果を得ることができる。

図９は、第６の実施形態による強誘電体メモリのセルブロックＣＢ０のビット線の延伸方向に沿った断面図である。図１０は、第６の実施形態による強誘電体メモリのセルブロックＣＢ１のビット線の延伸方向に沿った断面図である。図１１は、図９および図１０の１２−１２線に沿った（ワード線ＷＬ２に沿った）断面図である。図１２は、図９および図１０の１３−１３線に沿った（プレート線ＰＬに沿った）断面図である。

図９および図１０を比較すると分かるように、セルブロックＣＢ０とＣＢ１との相違点は、デプレーショントランジスタＤＢＳＴ０、ＤＢＳＴ１、ＤＲＴ０、ＤＲＴ１、ブロック選択トランジスタＢＳＴ０、ＢＳＴ１、リセットトランジスタＲＴ０、ＲＴ１の位置関係である。

サブビット線ｂＳＢＬ、ＳＢＬは、強誘電体キャパシタＦＣの上方に堆積される第１メタル層Ｍ１で形成される。ビット線ｂＢＬ、ＢＬは、第１メタル層Ｍ１の上方に堆積される第２メタル層Ｍ２で形成される。さらに、ワード線ＷＬｉ、プレート線ＰＬ、リセット線ｂＲＳＴ、ＲＳＴ、ブロック選択線ｂＢＳ、ＢＳ、メインブロック選択線ＭＢＳは、の各配線は、第２のメタル層Ｍ２の上方に堆積される第３メタル層Ｍ３で形成される。これにより、ワード線ＷＬｉ、プレート線ＰＬ、リセット線ｂＲＳＴ、ＲＳＴ、ブロック選択線ｂＢＳ、ＢＳ、メインブロック選択線ＭＢＳの配線抵抗を低下させることができる。

セルトランジスタのドレインは、ウェルまたは基板１０と強誘電体キャパシタの下部電極との間のコンタクトによって該下部電極に接続されている。プレート線ＰＬは、セルトランジスタＣＴのソース拡散層で形成される。ソース拡散層で形成されたプレート線ＰＬは、ワード線の延伸方向に配置される。ソース拡散層にシリサイド（例えば、ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ）が設けられたとしても、強誘電体キャパシタを駆動するプレート線ＰＬとしては比較的高抵抗である。そこで、例えば、図９および図１０に示すように、ビット線の延伸方向に配列される一定の個数のメモリセルの間隔ごとに、拡散層からなるプレート線ＰＬを設ける。さらに、図１１の破線で示す低抵抗金属を用いた第３メタル層Ｍ３で形成されたプレート線ＰＬを、ビット線の延伸方向に配列される一定の個数のメモリセル間隔ごとに設けてもよい。例えば、拡散層からなるプレート線ＰＬおよび／または第３メタル層Ｍ３で形成されたプレート線ＰＬは、３２個のメモリセル、６４個のメモリセル、１２８個のメモリセル、あるいは、２５６個のメモリセルごとに設けてよい。これにより、ソース拡散層からなるプレート線ＰＬの配線抵抗を低下させることができる。ワード線ＷＬｉ、ブロック選択線ｂＢＳ、ＢＳ、リセット線ｂＲＳＴ、ＲＳＴもまた、プレート線ＰＬと同様に、第３メタル層Ｍ３に一定間隔で形成された低抵抗配線と接続してもよい。これにより、ワード線ＷＬｉ、ブロック選択線ｂＢＳ、ＢＳ、リセット線ｂＲＳＴ、ＲＳＴの配線抵抗を低下させることができる。

図９および図１０に示すように、各メモリセルＭＣｉ、ＭＣｂｉの隣接する強誘電体キャパシタ間に、サブビット線コンタクトが設けられていない。これにより、強誘電体キャパシタＦＣの面積を大きくし、メモリセルのサイズを縮小することができる。

デプレーショントランジスタＤＢＳＴ０、ＤＢＳＴ１、ＤＲＴ０、ＤＲＴ１を導入することによって、ブロック選択線ｂＢＳ、ＢＳ、リセット線ｂＲＳＴ、ＲＳＴの上方に第１メタル層Ｍ１によるメタルブリッジを形成する必要がなくなる。これにより、ダミー強誘電体キャパシタＤＦＣをブロック選択線ｂＢＳ、ＢＳ、リセット線ｂＲＳＴ、ＲＳＴの上方に配置することができる。

図１３〜図１６は、メモリセルＭＣの平面レイアウト図である。このメモリセルＭＣの構成は、第１から第９の実施形態におけるメモリセルＭＣに適用可能である。

図１３は、ワード線ＷＬ（ゲート配線ＧＣ）、プレート線ＰＬ（拡散層配線）、下部電極コンタクトＣＮＴＢ、上部電極コンタクトＣＮＴＴ、強誘電体キャパシタＦＣ、サブビット線（Ｍ１）、ビット線（Ｍ２）等を示すレイアウト図である。図１４は、図１３に示すレイヤのうち、ワード線ＷＬ（ゲート配線ＧＣ）、プレート線ＰＬ（拡散層配線）、下部電極コンタクトＣＮＴＢを示す。図１５は、ビット線（Ｍ２）およびその他の配線（Ｍ３）を示す。

ここで、図１３および図１５に示すように、隣接する強誘電体キャパシタＦＣ間にサブビット線コンタクトが無いため、強誘電体キャパシタＦＣ間の間隔は狭く形成することができる。よって、セルサイズを縮小しつつ、強誘電体キャパシタの面積を大きくすることができる。

（第７の実施形態）
図１７は、本発明に係る第７の実施形態に従った強誘電体メモリの構成を示す回路図である。第７の実施形態は、ビット線の延伸方向に隣接した２つのセルブロックＣＢ０〜ＣＢ３が１本のプレート線ＰＬを共有している点で第４の実施形態と異なる。第７の実施形態のその他の構成は、第４の実施形態の構成と同様である。

例えば、ＣＢ０を第１のメモリセルブロックとし、ＣＢ２を第２のメモリセルブロックとする。ＣＢ０およびＣＢ２は、ビット線方向に隣接する。第１のメモリセルブロックＣＢ０において、セルトランジスタＣＴのソースは、共通プレート線ＰＬに接続されている。強誘電体キャパシタＦＣの上部電極が第１のサブビット線ｂＳＢＬに接続されている。第１のリセットトランジスタＲＴ０のソースは共通プレート線ＰＬ（または図４０、図４１に示す固定電位）に接続されている。第１のリセットトランジスタＲＴ０のドレインは第１のサブビット線ｂＳＢＬに接続されている。第１のブロック選択トランジスタＢＳＴ０のソースは第１のサブビット線ｂＳＢＬに接続されている。第１のブロック選択トランジスタＢＳＴ０のドレインはビット線ＢＬに接続されている。

第２のメモリセルブロックＣＢ２において、セルトランジスタＣＴのソースは共通プレート線ＰＬに接続されている。強誘電体キャパシタＦＣの上部電極は第２のサブビット線ＳＢＬに接続されている。第２のリセットトランジスタＲＴ２のソースは共通プレート線ＰＬ（または図４０、図４１に示す固定電位）に接続されている。第２のリセットトランジスタＲＴ２のドレインは第２のサブビット線ＳＢＬに接続されている。第２のブロック選択トランジスタＢＳＴ２のソースは第２のサブビット線ＳＢＬに接続されている。第２のブロック選択トランジスタＢＳＴ２のドレインは、ＢＳＴ０のドレインが接続するビット線と同一ビット線ＢＬに接続されている。

隣接した複数のセルブロックＣＢが１本のプレート線ＰＬを共有することによって、プレート線ＰＬの抵抗が実質的に低下する。その結果、プレート駆動回路の個数をさらに減少させることができる。第７の実施形態は、第４の実施形態だけでなく、上記および下記実施形態にも適用することができる。

（第８の実施形態）
図１８〜図２２は、本発明に係る第８の実施形態に従った強誘電体メモリの平面レイアウト図である。第８の実施形態は、第６および第７の実施形態の組合せである。よって、デプレーショントランジスタを有し、かつ、ビット線の延伸方向に隣接するセルブロックはプレート線を共有する。プレート線ＰＬ、ブロック選択線ｂＢＳ、ＢＳ、リセット線ｂＲＳＴ、ＲＳＴ、ワード線ＷＬｉは、一定のセル数ごとに一定間隔で第３メタル層Ｍ３の配線に接続されている。ＰＬ（Ｍ３）、ｂＢＳ（Ｍ３）、ＢＳ（Ｍ３）、ｂＲＳＴ（Ｍ３）、ＲＳＴ（Ｍ３）、ＷＬｉ（Ｍ３）は、ＰＬ、ｂＢＳ、ＢＳ、ｂＲＳＴ、ＲＳＴ、ワード線ＷＬｉに接続された第３メタル層の配線を示す。

ビット線ｂＢＬｉ、ＢＬｉは、第２メタル層Ｍ２で形成されている。サブビット線ｂＳＢＬ、ＳＢＬは、ビット線ｂＢＬｉ、ＢＬｉの下に第１メタル層Ｍ１で形成されている。

図１９〜図２２は、理解を容易にするために、図１８のレイアウトをいくつかのレイヤごとに分割した平面図である。図１９は、セルトランジスタ、ブロック選択トランジスタ、リセットトランジスタの各ゲート配線ＣＧのレイアウト、拡散層で形成されたプレート線ＰＬのレイアウト、デプレーショントランジスタのチャネルインプランテーションマスクＤ−Ｉｍｐ等のレイアウトを示す。ＣＮＴＢは、ドレイン層Ｄと強誘電体キャパシタＦＣの下部電極とを接続する下部電極コンタクトである。ｃＧＣ−Ｍ１は、セルトランジスタ、ブロック選択トランジスタ、リセットトランジスタの各ゲート配線ＣＧから第１メタル層Ｍ１までのコンタクトである。ｃＡＡ−Ｍ１は、ブロック選択トランジスタのソースまたはドレイン層と第１メタル層Ｍ１との間のコンタクト、リセットトランジスタのソースまたはドレイン層と第１メタル層Ｍ１との間のコンタクト、および、プレート線ＰＬの拡散層と第１メタル層との間のコンタクトを示す。

図２０は、主に第１メタル層Ｍ１のレイアウトを示す。より詳細には、図２０は、強誘電体キャパシタＦＣのレイアウト、第１メタル層Ｍ１で形成されたサブビット線ｂＳＢＬ、ＳＢＬおよびプレート線ＰＬのレイアウト、並びに、強誘電体キャパシタＦＣの上部電極とサブビット線との間のコンタクトＣＮＴＴのレイアウトを示す。

図２１は、主に第２メタル層Ｍ２のレイアウトを示す。より詳細には、図２１は、第２メタル層Ｍ２で形成されたビット線ｂＢＬ、ＢＬのレイアウト、並びに、第１メタル層Ｍ１と第２メタル層Ｍ２との間のコンタクトｃＭ１−Ｍ２のレイアウトを示す。

図２２は、主に第３メタル層Ｍ３のレイアウトを示す。より詳細には、図２２は、ワード線ＷＬｉ（Ｍ３）、プレート線ＰＬ（Ｍ３）、ブロック選択線ｂＢＳ（Ｍ３）、ＢＳ（Ｍ３）、リセット線ｂＲＳＴ（Ｍ３）、ＲＳＴ（Ｍ３）のレイアウト、並びに、第２メタル層Ｍ２と第３メタル層Ｍ３との間のコンタクトｃＭ２−Ｍ３のレイアウトを示す。

セルブロックＣＢ０とＣＢ１とのプレート線、並びに、セルブロックＣＢ２とＣＢ３とのプレート線は図１９に示すように、拡散層によってワード線の延伸方向に接続されている。また、リセットトランジスタのソース側のプレート線も拡散層によってワード線の延伸方向に接続されている。図１８〜図２２に示すレイアウト中央のシャント（Shunt）領域では、コンタクトｃＡＡ−Ｍ１が、拡散層で形成されたプレート線を、図２０に示すプレート線ＰＬ（Ｍ１）に接続する。さらに、コンタクトｃＭ１−Ｍ２、第２メタル層Ｍ２、および、コンタクトｃＭ２−Ｍ３を介して第３メタル層Ｍ３のプレート線ＰＬ（Ｍ３）に接続される。これにより、プレート線ＰＬの抵抗は低減されている。

このシャント領域では、ワード線ＷＬ、リセット線ｂＲＳＴ、ＲＳＴ、ブロック選択線ｂＢＳ、ＢＳも第３メタル層Ｍ３に接続され、低抵抗化されている。第１メタル層Ｍ１および第２メタル層Ｍ２の配線をビット線の延伸方向に引き伸ばすことにより、任意の位置に第３メタル層Ｍ３の配線をずらすことができる。デプレーショントランジスタ用のマスクＤ−Ｉｍｐは、ビット線毎に交互に位置がずらされている。これにより、ワード線の延伸方向に隣接するセルブロックは、互いに異なるブロック選択信号、並びに、互いに異なるリセット信号によって制御される。

（第９の実施形態）
図２３〜図２８は、本発明に係る第９の実施形態に従った強誘電体メモリの断面図および平面レイアウト図である。第９の実施形態は、拡散層から成るプレート線ＰＬと第１メタル層Ｍ１との間に設けられたプレートメタル層Ｍ０を有する点で第６の実施形態（図９〜図１２参照）と異なる。第９の実施形態のその他の構成は、第６の実施形態の構成と同様でよい。

図２５は、図２３の２５−２５線に沿った断面図であり、図２６は、図２３の２６−２６線に沿った断面図である。

図２７は、第９の実施形態によるメモリセルＭＣの平面レイアウト図である。図２７に示すメモリセルＭＣは、隣接する２つの強誘電体キャパシタＦＣ間にプレートメタル層Ｍ０を有する点で図１３に示すメモリセルＭＣと異なる。プレートメタル層Ｍ０は、コンタクトＣＮＴＰ０を介してプレート線ＰＬ（拡散層）に接続されている。図２７のメモリセルＭＣのその他の構成は、図１３のメモリセルＭＣの構成と同様である。

図２８は、理解を容易にするために、拡散層からなるプレート線ＰＬ、コンタクトｃＡＡ−Ｍ０、ＣＮＴＢ、プレートメタル層Ｍ０（ＰＬ）、ワード線ＷＬを示す平面レイアウト図である。その他の構成のレイアウトは、図１５および図１６に示すレイアウトと同様である。

プレートメタル層Ｍ０は、高温の熱処理に耐性のあるシリサイド（例えば、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等）で形成される。プレートメタル層Ｍ０は、プレート線ＰＬの拡散層上方を該拡散層に沿って（ワード線の延伸方向へ）延伸しており、コンタクトｃＡＡ−Ｍ０を介して該拡散層にシャントされている。プレートメタル層Ｍ０は、基板を基準として強誘電体キャパシタＦＣの下方に形成され、ビット線の延伸方向に配列された一定個数のメモリセルの間隔ごとに配置されている。プレートメタル層Ｍ０は、強誘電体キャパシタＦＣの下方に形成されているが、シリサイドで形成されているので、強誘電体キャパシタＦＣの形成時の熱処理に耐えることができる。

プレートメタル層Ｍ０によって、プレート拡散層の配線抵抗を低減させることができる。これにより、第３メタル層Ｍ３に形成されるプレート線ＰＬ（Ｍ３）は、第６の実施形態よりも大きな間隔（より多くのメモリセルの間隔）ごとに設ければ足りる。第９の実施形態は、第６の実施形態に代えて上記および下記実施形態に適用可能である。

第９の実施形態では、強誘電体キャパシタの下方にビット線およびサブビット線が設けられていないため、プレートメタル層Ｍ０を設けたとしても、ビット線容量の増大が発生しない。また、プレートメタル層Ｍ０と下部電極コンタクトＣＮＴＢとの間には、ワード線ＷＬ分の間隔が存在する。このため、セルサイズは大きくならない。

第９の実施形態は、他の実施形態と組み合わせることによって、組み合わせた実施形態の効果を得ることができる。

（第１０の実施形態）
図２９および図３０は、本発明に係る第１０の実施形態に従った強誘電体メモリの断面図である。第１０の実施形態は、ブロック選択トランジスタにデプレーショントランジスタを用いることなく、第１メタル層Ｍ１で形成されたメタルブリッジＭＢＧを用いてブロック選択線ｂＢＳ、ＢＳ、リセット線ｂＲＳＴまたはＲＳＴを通過させている（またいでいる）点で第８の実施形態と異なる。メタルブリッジＭＢＧは、第１メタル層Ｍ１の一部、および、Ｍ１と拡散層とを接続するコンタクトＣＮＴＭＢＧを含む。この第１０の実施形態のその他の構成は、第８の実施形態と同様でよい。

第１０の実施形態は、デプレーショントランジスタを必要としないが、ブロック選択トランジスタＢＳＴ０、ＢＳＴ１、リセットトランジスタＲＴ０、ＲＴ１の上にダミー強誘電体キャパシタを配置することができない。

（第１１の実施形態）
図３１は、第１１の実施形態の平面レイアウト図である。第１１の実施形態は、第１０および第７の実施形態の組合せである。よって、かつ、ビット線の延伸方向に隣接するセルブロックはプレート線を共有する。第１０の実施形態では、デプレーション用のチャネルインプランテーションマスクＤ−Ｉｍｐが不要となり、上記メモリセルブリッジＭＢＧでブロック選択トランジスタの拡散層あるいはリセットトランジスタの拡散層を接続している点で図１８に示すレイアウトと異なる。図３１に示す他のレイアウトは、図１８に示すレイアウトと同様でよい。

図３２および図３３は、図３１のレイアウトを、いくつかのレイヤごとに分割して表示している。図３２は、図１９に対応する。しかし、図３２に示すレイアウトでは、メタルブリッジＭＢＧで配線される領域にチャネルイオン注入がなされていない。図３３は、図２０に対応する。図３３に示すように、第１メタル層Ｍ１およびコンタクトＣＮＴＭＢＧでメタルブリッジＭＢＧが形成されている。第１１の実施形態のその他のレイヤは、図２１および図２２に示すレイヤと同様である。

（第１２の実施形態）
図３４は、本発明に係る第１２の実施形態に従った強誘電体メモリの回路図である。ビット選択線ＢＳ＋、ｂＢＳ＋は、ビット選択線ＢＳ、ｂＢＳを挟んで隣接するセルブロックに対応して設けられたビット選択線である。リセット線ＲＳＴ−、ｂＲＳＴ−は、リセット線ＲＳＴ、ｂＲＳＴを挟んで隣接するセルブロックに対応して設けられたリセット線である。

図３５〜図３９は、第１２の実施形態の平面レイアウト図である。上記メタルブリッジＭＢＧを形成する場合、多くのコンタクトＣＮＴＭＢＧが必要になる。しかし、第１２の実施形態では、ブロック選択線ｂＢＳ、ＢＳと、それらに隣接するセルブロックのブロック選択線ｂＢＳ＋、ＢＳ＋との位置関係を変更することにより、コンタクト数を削減することができる。同様に、リセット線ｂＲＳＴ、ＲＳＴと、それらに隣接するセルブロックのリセット線ｂＲＳＴ−、ＲＳＴ−との位置関係を変更することによって、コンタクト数を削減することができる。

第１２の実施形態のその他の構成は、第１０の実施形態の構成と同様でよい。

（第１３の実施形態）
図４０は、本発明に係る第１３の実施形態に従った強誘電体メモリの回路図である。第１３の実施形態は、リセットトランジスタＲＴ０，ＲＴ１のソース電位が固定リセット電位Ｖｓｓまたは１／２Ｖａａに設定されている点で上記実施形態と異なる。固定リセット電位は、スタンドバイ時のプレート電位と同じでよく、Ｖｓｓまたは１／２Ｖａａに限定されない。尚、第１３の実施形態の断面構造は、図９〜図１２に示す断面と同様である。

第１３の実施形態では、リセットトランジスタＲＴ０のソースは、デプレーショントランジスタＤＲＴ０を介して固定リセット電位に接続されている。リセットトランジスタＲＴ１のドレインは、デプレーショントランジスタＤＲＴ１を介してサブビット線ＳＢＬに接続されている。

しかし、デプレーショントランジスタＤＲＴ０、ＤＲＴ１に代えて、図４１に示すようにメタルブリッジＭＢＧを採用してもよい。また、デプレーショントランジスタＤＢＳＴ０、ＣＢＳＴ１に代えて、図４１に示すようにメタルブリッジＭＢＧを採用してもよい。図４１は、メタルブリッジＭＢＧを採用した場合の回路図である。メタルブリッジＭＢＧを採用した場合の断面構造は、図２９および図３０と同様である。

スタンドバイ時には、リセットトランジスタＲＴ０、ＲＴ１のソース電位は、プレート線ＰＬの電位と等しいので第４の実施形態（図５）のスタンドバイ時の状態と同じである。

アクティブ時（読出しまたは書込み動作時）では、選択ブロックのリセットトランジスタはオフ状態となっているので、リセットトランジスタのソースが固定リセット電位に接続されていても問題ない。非選択ブロックのリセットトランジスタはオン状態であるが、強誘電体キャパシタＦＣの両電極間に電位差は生じないのでやはり問題は生じない。アクティブ動作終了時は、プレート線電位を固定リセット電位に戻した後に、リセットトランジスタおよびセルトランジスタをオンすればよい。

このように、図４０および図４１に示す強誘電体メモリは、第４の実施形態の効果を得ることができる。また、第１３の実施形態は、他の実施形態と組み合わせることにより、その他の実施形態の効果を得ることができる。

本発明に係る第１の実施形態に従った強誘電体メモリのメモリセルを示す回路図および断面図。 メモリセルＭＣ０にデータ“１”または“０”を書き込み、その後、メモリセルＭＣ１にデータ“１”を書き込む動作を示すタイミング図。 本発明に係る第２の実施形態に従った強誘電体メモリへデータを書き込む動作を示すタイミング図。 本発明に係る第３の実施形態に従った強誘電体メモリへデータを書き込む動作を示すタイミング図。 本発明に係る第４の実施形態に従った強誘電体メモリの構成を示す回路図。 第４の実施形態による強誘電体メモリの動作を示すタイミング図。 第５の実施形態による強誘電体メモリの動作を示すタイミング図。 本発明に係る第６の実施形態に従った強誘電体メモリの構成を示す回路図。 第６の実施形態による強誘電体メモリのセルブロックＣＢ０のビット線の延伸方向に沿った断面図。 第６の実施形態による強誘電体メモリのセルブロックＣＢ１のビット線の延伸方向に沿った断面図。 図９および図１０の１２−１２線に沿った断面図。 図９および図１０の１３−１３線に沿った断面図。 メモリセルＭＣの平面レイアウト図。 メモリセルＭＣの平面レイアウト図。 メモリセルＭＣの平面レイアウト図。 メモリセルＭＣの平面レイアウト図。 本発明に係る第７の実施形態に従った強誘電体メモリの構成を示す回路図。 本発明に係る第８の実施形態に従った強誘電体メモリの平面レイアウト図。 本発明に係る第８の実施形態に従った強誘電体メモリの平面レイアウト図。 本発明に係る第８の実施形態に従った強誘電体メモリの平面レイアウト図。 本発明に係る第８の実施形態に従った強誘電体メモリの平面レイアウト図。 本発明に係る第８の実施形態に従った強誘電体メモリの平面レイアウト図。 本発明に係る第９の実施形態に従った強誘電体メモリの断面図。 本発明に係る第９の実施形態に従った強誘電体メモリの断面図。 本発明に係る第９の実施形態に従った強誘電体メモリの断面図。 本発明に係る第９の実施形態に従った強誘電体メモリの断面図。 本発明に係る第９の実施形態に従った強誘電体メモリの平面レイアウト図。 本発明に係る第９の実施形態に従った強誘電体メモリの平面レイアウト図。 本発明に係る第１０の実施形態に従った強誘電体メモリの断面図。 本発明に係る第１０の実施形態に従った強誘電体メモリの断面図。 第１１の実施形態の平面レイアウト図。 第１１の実施形態の平面レイアウト図。 第１１の実施形態の平面レイアウト図。 本発明に係る第１２の実施形態に従った強誘電体メモリの回路図。 第１２の実施形態の平面レイアウト図。 第１２の実施形態の平面レイアウト図。 第１２の実施形態の平面レイアウト図。 第１２の実施形態の平面レイアウト図。 第１２の実施形態の平面レイアウト図。 本発明に係る第１３の実施形態に従った強誘電体メモリの回路図。 本発明に係る第１３の実施形態にメタルブリッジＭＢＧを採用した場合の回路図。

符号の説明

ｂＢＬ、ＢＬ、ｂＢＬｉ、ＢＬｉ…ビット線
ｂＳＢＬ、ＳＢＬ、ｂＳＢＬｉ、ＳＢＬｉ…サブビット線
ＰＬ、ＰＬ０，ＰＬ１…プレート電極
ＷＬ、ＷＬｉ…ワード線
ｂＢＳ、ＢＳ…ブロック選択線
ｂＲＳＴ，ＲＳＴ…リセット線
Ｓ／Ａ…センスアンプ
Ｎ０〜Ｎ３，ｂＮ０〜Ｎ３…セルノード
Ｍ１、Ｍ２、Ｍ３…金属配線
Ｍ０…サリサイド配線
ＦＣ…強誘電体キャパシタ
ＢＥ、ＦＥ、ＴＥ…下部電極、強誘電体膜、上部電極
ＣＢ…セルブロック
ＣＴ…セルトランジスタ
ＣＮＴＢ…拡散層−下部電極間コンタクト
ｃＡＡ−Ｍ１…拡散層−Ｍ１金属配線間コンタクト
ＣＮＴＴ…上部電極−Ｍ１金属配線間コンタクト
ｃＧＣ−Ｍ１…ゲート電極−Ｍ１金属配線間コンタクト
ｃＭ１−Ｍ２…Ｍ１、Ｍ２金属配線間コンタクト
ｃＭ２−Ｍ３…Ｍ２、Ｍ３金属配線間コンタクト
ＭＢＧ…メタルブリッジ
ＣＮＴＭＢＧ…メタルブリッジコンタクト

Claims (5)

1. ワード線と、
   ビット線と、
   プレート線と、
   前記ビット線に複数接続されたサブビット線と、
   複数の電極間に強誘電体を含む強誘電体キャパシタと、
   前記強誘電体キャパシタの一方の電極に接続されたドレイン端子、および、前記ワード線に接続されたゲート端子を含むセルトランジスタと、
   前記強誘電体キャパシタおよび前記セルトランジスタを含む複数のメモリセル、リセットトランジスタ、および、ブロック選択トランジスタを含むメモリセルブロックであって、前記複数のメモリセルの前記セルトランジスタのソース端子が前記プレート線に接続され、前記複数のメモリセルの前記強誘電体キャパシタの他方の電極が前記サブビット線に接続され、前記ブロック選択トランジスタのソース端子およびドレイン端子がそれぞれ前記サブビット線および前記ビット線に接続され、前記リセットトランジスタのソース端子が前記プレート線または固定電位に接続され、前記リセットトランジスタのドレイン端子が前記サブビット線に接続されたメモリセルブロックとを備え、
   複数の前記メモリセルブロックがメモリセルアレイを構成し、
   前記サブビット線は、基板を基準として前記強誘電体キャパシタの上方に設けられ、
   前記プレート線は、前記ワード線の延伸方向に延伸する拡散層で構成され、
   前記拡散層は、前記ワード線の延伸方向とほぼ直交する前記ビット線の延伸方向に配置された複数の前記メモリセル毎に、前記強誘電体キャパシタ形成後に形成されワード線方向に延伸するように配置された金属配線に接続されていることを特徴とする半導体記憶装置。
2. 前記金属配線と前記プレート線との接続部分の近傍には、外部に情報がアクセスされないダミー強誘電体キャパシタが配置されていることを特徴とする請求項１に記載の半導体記憶装置。
3. データ読出し動作またはデータ書込み動作を実行していない待機時において、前記セルトランジスタはオン状態、前記リセットトランジスタはオン状態、前記ブロック選択トランジスタはオフ状態であり、
   データ読出し動作またはデータ書込み動作時に選択された前記メモリセルブロックにおいて、前記リセットトランジスタはオフ状態、前記ブロック選択トランジスタはオン状態であり、選択された前記メモリセルブロックのうち選択された前記メモリセルの前記セルトランジスタはオン状態であり、選択された前記メモリセルブロックのうち非選択の前記メモリセルの前記セルトランジスタはオフ状態であることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記メモリセルブロックが２個配置され、第１のメモリセルブロックの前記ワード線と、第２のメモリセルブロックの前記ワード線は共通に接続され、
   前記第１のメモリセルブロックの前記ビット線と、前記第２のメモリセルブロックの前記ビット線とは異なるビット線として分離され、
   前記第１のメモリセルブロックの前記サブビット線と、前記第２のメモリセルブロックの前記サブビット線は異なるビット線として分離され、
   前記第１のメモリセルブロックの前記リセットトランジスタのゲート端子と、前記第２のメモリセルブロックの前記リセットトランジスタのゲート端子は異なる制御線として分離され、
   前記第１のメモリセルブロックの前記ブロック選択トランジスタのゲート端子と、前記第２のメモリセルブロックの前記ブロック選択トランジスタのゲート端子は異なる制御線として分離され、
   前記第１のメモリセルブロックの前記プレート線と、前記第２のメモリセルブロックの前記プレート線は共通のプレート線として接続されることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
5. 前記メモリセルブロックの前記ブロック選択トランジスタ上と、前記リセットトランジスタ上には、 外部に情報がアクセスされないダミー強誘電体キャパシタが配置されていることを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。

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