JP2011029258A - 半導体記憶装置 - Google Patents

Abstract

【課題】強誘電体キャパシタの面積を減少させることなく、チップサイズを縮小することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、トランジスタを被覆する第１の層間膜と、第１の層間膜中に形成されトランジスタに接続された第１のプラグと、第１のプラグ上方に形成された強誘電体キャパシタと、隣接する強誘電体キャパシタ間の下にある第１の層間膜中に形成されトランジスタに接続された第２のプラグと、強誘電体キャパシタの配列方向に対してほぼ直交する第１の方向へ延伸している第１の配線と、第１の層間膜および第１の配線の上方に設けられた第２の層間膜と、第２の層間膜中に形成され、第２のプラグから第１の方向にシフトした位置において第１の配線に接続された第３のプラグと、第３のプラグと強誘電体キャパシタの上部電極とを接続する第２の配線とを備えている。
【選択図】図３

Description

本発明は、半導体記憶装置に関する。

不揮発性半導体メモリの一つとして、強誘電体キャパシタを用いた強誘電体記憶装置（ＦｅＲＡＭ（Ferro-electric Random Access Memory）が注目されている。近年、強誘電体記憶装置においても製造コストを下げるために、チップサイズの縮小化が益々求められている。チップサイズを縮小するためには、単位セルサイズを縮小することが有効である。

例えば、隣接する２つの強誘電体キャパシタの間にコンタクトがある場合、強誘電体キャパシタとコンタクトとのショートを防止するために、この２つの強誘電体キャパシタ間の間隔を或る程度広く設定する必要があった。一方、強誘電体キャパシタの面積を小さくすると、信号差（データ“１”とデータ“０”との間の読出し電圧差）が低下してしまう。

特開２００８−３００３７６号公報 特開２００８−２７７５１４号公報 特開２００２−９４０１７号公報

強誘電体キャパシタの面積を減少させることなく、チップサイズを縮小することができる半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、半導体基板上に設けられた複数のトランジスタと、前記複数のトランジスタを被覆する第１の層間絶縁膜と、前記第１の層間絶縁膜中に形成され、前記トランジスタの拡散層の一方に接続された複数の第１のコンタクトプラグと、前記複数の第１のコンタクトプラグおよび前記第１の層間絶縁膜の上方に形成され、下部電極、強誘電体膜および上部電極を含む複数の強誘電体キャパシタと、前記複数の強誘電体キャパシタのうち隣接する第１および第２の強誘電体キャパシタ間の下にある前記第１の層間絶縁膜中に形成され、前記トランジスタの拡散層の他方に接続された第２のコンタクトプラグと、前記第２のコンタクトプラグに接続され、前記第１の層間絶縁膜上において前記第１および第２の強誘電体キャパシタの配列方向に対してほぼ直交する第１の方向へ延伸している第１の配線と、前記第１の層間絶縁膜および前記第１の配線の上方に設けられた第２の層間絶縁膜と、前記第２の層間絶縁膜中に形成され、前記第２のコンタクトプラグから前記第１の方向にシフトした位置において前記第１の配線に接続された第３のコンタクトプラグと、前記第３のコンタクトプラグと前記第１および第２の強誘電体キャパシタの前記上部電極とを電気的に接続する第２の配線とを備えている。

本発明による半導体記憶装置は、強誘電体キャパシタの面積を減少させることなく、チップサイズを縮小することができる。

本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す回路図。 強誘電体キャパシタＦＣおよびコンタクトプラグＶ１の配置を示す平面図。 図２のＡ−Ａ線およびＢ−Ｂ線に沿った断面図。 第３のコンタクトプラグＶ１および強誘電体キャパシタＦＣの実際の平面パターン。 本発明に係る第２の実施形態に従った強誘電体メモリの断面図。 第２の実施形態の変形例に従った強誘電体メモリの断面図。 本発明に係る第３の実施形態に従った強誘電体メモリの断面図。 第３の実施形態による強誘電体メモリの平面図。 本発明に係る第４の実施形態に従った強誘電体メモリの概略的な平面図。 図９のＡ−Ａ線に沿った断面図および図９のＢ−Ｂ線に沿った断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す回路図である。本実施形態による強誘電体メモリは、セルトランジスタＣＴのソース−ドレイン間に強誘電体キャパシタＦＣの両端をそれぞれ接続し、これをユニットセル（メモリセルＭＣ）とし、このユニットセル（メモリセルＭＣ）を複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリ（Series connected TC unit type ferroelectric RAM）でよい。

本実施形態による強誘電体メモリは、ロウ方向へ延伸する複数のワード線ＷＬと、ロウ方向に対して直交するカラム方向へ延伸する複数のビット線ＢＬと、ロウ方向へ延伸する複数のプレート線ＰＬと、ブロック選択トランジスタＢＳＴとを備える。

１つのメモリセルＭＣは、データを強誘電体キャパシタに記憶するように構成されている。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交点に対応して設けられている。各ワード線ＷＬは、ロウ方向に配列するセルトランジスタＣＴのゲートに接続され、あるいは、ゲートとして機能している。各ビット線ＢＬは、カラム方向に配列するセルトランジスタＣＴのソースまたはドレインに接続されている。

強誘電体メモリは、互いに並列に接続された強誘電体キャパシタＦＣおよびセルトランジスタＣＴを含むメモリセルＭＣが複数個直列に接続されて構成されたメモリストリングＭＳを複数個備えている。尚、図１では、１つのメモリストリングＭＳのみ図示されている。メモリストリングＭＳの一端は、ブロック選択トランジスタＢＳＴの一端に接続されている。メモリストリングＭＳの他端はプレート線ＰＬに接続されている。ブロック選択トランジスタＢＳＴの他端は、ビット線ＢＬに接続されている。即ち、ビット線ＢＬは、ブロック選択トランジスタＢＳＴを介してメモリストリングＭＳに接続されている。

図２は、強誘電体キャパシタＦＣおよびコンタクトプラグＶ１の配置を示す平面図である。図３（Ａ）および図３（Ｂ）は、それぞれ図２のＡ−Ａ線およびＢ−Ｂ線に沿った断面図である。

図２に示すように、複数のアクティブエリアＡＡが半導体基板の表面において直線状にストライプを成すように形成されている。素子分離ＳＴＩ（Shallow Trench Isolation）が、互いに隣接する２つのアクティブエリアＡＡ間に設けられている。

複数の強誘電体キャパシタＦＣは、マトリクス状に二次元配置されており、アクティブエリアＡＡの上方に配置されている。コンタクトプラグＶ１が、アクティブエリアＡＡ上ではなく、素子分離ＳＴＩの上方に設けられている。

図３（Ａ）に示すように、シリコン基板１０のアクティブエリアＡＡ上に複数のセルトランジスタＣＴが設けられている。セルトランジスタＣＴは、ワード線ＷＬとして機能するゲート電極Ｇと、ソース・ドレイン拡散層２０、２１とを備えている。ゲート電極Ｇは、シリコン基板１０上において、アクティブエリアＡＡの延伸方向（カラム方向）に対してほぼ直交する第１の方向（図３（Ａ）の紙面に対して垂直方向（ロウ方向））へ延伸している。第１の方向は、第１の層間絶縁膜ＩＬＤ１上において、或るアクティブエリアＡＡ上で複数の強誘電体キャパシタＦＣが配列する方向に対してほぼ直交する方向である（アクティブエリアＡＡから素子分離ＳＴＩへ向かう方向）。第１の層間絶縁膜ＩＬＤ１がセルトランジスタＣＴを被覆するように設けられている。拡散層２０および２１はアクティブエリアＡＡに交互に設けられている。隣接する２つのセルトランジスタＣＴは、拡散層２０または２１のいずれかを共有している。

第１のコンタクトプラグＣＰおよび第２のコンタクトプラグＣＳが第１の層間絶縁膜ＩＬＤ１内に設けられている。第１のコンタクトプラグＣＰは、ソースまたはドレインの一方としての拡散層２０に接続されている。第２のコンタクトプラグＣＳは、ソースまたはドレインの他方としての拡散層２１に接続されている。

第１および第２のコンタクトプラグＣＰおよびＣＳ上には、第１の金属配線Ｍ０ｐ、Ｍ０ｓが形成されている。第１のコンタクトプラグＣＰ上の第１の金属配線をＭ０ｐとし、第２のコンタクトプラグＣＳ上の第１の金属配線をＭ０ｓとする。Ｍ０ｐおよびＭ０ｓは、同一の金属配線層をパターニングすることによって形成されている。

第１の金属配線Ｍ０ｐ、Ｍ０ｓは、第３のコンタクトプラグＶ１のコンタクトホールを形成する際にエッチングストッパとしての機能を果たす。第３のコンタクトプラグＶ１のコンタクトホールは深いためオーバーエッチングの量を多くする必要がある。このため、第１の金属配線Ｍ０ｐ、Ｍ０ｓは、第１の層間絶縁膜ＩＬＤ１およびシリコン基板１０を保護するために必要となる。

図３（Ｂ）を参照すると、第２のコンタクトプラグＣＳ上の第１の金属配線Ｍ０ｓは、第２のコンタクトプラグＣＳの上面に接続され、第１の方向ＤＩＲ１に延伸するように形成されていることが分かる。第１の金属配線Ｍ０ｓは、アクティブエリアＡＡからはみ出し、素子分離ＳＴＩの領域上にまで延伸している。第１の金属配線Ｍ０ｐは、素子分離ＳＴＩの上方にははみ出しておらず、アクティブエリアＡＡ内に設けられている。

図３（Ａ）に示すように、層間絶縁膜ＩＬＤ２が第１の層間絶縁膜ＩＬＤ１上に第１の金属配線Ｍ０ｐ、Ｍ０ｓの上面レベルまで形成されている。強誘電体キャパシタＦＣが層間絶縁膜ＩＬＤ２および第１のコンタクトプラグＣＰ上の第１の金属配線Ｍ０ｐ上に形成されている。即ち、強誘電体キャパシタＦＣは、第１のコンタクトプラグＣＰおよび第１の層間絶縁膜ＩＬＤ１の上方に形成されている。強誘電体キャパシタＦＣは、下部電極ＬＥと、上部電極ＵＥと、下部電極ＬＥおよび上部電極ＵＥの間に挟まれた強誘電体膜ＥＦとを含む。

第２のコンタクトプラグＣＳは、アクティブエリアＡＡの延伸方向に隣接する２つの強誘電体キャパシタＦＣ間の下にある第１の層間絶縁膜ＩＬＤ１中に形成されている。

水素バリア膜ＢＲＲが強誘電体キャパシタＦＣの側面を被覆している。水素バリア膜ＢＲＲは、水素が外部から強誘電体キャパシタＦＣへ達することを防止するために設けられている。水素バリア膜ＢＲＲは、例えば、Ａｌ_２Ｏ_３、ＴｉＯ_２、ＺｒＯ_２、ＳｉＮ等である。

層間絶縁膜ＩＬＤ３が、第１の層間絶縁膜ＩＬＤ１、第１の金属配線Ｍ０ｓおよび強誘電体キャパシタＦＣの上方において、水素バリア膜ＢＲＲを被覆するように設けられている。尚、ここでは、層間絶縁膜ＩＬＤ２またはＩＬＤ３の一方またはそれらの両方を第２の層間絶縁膜と呼ぶ。

第３のコンタクトプラグＶ１は、図３（Ｂ）に示すように層間絶縁膜ＩＬＤ３中に形成されている。第３のコンタクトプラグＶ１は、第２のコンタクトプラグＣＳから第１の方向ＤＩＲ１にシフトした位置において第１の金属配線Ｍ０ｓに接続されている。即ち、第１の金属配線Ｍ０ｓの一端に第２のコンタクトプラグＣＳが接続され、第１の金属配線Ｍ０ｓの他端に第３のコンタクトプラグＶ１が接続されている。第３のコンタクトプラグＶ１は、アクティブエリアＡＡから素子分離ＳＴＩへはみ出した第１の金属配線Ｍ０ｓの一端に接続され、素子分離ＳＴＩの上方に形成されている。

また、図３（Ａ）に示すように、上部電極ＵＥ上に第４のコンタクトプラグＶ２が形成されている。

金属配線Ｍ１（ローカル配線）が、第３のコンタクトプラグＶ１と該第３のコンタクトプラグＶ１の両側にある２つの第４のコンタクトプラグＶ２とを接続するように設けられている。これにより、第３のコンタクトプラグＶ１は、第４のコンタクトプラグＶ２を介して上部電極ＵＥに電気的に接続される。

拡散層２１は、第２のコンタクトプラグＣＳ、第１の金属配線Ｍ０ｓ、第３のコンタクトプラグＶ１、第２の金属配線Ｍ１、および第４のコンタクトプラグＶ２を介して上部電極ＵＥに電気的に接続されている。一方、拡散層２０は、第１のコンタクトプラグＣＰおよび第１の金属配線Ｍ０ｓを介して下部電極ＬＥに電気的に接続されている。これにより、メモリセルＭＣ内の強誘電体キャパシタＦＣとセルトランジスタＣＴとは並列に接続される。

第２のコンタクトプラグＣＳの両側に位置する２つの強誘電体キャパシタＦＣの上部電極ＵＥは、第２の金属配線Ｍ１（ローカル配線）によって接続されている。さらに、拡散層２０は、第２のコンタクトプラグＣＳの片側に隣接する２つの強誘電体キャパシタＦＣの下部電極ＬＥを電気的に接続している。これにより、アクティブエリアＡＡ内の複数のメモリセルＭＣが直列に接続される。その結果、図１に示すメモリストリングＭＳが形成される。

本実施形態では、図３（Ｂ）および図２に示すように、第１の金属配線Ｍ０ｓが素子分離ＳＴＩ上にはみ出しており、第３のコンタクトプラグＶ１は素子分離ＳＴＩ上に設けられる。尚、アクティブエリアＡＡ、第２のコンタクトプラグＣＳおよび第１の金属配線Ｍ０ｓは、第３のコンタクトプラグＶ１のより下方に設けられているので、図２では、アクティブエリアＡＡ、第２のコンタクトプラグＣＳおよび第１の金属配線Ｍ０ｓを破線で示している。

図２に示すように、第３のコンタクトプラグＶ１は、隣接する２つのアクティブエリアＡＡ間の中間に位置する。さらに、第３のコンタクトプラグＶ１は、その周囲にある距離的に最も近い４つの強誘電体キャパシタＦＣからほぼ等距離に位置する。第３のコンタクトプラグＶ１を素子分離ＳＴＩ上に設けたことによって、第３のコンタクトプラグＶ１と強誘電体キャパシタＦＣとの距離ｄ１は、従来よりも大きくすることができる。

従来、コンタクトプラグＶ１は、コンタクトプラグＣＳ上に設けられていた。このため、コンタクトプラグＶ１と強誘電体キャパシタＦＣとの距離は、ｄ２であった。

これに対し、本実施形態では、第３のコンタクトプラグＶ１が素子分離ＳＴＩの領域上にあるので、第３のコンタクトプラグＶ１と強誘電体キャパシタＦＣとの距離は、ｄ１（＞ｄ２）である。従って、第３のコンタクトプラグＶ１と強誘電体キャパシタＦＣとの間のショートを防止することができ、強誘電体メモリの歩留まりおよびＭ０を高めることができる。

また、第３のコンタクトプラグＶ１が素子分離ＳＴＩの領域上にあるので、第３のコンタクトプラグＶ１と強誘電体キャパシタＦＣの側壁にある水素バリアＢＲＲとの距離も従来のそれより広くなる。従って、第３のコンタクトプラグＶ１が、強誘電体キャパシタＦＣの側壁を覆う水素バリアＢＲＲにダメージを与えることを防止することができる。これも、強誘電体メモリの歩留まりおよび信頼性の向上に繋がる。

一方、もし、第３のコンタクトプラグＶ１と強誘電体キャパシタＦＣとの距離をｄ２に固定した場合、隣接する２つの強誘電体メモリの間隔を狭くすることができる。これは、従来と同程度の歩留まりおよび信頼性を維持しつつ、強誘電体メモリのチップサイズを縮小することができることを意味する。

第３のコンタクトプラグＶ１は、素子分離ＳＴＩの上方に位置するが、第１の金属配線Ｍ０ｓおよび第２のコンタクトプラグＣＳを介してアクティブエリアＡＡの拡散層２１に電気的に接続されている。このため、アクティブエリアＡＡは、複雑な形状に加工する必要が無く、直線状に形成すればよい。これは、強誘電体メモリの信頼性の維持に繋がる。

例えば、特許文献３の図３（ｂ）のように、アクティブエリアＡＡを屈曲したパターンに加工する場合、シリコン基板を加工する必要がある。シリコン結晶の加工は、他の材料（例えば、ポリシリコン、酸化膜、金属膜等）の加工と比較して難しい。このため、屈曲したアクティブエリアＡＡを形成する際には、信頼性を保つために、隣接するアクティブエリアＡＡ間の間隔を広くする必要がある。これでは、チップサイズを大きくしてしまう。

これに対し、本実施形態では、アクティブエリアＡＡが直線状であるので、シリコン基板１０の加工が比較的簡単である。よって、隣接するアクティブエリアＡＡ間の間隔を狭くすることができるので、従来よりもチップサイズを縮小化しつつ、強誘電体メモリの信頼性を維持することができる。

図４は、第３のコンタクトプラグＶ１および強誘電体キャパシタＦＣの形成後の平面パターンを示す。マスクレイアウトが図２に示すように四角形であっても、実際には、図４に示すように、角が丸まる。第３のコンタクトプラグＶ１の平面形状は、通常、ほぼ円形になる。これにより、第３のコンタクトプラグＶ１と強誘電体キャパシタＦＣとの間の距離がさらに広くなる。

従来では、図２に示すように、コンタクトプラグＶ１と強誘電体キャパシタＦＣとの距離ｄ２は、それらの側面間の距離であった。従って、コンタクトプラグＶ１および強誘電体キャパシタＦＣのそれぞれの角が丸まったとしても、それらの間の距離ｄ２はほとんど変化しなかった。

これに対し、本実施形態では、第３のコンタクトプラグＶ１と強誘電体キャパシタＦＣとの距離ｄ１は、第３のコンタクトプラグＶ１の角と強誘電体キャパシタＦＣの角との間の距離になる。従って、第３のコンタクトプラグＶ１および強誘電体キャパシタＦＣのそれぞれの角の丸まりを予め考慮して、強誘電体キャパシタＦＣ、第３のコンタクトプラグＶ１等のレイアウトを設計すれば、さらにチップサイズを小さくすることができる。

尚、隣接する強誘電体キャパシタＦＣ間の間隔を狭くすることによって、第１の金属配線Ｍ０ｓの上端部と強誘電体キャパシタＦＣの下部電極ＬＥの端部とのショートが懸念される。しかし、強誘電体キャパシタＦＣの加工時の位置合わせは、第１の金属配線Ｍ０ｓを基準にして実行される。従って、第１の金属配線Ｍ０ｓと強誘電体キャパシタＦＣとの相対位置は、比較的正確である。従って、第１の金属配線Ｍ０ｓの上端部と強誘電体キャパシタＦＣの下部電極ＬＥの端部とのショートの可能性は比較的小さい。一方、コンタクトプラグＶ１の加工時の位置合わせは、第１の金属配線Ｍ０ｓを基準としているが、強誘電体キャパシタＦＣを基準にしていない。従って、コンタクトプラグＶ１と強誘電体キャパシタＦＣの下部電極ＬＥの端部とのショートの可能性は比較的大きくなる。本実施形態のようにコンタクトプラグＶ１を強誘電体キャパシタＦＣ間から素子分離ＳＴＩ上方へずらすことによって、ショートの可能性の小さい第１の金属配線Ｍ０ｓと下部電極ＬＥとの間の間隔のみを考慮しつつ、カラム方向ＤＩＲ２に隣接する強誘電体キャパシタＦＣ間の間隔を狭くすることができる。

本実施形態による強誘電体メモリは、既知の強誘電体メモリの製造方法において、第１の金属配線Ｍ０ｓ、第３のコンタクトプラグＶ１、第２の金属配線Ｍ１等の各マスクレイアウトを変更すれば足りる。

（第２の実施形態）
図５は、本発明に係る第２の実施形態に従った強誘電体メモリの断面図である。第２の実施形態による強誘電体メモリの平面図は、図２と同様でよい。図５は、図２のＡ−Ａ線に沿った断面に相当する。図２のＢ−Ｂ線に沿った断面図は、図３（Ｂ）と同様である。

第２の実施形態は、下部電極ＬＥの下に金属配線Ｍ０ｐを有さず、第１のコンタクトプラグＣＰが下部電極ＬＥと拡散層２０との間を接続している。また、下部電極ＬＥの底面は、シリコン基板１０の表面を基準として、金属配線Ｍ０ｓの上面よりも高い位置にある。従って、第１のコンタクトプラグＣＰは、第１の実施形態のそれよりも長い。下部電極ＬＥの底面を金属配線Ｍ０ｓの上面よりも高くするためには、金属配線Ｍ０ｓの上面が被覆されるように第２の層間絶縁膜ＩＬＤ２を厚く堆積すればよい。第２の実施形態の他の構成は、第１の実施形態の対応する構成と同様でよい。

下部電極ＬＥの底面が金属配線Ｍ０ｓの上面よりもＤだけ高い位置にあることによって、第１の金属配線Ｍ０ｓと下部電極ＬＥとの間のショートをさらに確実に防止できる。よって、カラム方向ＤＩＲ２に隣接する強誘電体キャパシタＦＣ間の間隔をさらに狭くすることができる。第２の実施形態は、さらに第１の実施形態の効果も得ることができる。

（第２の実施形態の変形例）
図６は、第２の実施形態の変形例に従った強誘電体メモリの断面図である。本変形例は、下部電極ＬＥの下に、金属配線Ｍ０ｐが設けられている。金属配線Ｍ０ｐはＭ０ｓと同じレイヤにある。このように、金属配線Ｍ０ｐが設けられていても、その上にコンタクトプラグＣＰ２を設けることによって、下部電極ＬＥの底面を金属配線Ｍ０ｓの上面よりも高くすることができる。これにより、本変形例は、第２の実施形態と同様の効果を有する。

（第３の実施形態）
図７は、本発明に係る第３の実施形態に従った強誘電体メモリの断面図である。図８は、第３の実施形態による強誘電体メモリの平面図である。図７は、図８のＡ−Ａ線に沿った断面に相当する。図８のＢ−Ｂ線に沿った断面図は、図３（Ｂ）と同様である。

図８に示すように、第３の実施形態では、強誘電体キャパシタＦＣの平面形状が、カラム方向ＤＩＲ２に長径を有する細長の形状になっている。これにより、強誘電体キャパシタＦＣとコンタクトプラグＶ１との間の距離ｄ１を維持しつつ、強誘電体キャパシタＦＣの面積をより大きくすることができる。強誘電体キャパシタＦＣの面積が大きいと、データ検出時に大きな信号差を得ることができるので、データの誤検出を抑制することができる。

第３の実施形態のその他の構成は、第２の実施形態の対応する構成と同様でよい。よって、下部電極ＬＥの底面は、金属配線Ｍ０ｓの上面よりもＤだけ高い位置にある。これにより、強誘電体キャパシタＦＣが金属配線Ｍ０ｓへ向かって張り出していても、図７に示すように、強誘電体キャパシタＦＣが金属配線Ｍ０ｓにショートすることを防止できる。第３の実施形態は、さらに、第２の実施形態の効果も得ることができる。

（第４の実施形態）
図９は、本発明に係る第４の実施形態に従った強誘電体メモリの概略的な平面図である。図１０（Ａ）は、図９のＡ−Ａ線に沿った断面図である。図１０（Ｂ）は、図９のＢ−Ｂ線に沿った断面図である。

第４の実施形態は、ＴＣ並列ユニット直列接続型強誘電体メモリではなく、個々のメモリセルＭＣがソース線とビット線との間に接続された従来型の強誘電体メモリである。例えば、強誘電体キャパシタＦＣの上部電極ＵＥが金属配線Ｍ１ｓを介してソース線（図示せず）に電気的に接続され、拡散層２１がコンタクトプラグＶ１および金属配線Ｍ１ｂを介してビット線（図示せず）に電気的に接続される。これにより、強誘電体キャパシタＦＣおよびそれに対応するセルトランジスタＣＴがソース線とビット線との間に直列に接続される。

第４の実施形態では、図９に示すように、複数のアクティブエリアＡＡがアイランド状に二次元配置されている。個々のアクティブエリアＡＡには、セルトランジスタＣＴおよび強誘電体キャパシタＦＣが２つずつ設けられている。アクティブエリアＡＡ間には素子分離ＳＴＩが設けられている。第４の実施形態は、コンタクトプラグＶ１が、アクティブエリアＡＡ上ではなく、素子分離ＳＴＩの上方に設けられている点で他の実施形態と同様である。

図９（Ａ）に示すように、各アクティブエリアＡＡに設けられた２つのセルトランジスタＣＴは、アクティブエリアＡＡの中間部分にある拡散層２１を共有している。セルトランジスタＣＴの他の拡散層２０は、他のセルトランジスタＣＴと供給されていない。

第４の実施形態において、第２のコンタクトプラグＣＳ、第１の金属配線Ｍ０ｓおよび第３のコンタクトプラグＶ１の構成は、第１の実施形態のそれらの構成と同様である。また、第４の実施形態における強誘電体キャパシタＦＣと拡散層２０との間の接続、および、強誘電体キャパシタＦＣと金属配線Ｍ１ｓとの間の接続の構成も第１の実施形態のそれらの構成と同様でよい。

ただし、上部電極ＵＥに接続された金属配線Ｍ１ｓは、コンタクトプラグＶ１に接続された金属配線Ｍ１ｂと電気的に接続されていない。金属配線Ｍ１ｓおよびＭ１ｂは、例えば、ソース線およびビット線にそれぞれ接続される。

第４の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。従って、第４の実施形態のような従来型の強誘電体メモリにも本発明を適用することができる。第４の実施形態は、第１の実施形態と同様の効果を得ることができる。第４の実施形態は、第２または第３の実施形態と容易に組み合わせることができる。この場合には、第４の実施形態は、第２または第３の実施形態と同様の効果を得ることができる。

ＦＣ…強誘電体キャパシタ
ＣＴ…セルトランジスタ
ＡＡ…アクティブエリア
ＳＴＩ…素子分離
ＣＰ…第１のコンタクトプラグ
ＣＳ…第２のコンタクトプラグ
Ｖ１…第３のコンタクトプラグ
Ｖ２…第４のコンタクトプラグ
Ｍ０ｐ、Ｍ０ｓ…金属配線
２０、２１拡散層
ＩＬＤ１〜ＩＬＤ４…層間絶縁膜

Claims (5)

1. 半導体基板上に設けられた複数のトランジスタと、
   前記複数のトランジスタを被覆する第１の層間絶縁膜と、
   前記第１の層間絶縁膜中に形成され、前記トランジスタの拡散層の一方に接続された複数の第１のコンタクトプラグと、
   前記複数の第１のコンタクトプラグおよび前記第１の層間絶縁膜の上方に形成され、下部電極、強誘電体膜および上部電極を含む複数の強誘電体キャパシタと、
   前記複数の強誘電体キャパシタのうち隣接する第１および第２の強誘電体キャパシタ間の下にある前記第１の層間絶縁膜中に形成され、前記トランジスタの拡散層の他方に接続された第２のコンタクトプラグと、
   前記第２のコンタクトプラグに接続され、前記第１の層間絶縁膜上において前記第１および第２の強誘電体キャパシタの配列方向に対してほぼ直交する第１の方向へ延伸している第１の配線と、
   前記第１の層間絶縁膜および前記第１の配線の上方に設けられた第２の層間絶縁膜と、
   前記第２の層間絶縁膜中に形成され、前記第２のコンタクトプラグから前記第１の方向にシフトした位置において前記第１の配線に接続された第３のコンタクトプラグと、
   前記第３のコンタクトプラグと前記第１および第２の強誘電体キャパシタの前記上部電極とを電気的に接続する第２の配線とを備えた半導体記憶装置。
2. アクティブエリアは前記半導体基板の表面において直線状のストライプを成すように形成されており、
   複数の直線状のアクティブエリア間に素子分離を備え、
   前記複数のトランジスタは前記アクティブエリアに形成され、
   前記複数の強誘電体キャパシタは前記アクティブエリアの上方に形成され、
   前記第２のコンタクトプラグは前記アクティブエリアの上方において前記第１の配線に接続され、
   前記第１の配線は前記アクティブエリアから前記素子分離へ向かって延伸しており、
   前記第３のコンタクトプラグは前記素子分離の上方において前記第１の配線に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第３のコンタクトプラグは、互いに隣接する直線状のアクティブエリア間の中間に位置することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記強誘電体キャパシタの下部電極の底面は、前記半導体基板の表面を基準として、前記第１の配線の上面よりも高い位置にあることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
5. 前記強誘電体キャパシタの平面形状は、前記配列方向に長径を有する細長の形状であることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体記憶装置。

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