KR100324594B1 - 강유전체 메모리 장치 - Google Patents

Abstract

본 발명은 다수 단위셀의 각 강유전체 커패시터가 한 개의 스위칭 엔모스트랜지스터를 공유하도록 하여 소자의 면적을 감소시키므로서 메가급 이상의 고집적화 구현이 가능한 강유전체 메모리 장치를 제공하고자 하는 것으로, 이를 위한 본 발명의 강유전체 메모리 장치는, 자신의 게이트단자가 워드라인에 연결되며 비트라인에 자신의 일측단자가 연결된 스위칭트랜지스터; 및 상기 스위칭트랜지스터의 타측단자에 자신의 일측단자가 병렬로 연결되고 자신의 각 타측단자가 서로 다른 플레이트라인에 연결된 다수의 강유전체 커패시터를 구비하여, 다수 단위셀의 각 강유전체 커패시터가 상기 스위칭트랜지스터를 공유하는 것을 특징으로 한다.

Description

강유전체 메모리 장치{FeRAM Device}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 강유전체 물질을 커패시터의 유전체로 사용하여 그 커패시터를 정보의 저장수단으로 이용하는 강유전체 메모리(FeRAM) 장치에 관한 것이다.

잘 알려진 바와 같이, 강유전체 물질을 사용하는 커패시터는 커패시터 양단의 전압과 유기된 전하량과의 관계가 히스테리시스 곡선의 관계를 갖는다.

도1a는 단자 a, b 사이에 형성된 강유전체 커패시터의 심볼을 나타낸 것이고, 도1b는 커패시터의 양단자 a, b 사이의 전압에 따른 전하량의 관계를 도식화 한 것이다.

도1a 및 도1b를 참조하면, 강유전체 커패시터는 강유전체 커패시터 a, b 양단의 전위차가 없을 때에도 일반적인 선형 커패시터(Linear Capacitor)와는 달리 일정량의 전하량이 '가' 또는 '나' 두 가지 상태로 유지되므로 전원의 공급이 없어도 2진 형태의 데이터를 저장할 수 있다. 상기와 같은 이유는, 강유전체 물질의 특성이 상기 물질에 전계가 인가되었다가 그 전계가 끊어졌을 때 강유전체 물질의 원자배열이 분극작용을 일으키게 되기 때문이다.

a, b 양 단자의 전위차가 없을 때의 저장된 '1'의 정보를 '가'의 상태로 하고, '0'의 정보를 '나'의 상태로 볼 때, 저장된 정보를 읽어내기 위해 강유전체 커패시터에 음의 전압(-V)을 인가하게 되면(즉, a 단자에 접지전압을 인가하고 b 단자에 공급전압을 인가하면), '가'의 위치에 있던 분극은 '다' 방향으로 끌려 내려가 ΔQ1 만큼의 전하량을 발생하게 된다. 또한 '나'의 위치에 있던 분극도 역시 '다' 방향으로 끌려 내려가 ΔQ0 만큼의 전하량을 발생시키게 된다. 이 두 상태 변화에 의한 전하량의 차이에 의해 강유전체커패시터는 비휘발성 메모리 소자의 기억수단으로 사용되어 진다.

도1c는 플레이트 라인에 전압이 인가되었을 때 강유전체 커패시터(Cf)와 비트라인 기생커패시터(Cb)와의 전하공유(Charge Sharing)에 따른 비트라인에서의 전위 변화를 나타낸 것이다. 도1c에서의 V1는 상기 강유전체 커패시터(Cf)에 '1'의 정보가 저장되어 있을 때의 변화된 비트라인 전위이고, V0는 '0'의 정보가 저장되어 있을 때의 변화된 비트라인 전위를 나타낸 것이다.

도2는 종래기술에 따른 강유전체 커패시터를 사용한 메모리에서, 1비트를 저장하기 위한 하나의 단위셀이 한 개의 엔모스트랜지스터와 한 개의 강유전체 커패시터로 구성되어 폴디드 비트라인 구조로 어레이된 셀 어레이를 나타낸 것이다.

구체적으로, 상기 단위 셀은 셀의 억세스를 위해 게이트에 워드라인이 접속되고 일측단(소오스)에 비트라인이 접속된 스위칭 엔모스트랜지스터와, 상기 스위칭 엔모스트랜지스터의 타측단(드레인)과 플레이트라인 사이에 접속된 강유전체 커패시터로 구성된 단위셀들이 다수개 어레이되어 강유전체 메모리 셀 어레이를 구성하고 있다. 그리고, 인접한 두 개의 단위셀에 하나의 플레이트라인이 사용되고 있음을 알 수 있다.

상기와 같은 구성을 가진 메모리 셀 어레이에서의 읽기 동작을 살펴보면 다음과 같다.

만일 스위칭 엔모스트랜지스터(N2)에 연결된 강유전체 커패시터(10)에 저장된 데이터를 읽기 위해서는 먼저, 상기 스위칭 엔모스트랜지스터(N1)에 연결된 워드라인(WL0)이 선택되어 활성화 되고 나머지 워드라인(WL1, WL2, WL3)은 비활성화된다. 다음으로 플레이트 라인(PL0)을 선택하기 위해 상기 플레이트 라인(PL0)을 도통시키기 위한 스위칭 엔모스트랜지스터(N1)의 게이트 단자에 플레이트 라인 신호(PLS0)를 '하이'로 인가하고 글로벌 플레이트 라인(GPL) 신호를 '로우'로 인가하면 플레이트 라인(PL0)이 '하이'로 구동된다. 이때, 비트라인(bit0)은 접지레벨로 프리차지되어 있고, 스토리지 노드(S1) 또한 접지레벨로 프리차지되어 있어서 강유전체 커패시터(211) 양단의 전압은 -Vcc가 된다.

상기와 같은 작용에 의해 상기 강유전체 커패시터(10)에 음의 전압이 인가되므로 상기 도1b에서의 '가' 또는 '나'의 분극상태에서 '다' 방향으로 분극 상태가 변하여 ΔQ1 또는 ΔQ0 만큼의 전하량이 비트라인(bit0)의 비트라인 기생 커패시터(Cb)에 실리게 되어 전하공유(Charge Sharing)가 일어나서 비트라인 전압을 변화시킨다.

상기와 같은 전압의 변화를 보다 구체적으로 도1b을 참조하여 설명하면, 도1b에서 '가' 상태의 데이터 '1' 의 정보인 경우는 V1 전압이 되며, '나' 상태의데이터 '0' 의 정보인 경우는 V0 전압이 된다. '가' 상태에서 '다' 상태로 분극 상태가 변할 때의 커패시턴스가 '나' 상태에서 '다' 상태로 분극 상태가 변할 때보다 크므로 V1 전압이 V0 전압보다 높다. 이를 수식으로 나타내면 다음과 같다.

ΔVp : 플레이트 라인의 전압 변화량

C_f1: 데이터 '1'이 저장되어 있을 때의 등가 커패시턴스

C_f0: 데이터 '0'이 저장되어 있을 때의 등가 커패시턴스

상기에서와 같이 종래의 강유전체 메모리에서 하나의 단위 셀은 한 개의 스위칭 엔모스트랜지스터와 한 개의 강유전체 커패시터로 구성되어 있으며, 상기 강유전체 커패시터는 양단의 전압차를 인가하여야 동작시킬 수 있으므로 메모리 셀을 선택하기 위해서 비트라인, 워드라인, 플레이트 라인 모두를 각각의 셀을 위하여 모두 구동해야 하는 문제점을 가지고 있다.

본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 다수 단위셀의 각 강유전체 커패시터가 한 개의 스위칭 엔모스트랜지스터를 공유하도록 하여 소자의 면적을 감소시키므로서 메가급 이상의 고집적화 구현이 가능한 강유전체 메모리 장치를 제공하는 데 그 목적이 있다.

도1a는 단자 a, b 사이에 형성된 강유전체 커패시터의 심볼을 나타낸 도면.

도1b는 커패시터의 양단자 a, b 사이의 전압에 따른 전하량의 관계를 도식화 한 도면.

도1c는 플레이트 라인에 전압이 인가되었을 때 강유전체 커패시터(Cf)와 비트라인 기생커패시터(Cb)와의 전하공유(Charge Sharing)에 따른 비트라인에서의 전위 변화를 나타낸 도면.

도2는 종래기술에 따른 강유전체 커패시터를 사용한 메모리에서, 1비트를 저장하기 위한 하나의 단위셀이 한 개의 엔모스트랜지스터와 한 개의 강유전체 커패시터로 구성되어 폴디드 비트라인 구조로 어레이된 셀 어레이를 나타낸 도면.

도3은 본 발명의 일실시예에 따른 셀 어레이 구성을 나타낸 도면.

도4a 및 도4b는 상기 도3의 실시예에서 읽기동작 수행 시 데이터가 저장된 다수개의 강유전체 커패시터 중 선택된 하나의 강유전체 커패시터와 기생 커패시터 사이의 전하공유(Charge Sharing)관계를 도시한 도면.

도5는 도3의 셀 어레이를 갖는 강유전체 메모리 장치의 코어(Core)부분에 대한 도면.

도6은 도5에서의 읽기동작 수행을 위한 각 제어신호 타이밍도.

도7은 본 발명의 다른 실시예에 따른 셀 어레이 구성을 나타낸 도면.

상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 장치는, 자신의 게이트단자가 워드라인에 연결되며 비트라인에 자신의 일측단자가 연결된 스위칭트랜지스터, 및 상기 스위칭트랜지스터의 타측단자에 자신의 일측단자가 병렬로 연결되고 자신의 각 타측단자가 서로 다른 플레이트라인에 연결된 다수셀의 각 강유전체 커패시터를 구비하는 것을 특징으로 한다.

바람직하게, 상기 각 플레이트 라인은 해당 스위칭소자를 통해 글로벌 플레이트라인에 공통으로 연결된 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3은 본 발명에 따른 강유전체를 사용한 메모리에서, 인점한 두 개의 단위셀의 각 강유전체 커패시터가 한 개의 스위칭 엔모스트랜지스터를 공유하는 메모리셀 어레이를 나타낸 것이다.

도3에 도시된 바와 같이, 스위칭 엔모스트랜지스터는 워드라인이 상기 엔모스트랜지스터를 온-오프(On-Off)시키기 위해 게이트에 접속되고, 상기 스위칭 엔모스트랜지스터의 드레인 또는 소오스 노드에 두 개의 강유전체 커패시터가 접속되며 상기 두 개의 강유전체 커패시터의 각기 다른 노드는 서로 다른 플레이트 라인에 접속된다. 또한 상기 스위칭 엔모스 트랜지스터의 다른 쪽 노드는 비트라인에 연결되며 이 비트라인과 상기 워드라인은 서로 교차되도록 구성된다. 따라서, 하나의 스위칭 엔모스트랜지스터와 두 개의 강유전체 커패시터에 의해 두 개의 셀이 구성된다. 따라서, 도2에 도시된 종래기술은 8개의 메모리 셀을 어레이하기 위하여 8개의 스위칭 엔모스트랜지스터, 8개의 비트라인, 2개의 워드라인, 그리고 1개의 플레이트 라인이 필요하였으나, 본 발명에 따른 실시예에서는 8개의 메모리 셀을 어레이 하기 위하여 4개의 스위칭 엔모스트랜지스터, 4개의 비트라인, 2개의 워드라인, 그리고 2개의 플레이트라인으로 구현하여 소자의 면적을 줄일 수가 있다.

상기와 같은 구성을 가진 강유전체 메모리 셀에서의 읽기 동작을 살펴보면 다음과 같다.

예를 들어, 한 개의 스위칭 엔모스트랜지스터(252)에 접속된 두 개의 강유전체 커패시터(211,212) 중 하나의 강유전체 커패시터(211)에 저장된 데이터를 읽기 위해서는 먼저, 상기 스위칭 엔모스트랜지스터(252)에 연결된 워드라인(WL0)이 선택되고 나머지 워드라인(WL1, WL2, WL3)은 오프된다. 다음으로 선택된 강유전체 커패시터(211)에 연결된 플레이트 라인(PL0)을 선택하기 위해 플레이트 라인신호(PLS0)를 '하이'로 인가하고 글로벌 플레이트 라인(GPL)을 '로우'로 인가하면 플레이트 라인(PL0)이 '하이'로 구동된다. 이때, 비트라인(bit0)은 접지레벨로 프리차지되어 있고, 스토리지 노드(S1) 또한 접지레벨로 프리차지되어 있는 상태에서 플레이트 라인(PL0)이 구동되므로 강유전체 커패시터(211) 양단의 전압은 -Vcc가 된다.

또한, 상기 한 개의 스위칭 엔모스트랜지스터(252)에 접속된 두 개의 강유전체 커패시터(211,212) 중 또 다른 하나의 강유전체 커패시터(212)에 저장된 데이터를 읽기 위해서는 먼저, 상기 스위칭 엔모스트랜지스터(252)에 연결된 워드라인(WL1)이 선택되고 나머지 워드라인(WL0, WL2, WL3)은 오프된다. 다음으로 플레이트 라인(PL0)을 선택하기 위해 플레이트 라인 신호(PLS1)를 '하이'로 인가하고 글로벌 플레이트 라인(GPL)을 '로우'로 인가하면 플레이트 라인(PL1)이 '하이'로 구동된다. 이때, 비트라인(bit0)는 접지레벨로 프리차지되어 있고, 스토리지 노드(S1) 또한 접지레벨로 프리차지되어 있어서 강유전체 커패시터(212) 양단의 전압은 -Vcc가 된다.

상기와 같은 작용에 의해 선택된 강유전체 커패시터(211 또는 212)에 음의 전압이 인가되므로 도1b의 '가' 또는 '나'의 분극상태에서 '다' 방향으로 분극 상태가 변하여 ΔQ1 또는 ΔQ0 만큼의 전하량이 비트라인(bit0)의 비트라인 기생 커패시터에 실리게 되어 전하공유에 의해 비트라인(bit0) 전압을 변화시킨다.

도4a 및 도4b는 상기 도3의 실시예에서 읽기동작 수행시 데이터가 저장된 다수개의 강유전체 커패시터 중 선택된 하나의 강유전체 커패시터와 기생 커패시터사이의 전하공유(Charge Sharing)관계를 도시한 도면이다.

도4a를 참조하면, 예를 들어 다수개의 강유전체 커패시터 중 하나의 강유전체 커패시터(211)에 저장된 데이터를 읽기 위하여 워드라인(WL0)과 플레이트 라인(PL0)이 선택되었다고 가정하면, 상기 강유전체 커패시터(211)는 상기 스위칭 엔모스트랜지스터(252)를 통하여 비트라인(bit0)의 비트라인 기생커패시터(Cb)와 연결된다. 또한, 또 다른 스위칭 엔모스트랜지스터(253)는 턴-오프 상태이므로 상기 강유전체 커패시터(210)는 두 개의 강유전체 커패시터(212, 214)와 직렬 연결되고 상기 또 다른 스위칭 엔모스 트랜지스터(253)의 기생 접합 커패시터(Cj)와 연결되며, 마찬가지로 상기 두 개의 강유전체 커패시터(212, 214)과 직렬 연결되어 플레이트 라인(PL0)에 연결된 강유전체 커패시터(213)와도 연결된다. 상기와 같은 방법으로 선택된 강유전체 커패시터(211)에 연결된 모든 커패시터를 등가회로로 나타낸 것이 도4a에 도시되어 있다. 상기 도4a에서 플레이트 라인에 전압의 변화량이 일어날 때 스토리지 노드(S1)의 전압은 비트라인(bit0)에 유기되는 전압과 같다.

또한, 도4a를 보다 더 간단한 등가회로로 구현한 회로가 도4b에 도시되어 있다.

상기 도4a 및 도4b에서 Cf는 강유전체 커패시터의 등가 커패시턴스이고, Cb는 비트라인 기생 커패시턴스이며 Cj는 스위칭 엔모스트랜지스터의 접합 커패시턴스를 나타낸 것이다.

먼저 도4b의 2Cej는 상기 도4a의 두 개의 강유전체 커패시터(212, 214)와 상기 턴-오프된 스위칭 엔모스트랜지스터(253)의 기생 접합 커패시터(Cj)의 직렬 연결 커패시턴스와, 상기 두 개의 강유전체 커패시터(212, 218)와 상기 턴-오프된 스위칭 엔모스트랜지스터(256)의 직렬 연결 커패시턴스의 합을 나타낸 것이다. 상기 두 개의 강유전체 커패시터(212, 214)가 Cf로 같다고 가정하면 Cej는 다음과 같은 수식으로 나타낼 수 있다.

상기 수학식2 에서 Cf는 크기가 통상 수백 FF(F)의 커패시턴스이며, Cj는 수 FF의 커패시턴스를 가지므로 Cej는 근사적으로 Cj와 같다.

다음으로 상기 도4b의 Ceb는 상기 도4a의 두 개의 강유전체 커패시터(212, 216)와 비트라인 기생 커패시터(Cb)와의 직렬연결 등가 커패시턴스를 나타낸 것으로서 다음의 수식과 같이 Ceb를 구할 수 있다.

상기 수학식 3에서 Cb는 크기가 통상 수백 FF(F)의 커패시턴스로서 Cf보다 충분히 크다고 가정하면 Ceb는 Cf로 근사화 된다.

또 다음으로, 강유전체 커패시터 212, 214, 213의 직렬 커패시턴스는 Cf/3과 같고, 강유전체 커패시터 212, 216, 215 및 212, 218, 217의 직렬 커패시턴스도 Cf/3과 같게되어 도4b와 같이 도4a를 간단한 등가회로로서 구현할 수가 있다.

상기와 같은 각각의 결과로서 도4b의 플레이트 라인에Vp의 플레이트 라인 전압 변화량이 일어날 때의 스토리지 노드(S1)의 전압의 변화량(Vs)은 다음과 같이 구할 수 있다.

상기와 같은 수학식으로 도3의 본 발명에 따른 실시예에서 읽기 동작을 위해 플레이트 라인 구동 시 비트라인에 유기되는 전압을 구할 수가 있다.

도5는 상기 본 발명에 따른 강유전체를 사용한 셀 어레이를 동작시키기 위한 코어(Core)부분에 해당하는 회로의 일실시예이다.

도5를 참조하여 특징적 구성을 살펴보면, 먼저 다수개의 스위칭 엔모스트랜지스터는 워드라인이 상기 다수개의 스위칭 엔모스트랜지스터를 온-오프(On-Off)시키기 위해 게이트에 접속되고, 상기 스위칭 엔모스트랜지스터의 드레인 노드에 두 개의 강유전체 커패시터가 접속되며 상기 두 개의 강유전체 커패시터의 각기 다른 노드는 서로 다른 플레이트 라인에 접속된다. 또한 상기 스위칭 엔모스 트랜지스터의 소스 노드는 비트라인에 연결되며 이 비트라인과 상기 워드라인은 서로 교차되도록 구성된 단위셀들이 다수개 어레이되어 두 개의 강유전체 커패시터가 한 개의 스위칭 엔모스트랜지스터를 공유하는 강유전체 메모리 셀 어레이부(200)를 구성하고 있다. 그리고, 읽기 동작을 위해 상기 메모리 셀 어레이부(200)의 선택되지 않은 비트라인에 '0'과 '1'의 중간레벨에 해당하는 기준전압을 전달시키기 위해 기준전압 생성부(100)를 구비하며, 상기 기준전압 생성부(100)에서의 기준전압을 기준으로 상기 메모리 셀 어레이부(200)에서 유기된 데이터를 감지 증폭하는 감지 증폭기부(300)와 데이터 읽기 구동전에 두 개의 제1 및 제2비트라인쌍을 접지 레벨로 프리차지 시키기 위한 비트라인 프리차지부(400)를 더 구비한다.

도6은 도5의 실시예에서 읽기 동작을 위한 타이밍도를 나타낸 것으로 이를 통해 도5의 동작을 구체적으로 살펴본다. 메모리 셀 어레이부(200)의 다수개의 강유전체 커패시터 중 하나의 강유전체 커패시터(201)에 저장된 데이터를 읽는 경우를 생각해 본다.

먼저, 대기 상태에서 비트라인 프리차지부(400)의 비트라인 제어신호(iso)를 '하이'로 인가하여 비트라인을 접지 레벨로 프리차지시킨 후, 강유전체 커패시터(201)에 저장되어 있는 데이터를 읽기 위하여 상기 제어신호(iso)를 '로우'로 인가하여 비트라인 프리차지부(400)를 오프시켜 비트라인을 0V로 프리차지된 상태에서 플로팅되게 한다. 이때 메모리 셀 어레이부(200)의 스위칭 엔모스트랜지스터(211)의 드레인 단자와 연결된 워드라인(Wl0)을 활성화시켜 상기 스위칭 엔모스트랜지스터(211)가 턴-온되게 하고, 플레이트 라인 제어신호(plate_en)를 '로우'로 인가하고 상기 강유전체 커패시터(201)를 선택하기 위해 플레이트 라인 선택신호(pl0)를 '하이'로 인가하게 되면 강유전체 커패시터(201)에 저장된 전하가 정비트라인(bit0)에 실리게 되어 상기 정비트라인(bit0) 전압이 변동된다.

다음으로 감지 증폭기부(300)의 감지 동작 수행을 위해 기준 전압이 필요하게 되므로 두 개의 더미 강유전체 커패시터(101, 102)에 저장된 각각의 데이터 '1'과 '0'을 읽기 위해 상기 두 개의 더미 강유전체 커패시터(101, 102)에 연결된 두 개의 스위칭 엔모스트랜지스터(111, 112)를 턴-온시키고, 상기 두 개의 더미 강유전체 커패시터(101, 102) 각각에 공통으로 연결된 더미 플레이트 라인을 더미 플레이트 라인 제어신호(ref_plate)를 통해 구동시킨다. 상기와 같은 동작을 위해 더미 워드라인 제어신호(ref_wl)를 '하이'로 인가하고 이퀄라이즈 제어신호(eq)를 '하이'로 인가하게 되면, 상기 스위칭 엔모스트랜지스터(114)가 턴-온되면서 상기 각각의 데이터 '1'과 '0'의 값이 전하공유 동작과 함께 이퀄라이즈되어 상기 감지 증폭기부(300)의 한쪽 노드에 연결된 부비트라인(bitb0)에 기준 전압생성부(100)에서 생성된 기준 전압이 실리게 된다. 이때, 상기 기준 전압생성부(600)에서 생성된 기준 전압이 인가되기 위한 정비트라인(bit0)과 부비트라인(bitb0) 중 부비트라인(bitb0)을 선택하기 위해 기준 전압생성부(100)의 스위칭 엔모스트랜지스터(113)를 턴-온시키기 위해 더미 제어신호(ref_even)신호를 '하이'로 인가한다. 상기 비트라인의 전압변동 후 감지 증폭기 제어신호(SAN 및 SAP)를 각각 '하이'와 '로우'로 인가하여 감지 증폭기부(100)에서 상기 강유전체 커패시터(211)로부터 유기된 전압과 상기 기준 전압생성부(600)에서 생성된 기준 전압을 감지 증폭하여 소신호를 완전한 '하이'와 '로우'값으로 만들어 상기 강유전체 커패시터(211)에 저장되어 있던 데이터를 읽을 수 있다.

도7은 한 개의 스위칭 엔모스트랜지스터에 다수의 강유전체 커패시터를 연결하여 구현한 본 발명의 다른 실시예에 따른 강유전체 메모리 셀 어레이를 도시한 것이다.

상기 도5에서의 실시예에서와 달리 플레이트 라인과 비트라인이 교차하지 않고 서로 평행하게 어레이되고 다수의 강유전체 커패시터가 한 개의 스위칭 엔모스트랜지스터를 공유하는 것을 특징으로 한다. 구체적으로 살펴보면, 도7에 도시된 바와 같이 단위 셀의 스위칭 엔모스트랜지스터는 워드라인이 상기 엔모스트랜지스터를 온-오프(On-Off)시키기 위해 게이트에 접속되고, 상기 스위칭 엔모스트랜지스터의 드레인 노드에 4개의 강유전체 커패시터가 병렬로 접속되며 상기 4개의 강유전체 커패시터의 각기 다른 노드는 각각 서로 다른 플레이트 라인에 접속된다. 또한 상기 스위칭 엔모스 트랜지스터의 다른 쪽 노드는 비트라인에 연결되며 이 비트라인과 상기 워드라인은 서로 교차되도록 구성되고 상기 플레이트 라인과 비트라인이 서로 평행하게 어레이된 단위셀들이 다수개 어레이되어 4개의 강유전체 커패시터가 한 개의 스위칭 엔모스트랜지스터를 공유하는 강유전체 메모리 셀 어레이를 구성하고 있다.

상기와 같은 구성을 가진 본 발명의 다른 실시예인 강유전체 메모리 셀에서의 읽기 동작을 살펴보면 다음과 같다.

예를 들어, 한 개의 스위칭 엔모스트랜지스터(710)에 접속된 4개의 강유전체 커패시터(720, 730, 740, 750) 중 하나의 강유전체 커패시터(720)에 저장된 데이터를 읽기 위해서는 먼저, 상기 스위칭 엔모스트랜지스터(710)에 연결된 워드라인(WL0)이 선택되고 나머지 워드라인(WL1, WL2, WL3)은 턴-오프된다. 다음으로 플레이트 라인(PL0)을 '하이'로 구동하면 이때, 비트라인(bit0)은 접지레벨로 프리차지되어 있고, 스토리지 노드(S1) 또한 접지레벨로 프리차지되어 있으므로 강유전체 커패시터(720) 양단의 전압은 -Vcc가 된다. 상기와 같은 방법으로 나머지 강유전체 커패시터 중 특정한 강유전체 커패시터를 선택하려면 선택하고자 하는 특정한 강유전체 커패시터에 연결된 워드라인과 플레이트 라인을 구동시켜 원하는 데이터 값을 읽을 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 강유전체 커패시터를 메모리 셀로 사용하는 반도체 메모리 장치에서 다수 단위셀의 각 강유전체 커패시터가 한개의 스위칭 엔모스트랜지스터를 공유하도록 하므로써 소자의 집적도를 향상시킬 수 있다.

Claims (2)

1. 강유전체 메모리 장치에 있어서,

   자신의 게이트단자가 워드라인에 연결되며 비트라인에 자신의 일측단자가 연결된 스위칭트랜지스터; 및

   상기 스위칭트랜지스터의 타측단자에 자신의 일측단자가 병렬로 연결되고 자신의 각 타측단자가 서로 다른 플레이트라인에 연결된 다수셀의 각 강유전체 커패시터

   를 구비하는 것을 특징으로 하는 강유전체 메모리 장치.
2. 제1 항에 있어서,

   상기 다수의 강유전체 커패시터의 각 타측단에 연결된 각 플레이트라인은 해당 스위칭 소자를 통해 글로벌 플레이트라인에 공통으로 연결된 것을 특징으로 하하는 강유전체 메모리 장치.