本発明は、強誘電体メモリデバイスに関する。
従来のEEPROMやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も5桁以上大きいという特徴を有し、DRAMに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリの開発が行われている。次世代の不揮発性メモリには、FeRAM(Ferroelectric Random Access Memory)、MRAM(Magnetic Random Access Memory)、PRAM(Phase Change Random Access Memory)、或いはRRAM(Resistive Random Access Memory)などがある。強誘電体メモリであるFeRAMは、強誘電体キャパシタとトランジスタからメモリセルが構成される(例えば、特許文献1参照。)。
特許文献1などに記載されているFeRAMのすべてのメモリセルにデータを書き込む場合、書き込み時間が短いメモリセルと書き込み時間の長いセルが発生する。その結果、例えば最小の書き込み時間のとき、ビット線に接続されるメモリセルがデータ保持試験やインプリント試験で不良(Fail)となるのに対して、書き込み時間が長いために良品(Pass)となる問題点がある。このため、正確な信頼性試験を実行できずに信頼性の低いメモリセルが出荷される可能性がある。また、より厳しいスクリーニング試験による歩留低下を発生させる可能性がある。
特開2000−339973号公報(頁30、図1)
本発明は、すべてのメモリセルの書き込み時間を一定にできる半導体記憶装置を提供する。
本発明の一態様の半導体記憶装置は、ビット線とプレート線の間に設けられ、強誘電体キャパシタとメモリトランジスタから構成されるメモリセルと、ソース及びドレインの一方が前記ビット線に接続され、ソース及びドレインの他方がセンスアンプ部ビット線に接続され、ゲートに分離制御信号が入力される分離トランジスタと、前記センス部ビット線に接続され、センスアンプ活性化信号により制御されるセンスアンプとを具備し、前記メモリセルが複数設けられ、前記分離信号及び前記センスアンプ活性化信号にもとづいて、前記すべてのメモリセルのデータ書き込みを同じ書き込み時間で行うことを特徴とする。
更に、本発明の他態様の半導体記憶装置は、ソース及びドレインの一方が前記ビット線に接続され、ゲートにビット線選択信号が入力されるビット線選択トランジスタと、前記ビット線選択トランジスタのソース及びドレインの他方とプレート線の間に設けられ、並列接続される強誘電体キャパシタ及びメモリトランジスタから構成されるメモリセルが複数段直列接続されるメモリセルアレイと、ソース及びドレインの一方が前記ビット線に接続され、ソース及びドレインの他方がセンスアンプ部ビット線に接続され、ゲートに分離制御信号が入力される分離トランジスタと、前記センス部ビット線に接続され、センスアンプ活性化信号により制御されるセンスアンプとを具備し、前記メモリセルアレイが複数設けられ、動作時、前記プレート線の電圧が第1の電圧から第2の電圧に昇圧された後、前記分離制御信号の電圧が第3の電圧から第4の電圧に降圧され、その後前記分離制御信号の電圧が前記第4の電圧から第5の電圧(ここで、第4の電圧<第5の電圧<第3の電圧)に昇圧され、その後前記プレート線の電圧が前記第2の電圧から前記第1の電圧に降圧され、その後前記分離制御信号の電圧が前記第5の電圧から前記第3の電圧に昇圧されることを特徴とする。
本発明によれば、すべてのメモリセルの書き込み時間を一定にできる半導体記憶装置を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例1に係る半導体記憶装置について、図面を参照して説明する。図1は半導体記憶装置としての強誘電体メモリを示す回路図、図2は分離制御信号発生回路を説明する図、図2(a)分離制御信号発生回路を示す回路図、図2(b)は分離制御信号発生回路の動作を示すタイミングチャートである。本実施例では、強誘電体メモリとしてのChain FeRAMの全カラムでデータの書き込み実行を同じ書き込み時間で行っている。
図1に示すように、強誘電体メモリ(チェーンFeRAM)30には、メモリセルブロックMCB、センスアンプSA0、センスアンプSA1、センスアンプSAn−1、分離トランジスタ、及びカラム選択トランジスタが設けられる。ここで、チェーンFeRAMは、ビット線とプレート線の間に並列接続される強誘電体キャパシタ及びメモリトランジスタから構成されるメモリセルが複数段直列接続されるFeRAMである。
メモリセルブロックMCBには、ビット線とプレート線の間に並列接続される強誘電体キャパシタKC1及びメモリトランジスタMT1から構成されるメモリセル1が4段直列接続されるメモリセルアレイとビット線選択トランジスタとが複数(例えばnx2個)設けられる。
例えば、ビット線/BL0とプレート線/PLの間に、例えばメモリセルアレイとビット線選択トランジスタ/BST1とが設けられ、ビット線BL0とプレート線PLの間に、メモリセルアレイとビット線選択トランジスタBST1とが設けられる。ここで、強誘電体キャパシタKC1の強誘電体膜にペロブスカイト系酸化物であるPZT(チタン酸ジルコン酸鉛 PbZrTiO3)を用いているが、SBT(ストロンチウム・ビスマス・タンタレート SrBi2Ta2O9)やBLT(ランタン添加チタン酸ビスマス(Bi,La)4Ti3O12)などのペロブスカイト系酸化物、或いは有機ポリマーなどを用いてもよい。
ビット線選択トランジスタ/BST1は、ソース及びドレインの一方がビット線/BL0に接続され、ソース及びドレインの他方がノードN0(メモリセルアレイの一端側)に接続され、ゲートにビット線選択信号/BSが入力される。ビット線選択トランジスタBST1は、ソース及びドレインの一方がビット線BL0に接続され、ソース及びドレインの他方がメモリセルアレイの一端側に接続され、ゲートにビット線選択信号BSが入力される。
ビット線選択トランジスタから一番目のメモリセル1のメモリトランジスタのゲートはワード線WL0に接続され、ビット線選択トランジスタからニ番目のメモリセル1のメモリトランジスタのゲートはワード線WL1に接続され、ビット線選択トランジスタから三番のメモリセル1のメモリトランジスタのゲートはワード線WL2に接続され、ビット線選択トランジスタから四番目のメモリセル1のメモリトランジスタのゲートはワード線WL3に接続される。
例えば、ビット線選択トランジスタ/BST1とプレート/PLの間のメモリセルアレイでは、1番目のメモリトランジスタは、ソース及びドレインの一方がビット線選択トランジスタ/BST1のソース及びドレインの他方(ノードN0)に接続され、ソース及びドレインの他方がノードN1に接続され、ゲートがワード線WL0に接続される。2番目のメモリトランジスタは、ソース及びドレインの一方がノードN1に接続され、ソース及びドレインの他方がノードN2に接続され、ゲートがワード線WL1に接続される。3番目のメモリトランジスタは、ソース及びドレインの一方がノードN2に接続され、ソース及びドレインの他方がノードN3に接続され、ゲートがワード線WL2に接続される。4番目のメモリトランジスタは、ソース及びドレインの一方がノードN3に接続され、ソース及びドレインの他方がプレート線/PLに接続され、ゲートがワード線WL3に接続される。ここで、ビット線/BL1及びビット線BL1以降も同様な構成なので説明を省略する。
分離トランジスタ/QST1は、ソース及びドレインの一方がセンスアンプ部ビット線/BLSA0に接続され、ソース及びドレインの他方がビット線/BL0に接続され、ゲートに分離制御信号φtが入力され、分離制御信号φtが“High”レベルのときに、センスアンプSA0とビット線/BL0に接続されるメモリセルアレイとの間を分離する。分離トランジスタQST1は、ソース及びドレインの一方がセンスアンプ部ビット線BLSA0に接続され、ソース及びドレインの他方がビット線BL0に接続され、ゲートに分離制御信号φtが入力され、分離制御信号φtが“Low”レベルのときに、センスアンプSA0とビット線BL0に接続されるメモリセルアレイとの間を分離する。ここで、ビット線/BL1及びビット線BL1以降の分離トランジスタも同様な構成なので説明を省略する。
強誘電体メモリ(チェーンFeRAM)30には、センスアンプが、例えばn個(SA0、SA1、・・・SAn−1)設けられる。センスアンプSA0は、一端がセンスアンプ部ビット線/BLSA0に接続され、他端がセンスアンプ部ビット線BLSA0に接続され、センスアンプ活性化信号SAEにより制御される。センスアンプSA1は、一端がセンスアンプ部ビット線/BLSA1に接続され、他端がセンスアンプ部ビット線BLSA1に接続され、センスアンプ活性化信号SAEにより制御される。センスアンプSAn−1は、一端がセンスアンプ部ビット線/BLSAn−1に接続され、他端がセンスアンプ部ビット線BLSAn−1に接続され、センスアンプ活性化信号SAEにより制御される。
カラム選択トランジスタ/CST1は、ソース及びドレインの一方がデータ線/DQに接続され、ソース及びドレインの他方がセンスアンプ部ビット線/BLSA0に接続され、ゲートにカラム選択信号CSL0が入力される。カラム選択トランジスタCST1は、ソース及びドレインの一方がデータ線DQに接続され、ソース及びドレインの他方がセンスアンプ部ビット線BLSA0に接続され、ゲートにカラム選択信号CSL0が入力される。センスアンプ部ビット線/BLSA1とデータ線/DQの間に設けられるカラム選択トランジスタ、及びセンスアンプ部ビット線BLSA1とデータ線DQの間に設けられるカラム選択トランジスタのゲートにカラム選択信号CSL1が入力される。センスアンプ部ビット線/BLSAn−1とデータ線/DQの間に設けられるカラム選択トランジスタ、及びセンスアンプ部ビット線BLSAn−1とデータ線DQの間に設けられるカラム選択トランジスタのゲートにカラム選択信号CSLn−1が入力される。
図2(a)に示すように、分離トランジスタのゲートに入力される分離制御信号φtを発生する分離制御信号発生回路11には、トランジスタNT1、トランジスタNT2、及びトランジスタPT1が設けられる。ここで、分離制御信号発生回路11から出力される分離制御信号φtの信号レベルは、高電位側電源Vpp電圧、電圧Vaa、及び低電位側電源(接地電位)Vss電圧の3種類で、その関係は、
Vpp>Vaa>Vss・・・・・・・・・・・・・式(1)
で表される。
トランジスタNT1は、ドレイン(第1の端子)に電圧Vaaが印加され、ソース(第2の端子)がノードN4に接続され、ゲート(制御端子)に制御信号CKMが入力されるNch Dtype(ノーマリオン型)MISFET(Metal Insulator Semiconductor Field Effect Transistor)である。なお、トランジスタNT1の代わりにNch MISFETとPch MISFETから構成されるトランスファーゲートを用いてもよい。その場合Pch MISFETに入力される制御信号CKMをインバータで位相反転させるのが好ましい。また、トランジスタNT1の代わりにスイッチを用いてもよい。
トランジスタPT1は、ソース(第2の端子)が高電位側電源Vppに接続され、ドレイン(第1の端子)がノードN4に接続され、ゲート(制御端子)に制御信号CKPが入力されるPch MISFETである。トランジスタNT2は、ドレイン(第1の端子)がノードN4に接続され、ソース(第2の端子)が低電位側電源(接地電位)Vssに接続され、ゲート(制御端子)に制御信号CKNが入力されるNch MISFETである。なお、ノードN4から分離制御信号φtが出力される。ここではトランジスタNT1、トランジスタNT2、及びトランジスタPT1にMISFETを用いているが、MOSFET(Metal Oxide Semiconductor Field Effect Transistor MOSトランジスタとも呼称される)を用いてもよい。分離制御発生回路11、分離トランジスタQST1、分離トランジスタ/QST1、分離制御信号φt、及びセンスアンプ活性化信号SAEはメモリセルアレイとセンスアンプを分離する分離制御手段として機能する。
図2(b)に示すように、分離制御信号発生回路11は、制御信号CKP、制御信号CKN、及び制御信号CKMがすべて“Low”レベルのとき、トランジスタPT1が“ON”して分離制御信号φtが“Vpp”レベル(高電位側電源Vpp電圧)となる。
制御信号CKP及び制御信号CKNが“Low”レベルから“High”レベルとなり、制御信号CKMが “Low”レベルのとき、トランジスタNT2が“ON”して分離制御信号φtが“Vss”レベル(低電位側電源(接地電位)Vss電圧)となる。
制御信号CKPが“High”レベル、制御信号CKNが“High”レベルから“Low”レベルとなり、制御信号CKMが “Low”レベルから“High”レベルになると、トランジスタPT1及びNT2が“OFF”し、トランジスタNT1が“ON”して分離制御信号φtが“Vaa”レベル(電圧Vaa)となる。
次に、強誘電体メモリの動作について、図3乃至図5を参照して説明する。図3は、強誘電体メモリの動作を示すタイミングチャート、図4は従来の強誘電体メモリの動作を示すタイミングチャート、図5は強誘電体膜の分極反転時間と分極量の関係を示す図である。
図3に示すように、強誘電体メモリ(チェーンFeRAM)30では、例えば、ワード線WL0が選択されたとき、ワード線WL0を“High”レベル(“Vpp”レベル)から“Low”レベル(“Vss”レベル)にし、ビット線選択信号/BSを“Low”レベル(“Vss”レベル)から“High”レベル(“Vpp”レベル)にしてからプレート線/PLを“Low”レベル(“Vss”レベルである第1の電圧レベル)から“High”レベル(“Vaa”レベルである第2の電圧レベル)にしてメモリセルデータをビット線(/BL0、/BL1、・・・/BLn−1など)に読み出す。
この情報をセンスアンプ部ビット線(/BLSA0、/BLSA1、・・・/BLSAn−1など)にデータを読み出し、メモリセルアレイとセンスアンプを分離する分離トランジスタ(/QST1・・・など)のゲートに入力される分離制御信号φtを“High”レベル(“Vpp”レベルである第3の電圧レベル)から“Low”レベル(“Vss”レベルである第4の電圧レベル)にして、メモリセルアレイとセンスアンプを分離する。そして、センスアンプ活性化信号SAEを“Low”レベル(“Vss”レベル)から“High”レベル(“Vaa”レベル)にしてセンスアンプ(SA0、SA1、・・・SAn−1など)でビット線対(/BLとBL)の電圧を増幅する。
次に、選択カラムのカラム選択信号(CLL0、CSL1、・・・CSLn−1)を順次“Low”レベル(“Vss”レベル)から“High”レベル(“Vaa”レベル)にして、増幅したセンスアンプ部ビット線(/BLSA0、/BLSA1、・・・/BLSAn−1など)の電位をデータ線(DQ、/DQ)に転送、或いは強誘電体メモリ(チェーンFeRAM)30の外部から入力される書き込みデータをデータ線を介してセンスアンプ部ビット線に書き込む。
続いて、分離制御信号φtを“Low”レベル(“Vss”レベルである第4の電圧レベル)から“Vpp”レベルよりも電圧の低い“Vaa”レベル(電圧Vaaである第5の電圧レベル)に昇圧する。その結果、選択したワード線WL0に接続されるすべてのビット線には、書き込みデータが“0(ゼロ)”データの場合、“0(ゼロ)”データが転送され、“0(ゼロ)”データが書き込まれるべきすべてのメモリセルには“0(ゼロ)”データが同時に書き込まれる。
ここで、分離制御信号φtの信号レベルが“Vaa”レベル(電圧Vaaである第5の電圧レベル)なので、メモリセルアレイ側のビット線(/BL0、/BL1、・・・/BLn−1、BL0、BL1、・・・BLn−1など)には(Vaa−Vt)電圧が印加される(Vtはトランジスタの閾値電圧)。このとき、選択ワード線WL0に隣接する非選択ワード線WL1のノードN1及びN2では、ノードN2の電圧が“Vaa”レベルであり、ビット線/BL0電位が(Vaa−Vt)電圧しか上昇せず、しかも非選択ワード線WL0に接続されるメモリトランジスタが“ON”状態なので、ノードN1の電圧は“Vaa”レベルとなる。その結果、隣接するメモリセルへのディスターブ(Disturb)の問題を回避することができる。
次に、プレート線/PLを“High”レベル(“Vaa”レベルである第2の電圧レベル)から“Low”レベル(“Vss”レベルである第1の電圧レベル)にしてから、分離制御信号φtを“Vaa”レベル(電圧Vaaである第5の電圧レベル)から“High”レベル(“Vpp”レベルである第3の電圧レベル)に昇圧する。その結果、メモリセルアレイ側のビット線(/BL0、/BL1、・・・/BLn−1、BL0、BL1、・・・BLn−1など)には、書き込みデータが“1”のデータの場合、“Vaa”レベルの電圧がセンスアンプ部ビット線(/BLSA0、/BLSA1、・・・/BLSAn−1など)から転送され、メモリセルに“1”のデータが書き込まれるべきすべてのカラムに同時に書き込まれる。
このとき、選択ワード線WL0に隣接する非選択ワード線WL1のノードN1及びN2では、プレート線/PL側の電圧が“High”レベル(“Vaa”レベルである第2の電圧レベル)から“Low”レベル(“Vss”レベルである第1の電圧レベル)に下がってから、ビット線/BL0側の電圧が上昇するので、メモリトランジスタが“OFF”状態にならず、ディスターブ(Disturb)の問題を回避することができる。
分離制御手段を設けない強誘電体メモリ(チェーンFeRAM)では、図4に示すように、例えば、カラム選択信号(CSL0、CSL1、・・・CSLn−1)が順次“Low”レベルから“High”レベルになると、それに対応するビット線(/BL0、BL0、/BL1、BL1、・・・/BLn−1、BLn−1)に接続されるメモリセルに順次データが書き込まれる。このため、書き込み時間の短いメモリセルと書き込み時間の長いメモリセルとが発生する。
強誘電体メモリを構成する強誘電体キャパシタの強誘電体膜では、図5に示すように、分極反転時間が増大すると分極量が徐々に増加し、例えば分極反転時間が略1000ns以上になると分極量が飽和する。また強誘電体キャパシタの周囲温度が高くなると分極量も増大する。従来の分離制御手段を設けない強誘電体メモリ(チェーンFeRAM)では、書き込み時間の短いメモリセルで分極量が少なく、書き込み時間の長いメモリセルでは分極量が大きくなる。このため、メモリセルのテストですべてのビットがワーストケースとならない問題が発生する。一方、本実施例では、すべてのメモリセルを同じ書き込み時間に設定できるので、メモリセルのテストですべてのビットがワーストケースになる。
上述したように、本実施例の半導体記憶装置では、メモリセルブロックMCB、センスアンプSA0、センスアンプSA1、センスアンプSAn−1、分離トランジスタ、及びカラム選択トランジスタが設けられる。メモリセルブロックMCBには、ビット線とプレート線の間に並列接続される強誘電体キャパシタKC1及びメモリトランジスタMT1から構成されるメモリセル1が4段直列接続されるメモリセルアレイとビット線選択トランジスタとが複数設けられる。分離制御信号発生回路11から出力される分離制御信号φtは、低電位側電源(接地電位)Vss電圧、電圧Vaa、及び高電位側電源Vpp電圧の3種類の電圧レベルのいずれかを出力する。分離トランジスタにはゲートに分離制御信号φtが入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する働きをする。センスアンプにはセンスアンプ活性化信号SAEが入力されてセンスアンプ活性化信号SAEにもとづいて制御される。分離トランジスタ、分離制御信号φt、及びセンスアンプ活性化信号SAEは分離制御手段として、メモリセルの書き込み時間を一定にするように機能する。
このため、すべてのカラムにおいて、同じ書き込み時間で“1”データと“0(ゼロ)”データの書き込み実行を行うことができ、選択ブロック内の非選択メモリセルへのディスターブ(Disturb)を回避することができる。また、テストモードエントリーを行い、データ保持試験での高温放置する前のデータ書き込みに用いることができ、或いはインプリント試験での逆データ書き込み時のデータ書き込み用動作として実行することで、“1”データ、“0(ゼロ)”データのそれぞれすべてのメモリセルの同時書き込み条件を満たすのに用いることができる。
なお、本実施例では並列接続される強誘電体キャパシタKC1及びメモリトランジスタMT1から構成されるメモリセル1を4段直列接続しているが、4段以外の複数段直列接続したメモリセルアレイを使用してもよい。
次に、本発明の実施例2に係る半導体記憶装置について、図面を参照して説明する。図6は強誘電体メモリの動作を示すタイミングチャートである。本実施例では、強誘電体メモリとしてのChain FeRAMのすべてのカラムのデータの書き込み実行を、実施例1よりも短いサイクル時間を用いて同じ書き込み時間で行っている。
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図6に示すように、例えば、ワード線WL1が選択されたときの強誘電体メモリ(チェーンFeRAM)の動作では、ワード線WL1を“High”レベル(“Vpp”レベル)から“Low”レベル(“Vss”レベル)にし、ビット線選択信号/BSを“Low”レベル(“Vss”レベル)から“High”レベル(“Vpp”レベル)にしてからプレート線/PLを“Low”レベル(“Vss”レベルである第1の電圧レベル)から“High”レベル(“Vaa”レベルである第2の電圧レベル)にしてメモリセルデータをビット線(/BL0、/BL1、・・・/BLn−1など)に読み出す。これ以降、カラム選択信号CSLn−1が“Low”レベル(“Vss”レベル)から“High”レベル(“Vpp”レベル)になるまでは、実施例1と同様なので説明を省略する。なお、強誘電体メモリ(チェーンFeRAM)は実施例1の強誘電体メモリ(チェーンFeRAM)30と同一構造を有する。
最後に選択されるカラム選択信号CSLn−1が“Low”レベル(“Vss”レベル)から“High”レベル(“Vpp”レベル)になり、センスアンプ部ビット線にデータが書き込まれると同時に、分離制御信号φtを “Low”レベル(“Vss”レベルである第4の電圧レベル)から“Vpp”レベルよりも電圧の低い“Vaa”レベル(電圧Vaaである第5の電圧レベル)に昇圧する。その結果、 “0(ゼロ)”データが書き込まれるべきすべてのメモリセルには“0(ゼロ)”データが同時に書き込まれる。
次に、プレート線/PLを“High”レベル(“Vaa”レベルである第2の電圧レベル)から“Low”レベル(“Vss”レベルである第1の電圧レベル)にしてから(カラム選択信号CSLn−1が“Low”レベルに変化後)、分離制御信号φtを“Vaa”レベル(電圧Vaaである第5の電圧レベル)から“High”レベル(“Vpp”レベルである第5の電圧レベル)に昇圧する。その結果、メモリセルに“1”のデータがすべてのカラムに同時に書き込まれる。
上述したように、本実施例の半導体記憶装置では、メモリセルブロックMCB、センスアンプSA0、センスアンプSA1、センスアンプSAn−1、分離トランジスタ、及びカラム選択トランジスタが設けられる。メモリセルブロックMCBには、ビット線とプレート線の間に並列接続される強誘電体キャパシタKC1及びメモリトランジスタMT1から構成されるメモリセル1が4段直列接続されるメモリセルアレイとビット線選択トランジスタとが複数設けられる。分離制御信号発生回路11から出力される分離制御信号φtは、低電位側電源(接地電位)Vss電圧、電圧Vaa、及び高電位側電源Vpp電圧の3種類の電圧レベルのいずれかを出力する。分離トランジスタにはゲートに分離制御信号φtが入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する働きをする。センスアンプにはセンスアンプ活性化信号SAEが入力されてセンスアンプ活性化信号SAEにもとづいて制御される。分離トランジスタ、分離制御信号φt、及びセンスアンプ活性化信号SAEは分離制御手段として、メモリセルの書き込み時間を一定にするように機能する。そして、最後に選択されるカラム選択信号が“High”レベルになり、センスアンプ部ビット線にデータが書き込まれると同時に、分離制御信号φtを“Vaa”レベルに昇圧し、“0(ゼロ)”データが書き込まれるべきすべてのメモリセルには“0(ゼロ)”データが同時に書き込まれる。プレート線を “Low”レベルにしてから、分離制御信号φtを“High”レベルに昇圧し、メモリセルに“1”のデータがすべてのカラムに同時に書き込まれる。
このため、実施例1の効果の他に、すべてのカラムにおいて、同じ書き込み時間で“1”データと“0(ゼロ)”データの書き込みサイクル時間を実施例1よりも早く実行することができる。
次に、本発明の実施例3に係る半導体記憶装置について、図面を参照して説明する。図7は強誘電体メモリの動作を示すタイミングチャートである。本実施例では、強誘電体メモリとしてのChain FeRAMの全カラムでテストモードでのデータの書き込み実行を同じ書き込み時間で行っている。
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図7に示すように、強誘電体メモリ(チェーンFeRAM)の通常動作(Normal Mode)では、メモリセルのデータがセンスアンプで増幅する前に、分離制御信号φtが“HIgh”レベル(“Vpp”レベルの第3の電圧レベル)から“Vaa”レベル(電圧Vaaである第5の電圧レベル)に下がり、その後プレート線/PLが“High”レベル(“Vaa”レベルの第2の電圧レベル)から“Low”レベル(“Vss”レベルの第1の電圧レベル)の下がり、分離制御信号φtが“Vaa”レベル(電圧Vaaである第5の電圧レベル)から“HIgh”レベル(“Vpp”レベルの第3の電圧レベル)に上がる。
その結果、センスアンプで増幅された“1”データ、或いはカラム選択信号CSLを“High”レベルにすることにより強誘電体メモリ(チェーンFeRAM)の外部から書かれた“1”データによりディスターブ(Disturb)が発生するのを防ぎ、プレート線/PLが“Low”レベル(“Vss”レベルの第1の電圧レベル)に下がってから分離制御信号φtが“HIgh”レベル(“Vpp”レベルの第3の電圧レベル)に上がる。
これに対してテストモード(Test Mode)でのデータの書き込み実行では、実施例1の図3と同様に、分離制御信号φtが“HIgh”レベル(“Vpp”レベルの第3の電圧レベル)から“Low”レベル(“Vss”レベルの第4の電圧レベル)になり、チップイネーブル信号/CEが“High”レベルになり、ライトイネーブル信号/WEによるデータのセンスアンプへの取り込みが終了する。その後、分離制御信号φtが“Low”レベル(“Vss”レベルの第4の電圧レベル)から“Vaa”レベル(電圧Vaaである第5の電圧レベル)になり“0(ゼロ)”データの同時書き込みが行われる。プレート線/PLが“High”レベル(“Vaa”レベルの第2の電圧レベル)から“Low”レベル(“Vss”レベルの第1の電圧レベル)になり、分離制御信号φtが“Vaa”レベル(電圧Vaaである第5の電圧レベル)から“HIgh”レベル(“Vpp”レベルの第3の電圧レベル)になり“1”データの同時書き込みが行われる。なお、強誘電体メモリ(チェーンFeRAM)は実施例1の強誘電体メモリ(チェーンFeRAM)30と同一構造を有する。
上述したように、本実施例の半導体記憶装置では、メモリセルブロックMCB、センスアンプSA0、センスアンプSA1、センスアンプSAn−1、分離トランジスタ、及びカラム選択トランジスタが設けられる。メモリセルブロックMCBには、ビット線とプレート線の間に並列接続される強誘電体キャパシタKC1及びメモリトランジスタMT1から構成されるメモリセル1が4段直列接続されるメモリセルアレイとビット線選択トランジスタとが複数設けられる。分離制御信号発生回路11から出力される分離制御信号φtは、低電位側電源(接地電位)Vss電圧、電圧Vaa、及び高電位側電源Vpp電圧の3種類の電圧レベルのいずれかを出力する。分離トランジスタにはゲートに分離制御信号φtが入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する働きをする。センスアンプにはセンスアンプ活性化信号SAEが入力されてセンスアンプ活性化信号SAEにもとづいて制御される。分離トランジスタ、分離制御信号φt、及びセンスアンプ活性化信号SAEは分離制御手段として、メモリセルの書き込み時間を一定にするように機能する。
このため、Normal Modeでは通常動作、Test Modeでは同時書き込み動作を実現することができ、Test Modeを用いてデータ保持試験での高温放置前のデータ書き込み、或いはインプリント試験での逆データ書き込み時のデータ書き込みを行うことができる。
次に、本発明の実施例4に係る半導体記憶装置について、図面を参照して説明する。図8は半導体記憶装置としての強誘電体メモリを示す回路図である。本実施例では、回路構成を簡略化したChain FeRAMの全カラムでテストモードでのデータの書き込み実行を同じ書き込み時間で行っている。
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図8に示すように、強誘電体メモリ(チェーンFeRAM)30aには、メモリセルブロックMCB1、センスアンプSA、マルチプレクサMUX1、マルチプレクサMUX2、カラム選択トランジスタCST11、カラム選択トランジスタ/CST11、及び制御トランジスタST11乃至ST14が設けられる。強誘電体メモリ(チェーンFeRAM)30aでは、実施例1の強誘電体メモリ(チェーンFeRAM)30よりもセンスアンプ、カラム選択トランジスタ、及びカラム選択信号の数を削減している。
メモリセルブロックMCB1には、ビット線とプレート線の間に並列接続される強誘電体キャパシタKC1及びメモリトランジスタMT1から構成されるメモリセル1が8段直列接続されるメモリセルアレイとビット線選択トランジスタとが複数設けられる。
ビット線/BL0とプレート線/PL0の間に、メモリセルアレイとビット線選択トランジスタ/BST11とが設けられ、ビット線/BL1とプレート線/PL1の間に、メモリセルアレイとビット線選択トランジスタ/BST12とが設けられ、ビット線BL0とプレート線PL0の間に、メモリセルアレイとビット線選択トランジスタBST11とが設けられ、ビット線BL1とプレート線PL1の間に、例えばメモリセルアレイとビット線選択トランジスタBST12とが設けられる。
ビット線選択トランジスタから一番目のメモリセルのメモリトランジスタのゲートはワード線WL0に接続され、ビット線選択トランジスタからニ番目のメモリセルのメモリトランジスタのゲートはワード線WL1に接続され、ビット線選択トランジスタから三番のメモリセルのメモリトランジスタのゲートはワード線WL2に接続され、ビット線選択トランジスタから八番目のメモリセル1のメモリトランジスタのゲートはワード線WL7に接続される。
制御トランジスタST11は、ソース及びドレインの一方がビット線/BL0に接続され、ソース及びドレインの他方が基準電圧Vrefに接続され、ゲートに制御信号EQL0が入力される。制御トランジスタST13は、ソース及びドレインの一方が基準電圧Vrefに接続され、ソース及びドレインの他方がビット線/BL1に接続され、ゲートに制御信号EQL1が入力される。制御トランジスタST12は、ソース及びドレインの一方がビット線BL0に接続され、ソース及びドレインの他方が基準電圧Vrefに接続され、ゲートに制御信号EQL0が入力される。制御トランジスタST14は、ソース及びドレインの一方が基準電圧Vrefに接続され、ソース及びドレインの他方がビット線BL1に接続され、ゲートに制御信号EQL1が入力される。制御信号EQL0が“High”レベルのとき制御トランジスタST11及びST12が“ON”し、制御信号EQL1が“High”レベルのとき制御トランジスタST13及びST14が“ON”する。
マルチプレクサMUX1には、分離トランジスタQST11乃至14が設けられる。マルチプレクサMUX1は、ビット線/BL0及び/BL1をセンスアンプ部ビット線/BLSAに接続し、ビット線BL0及びBL1をセンスアンプ部ビット線BLSAに接続し、2本のビット線を1本のセンスアンプ部ビット線に束ねる。
分離トランジスタQST11は、ソース及びドレインの一方がビット線/BL0に接続され、ソース及びドレインの他方がセンスアンプ部ビット線/BLSAに接続され、ゲートに分離制御信号φt0が入力され、分離制御信号φt0が“Low”レベルのときに、センスアンプSAとビット線/BL0に接続されるメモリセルアレイとの間を分離する。
分離トランジスタQST13は、ソース及びドレインの一方がビット線/BL1に接続され、ソース及びドレインの他方がセンスアンプ部ビット線/BLSAに接続され、ゲートに分離制御信号φt1が入力され、分離制御信号φt1が“Low”レベルのときに、センスアンプSAとビット線/BL1に接続されるメモリセルアレイとの間を分離する。
分離トランジスタQST12は、ソース及びドレインの一方がビット線BL0に接続され、ソース及びドレインの他方がセンスアンプ部ビット線BLSAに接続され、ゲートに分離制御信号φt0が入力され、分離制御信号φt0が“Low”レベルのときに、センスアンプSAとビット線BL0に接続されるメモリセルアレイとの間を分離する。
分離トランジスタQST14は、ソース及びドレインの一方がビット線BL1に接続され、ソース及びドレインの他方がセンスアンプ部ビット線BLSAに接続され、ゲートに分離制御信号φt1が入力され、分離制御信号φt1が“High”レベルのときに、センスアンプSAとビット線BL1に接続されるメモリセルアレイとの間を分離する。
センスアンプSAは、一端がセンスアンプ部ビット線/BLSAに接続され、他端がセンスアンプ部ビット線BLSAに接続され、ゲートにセンスアンプ活性化信号SAEが入力され、センスアンプ活性化信号SAEにより制御される。
カラム選択トランジスタ/CST11は、ソース及びドレインの一方がデータ線/DQに接続され、ソース及びドレインの他方がセンスアンプ部ビット線/BLSAに接続され、ゲートにカラム選択信号CSLkが入力される。カラム選択トランジスタCST11は、ソース及びドレインの一方がデータ線DQに接続され、ソース及びドレインの他方がセンスアンプ部ビット線BLSAに接続され、ゲートにカラム選択信号CSLkが入力される。
マルチプレクサMUX2には、分離トランジスタQST15乃至18が設けられる。マルチプレクサMUX2は、2本のビット線を1本のセンスアンプ部ビット線に束ねる。
分離トランジスタQST15は、ソース及びドレインの一方がセンスアンプ部ビット線/BLSAに接続され、ゲートに分離制御信号φt2が入力され、分離制御信号φt2が“Low”レベルのときに、センスアンプSAと図示しないビット線に接続されるメモリセルアレイとの間を分離する。
分離トランジスタQST17は、ソース及びドレインの一方がセンスアンプ部ビット線/BLSAに接続され、ゲートに分離制御信号φt3が入力され、分離制御信号φt3が“Low”レベルのときに、センスアンプSAと図示しないビット線に接続されるメモリセルアレイとの間を分離する。
分離トランジスタQST16は、ソース及びドレインの一方がセンスアンプ部ビット線BLSAに接続され、ゲートに分離制御信号φt2が入力され、分離制御信号φt2が“Low”レベルのときに、センスアンプSAと図示しないビット線に接続されるメモリセルアレイとの間を分離する。
分離トランジスタQST18は、ソース及びドレインの一方がセンスアンプ部ビット線BLSAに接続され、ゲートに分離制御信号φt3が入力され、分離制御信号φt3が“Low”レベルのときに、センスアンプSAと図示しないビット線に接続されるメモリセルアレイとの間を分離する。
ここで、分離制御発生回路、分離トランジスタQST11乃至18、分離制御信号φt0乃至3、及びセンスアンプ活性化信号SAEはメモリセルアレイとセンスアンプを分離する分離制御手段として機能する。
次に、強誘電体メモリの動作について、図9を参照して説明する。図9は強誘電体メモリの動作を示すタイミングチャートである。
図9に示すように、強誘電体メモリ(チェーンFeRAM)30aでは、4本のビット線(/BL0、/BL1、BL0、及びBL1)の内、2本が折り返しビット線を実現するビット線、例えば/BL0及びBL0であり、ビット線/BL0ではメモリセルのデータが読み出され、ビット線BL0が参照ビット線(Reference BL)となる。ビット線/BL0及びBL0とセンスアンプSAを分離する分離制御信号φt0は、実施例1の図1及び図3に示す動作と同様な動作をする(制御トランジスタST11及びST12が“OFF”)。残り2本のビット線/BL1及びBL1は、“High”レベルの制御信号EQL1により制御トランジスタST13及びST14が“ON”してシールド線(Shield BL)となり、分離制御信号φt1は動作時“Low”レベル(“Vss”レベル)になる。同様に、分離制御信号φt2及びφt3も動作時“Low”レベル(“Vss”レベル)になる。
上述したように、本実施例の半導体記憶装置では、メモリセルブロックMCB1、センスアンプSA、分離トランジスタQST11乃至18、制御トランジスタST11乃至14、カラム選択トランジスタ/CST11、及びカラム選択トランジスタCST11が設けられる。メモリセルブロックMCB1には、ビット線とプレート線の間に並列接続される強誘電体キャパシタKC1及びメモリトランジスタMT1から構成されるメモリセル1が8段直列接続されるメモリセルアレイとビット線選択トランジスタとが複数設けられる。分離制御信号φt0乃至3は、低電位側電源(接地電位)Vss電圧、電圧Vaa、及び高電位側電源Vpp電圧の3種類の電圧レベルのいずれかをそれぞれ出力する。分離トランジスタにはゲートに分離制御信号が入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する働きをする。センスアンプにはセンスアンプ活性化信号SAEが入力されてセンスアンプ活性化信号SAEにもとづいて制御される。分離トランジスタQST11乃至18、分離制御信号φt0乃至3、及びセンスアンプ活性化信号SAEは分離制御手段として、メモリセルの書き込み時間を一定にするように機能する。そして、制御トランジスタST11乃至14は、2本のビット線を1本のセンスアンプ部ビット線に束ねる働きをする。
このため、実施例1よりもセンスアンプ、カラム選択トランジスタなどの数を削減して回路構成を簡略化させながら、実施例1と同様な効果を有する。
次に、本発明の実施例5に係る半導体記憶装置について、図面を参照して説明する。図10は強誘電体メモリを示す回路図タイミングチャートである。本実施例では、Chain FeRAMのカラム選択信号本数を削減している。
図10に示すように、強誘電体メモリ(チェーンFeRAM)30bには、メモリセルブロック、センスアンプSA0、センスアンプSA1、センスアンプSAn−2、センスアンプSAn−1、分離トランジスタ、カラム選択トランジスタCST21乃至24、及びカラム選択トランジスタ/CST21乃至24が設けられる。ここで、強誘電体メモリ(チェーンFeRAM)30bは、実施例1(図1)と同様な構成を有し、カラム選択信号の本数を実施例1よりも1/2に削減している。このため、実施例1と異なる部分のみ説明する。
センスアンプSAn−2は、一端がセンスアンプ部ビット線/BLSAn−2に接続され、他端がセンスアンプ部ビット線BLSAn−2に接続され、センスアンプ活性化信号SAEにより制御される。
カラム選択トランジスタ/CST21は、ソース及びドレインの一方がデータ線/DQに接続され、ソース及びドレインの他方がセンスアンプ部ビット線/BLSA0に接続され、ゲートにカラム選択信号CSL0が入力される。カラム選択トランジスタCST21は、ソース及びドレインの一方がデータ線DQに接続され、ソース及びドレインの他方がセンスアンプ部ビット線BLSA0に接続され、ゲートにカラム選択信号CSL0が入力される。カラム選択トランジスタ/CST22は、ソース及びドレインの一方がデータ線/DQに接続され、ソース及びドレインの他方がセンスアンプ部ビット線/BLSA1に接続され、ゲートにカラム選択信号CSL0が入力される。カラム選択トランジスタCST22は、ソース及びドレインの一方がデータ線DQに接続され、ソース及びドレインの他方がセンスアンプ部ビット線BLSA1に接続され、ゲートにカラム選択信号CSL0が入力される。
カラム選択トランジスタ/CST23は、ソース及びドレインの一方がデータ線/DQに接続され、ソース及びドレインの他方がセンスアンプ部ビット線/BLSAn−2に接続され、ゲートにカラム選択信号CSLn/2−1が入力される。カラム選択トランジスタCST23は、ソース及びドレインの一方がデータ線DQに接続され、ソース及びドレインの他方がセンスアンプ部ビット線BLSAn−2に接続され、ゲートにカラム選択信号CSLn/2−1が入力される。カラム選択トランジスタ/CST24は、ソース及びドレインの一方がデータ線/DQに接続され、ソース及びドレインの他方がセンスアンプ部ビット線/BLSAn−1に接続され、ゲートにカラム選択信号CSLn/2−1が入力される。カラム選択トランジスタCST24は、ソース及びドレインの一方がデータ線DQに接続され、ソース及びドレインの他方がセンスアンプ部ビット線BLSAn−1に接続され、ゲートにカラム選択信号CSLn/2−1が入力される。
上述したように、本実施例の半導体記憶装置では、メモリセルブロック、センスアンプSA0、センスアンプSA1、センスアンプSAn−2、センスアンプSAn−1、分離トランジスタ、及びカラム選択トランジスタが設けられる。メモリセルブロックには、ビット線とプレート線の間に並列接続される強誘電体キャパシタKC1及びメモリトランジスタMT1から構成されるメモリセル1が44段直列接続されるメモリセルアレイとビット線選択トランジスタとが複数設けられる。分離制御信号発生回路11から出力される分離制御信号φtは、低電位側電源(接地電位)Vss電圧、電圧Vaa、及び高電位側電源Vpp電圧の3種類の電圧レベルのいずれかを出力する。分離トランジスタにはゲートに分離制御信号φtが入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する働きをする。センスアンプにはセンスアンプ活性化信号SAEが入力されてセンスアンプ活性化信号SAEにもとづいて制御される。分離トランジスタ、分離制御信号φt、及びセンスアンプ活性化信号SAEは分離制御手段として、メモリセルの書き込み時間を一定にするように機能する。そして、カラム選択信号の数を実施例1の1/2にしている。
このため、実施例1と同様な効果の他に、一本のカラム選択信号により1対のビット線(BL及び/BL)にデータを書き込むことができる。
次に、本発明の実施例6に係る半導体記憶装置について、図面を参照して説明する。図11は強誘電体メモリを示す回路図である。本実施例では、FeRAMのメモリセル構成を変更している。
図11に示すように、強誘電体メモリ(FeRAM)30cには、メモリセルブロックMCB1、センスアンプSA0、センスアンプSA1、センスアンプSAn−1、分離トランジスタ、及びカラム選択トランジスタが設けられる。強誘電体メモリ(FeRAM)30cは、1T1C型FeRAMである。ここで、強誘電体メモリ(FeRAM)30cは、実施例1(図1)の強誘電体メモリ(チェーンFeRAM)30とはメモリセルブロック以外の構成は同一なので、異なる点のみ説明する。
メモリセルブロックMCB2には、ビット線とプレート線の間に、強誘電体キャパシタKC11及びメモリトランジスタMT11から構成されるメモリセル1aがマトリックス状に配置形成される(1T1C型FeRAM)。例えば、メモリセル1aを構成するメモリトランジスタMT11は、ソース及びドレインの一方がビット線/BL0に接続され、ソース及びドレインの他方が強誘電体キャパシタKC11の一端に接続され、ゲートがワード線WL1に接続される。メモリセル1aを構成する強誘電体キャパシタKC11は、他端がプレート線/PLに接続される。
ここで、分離制御発生回路、分離トランジスタ、分離制御信号φt、及びセンスアンプ活性化信号SAEはメモリセルアレイとセンスアンプを分離する分離制御手段として機能する。
次に、強誘電体メモリの動作について、図12を参照して説明する。図12は強誘電体メモリの動作を示すタイミングチャートである。
図12に示すように、強誘電体メモリ(FeRAM)30cでは、分離制御信号φtを動作時の“High”レベル(“Vpp”レベル)から“Low”レベル(“Vss”レベル)にして、カラム選択信号(CSL0、CSL1、・・・CSLn−1)を順次選択し、外部データを順次書き込む。
次に、分離制御信号φtを“Low”レベル(“Vss”レベル)から“High”レベル(“Vpp”レベル)に昇圧することにより、メモリセルに“0(ゼロ)”データが書き込まれるべきすべてのメモリセルには“0(ゼロ)”データが同時に書き込まれる。
続いて、プレート線を“High”レベルから“Low”レベルにすることにより、メモリセルに“1”のデータが書き込まれるべきすべてのカラムに同時に書き込まれる。
本実施例の強誘電体メモリ(FeRAM)30cでは、ディスターブ(Disturb)は発生しないが、分離制御信号φtを“High”レベルから“Low”レベル、或いは“Low”レベルから“High”レベルに変化させることによりデータ保持試験での高温放置する前のデータ書き込みを実行でき、或いはインプリント試験での逆データ書き込み時のデータ書き込みを実行することができる。なお、この場合の分離制御信号φtの動作が通常動作でもよく、Nomal Modeでは分離制御信号φtが“High”レベルのままでもよい。
上述したように、本実施例の半導体記憶装置では、メモリセルブロックMCB2、センスアンプSA0、センスアンプSA1、センスアンプSAn−1、分離トランジスタ、及びカラム選択トランジスタが設けられる。メモリセルブロックMCB2には、ビット線とプレート線の間に、強誘電体キャパシタKC1及びメモリトランジスタMT1から構成されるメモリセル1aがマトリックス状に配置形成される。分離トランジスタにはゲートに低電位側電源(接地電位)Vss電圧及び高電位側電源Vpp電圧の2種類の電圧レベルのいずれかの分離制御信号φtが入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する働きをする。センスアンプにはセンスアンプ活性化信号SAEが入力されてセンスアンプ活性化信号SAEにもとづいて制御される。
このため、分離制御信号φtを“Low”レベル或いは“High”レベルにすることによりデータ保持試験での高温放置する前のデータ書き込みを実行でき、或いはインプリント試験での逆データ書き込み時のデータ書き込みを実行することができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
例えば、実施例6では、1T1C型FeRAMに適用したが、2T2C型FeRAMにも適用することができる。
本発明は、以下の付記に記載されているような構成が考えられる。
(付記1) ソース及びドレインの一方が前記ビット線に接続され、ゲートにビット線選択信号が入力されるビット線選択トランジスタと、前記ビット線選択トランジスタのソース及びドレインの他方とプレート線の間に設けられ、並列接続される強誘電体キャパシタ及びメモリトランジスタから構成されるメモリセルが複数段直列接続されるメモリセルアレイと、ソース及びドレインの一方が前記ビット線に接続され、ソース及びドレインの他方がセンスアンプ部ビット線に接続され、ゲートに分離制御信号が入力される分離トランジスタと、前記センス部ビット線に接続され、センスアンプ活性化信号により制御されるセンスアンプと、を具備し、前記メモリセルアレイが複数設けられ、動作時、前記プレート線の電圧が接地電圧から第1の電圧に昇圧された後、前記分離制御信号の電圧が高電位側電源電圧から前記接地電圧に降圧され、その後前記分離制御信号の電圧が前記接地電圧から前記第1の電圧に昇圧され、その後前記プレート線の電圧が前記第1の電圧から前記接地電圧に降圧され、その後前記分離制御信号の電圧が前記第1の電圧から前記高電位側電源電圧に昇圧される半導体記憶装置。
(付記2) 通常動作時では、前記分離制御信号の接地電圧が前記第1の電圧に変更される付記1に記載の半導体記憶装置。
(付記3) 前記分離制御信号を生成する分離制御信号発生回路は、第1の端子に前記第1の電圧が印加され、制御端子に第1の制御信号が入力される第1のトランジスタと、第2の端子が前記高電位側電源に接続され、第1の端子が前記第1のトランジスタの第2の端子に接続され、制御端子に第2の制御信号が入力される第2のトランジスタと、第の端子が前記第1のトランジスタの第2の端子に接続され、制御端子に第3の制御信号が入力される第3のトランジスタとを有し、前記第2のトランジスタの第1の端子側から前記前記分離制御信号を出力する付記1又は2に記載の半導体記憶装置。
(付記4) 前記分離制御信号の電圧が前記接地電圧から前記第1の電圧に昇圧されて、書き込みデータが“0(ゼロ)”データの場合には“0(ゼロ)”データが転送され、“0(ゼロ)”データが書き込まれるべきすべてのメモリセルに“0(ゼロ)”データが同時に書き込まれ、前記分離制御信号の電圧が前記第1の電圧から前記高電位側電源電圧に昇圧されて、書き込みデータが“1”データの場合には“1”データが転送され、“1”データが書き込まれるべきすべてのメモリセルに1データが同時に書き込まれる付記1乃至3のいずれかに記載の半導体記憶装置。
(付記5) 前記強誘電体キャパシタの強誘電体膜は、PZT(チタン酸ジルコン酸鉛 PbZrTiO3)、SBT(ストロンチウム・ビスマス・タンタレート SrBi2Ta2O9)、或いはBLT(ランタン添加チタン酸ビスマス (Bi,La)4Ti3O12)などのペロブスカイト系酸化物、又は有機ポリマーである付記1乃至4のいずれかに記載の半導体記憶装置。
本発明の実施例1に係る強誘電体メモリを示す回路図。
本発明の実施例1に係る分離制御信号発生回路を説明する図、図2(a)は分離制御信号発生回路を示す回路図、図2(b)は分離制御信号発生回路の動作を示すタイミングチャート。
本発明の実施例1に係る強誘電体メモリの動作を示すタイミングチャート。
本発明の実施例1に係る従来の強誘電体メモリの動作を示すタイミングチャート。
本発明の実施例1に係る強誘電体膜の分極反転時間と分極量の関係を示す図。
本発明の実施例2に係る強誘電体メモリの動作を示すタイミングチャート。
本発明の実施例3に係る強誘電体メモリの動作を示すタイミングチャート。
本発明の実施例4に係る強誘電体メモリを示す回路図。
本発明の実施例4に係る強誘電体メモリの動作を示すタイミングチャート。
本発明の実施例5に係る強誘電体メモリを示す回路図。
本発明の実施例6に係る強誘電体メモリを示す回路図。
本発明の実施例6に係る強誘電体メモリの動作を示すタイミングチャート。
符号の説明
1、1a メモリセル
11 分離制御信号発生回路
30、30a、30b 強誘電体メモリ(チェーンFeRAM)
30c 強誘電体メモリ(FeRAM)
BL0、/BL0、BL1、/BL1、BLn−1、/BLn−1 ビット線
BLSA、/BLSA、BLSA0、/BLSA0、BLSA1、/BLSA1、BLSAn−2、/BLSAn−2、BLSAn−1、/BLSAn−1 センスアンプ部ビット線
BS、/BS ビット線選択信号
BST1、/BST1、BST11、BST12、/BST11、/BST12 ビット線選択トランジスタ
CKM、CKN、CKP 制御信号
CSL0、CSL1、CSLk、CSLn−1、CSLn/2−1 カラム選択信号
CST1、/CST1、CST11、/CST11、CST21〜24、/CST21〜24 カラム選択トランジスタ
DQ、/DQ データ線
KC1、KC11 強誘電体キャパシタ
MCB、MCB1、MCB2 メモリセルブロック
MT1、MT11 メモリトランジスタ
MUX1、MUX2 マルチプレクサ
N0〜4 ノード
NT1、NT2、PT1 トランジスタ
PL、/PL、PL0、PL1、/PL0、/PL1 プレート線
SA、SA0、SA1、SAn−2、SAn−1 センスアンプ
SAE センスアンプ活性化信号
ST11〜14 制御トランジスタ
QST1、/QST1、QST11〜18 分離トランジスタ
WL0〜3、WL7 ワード線
Vaa 電圧
Vpp 高電位側電源
Vss 低電位側電源(接地電位)
φt、φt0〜3 分離制御信号