JP2008218842A - 半導体記憶装置 - Google Patents
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Abstract
【課題】半導体記憶装置のメモリブロック終端における強誘電体キャパシタの形状および特性を向上させる。
【解決手段】本発明の半導体記憶装置は、スイッチングTr14と、拡散層15がTr14の拡散層15に電気的に接続された選択Tr19と、Tr14の上方に形成され、Tr14の拡散層15に接続された下部電極、下部電極上に形成された強誘電体膜、強誘電体膜上に形成され、Tr14の拡散層15に接続された上部電極を有するメモリキャパシタM00と、M00と同じ構造を有し、選択Tr19の上方に形成されたダミーキャパシタDC00およびDC01と、選択Tr19の拡散層15とDC00およびDC01の下部電極とを接続するW-プラグ16と、M00、DC00、およびDC01の上方に形成されたビット線BLと、DC00およびDC01の下部電極とBLとを接続するAl-プラグ17を有する。
【選択図】図1
【解決手段】本発明の半導体記憶装置は、スイッチングTr14と、拡散層15がTr14の拡散層15に電気的に接続された選択Tr19と、Tr14の上方に形成され、Tr14の拡散層15に接続された下部電極、下部電極上に形成された強誘電体膜、強誘電体膜上に形成され、Tr14の拡散層15に接続された上部電極を有するメモリキャパシタM00と、M00と同じ構造を有し、選択Tr19の上方に形成されたダミーキャパシタDC00およびDC01と、選択Tr19の拡散層15とDC00およびDC01の下部電極とを接続するW-プラグ16と、M00、DC00、およびDC01の上方に形成されたビット線BLと、DC00およびDC01の下部電極とBLとを接続するAl-プラグ17を有する。
【選択図】図1
Description
本発明は、強誘電体キャパシタをメモリセルに有する半導体記憶装置に関する。
強誘電体メモリは、低消費電力を備えた高信頼性の不揮発性半導体記憶装置として開発されている。その中でセルトランジスタ(T)のソース-ドレイン間に強誘電体キャパシタ(C)の両端をそれぞれ接続してこれをメモリセルとし、このメモリセルを複数個直列に接続したメモリブロックを有する強誘電体メモリ(例えば、「特許文献1〜3」を参照。)が高集積化の点で注目されている。
ところで、近年の半導体製造技術の進展に伴って、微細加工におけるマイクロローディング効果が問題となっている。マイクロローディング効果は、他の部分と比べてその寸法が異なる非周期的な個所で、レジストなどのマスク材が過剰にエッチングされ、マスク形状が縮小してしまうことから生じる。このため、従来の半導体記憶装置では、メモリキャパシタの加工に際して、メモリセルブロックの終端で、メモリセルが等間隔で配置されているメモリセルブロック内の他の部分に比べて、望ましい加工形状を得ることが困難であるという問題があった。
このような問題に対して、メモリセルブロック間に配置されるブロックセレクタ部にダミーの強誘電体キャパシタを配置する方法(「特許文献4」を参照。)が提案されている。しかしながら、ブロックセレクタ部は、メモリブロックの一端に配置されたブロック選択トランジスタと、メモリキャパシタの上方に形成されたビット線とブロック選択トランジスタとを接続するアスベクト比が非常に高いビット線コンタクトを有しており、マイクロローディング効果を改善するためのダミーキャパシタは、ビット線コンタクトを避けて配置されていた。すなわち、従来の半導体記憶装置では、ブロックセレクタ部にビット線コンタクトを配置しなければならない都合上、このダミーキャパシタをマイクロローディング効果に対して必ずしも有効に配置できるとは限らないという問題があった。また、マイクロローディング効果の改善を優先すると、ブロックセレクタ部の面積が必要以上に増大してしまうという問題もあった。
特開平10−255483号公報
特開平11−177036号公報
特開2001−257320号公報
特開2002−94022号公報
本発明は、メモリブロック終端における強誘電体キャパシタの形状および特性を向上させた半導体記憶装置を提供する。
本発明の一態様によれば、半導体基板の表面に形成され、第1のゲートおよび前記第1のゲートを挟んで対向して配置された第1の拡散層を有する第1のトランジスタと、前記半導体基板の表面に形成され、第2のゲートおよび前記第2のゲートを挟んで対向して配置された第2の拡散層を有し、前記第2の拡散層の一方が前記第1の拡散層の一方に電気的に接続された第2のトランジスタと、前記第1のトランジスタの上方に形成され、前記第1の拡散層の他方に接続された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成され、前記第1の拡散層の前記一方に接続された上部電極とを有するメモリキャパシタと、前記第2のトランジスタの上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有するダミーキャパシタと、前記第2の拡散層の他方と前記ダミーキャパシタの下部電極とを接続する第1の導電性プラグと、前記メモリキャパシタおよび前記ダミーキャパシタの上方に形成されたビット線と、前記ダミーキャパシタの前記上部電極および前記強誘電体膜を貫通し、前記下部電極と前記ビット線とを接続する第2の導電性プラグを有することを特徴とする半導体記憶装置が提供される。
また、本発明の別の一態様によれば、半導体基板の表面に形成され、第1のゲートおよび前記第1のゲートを挟んで対向して配置された第1の拡散層を有する第1のトランジスタと、前記第1のトランジスタの上方に形成され、前記第1の拡散層の一方に接続された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成され、前記第1の拡散層の他方に接続された上部電極とを有するメモリキャパシタと、前記第1のトランジスタおよび前記メモリキャパシタからなるメモリセルが複数個直列に接続されたメモリブロックと、前記半導体基板の表面に形成され、第2のゲートおよび前記第2のゲートを挟んで対向して配置された第2の拡散層を有し、前記第2の拡散層の一方が前記メモリブロックの一端の前記第1の拡散層に電気的に接続された第2のトランジスタと、前記第2のトランジスタの上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有するダミーキャパシタと、前記第2の拡散層の他方と前記ダミーキャパシタの下部電極とを接続する第1の導電性プラグと、前記メモリキャパシタおよび前記ダミーキャパシタの上方に形成されたビット線と、前記ダミーキャパシタの前記上部電極および前記強誘電体膜を貫通し、前記下部電極と前記ビット線とを接続する第2の導電性プラグを有することを特徴とする半導体記憶装置が提供される。
本発明によれば、強誘電体キャパシタの加工におけるマイクロローディング効果を効果的に抑制できるので、メモリブロック終端における強誘電体キャパシタの形状および特性を向上させることができる。
以下、図面を参照しながら、本発明の実施例を説明する。
図1は、本発明の実施例に係わる半導体記憶装置の構造を示す断面図である。ここでは、一例として、8つのメモリセル11が直列に接続されたメモリブロック12とそのブロックセレクタ部13にかかわる部分(以下、「チェーンユニット」という。)を示した。また、ここでは、図の煩雑さを避けるために、半導体基板および層間絶縁膜のハッチングは省略した。さらに、図1の一点鎖線A-Aは、図2の平面図の位置を示している。
本発明の実施例に係わる半導体記憶装置は、8個のメモリセル11が直列に接続されたメモリブロック12、メモリブロック12の上方にメモリブロック12の長手方向(図1では、紙面左右方向。)に沿って形成されたビット線(以下、「BL」という。)、およびメモリブロック12を選択してBLに電気的に接続するためのブロックセレクタ部13を備えている。
メモリブロック12の一端はスイッチングトランジスタ14(以下、「スイッチングTr14」という。)の拡散層15を介してブロックセレクタ部13に接続され、メモリブロック12の他端はM1配線18とビアコンタクトを介してM3層のプレート配線(以下、「PL」という。)に接続されている。
以下、便宜的に、半導体基板表面のトランジスタが形成されている領域をTr層、Tr層上方の強誘電体キャパシタが形成されている領域をCapa層、Capa層上方の第1の配線層をM1層、M1層上方のBLが形成されている第2の配線層をM2層、M2層上方のStitch配線等が形成されている第3の配線層をM3層という。
メモリセル11は、Tr層に形成されたスイッチングTr14とCapa層に形成された強誘電体キャパシタからなるセルキャパシタ(以下、「M00〜M07」という。)を有し、スイッチングTr14のソース-ドレイン間にM00の両端がそれぞれ接続されている。
すなわち、スイッチングTr14の一方の拡散層15とM00の下部電極とがタングステンプラグ16(以下、「W-プラグ16」という。)で接続され、スイッチングTr14の他方の拡散層15とM00の上部電極とがアルミプラグ17(以下、「Al-プラグ17」という。)、M1配線18、および別のW-プラグ16で接続されている。
スイッチングTr14のゲートにはワード線(以下、「W0〜W7」という。)が接続され、各ゲート配線(W0〜W7)は抵抗値を下げるためにそれぞれM3層の配線でシャントされている。
ブロックセレクタ部13は、Tr層に形成された選択トランジスタ19(以下、「選択Tr19」という。)とダミートランジスタ(以下、「DT」という。)、および選択Tr19とBLを接続するビット線コンタクト20(以下、「BLコンタクト20」という。)を備えている。
DTの一方の拡散層15はスイッチングTr14の他方の拡散層15と共通に形成され、DTの他方の拡散層15は選択Tr19の一方の拡散層15と共通に形成され、選択Tr19およびDTのゲートには一対のブロック選択線BSおよび/BS(/BSは、この信号がBSの相補的な信号であることを示している。)が接続されている。
DTは、チャネル領域に適当な不純物を注入してトランジスタの閾値を下げ、ゲート電圧が負の場合でもON状態を保つよう形成されており、等価的に単なる拡散層配線と同等である。これは、いわゆるホールデッドビット線構成(詳細については、「特許文献2」を参照。)を取るために導入されている。
BLコンタクト20は、図1に示したように、強誘電体キャパシタからなる2つのダミーキャパシタ(以下、「DC00およびDC01」という。)、2つのW-プラグ16、1つのAl-プラグ17、およびM1層に形成された孤立したM1配線18を備えている。
DC00およびDC01は、M00〜M07と同様の構造でCapa層に形成されている。強誘電体キャパシタの構造および形成方法の詳細については、図6を用いて後述する。
選択Tr19の拡散層15とDC00およびDC01の下部電極とは第1のW-プラグ16で接続され、DC00およびDC01の下部電極と孤立したM1配線18とはAl-プラグ17で接続され、孤立したM1配線18とBLとは第2のW-プラグ16で接続されている。
ここで、重要なことは、M00〜M07においては、上部電極のそれぞれにAl-プラグ17が接続されているのに対して、DC00およびDC01では、Al-プラグ17が2つの上部電極の間を貫通して下部電極に接続されていることである。このような構造とすることで、メモリブロック12内のAl-プラグ17とブロックセレクタ部13のAl-プラグ17を同時に形成することができる。形成方法の詳細については、図4および図5を用いて後述する。
図2は、本発明の実施例に係わる半導体記憶装置のチェーンユニットの構造を示す平面図である。ここでは、図1に対応したメモリブロック12およびブロックセレクタ部13を一対のビット線ペア(BLおよび/BL)について示した。また、図をわかりやすくするため、層間絶縁膜のハッチングは省略し、層間絶縁膜の下にあるM00〜M07およびDC00、DC01の上部電極と、W0〜W7およびBS、/BSを示した。さらに、図2の一点鎖線B-Bは図1の断面の位置を示している。
本発明の実施例に係わる半導体記憶装置は、BL方向(図2では、紙面左右方向。)に沿って配置されたDC00、DC01、およびM00〜M07を有するチェーンユニットが、ワード線方向(図2では、紙面上下方向。)に沿って繰り返し配置されている。
メモリブロック12では、図2に示したように、M00〜M07の上部電極のほぼ中央にAl-プラグ17が接続され、W-プラグ16は対を成すセルキャパシタ(M00とM01、M02とM03、M04とM05、およびM06とM07)の両側に配置されている。
一方、ブロックセレクタ部13では、Al-プラグ17は、DC00およびDC01の上部電極の間を貫通して下部電極に接続されている。
図3は、本発明の実施例に係わる半導体記憶装置を示す回路図である。ここでは、主に、図1および図2に対応した一対のビット線ペアについてそのチェーンユニットを示した。また、図1および図2に対応する構成部分には同じ符号を使用した。
本発明の実施例に係わる半導体記憶装置は、一対のBLおよび/BLと、BLおよび/BLにそれぞれ一端が接続された2つチェーンユニット31および32とを備え、ポールデッドビット線構成を取っている。
チェーンユニット31および32は、それぞれ8つのメモリセル11を有するメモリブロック12と、選択Tr19、DT、およびBLコンタクト20を有するブロックセレクタ部13を備えている。
チェーンユニット31の一端はBLコンタクト20を介してBLに接続され、他端はPLに接続されている。チェーンユニット32の一端はBLコンタクト20を介して/BLに接続され、他端は/PL(/PLはPLと相補的な関係にあるプレート線。)に接続されている。
チェーンユニット31のメモリブロック12は、スイッチングTr14とM00が並列に接続されたメモリセル11が8個直列に接続され、それぞれのスイッチングTr14のゲートにはW0〜W7が接続されている。
チェーンユニット31のブロックセレクタ部13は、選択Tr19のドレインがDTを介してメモリブロック12の一端に接続され、選択Tr19のソースがBLコンタクト20を介してBLに接続され、選択Tr19のゲートにはBSが接続されている。
チェーンユニット32は、ブロックセレクタ部13の接続を除いて、チェーンユニット31と同様である。すなわち、チェーンユニット32では、選択Tr19のドレインが直接メモリブロック12の一端に接続され、選択Tr19のソースがDTとBLコンタクト20を介して/BLに接続され、選択Tr19のゲートには/BSが接続されている。
このような構成とすることで、ホールデッドビット線構成が達成されている。
このような構成とすることで、ホールデッドビット線構成が達成されている。
次に、上述した構成を持つ半導体記憶装置の製造工程について説明する。
図4および図5は、本発明の実施例に係わる半導体記憶装置の製造方法を示す断面図である。ここでは、主に、ブロックセレクタ部13およびその隣接するメモリブロック12にかかわる部分を示した。さらに、図1と同様に、半導体基板および層間絶縁膜のハッチングは省略した。
図4および図5は、本発明の実施例に係わる半導体記憶装置の製造方法を示す断面図である。ここでは、主に、ブロックセレクタ部13およびその隣接するメモリブロック12にかかわる部分を示した。さらに、図1と同様に、半導体基板および層間絶縁膜のハッチングは省略した。
本発明の実施例に係わる半導体記憶装置の製造方法は、Tr層にスイッチングTr14、選択Tr19、およびDTを形成する工程(ST1)と、Capa層に強誘電体キャパシタを形成する工程(ST2)と、強誘電体キャパシタの上部にAl-プラグ17を形成する工程(ST3)と、Al-プラグ17の上部(M1層)にM1配線18を形成する工程(ST4)と、必要なコンタクトを形成した後M2層にBLを形成する工程(ST5)とを備えている。
ST1では、半導体基板表面にスイッチングTr14、選択Tr19、およびDTが形成され、全面に第1の層間絶縁膜が堆積され、CMP技術によって平坦化される。その後、強誘電体キャパシタの下部電極と拡散層15を接続するためのW-プラグ16、および後のST4で形成されるM1配線18と拡散層15を接続するためのW-プラグ16の下部が形成される。
ST2では、まず、強誘電体キャパシタを構成する電極膜BE、TEおよび強誘電体膜FE、例えば、下部電極(BE)としてバリアメタルTiAlN(30nm)/Ir(120nm)、強誘電体膜(FE)としてPb(ZrxTi1−x)O3(100nm)、上部電極(TE)としてSrRuO3(10nm)/IrO2(70nm)が堆積される。(図4(a))。
次に、強誘電体キャパシタを形成するためのマスク41が形成される。(図4(b)) ここでのマスク41は、ハードマスク、例えば、下からAl2O3/SiO2、あるいは、TiAlN/Al2O3/SiO2等を用いる。
このハードマスクは、少なくともsilicon oxide film(SiOx膜:例えばSiO2膜)、aluminum oxide film(AlxOy膜:例えばAl2O3膜)、silicon aluminum oxide film(SiAlxOy膜:例えばSiAlO膜)、zirconium oxide film(ZrOx膜:例えばZrO2膜)、silicon nitride film(SixNy膜:例えばSi3N4膜)、titanium aluminum nitride (TiAlxNy膜(x=1%〜99%): 例えばTiAl0.5N0.5)、又はこれらを組み合わせた積層膜で形成されている。
ただし、マスク41に必ずしもハードマスクを用いる必要はなく、場合によっては、フォトレジストを用いても構わない。
次に、RIE法を用いて、強誘電体キャパシタ(M00〜M07、DC00およびDC01)を加工する。(図4(c)) 高温RIE(200C以上)を用いる場合は、マスク41にはハードマスクが適している。エッチング加工後、マスク41は残しても良いし、無くしても良い。以下の図5には、マスク41を残さない場合を示した。(マスク41を残す場合については、後述の図7を参照。)。
ST3では、水素保護膜(図示せず。)、および第2の層間絶縁膜が堆積され、CMP技術によって平坦化され、M00〜M07の上部電極へのAl-プラグ17、およびDC00、DC01の下部電極へのAl-プラグ17が同時に形成される。(図5(d))。
ここで、水素保護膜としては、少なくともsilicon oxide film(SiOx膜:例えばSiO2膜)、aluminum oxide film(AlxOy膜:例えばAl2O3膜)、silicon aluminum oxide film(SiAlxOy膜:例えばSiAlO膜)、zirconium oxide film(ZrOx膜:例えばZrO2膜)、silicon nitride film(SixNy膜:例えばSi3N4膜)、またはこれらを組み合わせた積層膜が使用される。
ST4では、対を成すセルキャパシタの両側にあるST1で形成されたW-プラグ16(下部)の上部にさらにW-プラグ16が形成される。(図5(e)) ここで、W-プラグ16を先に形成して、その後にST3のAl-プラグ17を形成することもできる。
次に、M00〜M07の上部電極とスイッチングTr14の拡散層15を接続するためのM1配線18、およびDC00およびDC01の下部電極とBLを接続するための孤立したM1配線18が形成される。(図5(f))。
ST5では、第3の層間絶縁膜が堆積され、CMP技術によって平坦化された後、M2層にBLが形成される。さらに、同様にして、M3層にPL、Stitch配線などの配線が形成され、図1に示した構造が完成する。
図6は、本発明の実施例に係わる半導体記憶装置の強誘電体キャパシタの構造を示す断面図である。ここでは、2種類のマスクを用いて形成される場合をそれらのマスクを残した状態で示した。
本発明の実施例に係わる半導体記憶装置の強誘電体キャパシタは、対を成す2つの強誘電体キャパシタM0およびM1からなり、1つの共通下部電極61の上に強誘電体膜62を介して2つの個別上部電極63aおよび63bが形成されている。
上部電極63aおよび63bの上にはそれぞれ第1のマスク64aおよび64bが形成され、これらと上部電極63aおよび63bを覆うように第2のマスク65が形成されている。
このような構造の強誘電体キャパシタの製造方法は、まず、図5(b)に示したように、TEの上に第1のマスク63aおよび63bが形成され、TEおよび一部のFEがエッチング加工され、個別の上部電極64aおよび64bが形成される。
次に、第1のマスク63aおよび63bと上部電極64aおよび64bを覆うように第2のマスク65が形成され、これを用いて残りのFEとBEがエッチング加工され、共通の下部電極62が形成される。このようにして、図4および図5に示したように、メモリブロック12内のM00〜M07およびブロックセレクタ部13のDC00およびDC01が同時に形成される。
図7は、本発明の実施例に係わる半導体記憶装置のブロックセレクタ部13およびそれに隣接するメモリブロック12の構造を示す断面図である。ここでは、図6で示した構造、つまり、共有伝キャパシタの形成に使用した第1および第2のマスクを残した状態のM00、M01、DC00、およびDC01を使用した場合を示した。また、M00、M01、DC00、およびDC01を除く構成部分は、図1と同様であるので、同じ符号を使用し詳細な説明は省略する。
本発明の実施例に係わる半導体記憶装置のDC00およびDC01においては、図7に示したように、共通の下部電極61に選択Tr19の拡散層15からのW-プラグ16が接続され、BLに繋がる孤立したM1配線18からのAl-プラグ17が対を成す2つの上部電極63aおよび63bの間を貫通して下部電極61に接続されている。このAl-プラグ17は上部電極63aおよび63bの間の第2のマスク65および強誘電体膜62を貫通している。
一方、メモリブロック12のM00およびM01においては、下部電極61にスイッチングTr14の拡散層15からW-プラグ16が接続され、個別の上部電極63aおよび63bにはそれぞれ異なるM1配線18からのAl-プラグ17が接続されている。このAl-プラグ17は、第1のマスク64a、64b、および第2のマスク65を貫通して上部電極63aおよび63bに接続されている。
すなわち、層間絶縁膜、マスク64および65、強誘電体膜62をエッチングし、電極膜61または63でエッチングが停まるようなRIEでAl-プラグ17を埋め込むコンタクトを加工すれば、図7の構造を同時に達成することができる。
上記実施例によれば、BLコンタクト20の配置にかかわらずダミーキャパシタ(DC00およびDC01)を配置できるので、強誘電体キャパシタの加工におけるマイクロローディング効果を効果的に抑制でき、メモリブロック12の終端におけるセルキャパシタ(M00〜M07)の形状および特性を向上させることができる。
また、上記実施例によれは、ブロックセレクタ部13のAl-プラグ17は、DC00およびDC01の上部電極の間を貫通する構造なので、メモリブロック12内のM00〜M07の上部電極に接続されるAl-プラグ17と同じ工程で形成することができる。このため、工程数を増やすことなく、強誘電体キャパシタの形成におけるマイクロローディング効果を効果的に抑制することができる。
上述の実施例では、ダミーキャパシタ(DC00およびDC01)は、セルキャパシタ(M00〜M07)と同じサイズであるとしたが、本発明はこれに限られるものではなく、ブロックセレクタ部13に配置可能なサイズであれば原理的には適用可能である。特に、図8に示したように、ダミーキャパシタとそれに隣接するセルキャパシタの間隔(d)が、メモリブロック12内でのセルキャパシタ間の間隔に等しいように設定すれば、強誘電体キャパシタを加工する際のマイクロローディング効果を最も効果的に抑制することができる。
また、上述の実施例では、強誘電体キャパシタの加工に際して、第1のマスク64aおよび64bでFEの途中までをエッチング加工するとしたが、本発明はこれに限られるものではなく、例えば、図9に示したように、第1のマスク64aおよび64bでTE、FE、およびBEの途中までをエッチング加工し、第2のマスクで残りのBEをエッチングするようにしても良い。
さらに、上述の実施例では、強誘電体キャパシタの加工は2種類のマスクを使用するとしたが、本発明はこれに限られるものではなく、1種類のマスクで同様な構造を形成する(例えば、「特許文献3」を参照。)こともできる。
さらに、上述の実施例では、BLコンタクト20においてダミーキャパシタ(DC00およびDC01)とM1配線18との接続にAl-プラグ17を用いるとしたが、本発明はこれに限られるものではなく、例えば、水素プロセスが強誘電体キャパシタの特性に影響を与えない範囲で、W-プラグ16を用いても良い。
11 メモリセル
12 メモリブロック
13 ブロックセレクタ部
14 スイッチングTr
15 拡散層
16 W-プラグ
17 Al-プラグ
18 M1配線
19 選択Tr
20 BLコンタクト
12 メモリブロック
13 ブロックセレクタ部
14 スイッチングTr
15 拡散層
16 W-プラグ
17 Al-プラグ
18 M1配線
19 選択Tr
20 BLコンタクト
Claims (4)
- 半導体基板の表面に形成され、第1のゲートおよび前記第1のゲートを挟んで対向して配置された第1の拡散層を有する第1のトランジスタと、
前記半導体基板の表面に形成され、第2のゲートおよび前記第2のゲートを挟んで対向して配置された第2の拡散層を有し、前記第2の拡散層の一方が前記第1の拡散層の一方に電気的に接続された第2のトランジスタと、
前記第1のトランジスタの上方に形成され、前記第1の拡散層の他方に接続された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成され、前記第1の拡散層の前記一方に接続された上部電極とを有するメモリキャパシタと、
前記第2のトランジスタの上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有するダミーキャパシタと、
前記第2の拡散層の他方と前記ダミーキャパシタの下部電極とを接続する第1の導電性プラグと、
前記メモリキャパシタおよび前記ダミーキャパシタの上方に形成されたビット線と、
前記ダミーキャパシタの前記上部電極および前記強誘電体膜を貫通し、前記下部電極と前記ビット線とを接続する第2の導電性プラグを有することを特徴とする半導体記憶装置。 - 半導体基板の表面に形成され、第1のゲートおよび前記第1のゲートを挟んで対向して配置された第1の拡散層を有する第1のトランジスタと、
前記第1のトランジスタの上方に形成され、前記第1の拡散層の一方に接続された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成され、前記第1の拡散層の他方に接続された上部電極とを有するメモリキャパシタと、
前記第1のトランジスタおよび前記メモリキャパシタからなるメモリセルが複数個直列に接続されたメモリブロックと、
前記半導体基板の表面に形成され、第2のゲートおよび前記第2のゲートを挟んで対向して配置された第2の拡散層を有し、前記第2の拡散層の一方が前記メモリブロックの一端の前記第1の拡散層に電気的に接続された第2のトランジスタと、
前記第2のトランジスタの上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有するダミーキャパシタと、
前記第2の拡散層の他方と前記ダミーキャパシタの下部電極とを接続する第1の導電性プラグと、
前記メモリキャパシタおよび前記ダミーキャパシタの上方に形成されたビット線と、
前記ダミーキャパシタの前記上部電極および前記強誘電体膜を貫通し、前記下部電極と前記ビット線とを接続する第2の導電性プラグを有することを特徴とする半導体記憶装置。 - 前記ダミーキャパシタに隣接する前記メモリキャパシタと前記ダミーキャパシタとの間隔が前記メモリブロックにおける前記メモリキャパシタ間の間隔に等しいことを特徴とする請求項2に記載の半導体記憶装置。
- 前記ダミーキャパシタは、2個の強誘電体キャパシタが対を成し、共通の下部電極と個別の上部電極とを持つことを特徴とする請求項1または請求項2に記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007056403A JP2008218842A (ja) | 2007-03-06 | 2007-03-06 | 半導体記憶装置 |
US12/038,226 US7821049B2 (en) | 2007-03-06 | 2008-02-27 | Semiconductor memory device and method for fabricating semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007056403A JP2008218842A (ja) | 2007-03-06 | 2007-03-06 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008218842A true JP2008218842A (ja) | 2008-09-18 |
Family
ID=39740766
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007056403A Abandoned JP2008218842A (ja) | 2007-03-06 | 2007-03-06 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7821049B2 (ja) |
JP (1) | JP2008218842A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012216702A (ja) * | 2011-04-01 | 2012-11-08 | Rohm Co Ltd | データ保持装置及びこれを用いた論理演算回路 |
US10984866B2 (en) | 2019-09-03 | 2021-04-20 | Yangtze Memory Technologies Co., Ltd. | Non-volatile memory device utilizing dummy memory block as pool capacitor |
US11282849B2 (en) | 2019-09-03 | 2022-03-22 | Yangtze Memory Technologies Co., Ltd. | Non-volatile memory device utilizing dummy memory block as pool capacitor |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20100002596A (ko) * | 2008-06-30 | 2010-01-07 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US9536822B2 (en) * | 2008-10-13 | 2017-01-03 | Texas Instruments Incorporated | Drawn dummy FeCAP, via and metal structures |
TWI730736B (zh) * | 2020-04-24 | 2021-06-11 | 力晶積成電子製造股份有限公司 | 靜態隨機存取記憶體元件及其製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3766181B2 (ja) * | 1996-06-10 | 2006-04-12 | 株式会社東芝 | 半導体記憶装置とそれを搭載したシステム |
US6603161B2 (en) | 2000-03-10 | 2003-08-05 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and method for manufacturing the same |
JP4481464B2 (ja) * | 2000-09-20 | 2010-06-16 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
JP4688343B2 (ja) * | 2001-05-16 | 2011-05-25 | ルネサスエレクトロニクス株式会社 | 強誘電体メモリ装置 |
US6800890B1 (en) * | 2002-12-30 | 2004-10-05 | Infineon Technologies Aktiengesellschaft | Memory architecture with series grouped by cells |
JP4316358B2 (ja) | 2003-11-27 | 2009-08-19 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
-
2007
- 2007-03-06 JP JP2007056403A patent/JP2008218842A/ja not_active Abandoned
-
2008
- 2008-02-27 US US12/038,226 patent/US7821049B2/en not_active Expired - Fee Related
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US11282849B2 (en) | 2019-09-03 | 2022-03-22 | Yangtze Memory Technologies Co., Ltd. | Non-volatile memory device utilizing dummy memory block as pool capacitor |
TWI794562B (zh) * | 2019-09-03 | 2023-03-01 | 大陸商長江存儲科技有限責任公司 | 利用虛設儲存塊作為池電容器的非揮發性記憶體元件 |
US11737264B2 (en) | 2019-09-03 | 2023-08-22 | Yangtze Memory Technologies Co., Ltd. | Non-volatile memory device utilizing dummy memory block as pool capacitor |
Also Published As
Publication number | Publication date |
---|---|
US7821049B2 (en) | 2010-10-26 |
US20080217669A1 (en) | 2008-09-11 |
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|
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