JP2739964B2 - クロック切替回路 - Google Patents

クロック切替回路

Info

Publication number
JP2739964B2
JP2739964B2 JP63240713A JP24071388A JP2739964B2 JP 2739964 B2 JP2739964 B2 JP 2739964B2 JP 63240713 A JP63240713 A JP 63240713A JP 24071388 A JP24071388 A JP 24071388A JP 2739964 B2 JP2739964 B2 JP 2739964B2
Authority
JP
Japan
Prior art keywords
clock
output
switching
nand gate
input terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63240713A
Other languages
English (en)
Other versions
JPH0290308A (ja
Inventor
幸生 宇都宮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP63240713A priority Critical patent/JP2739964B2/ja
Priority to US07/406,608 priority patent/US5099141A/en
Priority to FR8912518A priority patent/FR2637096B1/fr
Priority to KR1019890013967A priority patent/KR960003062B1/ko
Publication of JPH0290308A publication Critical patent/JPH0290308A/ja
Application granted granted Critical
Publication of JP2739964B2 publication Critical patent/JP2739964B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Electronic Switches (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばICカード用リーダ・ライタに使用
されてICカード動作用のクロック周波数等を切替えるク
ロック切替回路に関する。
（従来の技術） CPU及びメモリ等が内蔵されたICカードは、プリペイ
ドカード等として多用されつつあるが規格上は未だ非統
一的な部分があり、例えば、CPU動作用のクロックの周
波数は、4.9152MHzのものと3.579545MHzのものとの２種
類がある。このため、ICカードに対する情報の書込み、
読取りに使用されるリーダ・ライタには、上記２種の周
波数のクロックをそれぞれ発振するクロック発振回路が
備えられ、挿入されたICカードに対し、動作クロックが
何れのものであるかの確認動作を行ってから、その確認
された周波数のクロックでカード内のCPUを動作させる
ことが行われている。
クロック切替回路は、このような動作クロックが何れ
の周波数のものであるかの確認動作時、又はその確認動
作後に確認された周波数のクロックに切替える場合等に
おいて使用されるものであり、その回路構成としては、
例えば第４図に示すようなものが考えられている。
第４図中、１は第１のクロックである4.9152MHzのク
ロック（以下、f1クロックという）の入力端子、２は第
２のクロックである3.579545MHzのクロック（以下、f2
クロックという）の入力端子、３は周波数切替信号（以
下、単に切替信号という）の入力端子であり、f1クロッ
クの入力端子及び切替信号の入力端子３が第１のNANDゲ
ート４の入力端子に接続され、f2クロックの入力端子２
が第２のNANDゲート５の一方の入力端子に接続されると
ともに、切替信号の入力端子３がインバータ６を介して
その第２のNANDゲート５の他方の入力端子に接続されて
いる。また、第１、第２のNANDゲート４、５の各出力端
子が第３のNANDゲート７の入力端子に接続され、この第
３のNANDゲート７の出力端子から、f1クロック又はf2ク
ロックが切替え出力されるようになっている。
第５図は、上述のクロック切替回路における各信号の
タイミングチャートを示したものであり、同図（ａ）
は、f1クロック、同図（ｂ）はf2クロック、同図（ｃ）
は切替信号を示しており、切替信号は、ＨレベルとＬレ
ベルの２レベルに変化する信号からなっている。そし
て、切替信号がＨレベルのとき、第１のNANDゲート４が
開路してその出力端子にf1クロックが現われ、一方、第
２のNANDゲート５は閉路してその出力はＨレベルとな
り、第３のNANDゲート７からはf1クロックが出力され
る。
次いで、このf1クロックの出力中に切替信号がＨレベ
ルからＬレベルに切替ると、この切替タイミングで、上
記とは逆に第１のNANDゲート４が直ちに閉路してその出
力はＨレベルとなり（第５図（ｄ））、一方、第２のNA
NDゲート５は開路してその出力端子にf2クロックが現わ
れ（第５図（ｅ））、第３のNANDゲート７からはf2クロ
ックが切替え出力される（第５図（ｆ））。また、f2ク
ロックの出力中に、切替信号がＬレベルからＨレベルに
切替ると、この切替タイミングで直ちに第１のNANDゲー
ト４が開路し、第２のNANDゲート５が閉路して、前述の
状態に戻り、第３のNANDゲート７からはf1クロックが切
替え出力される。
（発明が解決しようとする課題） 従来のクロック切替回路では、切替信号がＨレベルか
らＬレベル又はその逆に切替ったとき、その切替タイミ
ングで直ちに第１のNANDゲート４及び第２のNANDゲート
５が、開路又は閉路して第３のNANDゲート７からf1クロ
ックとf2クロックとが切替え出力されるようになってい
た。このため、その切替タイミングによっては、第３の
NANDゲートから切替え出力されるクロック中のf1クロッ
クとf2クロックの切替え部分に、第５図（ｆ）中、＊印
で示すように、f1クロック又はf2クロックのクロック幅
とは異なるクロック幅の変動部分が生じてしまう。した
がって、このようなクロックでICカード中のCPU等を駆
動すると誤動作を生じさせる恐れがあるので、このよう
な従来のクロック切替回路を内蔵したICカード用リーダ
・ライタでは、クロック切替回路によるクロックの切替
えの際は、リセット信号（第５図（ｇ））によりICカー
ドを一旦リセットし、クロック周波数が切替った後、そ
のリセットを解除してICカードを起動させるということ
が行われていた。しかし、このようにリセット動作を行
わせるようにすると、ソフトウゥア上の負担が大きくな
ってしまうとともに、処理時間が長くなってしまうとい
う問題があった。
この発明は上記事情に基づいてなされたもので、クロ
ック幅の変動部分を生じさせることなくf1クロックとf2
クロックとを切替え出力させることができて、ICカード
リーダ・ライタ等に適用したとき、クロック周波数の切
替えの際に、誤動作防止の目的でICカードを一旦リセッ
トさせる必要のないクロック切替開路を提供することを
目的とする。
［発明の構成］ （課題を解決するための手段） この発明は上記課題を解決するために、第１のクロッ
クと該第１のクロックよりも周波数の小さな第２のクロ
ックとを入力し、切替信号により当該第１のクロックと
第２のクロックとを切替え出力するクロック切替回路で
あって、前記第１のクロックの出力中に前記切替信号が
第１の状態から第２の状態に変化した際に閉路して第１
のクロックの出力を中止させる第１の手段と、前記第２
の状態の切替信号と前記第１の手段にて前記第１のクロ
ックの出力が中止した後の次の第２のクロックパルスと
に同期して開路し該第２のクロックを出力させる第２の
手段と、該第２のクロックの出力中に前記切替信号が第
２の状態から第１の状態に変化した際に当該第２のクロ
ックパルスに同期して閉路して第２のクロックの出力を
中止させる第３の手段と、前記第１の状態の切替信号と
前記第３の手段により第２のクロックの出力が中止され
た後の第１のクロックパルスとに同期して開路し該第１
のクロックを出力させる第４の手段と、この第４の手段
の開路を第１のクロックパルスの少なくとも１周期分遅
延させる第５の手段と、を有することを要旨とする。
（作用） 上記構成において、f1クロック（第１のクロック）の
出力中に切替信号が第１の状態から第２の状態に変化し
た際に閉路してf1クロックの出力を中止させ、第２の状
態の切替信号と前記f1クロックの出力を中止させた第１
の手段にてf1クロックの出力が中止した後の次のf2クロ
ック（第２のクロック）パルスとに同期して開路し当該
f2クロックが出力される。
また、f2クロックの出力中に切替信号が第２の状態か
ら第１の状態に変化した際にf2クロックパルスに同期し
て閉路して（第３の手段）f2クロックの出力を中止させ
る。次いで第１の状態の切替信号と第３の手段によりf2
クロックの出力が中止された後のf1クロックパルスとに
同期して開路し（第４の手段）f1クロックが出力され
る。この第４の手段の開路は、f1クロックパルスの１周
期分遅延される（第５の手段）。
（実施例） 以下、この発明の実施例を第１図ないし第３図に基づ
いて説明する。
まず、第１図を用いて、この実施例に係るクロック切
替回路の概要を説明すると、当該クロック切替回路100
には、f1クロック発振回路200及びf2クロック発振回路3
00が接続され、また、切替信号入力端子400からは、切
替信号が入力されるようになっている。切替信号は、前
記と同様に、ＨレベルとＬレベルの２レベルに変化する
信号からなっており、クロック切替回路100は、切替信
号がＨレベルのときはf1クロックを出力し、Ｌレベルの
ときはf2クロックを切替え出力するようになっている。
次いで、第２図を用いて、クロック切替回路100の内
部構成を説明する。
同図中、201はf1クロックの入力端子、301はf2クロッ
クの入力端子であり、f1クロックの入力端子201が第１
のフリップフロップ101及び第２のフリップフロップ102
の各CK入力端子に接続され、第１のフリップフロップ10
1のＱ出力端子が第２のフリップフロップ102のＤ入力端
子に接続されている。また、第２のフリップフロップ10
2の出力端子が第１のNANDゲート103の一方の入力端子
に接続されるとともに、f1クロックの入力端子201がイ
ンバータ104を介してその第１のNANDゲート103の他方の
入力端子に接続されている。上記第１のフリップフロッ
プ101、第２のフリップフロップ102、第１のNANDゲート
103及びインバータ104で、f1クロックの入力端子201か
ら入力したf1クロックをオン、オフする第１の切替手段
が構成されている。
また、f2クロックの入力端子301が第３のフリップフ
ロップ105のCK入力端子に接続され、その第３のフリッ
プフロップ105の出力端子が第２のNANDゲート106の一
方の入力端子に接続されるとともに、f2クロックの入力
端子301がインバータ107を介して第２のNANDゲート106
の他方の入力端子に接続されている。上記第３のフリッ
プフロップ105、第２のNANDゲート106及びインバータ10
7で、f2クロックの入力端子301から入力したf2クロック
をオン、オフする第２の切替手段が構成されている。
上記第３のフリップフロップ105の出力端子は、さ
らに第１のフリップフロップ101におけるＤ入力端子に
接続され、電源電圧Vccの入力端子が、第３のフリップ
フロップ105におけるＳ（セット）入力端子とＲ（リセ
ット）入力端子及び第１、第２のフリップフロップ10
1、102における各Ｒ入力端子に接続されている。
一方、切替信号入力端子400が、第１、第２のフリッ
プフロップ101、102における各Ｓ入力端子及び第３のフ
リップフロップ105のＤ入力端子に接続されている。
そして、第１、第２のNANDゲート103、106の各出力端
子が第３のNANDゲート108の入力端子に接続され、この
第３のNANDゲート108の出力端子から、f1クロック又はf
2クロックが切替え出力されるようになっている。
次に、第３図を用いて上述のように構成されたクロッ
ク切替回路の作用を説明する。
第３図（ａ）はf1クロック、同図（ｂ）はf2クロッ
ク、同図（ｃ）は切替信号をそれぞれ示している。
まず、切替信号がＨレベルのときは、第３のフリップ
フロップ105の出力がＬレベルとなり、第２のNANDゲ
ート106が閉路する。一方、第１のフリップフロップ101
のＱ出力がＬレベルで、第２のフリップフロップ102の
出力がＨレベルとなり、第１のNANDゲート103が開路
する。このとき、第２のNANDゲート106の出力はＨレベ
ルとなっていて第３のNANDゲート108も開路しているの
で、その第３のNANDゲート108からf1クロックが出力さ
れる（第３図（ｇ））。
次いで、このf1クロックの出力中に切替信号がＨレベ
ルからＬレベルになると、このＬレベル切替信号が、第
１、第２のフリップフロップ101、102のＳ入力端子に入
力し、当該第２のフリップフロップ102の出力がＬレ
ベルとなり（第３図（ｆ））、第１のNANDゲート103が
閉路してf1クロックの出力が停止される。一方、このf1
クロックの停止後、f2クロックの立上り、即ち、このf2
クロックに同期して第３のフリップフロップ105の出
力がＨレベルに転じ（第３図（ｄ））、第２のNANDゲー
ト106が開路する。このとき、第１のNANDゲート103の出
力はＨレベルとなっていて第３のNANDゲート108も開路
しているので、その第３のNANDゲート108からはf2クロ
ックが切替え出力される（第３図（ｈ））。
また、f2クロックの出力中に、切替信号がＬレベルか
らＨレベルになると、このf2クロックの立上り、即ち、
f2クロックに同期して第３のフリップフロップ105の
出力が、Ｌレベルに転じ（第３図（ｄ））、第２のNAND
ゲート106が閉路してf2クロックの出力が停止される。
次いで、このf2クロックの停止後、f1クロックの立上
り、即ち、このf1クロックに同期して、順次、第１のフ
リップフロップ101のＱ出力がＬレベル、第２のフリッ
プフロップ102の出力がＨレベルに転じ（第３図
（ｅ）、（ｆ））、第１のNANDゲート103が開路する。
このとき前述と同様にして第３のNANDゲート108も開路
しているので、その第３のNANDゲート108からはf1クロ
ックが切替え出力される（第３図（ｇ））。
このように、切替信号がＨレベルとＬレベルとの間で
切替ると、出力中のクロックが停止した後、次のクロッ
クを切替え出力させる切替手段が、その切替え出力され
るクロックに同期して開路するので、その切替え部分
に、クロック幅の変動部分が生じることなく、f1クロッ
クとf2クロックとが正常に切替え出力される（第３図
（ｉ））。
［発明の効果］ 以上説明したように、この発明によれば、切替信号が
入力した時、出力中のクロックが停止した後、次のクロ
ックを切替え出力させる切替手段が、その切替え出力さ
れるクロックに同期して開路するので、その切替え部分
にクロック幅の変動部分を生じさせることなく、f1クロ
ックとf2クロックとを正常に切替え出力させることがで
きるという利点がある。
また、f2クロックからf1クロックへの切替時にf1クロ
ックパルスの少なくとも１周期分遅延させてf1クロック
を出力させているため、前記切替時に１ノイズの発生を
防止できるという利点がある。
したがって、ICカードリーダ・ライタ等に適用したと
き、クロック周波数の切替えの際に、誤動作防止の目的
でICカードを一旦リセットさせる必要がなくなり、ソフ
トウェア上の負担を軽減することができるとともに処理
時間の短縮を図ることができる。
【図面の簡単な説明】
第１図ないし第３図はこの発明に係るクロック切替回路
の実施例を示すもので、第１図はブロック図、第２図は
回路図、第３図はクロック及び切替信号等のタイミング
チャート、第４図は従来のクロック切替回路を示す回路
図、第５図は同上従来例におけるクロック及び切替信号
等のタイミングチャートである。 101:第１のフリップフロップ、 102:第２のフリップフロップ、 103:第１、第２のフリップフロップとともに第１の切替
手段を構成する第１のNANDゲート、 105:第３のフリップフロップ、 106:第３のフリップフロップとともに第２の切替手段を
構成する第２のNANDゲート、 201:第１のクロックの入力端子、 301:第２のクロックの入力端子、 400:切替信号入力端子。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】第１のクロックと該第１のクロックよりも
    周波数の小さな第２のクロックとを入力し、切替信号に
    より当該第１のクロックと第２のクロックとを切替え出
    力するクロック切替回路であって、 前記第１のクロックの出力中に前記切替信号が第１の状
    態から第２の状態に変化した際に閉路して第１のクロッ
    クの出力を中止させる第１の手段と、 前記第２の状態の切替信号と前記第１の手段にて前記第
    １のクロックの出力が中止した後の次の第２のクロック
    パルスとに同期して開路し該第２のクロックを出力させ
    る第２の手段と、 該第２のクロックの出力中に前記切替信号が第２の状態
    から第１の状態に変化した際に当該第２のクロックパル
    スに同期して閉路して第２のクロックの出力を中止させ
    る第３の手段と、 前記第１の状態の切替信号と前記第３の手段により第２
    のクロックの出力が中止された後の第１のクロックパル
    スとに同期して開路し該第１のクロックを出力させる第
    ４の手段と、 この第４の手段の開路を第１のクロックパルスの少なく
    とも１周期分遅延させる第５の手段と、 を有することを特徴とするクロック切替回路。
JP63240713A 1988-09-28 1988-09-28 クロック切替回路 Expired - Lifetime JP2739964B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP63240713A JP2739964B2 (ja) 1988-09-28 1988-09-28 クロック切替回路
US07/406,608 US5099141A (en) 1988-09-28 1989-09-13 Clock signal switching circuit
FR8912518A FR2637096B1 (fr) 1988-09-28 1989-09-25 Circuit de commutation, notamment pour signaux d'horloge
KR1019890013967A KR960003062B1 (ko) 1988-09-28 1989-09-28 클럭신호스위칭회로와 그 스위칭방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63240713A JP2739964B2 (ja) 1988-09-28 1988-09-28 クロック切替回路

Publications (2)

Publication Number Publication Date
JPH0290308A JPH0290308A (ja) 1990-03-29
JP2739964B2 true JP2739964B2 (ja) 1998-04-15

Family

ID=17063602

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63240713A Expired - Lifetime JP2739964B2 (ja) 1988-09-28 1988-09-28 クロック切替回路

Country Status (4)

Country Link
US (1) US5099141A (ja)
JP (1) JP2739964B2 (ja)
KR (1) KR960003062B1 (ja)
FR (1) FR2637096B1 (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04288607A (ja) * 1991-03-18 1992-10-13 Sharp Corp クロック信号切り換え回路
JPH04287458A (ja) * 1991-03-18 1992-10-13 Fujitsu Ltd シリアルインターフェースの伝送速度制御方式およびデータ伝送を行う装置
US5289050A (en) * 1991-03-29 1994-02-22 Victor Company Of Japan, Ltd. Clock signal selection circuit
GB9109445D0 (en) * 1991-05-01 1991-06-26 Ncr Co A circuit for glitch-free switching of asynchronous clock sources
US5381542A (en) * 1991-07-29 1995-01-10 Unisys Corporation System for switching between a plurality of clock sources upon detection of phase alignment thereof and disabling all other clock sources
US5231636A (en) * 1991-09-13 1993-07-27 National Semiconductor Corporation Asynchronous glitchless digital MUX
US5274678A (en) * 1991-12-30 1993-12-28 Intel Corporation Clock switching apparatus and method for computer systems
US5414308A (en) * 1992-07-29 1995-05-09 Winbond Electronics Corporation High frequency clock generator with multiplexer
US5418825A (en) * 1992-09-16 1995-05-23 Texas Instruments Incorporated Time-domain boundary bridge method and apparatus
EP0602422A1 (en) * 1992-12-15 1994-06-22 International Business Machines Corporation Dynamic frequency shifting with divide by one clock generators
US5357146A (en) * 1992-12-31 1994-10-18 At&T Bell Laboratories Glitch-free clock multiplexer
JP3425177B2 (ja) * 1993-03-24 2003-07-07 株式会社東芝 データ伝送システム
JPH06318123A (ja) * 1993-05-07 1994-11-15 Nec Ic Microcomput Syst Ltd 半導体集積回路
US5623223A (en) * 1994-10-12 1997-04-22 National Semiconductor Corporation Glitchless clock switching circuit
FR2726409B1 (fr) * 1994-10-28 1996-12-13 Suisse Electronique Microtech Multiplexeur de variables logiques
US5877636A (en) * 1996-10-18 1999-03-02 Samsung Electronics Co., Ltd. Synchronous multiplexer for clock signals
KR100562483B1 (ko) * 1998-09-04 2006-06-01 삼성전자주식회사 버스 클락 주파수 변환 방법
DE19844671C1 (de) * 1998-09-29 1999-10-07 Siemens Ag Spikefreie Taktumschaltung
US6292038B1 (en) * 1998-12-23 2001-09-18 Intel Corporation Smooth clock switching for power managed PCI adapters
US6453425B1 (en) 1999-11-23 2002-09-17 Lsi Logic Corporation Method and apparatus for switching clocks presented to synchronous SRAMs
US6642766B2 (en) * 2000-10-12 2003-11-04 Matsushita Electric Industrial Co., Ltd. Digital circuit, LSI including the same and method for removing noise
US6917608B1 (en) 2000-12-22 2005-07-12 National Semiconductor Corporation Microsequencer microcode bank switched architecture
US6963554B1 (en) 2000-12-27 2005-11-08 National Semiconductor Corporation Microwire dynamic sequencer pipeline stall
JP2003044161A (ja) * 2001-08-01 2003-02-14 Fujitsu Ltd クロック制御方法及びクロック制御回路並びにｉｃカードリード及び／又はライト装置
US6988215B2 (en) * 2001-09-14 2006-01-17 Medtronic, Inc. Method and apparatus for synchronization of clock domains
US6693477B2 (en) 2001-10-22 2004-02-17 Research In Motion Limited Clock circuit for a microprocessor
US6900674B2 (en) * 2002-11-21 2005-05-31 Sun Microsystems, Inc. Method and circuitry for phase align detection in multi-clock domain
US7446588B2 (en) * 2003-12-11 2008-11-04 International Business Machines Corporation Highly scalable methods and apparatus for multiplexing signals
US6973155B2 (en) * 2004-03-25 2005-12-06 International Business Machines Corporation Highly scalable glitch-free frequency divider
US6972604B2 (en) * 2004-05-06 2005-12-06 International Business Machines Corporation Circuit for compensating LPF capacitor charge leakage in phase locked loop systems
US6980038B2 (en) * 2004-05-06 2005-12-27 International Business Machines Corporation Circuit for compensating charge leakage in a low pass filter capacitor of PLL systems
US7245161B2 (en) * 2005-09-15 2007-07-17 International Business Machines Corporation Apparatus and method for verifying glitch-free operation of a multiplexer
US20090315597A1 (en) * 2008-06-24 2009-12-24 Subba Reddy Kallam Clock Selection for a Communications Processor having a Sleep Mode
JP4640495B2 (ja) * 2008-11-27 2011-03-02 トヨタ自動車株式会社 電気絶縁型スイッチング素子駆動装置
FR2952770B1 (fr) * 2009-11-13 2011-11-25 Thales Sa Circuit de commutation d'horloges sans parasites
CN105406984B (zh) * 2015-10-22 2019-05-31 上海斐讯数据通信技术有限公司 一种实现主备倒换背板时钟的***及方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3708686A (en) * 1970-04-30 1973-01-02 Lorain Prod Corp Frequency comparator
US4419629A (en) * 1980-06-25 1983-12-06 Sperry Corporation Automatic synchronous switch for a plurality of asynchronous oscillators
JPS59221114A (ja) * 1983-05-31 1984-12-12 Fujitsu Ltd クロツク信号切換回路
JPS59221115A (ja) * 1983-05-31 1984-12-12 Fujitsu Ltd クロツク信号切換回路
US4748417A (en) * 1985-02-05 1988-05-31 Siemens Aktiengesellschaft Method and circuit arrangement for switching a clock-controlled device having a plurality of operating statuses
JPS6228823A (ja) * 1985-07-31 1987-02-06 Toshiba Corp 信号切換回路
JPS62229491A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 携帯可能記録媒体の読取り／書込み装置
GB8615399D0 (en) * 1986-06-24 1986-07-30 Int Computers Ltd Switching circuit
JP2535848B2 (ja) * 1986-10-22 1996-09-18 ヤマハ株式会社 同期クロックの変更方法およびその装置
JPS63117514A (ja) * 1986-11-05 1988-05-21 Mitsubishi Electric Corp クロツク信号切換回路
GB2198012B (en) * 1986-11-20 1990-07-04 Sony Corp Clock signal multiplexers
US4789984A (en) * 1987-10-16 1988-12-06 American Telephone And Telegraph Company, At&T Bell Laboratories High-speed multiplexer circuit
US4988901A (en) * 1988-04-15 1991-01-29 Sharp Kabushiki Kaisha Pulse detecting device for detecting and outputting a pulse signal related to the slower frequency input pulse
US4853653A (en) * 1988-04-25 1989-08-01 Rockwell International Corporation Multiple input clock selector

Also Published As

Publication number Publication date
JPH0290308A (ja) 1990-03-29
FR2637096A1 (fr) 1990-03-30
KR900005264A (ko) 1990-04-13
KR960003062B1 (ko) 1996-03-04
FR2637096B1 (fr) 1994-12-16
US5099141A (en) 1992-03-24

Similar Documents

Publication Publication Date Title
JP2739964B2 (ja) クロック切替回路
US5250858A (en) Double-edge triggered memory device and system
JPH04263510A (ja) フリップフロップ回路
US4417155A (en) Anti-chatter circuit for small portable apparatus
US4479065A (en) Chattering preventive circuit
JPS62245814A (ja) パルス回路
US5969548A (en) Frequency divider with low power consumption
JPS6066517A (ja) クロック切換回路
JPH11110068A (ja) 半導体装置
JP6389937B1 (ja) 電源制御回路及び電源制御回路を備えた論理回路装置
KR19990057918A (ko) 집적회로의 필터 장치
KR100211120B1 (ko) 클럭분주회로
JPH05152904A (ja) 半導体装置
JP2776157B2 (ja) 発振回路
KR100192012B1 (ko) 노이즈 제거장치
JP2003195972A (ja) クロック信号発生デバイス
KR19990005459A (ko) 플립 플롭 회로
KR0141185B1 (ko) 수정발진기에 있어서 3배 발진 방지회로
JPH02203611A (ja) フリップフロップ回路
JPH0113656B2 (ja)
KR19990023134U (ko) 디 플립플롭 회로
JPH01116815A (ja) クロック切換え回路
JPH05291895A (ja) クロック選択回路
JPH01236728A (ja) クロック信号切換装置
JPH06139788A (ja) デ−タ記憶保持回路

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080123

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090123

Year of fee payment: 11

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090123

Year of fee payment: 11