KR19990023134U - 디 플립플롭 회로 - Google Patents

Abstract

본 고안은 디 플립플롭에 관한 것으로, 데이타 입력단자와; 데이타 출력단자와; 데이타가 입력되며, 입력된 데이타가 다음 데이타가 입력될 때까지 저장되는 제 1 래치와; 상기 데이타 입력단과 상기 제 1 래치의 입력단 사이에 연결되고, 소정의 제어 신호에 의해 온·오프되어 상기 데이타의 입력을 제어하는 제 1 스위칭 소자와; 상기 제 1 래치의 출력단에 연결되고, 상기 제어 신호에 의해 온·오프되고, 온·오프 동작이 상기 제 1 스위칭 소자와 상보로 이루어지는 제 2 스위칭 소자와; 출력단을 갖고, 상기 제 2 스위칭 소자를 통하여 전달되는 데이타를 입력받아 다음 데이타가 입력될 때까지 저장하며, 다음 데이타가 입력되면 저장하고 있는 데이타를 출력단으로 출력하는 제 2 래치와; 상기 제 2 래치의 출력단과 상기 데이타 출력단 사이에 연결되고, 상기 제어 신호에 의해 온·오프되며, 온·오프 동작이 상기 제 1 스위칭 소자와 동일하게 이루어지는 제 3 스위칭 소자와; 상기 제 1 래치의 입력단과 상기 데이타 출력단자 사이에 연결되고, 상기 제어 신호에 의해 온·오프되며, 온·오프 동작이 상기 제 2 스위칭 소자와 동일하게 이루어지는 제 4 스위칭 소자를 포함하여 이루어져서, 입력된 데이타이 직접 출력경로를 마련하여 데이타의 출력동작이 빠른 속도로 이루어지는 효과가 있다.

Description

디 플립플롭 회로

본 고안은 디 플립플롭 회로에 관한 것으로, 특히 출력단의 래치에 의한 데이타 출력시의 시간지연 요소를 제거하여 빠른 데이타 출력속도를 구현한 플립플롭 회로에 관한 것이다.

디 플립플롭은 데이타 저장수단인 레지스터의 한 종류로서, 디지탈 논리회로에서 매우 유용하게 사용되는 회로이다. 디 플립플롭은 데이타 입력단자와 클럭 입력단자, 데이타 출력단자를 갖는다. 데이타의 입력과 출력은 클럭신호에 동기되어 이루어지는데, 클럭신호의 상승 모서리에서 동작하는 것과 클럭신호의 하강 모서리에서 동작하는 것이 있다. 클럭신호의 상승 모서리에서 동작하는 디 플립플롭인 경우, 클럭신호의 상승 모서리에서 기 저장되어 있던 데이타가 출력단으로 출력됨과 동시에 입력단으로는 새로운 데이타가 입력되어 저장된다. 이와 같이 입력과 출력이 거의 동시에 이루어지기 위해서는 디 플립플롭 안에 두 개의 기억장소를 가지고 있어야 한다. 즉 입력된 데이타를 저장하기 위한 기억장소와 출력되는 데이타의 논리값을 유지하기 위한 또 다른 기억장소가 필요한 것이다.

도 1은 이와 같은 종래의 디 플립플롭을 나타낸 회로도인데, 두 개의 인버터로 구성된 래치(기억 장소)가 모두 두 개 구비되어 있는 것을 알 수 있다. 래치를 살펴보면, 먼저 인버터(INV1)의 출력신호가 또 다른 인버터(INV2)에 입력되고, 인버터(INV2)의 출력신호가 다시 인버터(INV1)에 입력되어 루프를 형성한다. 이와 같은 인버터(INV1)에 논리값 1의 신호가 입력되면 인버터(INV2)에는 논리값 0의 신호가 입력되고, 인버터(INV2)의 출력신호는 논리값 1로 되어 최초에 인버터(INV1)에 입력되었던 데이타와 동일한 논리값으로 되는 것을 알 수 있다. 이와 같은 루프가 계속되는 도중에 인버터(INV1)에 논리값 0의 신호가 입력되면 인버터(INV2)에는 논리값 1의 신호가 입력되며, 인버터(INV2)에서는 논리값 0의 신호가 출력되어 인버터(INV1)의 입력신호를 논리값 0으로 붙잡아둔다. 즉 다음 데이타가 입력될 때까지 이미 입력되어 있는 데이타의 논리값을 계속 유지한다. 이와 같은 동작은 인버터(INV3)(INV4)로 구성된 또 다른 래치의 경우에도 마찬가지이다.

각 래치의 입력단에는 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)로 구현한 스위치가 각각 연결되어 있다. 피모스 트랜지스터(Q1)는 최초의 데이타 입력단(D)과 인버터(INV1)의 입력단 사이를 스위칭하고, 엔모스 트랜지스터(Q2)는 인버터(INV1)의 출력단과 인버터(INV3)의 입력단 사이를 스위칭한다. 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)는 클럭신호(CLK)에 의해 온·오프되기 때문에 서로 상보 동작하는 것을 알 수 있다. 즉, 피모스 트랜지스터(Q1)가 턴 온되면 엔모스 트랜지스터(Q2)가 턴 오프되고, 피모스 트랜지스터(Q1)가 턴 오프되면 엔모스 트랜지스터(Q2)가 턴 온되는 것이다.

이와 같은 종래의 디 플립플롭에 논리값 1의 데이타(D)가 입력되는 상태에서 클럭신호(CLK)가 로우 레벨이면 피모스 트랜지스터(Q1)가 턴 온된다. 따라서 논리값 1의 데이타(D)는 인버터(INV1)에 입력되며, 그 출력신호의 논리값은 0이 된다. 이때 엔모스 트랜지스터(Q2)는 턴 오프되어 있기 때문에 인버터(INV1)에서 출력되는 논리값 0의 신호는 또 다른 래치의 인버터(INV3)에 입력되지 않는다. 이 상태에서 클럭신호(CLK)가 하이 레벨로 천이하면 피모스 트랜지스터(Q1)는 턴 오프되어 인버터(INV1)에 새로운 데이타가 입력되지 않도록 한다. 엔모스 트랜지스터(Q2)는 턴 온되어 인버터(INV1)에서 출력되는 논리값 0의 신호가 인버터(INV3)에 입력되도록 한다. 인버터(INV3)에 입력된 논리값 0의 신호는 실제로 논리값 1로 반전되어 출력되기 때문에 인버터(INV3)(INV4)로 구성된 래치에는 논리값 1의 신호가 저장되어 있는 것과 같다.

이 상태에서 클럭신호(CLK)가 다시 로우 레벨로 되면 엔모스 트랜지스터(Q2)는 턴 오프되어 인버터(INV3)에 새로운 신호가 입력되지 않도록 한다(데이타를 유지하는 것이다). 이때 피모스 트랜지스터(Q1)가 턴 온되어 인버터(INV1)에는 새로운 데이타가 입력되어 저장되는 것이다.

그러나 이와 같은 종래의 디 플립플롭은 입력 데이타(D)가 출력 데이타(Q)로서 출력되기까지 두 개의 인버터(INV1)(INV3)를 통과해야 한다. 따라서 각각의 인버터(INV1)(INV3)에서 발생하는 시간지연 때문에 데이타의 출력속도가 느려지는 문제가 있다.

따라서 본 고안은 입력된 데이타이 직접 출력경로를 마련하여 데이타의 출력동작이 빠른 속도로 이루어지는 디 플립플롭을 제공하는데 그 목적이 있다.

도 1은 종래의 디 플립플롭을 나타낸 회로도.

도 2는 본 고안에 따른 디 플립플롭 회로를 나타낸 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

INV1∼INV4 : 인버터 Q1, Q4 : 피모스 트랜지스터

Q2, Q3 : 엔모스 트랜지스터 D : 데이타

CLK : 클럭신호

이와 같은 목적의 본 고안은 데이타 입력단자와; 데이타 출력단자와; 데이타가 입력되며, 입력된 데이타가 다음 데이타가 입력될 때까지 저장되는 제 1 래치와; 상기 데이타 입력단과 상기 제 1 래치의 입력단 사이에 연결되고, 소정의 제어 신호에 의해 온·오프되어 상기 데이타의 입력을 제어하는 제 1 스위칭 소자와; 상기 제 1 래치의 출력단에 연결되고, 상기 제어 신호에 의해 온·오프되고, 온·오프 동작이 상기 제 1 스위칭 소자와 상보로 이루어지는 제 2 스위칭 소자와; 출력단을 갖고, 상기 제 2 스위칭 소자를 통하여 전달되는 데이타를 입력받아 다음 데이타가 입력될 때까지 저장하며, 다음 데이타가 입력되면 저장하고 있는 데이타를 출력단으로 출력하는 제 2 래치와; 상기 제 2 래치의 출력단과 상기 데이타 출력단 사이에 연결되고, 상기 제어 신호에 의해 온·오프되며, 온·오프 동작이 상기 제 1 스위칭 소자와 동일하게 이루어지는 제 3 스위칭 소자와; 상기 제 1 래치의 입력단과 상기 데이타 출력단자 사이에 연결되고, 상기 제어 신호에 의해 온·오프되며, 온·오프 동작이 상기 제 2 스위칭 소자와 동일하게 이루어지는 제 4 스위칭 소자를 포함하여 이루어진다.

이와 같이 이루어진 본 고안의 바람직한 실시예를 도 2를 참조하여 설명하면 다음과 같다. 도 2는 본 고안에 따른 디 플립플롭을 나타낸 회로도인데, 두 개의 인버터로 구성된 래치가 두 개 구비되어 있다. 인버터(INV1)(INV2)로 구성된 래치를 살펴보면, 인버터(INV1)의 출력신호가 또 다른 인버터(INV2)에 입력되고, 인버터(INV2)의 출력신호가 다시 인버터(INV1)에 입력되어 루프를 형성한다. 이와 같은 인버터(INV1)에 논리값 1의 신호가 입력되면 인버터(INV2)에는 논리값 0의 신호가 입력되고, 인버터(INV2)의 출력신호는 논리값 1로 되어 최초에 인버터(INV1)에 입력되었던 데이타와 동일한 논리값으로 된다. 이와 같은 루프가 계속되는 도중에 인버터(INV1)에 논리값 0의 신호가 입력되면 인버터(INV2)에는 논리값 1의 신호가 입력되며, 인버터(INV2)에서는 논리값 0의 신호가 출력되어 인버터(INV1)의 입력신호를 논리값 0으로 붙잡아둔다. 즉 다음 데이타가 입력될 때까지 이미 입력되어 있는 데이타의 논리값을 계속 유지한다. 이와 같은 동작은 인버터(INV3)(INV4)로 구성된 또 다른 래치의 경우에도 마찬가지이다.

각 래치의 입력단에는 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)로 구현한 스위치가 각각 연결되어 있다. 피모스 트랜지스터(Q1)는 최초의 데이타 입력단(D)과 인버터(INV1)의 입력단 사이를 스위칭하고, 엔모스 트랜지스터(Q2)는 인버터(INV1)의 출력단과 인버터(INV3)의 입력단 사이를 스위칭한다. 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)는 클럭신호(CLK)에 의해 온·오프되기 때문에 서로 상보동작한다. 즉, 피모스 트랜지스터(Q1)가 턴 온되면 엔모스 트랜지스터(Q2)가 턴 오프되고, 피모스 트랜지스터(Q1)가 턴 오프되면 엔모스 트랜지스터(Q2)가 턴 온되는 것이다. 인버터(INV3)의 출력단에는 또 다른 피모스 트랜지스터(Q4)가 연결되어 있으며, 인버터(INV1)의 입력단과 출력단자(Q) 사이에는 엔모스 트랜지스터(Q3)가 연결되어 있다. 이 피모스 트랜지스터(Q4)와 엔모스 트랜지스터(Q3) 역시 클럭신호(CLK)에 의해 온·오프된다.

이와 같은 본 고안에 따른 디 플립플롭의 전체적인 동작을 살펴보면 다음과 같다. 먼저 입력단자(D)에 논리값 1의 데이타가 입력되어 있고 클럭신호(CLK)가 로우 레벨인 상태에서는 피모스 트랜지스터(Q1)가 턴 온되어 입력단자(D)의 논리값 1의 데이타가 인버터(INV1)에 입력된다. 이때 엔모스 트랜지스터(Q2)(Q3)는 모두 턴 오프된 상태이어서 논리값 1의 데이타(D)는 출력 데이타(Q)의 논리값에 영향을 주지 못한다.

이 상태에서 클럭신호(CLK)가 하이 레벨로 천이하면 엔모스 트랜지스터(Q2)가 턴 온되어 인버터(INV1)에서 출력되는 논리값 0의 신호가 인버터(INV3)에 입력된다. 따라서 인버터(INV3)의 출력신호의 논리값이 1로 되지만 피모스 트랜지스터(Q4)는 하이 레벨의 클럭신호(CLK)에 의해 턴 오프되었기 인버터(INV3)의 출력신호는 출력 데이타(D)에 영향을 주지 못한다. 그러나 인버터(INV1)의 입력단과 출력단자(Q) 사이에 연결되어 있는 엔모스 트랜지스터(Q3)가 하이 레벨의 클럭신호(CLK)에 의해 턴 온되었기 때문에 인버터(INV1)에 입력되는 논리값 1의 데이타(D)가 출력 데이타(Q)로서 직접 출력된다. 이와 같이 입력 데이타(D)가 엔모스 트랜지스터(Q3)를 통하여 직접 출력됨으로써 인버터(INV3)를 경유할 때 발생하는 시간지연에 따른 동작속도의 둔화를 방지할수 있는 것이다. 이 상태에서 클럭신호(CLK)가 다시 로우 레벨로 천이하면 두 개의 엔모스 트랜지스터(Q2)(Q3)가 턴 오프되어 각 래치 사이에는 신호의 전달이 이루어지지 않게 되고, 피모스 트랜지스터(Q1)(Q4)는 턴 온되어 인버터(INV1)에는 새로운 데이타가 입력되고, 출력단자(Q)로는 인버터(INV3)(INV4)에 의한 논리값 1의 데이타의 출력이 지속된다.

따라서 본 고안은 입력된 데이타이 직접 출력경로를 마련하여 데이타의 출력동작이 빠른 속도로 이루어지는 효과가 있다.

Claims (4)

1. 디 플립플롭 회로에 있어서,

   데이타 입력단자와;

   데이타 출력단자와;

   데이타가 입력되며, 입력된 데이타가 다음 데이타가 입력될 때까지 저장되는 제 1 래치와;

   상기 데이타 입력단과 상기 제 1 래치의 입력단 사이에 연결되고, 소정의 제어 신호에 의해 온·오프되어 상기 데이타의 입력을 제어하는 제 1 스위칭 소자와;

   상기 제 1 래치의 출력단에 연결되고, 상기 제어 신호에 의해 온·오프되고, 온·오프 동작이 상기 제 1 스위칭 소자와 상보로 이루어지는 제 2 스위칭 소자와;

   출력단을 갖고, 상기 제 2 스위칭 소자를 통하여 전달되는 데이타를 입력받아 다음 데이타가 입력될 때까지 저장하며, 다음 데이타가 입력되면 저장하고 있는 데이타를 출력단으로 출력하는 제 2 래치와;

   상기 제 2 래치의 출력단과 상기 데이타 출력단 사이에 연결되고, 상기 제어 신호에 의해 온·오프되며, 온·오프 동작이 상기 제 1 스위칭 소자와 동일하게 이루어지는 제 3 스위칭 소자와;

   상기 제 1 래치의 입력단과 상기 데이타 출력단자 사이에 연결되고, 상기 제어 신호에 의해 온·오프되며, 온·오프 동작이 상기 제 2 스위칭 소자와 동일하게 이루어지는 제 4 스위칭 소자를 포함하는 디 플립플롭 회로.
2. 청구항 1에 있어서 상기 제어신호가 소정의 펄스폭을 갖는 클럭신호인 것이 특징인 디 플립플롭 회로.
3. 청구항 1에 있어서, 상기 제 1 스위칭 소자와 상기 제 4 스위칭 소자가 피모스 트랜지스터이고, 상기 제 2 스위칭 소자와 상기 제 3 스위칭 소자가 엔모스 트랜지스터인 것이 특징인 디 플립플롭 회로.
4. 청구항 1에 있어서, 상기 제 1 스위칭 소자와 상기 제 4 스위칭 소자가 엔모스 트랜지스터이고, 상기 제 2 스위칭 소자와 상기 제 3 스위칭 소자가 피모스 트랜지스터인 것이 특징인 디 플립플롭 회로.