JPH11110068A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11110068A JPH11110068A JP9271780A JP27178097A JPH11110068A JP H11110068 A JPH11110068 A JP H11110068A JP 9271780 A JP9271780 A JP 9271780A JP 27178097 A JP27178097 A JP 27178097A JP H11110068 A JPH11110068 A JP H11110068A
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- Japan
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- signal
- circuit
- external
- input
- clock
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- Granted
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3016—Delay or race condition test, e.g. race hazard test
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 従来の半導体装置では、半導体装置内部でク
ロック周波数を逓倍した場合、電源電圧変動などにより
内部リセット信号の発生タイミングがずれてしまうた
め、半導体装置をテストする際には各テスト項目ごとに
複数のテストパターンを入力してやらなければならない
などの課題があった。 【解決手段】 他の外部入力端子７，８により内部クロ
ックに基づいて外部リセット信号をラッチする信号同期
化回路５へのクロック入力を制御するように構成した半
導体装置である。
ロック周波数を逓倍した場合、電源電圧変動などにより
内部リセット信号の発生タイミングがずれてしまうた
め、半導体装置をテストする際には各テスト項目ごとに
複数のテストパターンを入力してやらなければならない
などの課題があった。 【解決手段】 他の外部入力端子７，８により内部クロ
ックに基づいて外部リセット信号をラッチする信号同期
化回路５へのクロック入力を制御するように構成した半
導体装置である。
Description
【０００１】
【発明の属する技術分野】この発明は、リセット信号な
どの外部入力信号をクロックによりラッチして内部入力
信号を生成し、当該内部入力信号に基づいて所定の処理
を行い、更に、その処理結果を出力信号として外部へ出
力する半導体装置に係り、詳しくは、上記外部入力信号
が入力される外部入力端子と、当該外部入力信号を半導
体装置内で利用される内部クロックによりラッチする信
号同期化回路と、これらの間における外部入力信号の信
号経路に配設され、当該外部入力信号のノイズを除去す
るためのノイズキャンセル回路を有する半導体装置の改
良に関するものである。
どの外部入力信号をクロックによりラッチして内部入力
信号を生成し、当該内部入力信号に基づいて所定の処理
を行い、更に、その処理結果を出力信号として外部へ出
力する半導体装置に係り、詳しくは、上記外部入力信号
が入力される外部入力端子と、当該外部入力信号を半導
体装置内で利用される内部クロックによりラッチする信
号同期化回路と、これらの間における外部入力信号の信
号経路に配設され、当該外部入力信号のノイズを除去す
るためのノイズキャンセル回路を有する半導体装置の改
良に関するものである。
【０００２】
【従来の技術】図９は従来の半導体装置のリセット信号
入力部およびその関連部分の構成を示すブロック図であ
る。図において、１，１は図示外の水晶発振子などが接
続される外部クロック入力端子であり、２は当該外部ク
ロック入力端子１，１に接続された上記水晶発振子など
を駆動する発振用ドライバ回路であり、３は上記外部ク
ロック入力端子１，１に接続され、当該外部クロック入
力端子１，１から入力される外部クロックに基づき当該
外部クロックの２倍の周波数を有する２つの内部クロッ
ク信号を当該外部クロックに同期させて出力する内部ク
ロック発生回路であり、４はリセット信号が入力される
外部入力端子であり、５は上記内部クロックに基づいて
当該リセット信号をラッチして内部リセット信号を出力
する信号同期化回路であり、６は上記外部入力端子４と
上記信号同期化回路５との間のリセット信号の信号経路
に配設され、所定幅以上のリセット信号のみを通過させ
るノイズキャンセル回路である。
入力部およびその関連部分の構成を示すブロック図であ
る。図において、１，１は図示外の水晶発振子などが接
続される外部クロック入力端子であり、２は当該外部ク
ロック入力端子１，１に接続された上記水晶発振子など
を駆動する発振用ドライバ回路であり、３は上記外部ク
ロック入力端子１，１に接続され、当該外部クロック入
力端子１，１から入力される外部クロックに基づき当該
外部クロックの２倍の周波数を有する２つの内部クロッ
ク信号を当該外部クロックに同期させて出力する内部ク
ロック発生回路であり、４はリセット信号が入力される
外部入力端子であり、５は上記内部クロックに基づいて
当該リセット信号をラッチして内部リセット信号を出力
する信号同期化回路であり、６は上記外部入力端子４と
上記信号同期化回路５との間のリセット信号の信号経路
に配設され、所定幅以上のリセット信号のみを通過させ
るノイズキャンセル回路である。
【０００３】図１０は上記ノイズキャンセル回路６の構
成例を示すブロック図である。図において、６ａ，…，
６ａはそれぞれ半導体装置内のスイッチング素子などを
用いた遅延用バッファであり、６ｂは当該遅延用バッフ
ァ６ａ，…，６ａを通過した遅延後リセット信号と上記
外部入力端子４から直接入力されるリセット信号との負
論理和をとり、両方のリセット信号がローレベルとなる
間のみローレベルのノイズキャンセル済リセット信号を
出力する二入力論理積回路である。このようなノイズキ
ャンセル回路６では、現在上記外部入力端子４に入力さ
れているリセット信号と、少し前に当該外部入力端子４
に入力されたリセット信号とが同時にローレベルとなら
ない限り、リセット信号が信号同期化回路５に入力され
ることはない。つまり、当該２つのタイミングにおいて
共にローレベルとなる幅以上のリセット信号のみが信号
同期化回路５に入力され、その時間幅よりも狭いノイズ
などは上記信号同期化回路５に入力されない。
成例を示すブロック図である。図において、６ａ，…，
６ａはそれぞれ半導体装置内のスイッチング素子などを
用いた遅延用バッファであり、６ｂは当該遅延用バッフ
ァ６ａ，…，６ａを通過した遅延後リセット信号と上記
外部入力端子４から直接入力されるリセット信号との負
論理和をとり、両方のリセット信号がローレベルとなる
間のみローレベルのノイズキャンセル済リセット信号を
出力する二入力論理積回路である。このようなノイズキ
ャンセル回路６では、現在上記外部入力端子４に入力さ
れているリセット信号と、少し前に当該外部入力端子４
に入力されたリセット信号とが同時にローレベルとなら
ない限り、リセット信号が信号同期化回路５に入力され
ることはない。つまり、当該２つのタイミングにおいて
共にローレベルとなる幅以上のリセット信号のみが信号
同期化回路５に入力され、その時間幅よりも狭いノイズ
などは上記信号同期化回路５に入力されない。
【０００４】図１１は上記信号同期化回路５の構成例を
示すブロック図である。図において、５ａは上記内部ク
ロック発生回路３から出力される一方の内部クロック
（以下、これを第一内部クロックと呼ぶ）に基づいて上
記ノイズキャンセル回路６から出力されるリセット信号
をラッチするデータラッチ回路であり、５ｂは上記第一
内部クロックおよび他方の内部クロック（以下、これを
第二内部クロックと呼ぶ）が入力され、これらにより上
記データラッチ回路５ａにてラッチされたリセット信号
を２内部クロック周期分だけ遅らせる遅延回路であり、
５ｃは一方に上記ノイズキャンセル回路６から出力され
るリセット信号が直接入力されるとともに、他方に上記
遅延回路５ｂから出力されるリセット信号が入力され
て、いずれか一方がローレベルとなる期間においてロー
レベルの内部リセット信号を出力する二入力論理和回路
である。従って、内部リセット信号は少なくとも２内部
クロック周期分の長さ以上のローレベル幅とすることが
できる。
示すブロック図である。図において、５ａは上記内部ク
ロック発生回路３から出力される一方の内部クロック
（以下、これを第一内部クロックと呼ぶ）に基づいて上
記ノイズキャンセル回路６から出力されるリセット信号
をラッチするデータラッチ回路であり、５ｂは上記第一
内部クロックおよび他方の内部クロック（以下、これを
第二内部クロックと呼ぶ）が入力され、これらにより上
記データラッチ回路５ａにてラッチされたリセット信号
を２内部クロック周期分だけ遅らせる遅延回路であり、
５ｃは一方に上記ノイズキャンセル回路６から出力され
るリセット信号が直接入力されるとともに、他方に上記
遅延回路５ｂから出力されるリセット信号が入力され
て、いずれか一方がローレベルとなる期間においてロー
レベルの内部リセット信号を出力する二入力論理和回路
である。従って、内部リセット信号は少なくとも２内部
クロック周期分の長さ以上のローレベル幅とすることが
できる。
【０００５】次に全体の動作について説明する。図１２
はリセット信号の入力タイミングから当該内部リセット
信号が生成されるまでのタイミング関係を示すタイミン
グチャートである。図において、Ｘｉｎは上記外部クロ
ック入力端子に入力される外部クロックであり、ＣＬＫ
１は上記内部クロック発生回路３から出力される第一内
部クロックであり、ＣＬＫ２は上記当該内部クロック発
生回路３から出力される第二内部クロックであり、／Ｒ
ＥＳＥＴは外部入力端子４に入力されるリセット信号で
あり、（ａ）はノイズキャンセル回路６から出力される
ノイズキャンセル済リセット信号であり、（ｂ）は上記
データラッチ回路５ａから出力されるラッチ後リセット
信号であり、（ｄ）は上記遅延回路５ｂから出力される
遅延後リセット信号であり、ＩＮＴＲＥＳＥＴは二入力
論理和回路５ｃから出力される内部リセット信号であ
る。
はリセット信号の入力タイミングから当該内部リセット
信号が生成されるまでのタイミング関係を示すタイミン
グチャートである。図において、Ｘｉｎは上記外部クロ
ック入力端子に入力される外部クロックであり、ＣＬＫ
１は上記内部クロック発生回路３から出力される第一内
部クロックであり、ＣＬＫ２は上記当該内部クロック発
生回路３から出力される第二内部クロックであり、／Ｒ
ＥＳＥＴは外部入力端子４に入力されるリセット信号で
あり、（ａ）はノイズキャンセル回路６から出力される
ノイズキャンセル済リセット信号であり、（ｂ）は上記
データラッチ回路５ａから出力されるラッチ後リセット
信号であり、（ｄ）は上記遅延回路５ｂから出力される
遅延後リセット信号であり、ＩＮＴＲＥＳＥＴは二入力
論理和回路５ｃから出力される内部リセット信号であ
る。
【０００６】図に示すように、リセット信号／ＲＥＳＥ
Ｔが外部入力端子４に入力されると、上記ノイズキャン
セル回路６による遅延時間ｄ１の後、内部リセット信号
ＩＮＴＲＥＳＥＴがローレベルに変化する。また、当該
外部入力端子４に対するリセット信号／ＲＥＳＥＴの入
力が終了すると、次の第一内部クロックＣＬＫ１にてデ
ータラッチ回路５ａの出力（ｂ）がハイレベルに戻り、
そこから２内部クロック周期遅れて内部リセット信号Ｉ
ＮＴＲＥＳＥＴもハイレベルに戻る。
Ｔが外部入力端子４に入力されると、上記ノイズキャン
セル回路６による遅延時間ｄ１の後、内部リセット信号
ＩＮＴＲＥＳＥＴがローレベルに変化する。また、当該
外部入力端子４に対するリセット信号／ＲＥＳＥＴの入
力が終了すると、次の第一内部クロックＣＬＫ１にてデ
ータラッチ回路５ａの出力（ｂ）がハイレベルに戻り、
そこから２内部クロック周期遅れて内部リセット信号Ｉ
ＮＴＲＥＳＥＴもハイレベルに戻る。
【０００７】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、半導体装置の動作テス
トを行うために、リセット信号を上記外部クロックの所
定のサイクルに同期させて入力したとしても、電源電圧
や温度などの環境条件が変動した場合はそれに応じてノ
イズキャンセル回路から出力される上記ノイズキャンセ
ル後リセット信号のタイミングが図１２のｗ１のように
大きく変化してしまう。
上のように構成されているので、半導体装置の動作テス
トを行うために、リセット信号を上記外部クロックの所
定のサイクルに同期させて入力したとしても、電源電圧
や温度などの環境条件が変動した場合はそれに応じてノ
イズキャンセル回路から出力される上記ノイズキャンセ
ル後リセット信号のタイミングが図１２のｗ１のように
大きく変化してしまう。
【０００８】その結果、上記ノイズキャンセル回路から
出力されるリセット信号のタイミングと、上記外部クロ
ックの所定のサイクルに対応する内部クロックサイクル
との同期関係がくずれ、上記信号同期化回路から出力さ
れる内部リセット信号は少なくとも１内部クロック周期
だけずれてしまう。従って、上記半導体装置の動作テス
トを行おうとしても、上記リセット信号入力解除後の半
導体装置の動作開始タイミングが少なくとも１内部クロ
ック周期分ずれ、当該動作テストにおいて予定していた
クロックサイクルには適当な出力結果が出力されなくな
ってしまうという問題が生じる。
出力されるリセット信号のタイミングと、上記外部クロ
ックの所定のサイクルに対応する内部クロックサイクル
との同期関係がくずれ、上記信号同期化回路から出力さ
れる内部リセット信号は少なくとも１内部クロック周期
だけずれてしまう。従って、上記半導体装置の動作テス
トを行おうとしても、上記リセット信号入力解除後の半
導体装置の動作開始タイミングが少なくとも１内部クロ
ック周期分ずれ、当該動作テストにおいて予定していた
クロックサイクルには適当な出力結果が出力されなくな
ってしまうという問題が生じる。
【０００９】特に、半導体装置内部でクロック周波数を
逓倍して動作周波数を向上させているような半導体装置
においては、そもそも外部から同等の動作周波数の信号
を安定して供給することが困難であるという事情に鑑み
開発されるものであって、１クロックの周期が従来のも
のに比べ非常に短くなる特徴があり、その他方で上述し
たように、上記リセット信号がリセット端子へ入力され
てから内部リセット信号が出力されるまでの時間は従来
と同様に長く、しかも、その期間が電源電圧や温度に応
じて大きく変化してしまうため、当該同期ずれの問題は
半導体装置の開発上とても重要な問題となる。
逓倍して動作周波数を向上させているような半導体装置
においては、そもそも外部から同等の動作周波数の信号
を安定して供給することが困難であるという事情に鑑み
開発されるものであって、１クロックの周期が従来のも
のに比べ非常に短くなる特徴があり、その他方で上述し
たように、上記リセット信号がリセット端子へ入力され
てから内部リセット信号が出力されるまでの時間は従来
と同様に長く、しかも、その期間が電源電圧や温度に応
じて大きく変化してしまうため、当該同期ずれの問題は
半導体装置の開発上とても重要な問題となる。
【００１０】なお、他の端子においても内部回路保護の
ために信号経路にノイズキャンセル回路が配設されるの
が一般的である。そして、このような端子においては、
上記リセット端子と比べれば設定されるノイズキャンセ
ル期間が非常に短いので、また、他の入力端子に設定さ
れる遅延時間は殆ど同一であるので一般的には問題化す
ることはないが、例えば上記リセット信号と同等に遅延
時間が設定されている場合には同様の問題が生じる可能
性がある。
ために信号経路にノイズキャンセル回路が配設されるの
が一般的である。そして、このような端子においては、
上記リセット端子と比べれば設定されるノイズキャンセ
ル期間が非常に短いので、また、他の入力端子に設定さ
れる遅延時間は殆ど同一であるので一般的には問題化す
ることはないが、例えば上記リセット信号と同等に遅延
時間が設定されている場合には同様の問題が生じる可能
性がある。
【００１１】また、半導体装置内部でクロック周波数を
逓倍して動作周波数を向上させているような半導体装置
などにおいては、上記内部クロック発生回路を、それ独
自の周期で内部クロックを自己発振しつつ、その位相を
位相同期回路により外部クロックに同期させるように構
成するのが一般的であり、このような構成などでは半導
体装置への外部クロック入力を停止することで内部クロ
ックの発生を止めることはできない。従って、外部クロ
ック入力を停止することで、上記クロックとリセット信
号との半導体装置内部での同期を図ることはできない。
逓倍して動作周波数を向上させているような半導体装置
などにおいては、上記内部クロック発生回路を、それ独
自の周期で内部クロックを自己発振しつつ、その位相を
位相同期回路により外部クロックに同期させるように構
成するのが一般的であり、このような構成などでは半導
体装置への外部クロック入力を停止することで内部クロ
ックの発生を止めることはできない。従って、外部クロ
ック入力を停止することで、上記クロックとリセット信
号との半導体装置内部での同期を図ることはできない。
【００１２】従って、従来の半導体装置に対して所定の
テストを行うためには、電源電圧や温度の環境条件に応
じて例えば図１３に示すような別の異なるテストパター
ンを準備し、それらを使い分けてテストしなければなら
ず、その結果、半導体装置設計期間の長期化や、量産時
の生産効率の低下およびテスト設備の増強などが必要に
なるという課題があった。なお、図１３の各波形は図１
２と同様なので説明を省略する。
テストを行うためには、電源電圧や温度の環境条件に応
じて例えば図１３に示すような別の異なるテストパター
ンを準備し、それらを使い分けてテストしなければなら
ず、その結果、半導体装置設計期間の長期化や、量産時
の生産効率の低下およびテスト設備の増強などが必要に
なるという課題があった。なお、図１３の各波形は図１
２と同様なので説明を省略する。
【００１３】この発明は上記のような課題を解決するた
めになされたもので、電源電圧や温度などの環境条件に
よらずクロックと信号との同期をとることが可能な半導
体装置を得ることを目的とする。
めになされたもので、電源電圧や温度などの環境条件に
よらずクロックと信号との同期をとることが可能な半導
体装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】この発明に係る半導体装
置は、他の外部入力信号が入力される他の外部入力端子
と、内部クロック発生回路と信号同期化回路との間の内
部クロックの経路に配設され、上記他の外部入力信号に
応じて当該内部クロックの上記信号同期化回路への入力
を停止させる内部クロック入力停止回路とを設けたもの
である。
置は、他の外部入力信号が入力される他の外部入力端子
と、内部クロック発生回路と信号同期化回路との間の内
部クロックの経路に配設され、上記他の外部入力信号に
応じて当該内部クロックの上記信号同期化回路への入力
を停止させる内部クロック入力停止回路とを設けたもの
である。
【００１５】この発明に係る半導体装置は、当該内部ク
ロック入力停止回路が、動作モード制御信号および汎用
ポート入力信号に基づいて内部クロックの信号同期化回
路への入力／停止を制御するものである。
ロック入力停止回路が、動作モード制御信号および汎用
ポート入力信号に基づいて内部クロックの信号同期化回
路への入力／停止を制御するものである。
【００１６】この発明に係る半導体装置は、内部クロッ
ク発生回路が、外部クロックを逓倍した内部クロックを
生成するとともに、上記内部クロック発生回路と信号同
期化回路との間の内部クロックの経路に配設され、内部
クロックを分周する内部クロック分周回路を設けたもの
である。
ク発生回路が、外部クロックを逓倍した内部クロックを
生成するとともに、上記内部クロック発生回路と信号同
期化回路との間の内部クロックの経路に配設され、内部
クロックを分周する内部クロック分周回路を設けたもの
である。
【００１７】この発明に係る半導体装置は、内部クロッ
ク分周回路が外部クロックを内部クロックでラッチして
出力するものである。
ク分周回路が外部クロックを内部クロックでラッチして
出力するものである。
【００１８】この発明に係る半導体装置は、外部信号入
力端子と信号同期化回路とを直接接続する第二の外部信
号経路を設けるとともに、他の外部入力信号が入力され
る他の外部入力端子と、信号同期化回路に入力する信号
を上記ノイズキャンセル回路からの入力信号と上記第二
の外部信号経路からの入力信号との間で択一的に切り替
える入力信号切替え回路とを有するものである。
力端子と信号同期化回路とを直接接続する第二の外部信
号経路を設けるとともに、他の外部入力信号が入力され
る他の外部入力端子と、信号同期化回路に入力する信号
を上記ノイズキャンセル回路からの入力信号と上記第二
の外部信号経路からの入力信号との間で択一的に切り替
える入力信号切替え回路とを有するものである。
【００１９】この発明に係る半導体装置は、入力信号切
替え回路が、各経路に設けられた２つのスイッチング素
子を有し、モード信号に応じて当該スイッチング素子を
択一的に切り替えるものである。
替え回路が、各経路に設けられた２つのスイッチング素
子を有し、モード信号に応じて当該スイッチング素子を
択一的に切り替えるものである。
【００２０】この発明に係る半導体装置は、外部入力信
号がリセット信号であるものである。
号がリセット信号であるものである。
【００２１】この発明に係る半導体装置は、内部クロッ
ク発生回路が、自己発振しつつ外部クロックと同期をと
る位相同期回路を有するものである。
ク発生回路が、自己発振しつつ外部クロックと同期をと
る位相同期回路を有するものである。
【００２２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体装置のリセット信号入力部およびその関連部分の構
成を示すブロック図である。図において、１，１は図示
外の水晶発振子などが接続される外部クロック入力端子
であり、２は当該外部クロック入力端子１，１に接続さ
れた上記水晶発振子などを駆動する発振用ドライバ回路
であり、３は外部クロック入力端子１，１から入力され
る外部クロックの２倍の周期にて自己発振するととも
に、当該外部クロックと同期をとって位相の異なる２種
類の内部クロックを出力する内部クロック発生回路であ
り、４はリセット信号が入力される外部入力端子であ
り、５は上記２種類の内部クロックに基づいて当該リセ
ット信号をラッチして内部リセット信号を出力する信号
同期化回路であり、６は上記外部入力端子４と上記信号
同期化回路５との間のリセット信号の信号経路に配設さ
れ、所定幅以上のリセット信号のみを通過させるノイズ
キャンセル回路であり、７はテストモードと通常モード
とを切り替える動作モード制御信号が入力される動作モ
ード入力端子（他の外部入力端子）であり、８は半導体
装置の汎用レジスタに接続される汎用ポート端子（他の
外部入力端子）であり、９は上記内部クロックのうちの
一方のクロック（以下、第一内部クロックとよぶ）とと
もに、上記動作モード制御信号および当該汎用ポート端
子８に入力された入力信号が入力され、当該入力信号お
よび動作モード制御信号に応じて上記第一内部クロック
のサイクルを間引いて上記信号同期化回路５に出力する
内部クロック入力停止回路である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体装置のリセット信号入力部およびその関連部分の構
成を示すブロック図である。図において、１，１は図示
外の水晶発振子などが接続される外部クロック入力端子
であり、２は当該外部クロック入力端子１，１に接続さ
れた上記水晶発振子などを駆動する発振用ドライバ回路
であり、３は外部クロック入力端子１，１から入力され
る外部クロックの２倍の周期にて自己発振するととも
に、当該外部クロックと同期をとって位相の異なる２種
類の内部クロックを出力する内部クロック発生回路であ
り、４はリセット信号が入力される外部入力端子であ
り、５は上記２種類の内部クロックに基づいて当該リセ
ット信号をラッチして内部リセット信号を出力する信号
同期化回路であり、６は上記外部入力端子４と上記信号
同期化回路５との間のリセット信号の信号経路に配設さ
れ、所定幅以上のリセット信号のみを通過させるノイズ
キャンセル回路であり、７はテストモードと通常モード
とを切り替える動作モード制御信号が入力される動作モ
ード入力端子（他の外部入力端子）であり、８は半導体
装置の汎用レジスタに接続される汎用ポート端子（他の
外部入力端子）であり、９は上記内部クロックのうちの
一方のクロック（以下、第一内部クロックとよぶ）とと
もに、上記動作モード制御信号および当該汎用ポート端
子８に入力された入力信号が入力され、当該入力信号お
よび動作モード制御信号に応じて上記第一内部クロック
のサイクルを間引いて上記信号同期化回路５に出力する
内部クロック入力停止回路である。
【００２３】なお、同図において、９ａは上記動作モー
ド制御信号および汎用ポート入力信号が入力され、これ
らが共にハイレベルとなったらハイレベル信号を出力す
る論理積回路であり、９ｂは当該論理積回路９ａの結果
がハイレベルとなったら上記第一内部クロックに基づく
第三内部クロックの出力を停止する内部クロック出力制
御回路であり、これらにより上記内部クロック入力停止
回路９は構成されている。また、３ａは外部クロックに
同期した同期信号を出力する位相同期回路であり、３ｂ
は当該同期信号に基づいて位相の異なる２つの内部クロ
ックを出力するクロック生成回路であり、３ｃは上記位
相同期回路３ａからクロック生成回路３へのアナログ的
電圧を供給するのに必要な素子（抵抗容量）を接続する
ための端子であり、これらにより上記内部クロック発生
回路３は構成されている。
ド制御信号および汎用ポート入力信号が入力され、これ
らが共にハイレベルとなったらハイレベル信号を出力す
る論理積回路であり、９ｂは当該論理積回路９ａの結果
がハイレベルとなったら上記第一内部クロックに基づく
第三内部クロックの出力を停止する内部クロック出力制
御回路であり、これらにより上記内部クロック入力停止
回路９は構成されている。また、３ａは外部クロックに
同期した同期信号を出力する位相同期回路であり、３ｂ
は当該同期信号に基づいて位相の異なる２つの内部クロ
ックを出力するクロック生成回路であり、３ｃは上記位
相同期回路３ａからクロック生成回路３へのアナログ的
電圧を供給するのに必要な素子（抵抗容量）を接続する
ための端子であり、これらにより上記内部クロック発生
回路３は構成されている。
【００２４】図２は上記ノイズキャンセル回路６の構成
を示すブロック図である。図において、６ａ，…，６ａ
はそれぞれ半導体装置内のスイッチング素子などを用い
た遅延用バッファであり、６ｂは当該遅延用バッファ６
ａ，…，６ａを通過した遅延後リセット信号と上記外部
入力端子４から直接入力されるリセット信号との負論理
和をとり、両方のリセット信号がローレベルとなる間の
みローレベルのノイズキャンセル済リセット信号を出力
する二入力論理積回路である。このようなノイズキャン
セル回路６では、現在上記外部入力端子４に入力されて
いるリセット信号と、少し前に当該外部入力端子４に入
力されたリセット信号とが同時にローレベルとならない
限り、リセット信号が信号同期化回路５に出力すること
はない。つまり、当該２つのタイミングにおいて共にロ
ーレベルとなる幅以上のリセット信号のみを信号同期化
回路５に入力することができ、その時間幅よりも狭いノ
イズなどが上記信号同期化回路５に入力されないように
することができる。
を示すブロック図である。図において、６ａ，…，６ａ
はそれぞれ半導体装置内のスイッチング素子などを用い
た遅延用バッファであり、６ｂは当該遅延用バッファ６
ａ，…，６ａを通過した遅延後リセット信号と上記外部
入力端子４から直接入力されるリセット信号との負論理
和をとり、両方のリセット信号がローレベルとなる間の
みローレベルのノイズキャンセル済リセット信号を出力
する二入力論理積回路である。このようなノイズキャン
セル回路６では、現在上記外部入力端子４に入力されて
いるリセット信号と、少し前に当該外部入力端子４に入
力されたリセット信号とが同時にローレベルとならない
限り、リセット信号が信号同期化回路５に出力すること
はない。つまり、当該２つのタイミングにおいて共にロ
ーレベルとなる幅以上のリセット信号のみを信号同期化
回路５に入力することができ、その時間幅よりも狭いノ
イズなどが上記信号同期化回路５に入力されないように
することができる。
【００２５】図３は上記信号同期化回路５の構成を示す
ブロック図である。図において、５ａは上記第三内部ク
ロックに基づいて上記ノイズキャンセル回路６から出力
されるリセット信号をラッチするデータラッチ回路であ
り、５ｂは上記第一内部クロックおよび第二内部クロッ
クが入力され、これらにより上記データラッチ回路５ａ
にてラッチされたリセット信号を２内部クロック周期分
だけ遅らせる遅延回路であり、５ｃは一方に上記ノイズ
キャンセル回路６から出力されるリセット信号が直接入
力されるとともに、他方に上記遅延回路５ｂから出力さ
れるリセット信号が入力されて、いずれか一方がローレ
ベルとなる期間においてローレベルの内部リセット信号
を出力する二入力論理和回路である。従って、内部リセ
ット信号は少なくとも２内部クロック周期分の長さ以上
のローレベル幅とすることができる。
ブロック図である。図において、５ａは上記第三内部ク
ロックに基づいて上記ノイズキャンセル回路６から出力
されるリセット信号をラッチするデータラッチ回路であ
り、５ｂは上記第一内部クロックおよび第二内部クロッ
クが入力され、これらにより上記データラッチ回路５ａ
にてラッチされたリセット信号を２内部クロック周期分
だけ遅らせる遅延回路であり、５ｃは一方に上記ノイズ
キャンセル回路６から出力されるリセット信号が直接入
力されるとともに、他方に上記遅延回路５ｂから出力さ
れるリセット信号が入力されて、いずれか一方がローレ
ベルとなる期間においてローレベルの内部リセット信号
を出力する二入力論理和回路である。従って、内部リセ
ット信号は少なくとも２内部クロック周期分の長さ以上
のローレベル幅とすることができる。
【００２６】次に動作について説明する。図４はリセッ
ト信号の入力タイミングから当該内部リセット信号が生
成されるまでのタイミング関係を示すタイミングチャー
トである。図において、Ｘｉｎは上記外部クロック入力
端子１，１に入力される外部クロックであり、ＣＬＫ１
は上記内部クロック発生回路３から出力される第一内部
クロックであり、ＣＬＫ２は上記当該内部クロック発生
回路３から出力される第二内部クロックであり、／ＲＥ
ＳＥＴは外部入力端子４に入力されるリセット信号であ
り、（ａ）はノイズキャンセル回路６から出力されるノ
イズキャンセル済リセット信号であり、（ｂ）は上記デ
ータラッチ回路５ａから出力されるラッチ後リセット信
号であり、（ｅ）は上記遅延回路５ｂから出力される遅
延後リセット信号であり、ＩＮＴＲＥＳＥＴは二入力論
理和回路５ｃから出力される内部リセット信号である。
ト信号の入力タイミングから当該内部リセット信号が生
成されるまでのタイミング関係を示すタイミングチャー
トである。図において、Ｘｉｎは上記外部クロック入力
端子１，１に入力される外部クロックであり、ＣＬＫ１
は上記内部クロック発生回路３から出力される第一内部
クロックであり、ＣＬＫ２は上記当該内部クロック発生
回路３から出力される第二内部クロックであり、／ＲＥ
ＳＥＴは外部入力端子４に入力されるリセット信号であ
り、（ａ）はノイズキャンセル回路６から出力されるノ
イズキャンセル済リセット信号であり、（ｂ）は上記デ
ータラッチ回路５ａから出力されるラッチ後リセット信
号であり、（ｅ）は上記遅延回路５ｂから出力される遅
延後リセット信号であり、ＩＮＴＲＥＳＥＴは二入力論
理和回路５ｃから出力される内部リセット信号である。
【００２７】図に示すように、動作モード制御信号がテ
ストモード設定を意味するハイレベルに設定されるとと
もに、上記汎用ポート入力信号がローレベルに制御され
た状態でリセット信号／ＲＥＳＥＴが外部入力端子４に
入力されると、上記ノイズキャンセル回路６による遅延
時間ｄ１の後、内部クロック入力停止回路９を介して入
力される第一内部クロックＣＬＫ１、すなわち第三内部
クロックＣＬＫ３により内部リセット信号ＩＮＴＲＥＳ
ＥＴがローレベルに変化する。また、当該外部入力端子
４に対するリセット信号／ＲＥＳＥＴの入力が終了する
と、次の第一内部クロックＣＬＫ１にてデータラッチ回
路５ａの出力（ｂ）がハイレベルに戻り、そこから２内
部クロック周期遅れて内部リセット信号ＩＮＴＲＥＳＥ
Ｔもハイレベルに戻る。
ストモード設定を意味するハイレベルに設定されるとと
もに、上記汎用ポート入力信号がローレベルに制御され
た状態でリセット信号／ＲＥＳＥＴが外部入力端子４に
入力されると、上記ノイズキャンセル回路６による遅延
時間ｄ１の後、内部クロック入力停止回路９を介して入
力される第一内部クロックＣＬＫ１、すなわち第三内部
クロックＣＬＫ３により内部リセット信号ＩＮＴＲＥＳ
ＥＴがローレベルに変化する。また、当該外部入力端子
４に対するリセット信号／ＲＥＳＥＴの入力が終了する
と、次の第一内部クロックＣＬＫ１にてデータラッチ回
路５ａの出力（ｂ）がハイレベルに戻り、そこから２内
部クロック周期遅れて内部リセット信号ＩＮＴＲＥＳＥ
Ｔもハイレベルに戻る。
【００２８】そして、このように上記外部リセット信号
／ＲＥＳＥＴが上記データラッチ回路５ａによりラッチ
された後で、上記汎用ポート端子８のレベルがハイレベ
ルに制御されると、上記データラッチ回路５ａによる外
部リセット信号／ＲＥＳＥＴのラッチ動作が停止し、そ
の出力（ｂ）がローレベルにホールドされる。また更
に、当該汎用ポート端子８のレベルをローレベルに戻す
と、その直後の第一内部クロックＣＬＫ１に基づいて第
三内部クロックＣＬＫ３が出力され、当該データラッチ
回路５ａによるラッチ動作が再開される。従って、同図
に示すように、この再開の際に外部リセット信号／ＲＥ
ＳＥＴがハイレベルに戻っている場合には、内部リセッ
ト信号ＩＮＴＲＥＳＥＴの立ち上がりタイミングは、当
該汎用ポート入力信号の立ち上がりタイミングから２内
部クロック周期分遅れたタイミングに制御される。
／ＲＥＳＥＴが上記データラッチ回路５ａによりラッチ
された後で、上記汎用ポート端子８のレベルがハイレベ
ルに制御されると、上記データラッチ回路５ａによる外
部リセット信号／ＲＥＳＥＴのラッチ動作が停止し、そ
の出力（ｂ）がローレベルにホールドされる。また更
に、当該汎用ポート端子８のレベルをローレベルに戻す
と、その直後の第一内部クロックＣＬＫ１に基づいて第
三内部クロックＣＬＫ３が出力され、当該データラッチ
回路５ａによるラッチ動作が再開される。従って、同図
に示すように、この再開の際に外部リセット信号／ＲＥ
ＳＥＴがハイレベルに戻っている場合には、内部リセッ
ト信号ＩＮＴＲＥＳＥＴの立ち上がりタイミングは、当
該汎用ポート入力信号の立ち上がりタイミングから２内
部クロック周期分遅れたタイミングに制御される。
【００２９】以上のように、この実施の形態１によれ
ば、動作モード入力端子７および汎用ポート端子８とと
もに、これらの端子７，８への入力信号に応じて信号同
期化回路５へ入力する第三内部クロックを制御する内部
クロック入力停止回路９を設けたので、上記２つの入力
信号により信号同期化回路５への内部クロック入力を制
御することができる。従って、内部クロック発生回路３
が自己発振しつつ外部クロックと同期をとっているにも
拘らず、電源電圧や温度などの環境条件が如何に変動し
たとしても、それによる伝搬遅延量の変動が問題となる
ことはない汎用ポート端子８にて内部リセット信号の立
ち上がりタイミングを安定化させることができる。つま
り、これら２つの入力信号を制御することにより、内部
クロックサイクルと内部リセット信号の発生タイミング
を所定の外部クロックサイクルに同期化させることがで
きる。
ば、動作モード入力端子７および汎用ポート端子８とと
もに、これらの端子７，８への入力信号に応じて信号同
期化回路５へ入力する第三内部クロックを制御する内部
クロック入力停止回路９を設けたので、上記２つの入力
信号により信号同期化回路５への内部クロック入力を制
御することができる。従って、内部クロック発生回路３
が自己発振しつつ外部クロックと同期をとっているにも
拘らず、電源電圧や温度などの環境条件が如何に変動し
たとしても、それによる伝搬遅延量の変動が問題となる
ことはない汎用ポート端子８にて内部リセット信号の立
ち上がりタイミングを安定化させることができる。つま
り、これら２つの入力信号を制御することにより、内部
クロックサイクルと内部リセット信号の発生タイミング
を所定の外部クロックサイクルに同期化させることがで
きる。
【００３０】また、動作モード制御信号および汎用ポー
ト入力信号に基づいて内部クロックの信号同期化回路５
への入力／停止を制御するように構成しているので、当
該制御専用の端子を設けることなく上記停止制御を実行
することができ、しかも、使用中に誤動作することはな
い。
ト入力信号に基づいて内部クロックの信号同期化回路５
への入力／停止を制御するように構成しているので、当
該制御専用の端子を設けることなく上記停止制御を実行
することができ、しかも、使用中に誤動作することはな
い。
【００３１】実施の形態２．図５はこの発明の実施の形
態２による半導体装置のリセット信号入力部およびその
関連部分の構成を示すブロック図である。図において、
１０は内部クロック発生回路３からの第一内部クロック
および外部クロック入力端子１からの外部クロックが入
力され、外部クロックを内部クロックでラッチすること
で得られる第四内部クロックを出力する内部クロック分
周回路である。従って、当該第四内部クロックは、上記
第一内部クロックの周期を当該外部クロックと同周期
（つまり２倍の周期）に分周したクロックとなる。これ
以外の構成は実施の形態１と同様なので同一符号を付し
て説明を省略する。
態２による半導体装置のリセット信号入力部およびその
関連部分の構成を示すブロック図である。図において、
１０は内部クロック発生回路３からの第一内部クロック
および外部クロック入力端子１からの外部クロックが入
力され、外部クロックを内部クロックでラッチすること
で得られる第四内部クロックを出力する内部クロック分
周回路である。従って、当該第四内部クロックは、上記
第一内部クロックの周期を当該外部クロックと同周期
（つまり２倍の周期）に分周したクロックとなる。これ
以外の構成は実施の形態１と同様なので同一符号を付し
て説明を省略する。
【００３２】次に動作について説明する。図６はリセッ
ト信号の入力タイミングから当該内部リセット信号が生
成されるまでのタイミング関係を示すタイミングチャー
トである。図において、ＣＬＫ４は上記内部クロック分
周回路１０から信号同期化回路５に入力される第四内部
クロックである。これ以外の信号は実施の形態１と同様
なので同一の信号名を付して説明を省略する。
ト信号の入力タイミングから当該内部リセット信号が生
成されるまでのタイミング関係を示すタイミングチャー
トである。図において、ＣＬＫ４は上記内部クロック分
周回路１０から信号同期化回路５に入力される第四内部
クロックである。これ以外の信号は実施の形態１と同様
なので同一の信号名を付して説明を省略する。
【００３３】図に示すように、信号同期化回路のデータ
ラッチ回路５ａには上記内部クロック発生回路３の２倍
の周期を有する第四内部クロックＣＬＫ４が入力される
ため、ノイズキャンセル回路６から出力されるリセット
信号は当該内部クロック発生回路３から出力される内部
クロックの２倍の周期の間で変化しても同一タイミング
で内部リセット信号が出力される。
ラッチ回路５ａには上記内部クロック発生回路３の２倍
の周期を有する第四内部クロックＣＬＫ４が入力される
ため、ノイズキャンセル回路６から出力されるリセット
信号は当該内部クロック発生回路３から出力される内部
クロックの２倍の周期の間で変化しても同一タイミング
で内部リセット信号が出力される。
【００３４】以上のように、この実施の形態２によれ
ば、内部クロック発生回路３からの第一内部クロックお
よび外部クロックが入力され、外部クロックを内部クロ
ックでラッチすることで得られる第四内部クロックを出
力する内部クロック分周回路１０を設けたので、信号同
期化回路のデータラッチ回路５ａには上記内部クロック
発生回路３の２倍の周期を有する第四内部クロックが入
力される。従って、内部クロック発生回路３が自己発振
しつつ外部クロックと同期をとっているにも拘らず、当
該信号同期化回路５に入力される外部リセット信号が電
源電圧や温度などの環境条件の変動により上記内部クロ
ックの２倍の周期の間で変動したとしても、内部リセッ
ト信号の立ち上がりタイミングを安定化させることがで
きる。つまり、内部クロックサイクルと内部リセット信
号の発生タイミングを所定の外部クロックサイクルに同
期化させることができるという効果が得られる。
ば、内部クロック発生回路３からの第一内部クロックお
よび外部クロックが入力され、外部クロックを内部クロ
ックでラッチすることで得られる第四内部クロックを出
力する内部クロック分周回路１０を設けたので、信号同
期化回路のデータラッチ回路５ａには上記内部クロック
発生回路３の２倍の周期を有する第四内部クロックが入
力される。従って、内部クロック発生回路３が自己発振
しつつ外部クロックと同期をとっているにも拘らず、当
該信号同期化回路５に入力される外部リセット信号が電
源電圧や温度などの環境条件の変動により上記内部クロ
ックの２倍の周期の間で変動したとしても、内部リセッ
ト信号の立ち上がりタイミングを安定化させることがで
きる。つまり、内部クロックサイクルと内部リセット信
号の発生タイミングを所定の外部クロックサイクルに同
期化させることができるという効果が得られる。
【００３５】また、内部クロック分周回路１０は外部ク
ロックを内部クロックでラッチして出力する構成となっ
ているので、新たな信号入力を必要とせず、当該内部ク
ロック分周回路１０の出力クロックと内部クロックとの
同期を図りつつ、外部クロックと同周期のクロックを信
号同期化回路５に入力することを容易に実現することが
できるという効果が得られる。
ロックを内部クロックでラッチして出力する構成となっ
ているので、新たな信号入力を必要とせず、当該内部ク
ロック分周回路１０の出力クロックと内部クロックとの
同期を図りつつ、外部クロックと同周期のクロックを信
号同期化回路５に入力することを容易に実現することが
できるという効果が得られる。
【００３６】実施の形態３．図７はこの発明の実施の形
態３による半導体装置のリセット信号入力部およびその
関連部分の構成を示すブロック図である。図において、
１１はリセット信号が入力される外部入力端子４と信号
同期化回路５とを直接接続する第二の外部信号経路であ
り、１２は各経路それぞれに設けられた２つのスイッチ
ング素子１２ａ，１２ｂを有し、動作モード信号に応じ
て当該スイッチング素子１２ａ，１２ｂを択一的に切り
替える入力信号切替え回路である。なお、当該各スイッ
チング素子１２ａ，１２ｂは、例えばＮチャンネル素子
とＰチャンネル素子とを組み合わせてなるＣＭＯＳ素子
で構成することができる。これ以外の構成は実施の形態
１と同様なので同一符号を付して説明を省略する。
態３による半導体装置のリセット信号入力部およびその
関連部分の構成を示すブロック図である。図において、
１１はリセット信号が入力される外部入力端子４と信号
同期化回路５とを直接接続する第二の外部信号経路であ
り、１２は各経路それぞれに設けられた２つのスイッチ
ング素子１２ａ，１２ｂを有し、動作モード信号に応じ
て当該スイッチング素子１２ａ，１２ｂを択一的に切り
替える入力信号切替え回路である。なお、当該各スイッ
チング素子１２ａ，１２ｂは、例えばＮチャンネル素子
とＰチャンネル素子とを組み合わせてなるＣＭＯＳ素子
で構成することができる。これ以外の構成は実施の形態
１と同様なので同一符号を付して説明を省略する。
【００３７】次に動作について説明する。図８は上記動
作モード信号としてテストモードに対応した信号が入力
され、一方のスイッチング素子１２ｂが信号導通状態と
なっている場合における、リセット信号の入力タイミン
グから当該内部リセット信号が生成されるまでのタイミ
ング関係を示すタイミングチャートである。各信号は実
施の形態１と同様なので同一符号を付して説明を省略す
る。
作モード信号としてテストモードに対応した信号が入力
され、一方のスイッチング素子１２ｂが信号導通状態と
なっている場合における、リセット信号の入力タイミン
グから当該内部リセット信号が生成されるまでのタイミ
ング関係を示すタイミングチャートである。各信号は実
施の形態１と同様なので同一符号を付して説明を省略す
る。
【００３８】図に示すように、信号同期化回路のデータ
ラッチ回路５ａには上記外部リセット信号／ＲＥＳＥＴ
がノイズキャンセル回路６をバイパスして直接入力され
るので、電源電圧や温度などの環境条件が変動してもそ
の入力タイミングは殆ど変化しない。
ラッチ回路５ａには上記外部リセット信号／ＲＥＳＥＴ
がノイズキャンセル回路６をバイパスして直接入力され
るので、電源電圧や温度などの環境条件が変動してもそ
の入力タイミングは殆ど変化しない。
【００３９】以上のように、この実施の形態３によれ
ば、リセット信号が入力される外部入力端子４と信号同
期化回路５とを直接接続する第二の外部信号経路１１
と、各経路それぞれに設けられた２つのスイッチング素
子１２ａ，１２ｂを有し、動作モード信号に応じて当該
スイッチング素子１２ａ，１２ｂを択一的に切り替える
入力信号切替え回路１２とを設けたので、モード制御信
号を制御することにより外部リセット信号を信号同期化
回路５に直接入力することができる。従って、内部クロ
ック発生回路３が自己発振しつつ外部クロックと同期を
とっているにも拘らず、電源電圧や温度などの環境条件
が如何に変動したとしても上記ノイズキャンセル回路６
による遅延量変動の影響を受けることはなく、内部リセ
ット信号の立ち上がりタイミングを安定化させることが
できる。つまり、これら２つの入力信号を制御すること
により、内部クロックサイクルと内部リセット信号の発
生タイミングを所定の外部クロックサイクルに同期化さ
せることができる。
ば、リセット信号が入力される外部入力端子４と信号同
期化回路５とを直接接続する第二の外部信号経路１１
と、各経路それぞれに設けられた２つのスイッチング素
子１２ａ，１２ｂを有し、動作モード信号に応じて当該
スイッチング素子１２ａ，１２ｂを択一的に切り替える
入力信号切替え回路１２とを設けたので、モード制御信
号を制御することにより外部リセット信号を信号同期化
回路５に直接入力することができる。従って、内部クロ
ック発生回路３が自己発振しつつ外部クロックと同期を
とっているにも拘らず、電源電圧や温度などの環境条件
が如何に変動したとしても上記ノイズキャンセル回路６
による遅延量変動の影響を受けることはなく、内部リセ
ット信号の立ち上がりタイミングを安定化させることが
できる。つまり、これら２つの入力信号を制御すること
により、内部クロックサイクルと内部リセット信号の発
生タイミングを所定の外部クロックサイクルに同期化さ
せることができる。
【００４０】また、入力信号切替え回路１２は、各経路
に設けられた２つのスイッチング素子１２ａ，１２ｂを
有し、モード信号に応じて当該スイッチング素子１２
ａ，１２ｂを択一的に切り替えるように構成されている
ので、モードを切り替えるのみで、容易に同期をとるこ
とができ、しかも、当該制御用専用の端子を設けること
なく使用中の動作に悪影響を及ぼすこともない。
に設けられた２つのスイッチング素子１２ａ，１２ｂを
有し、モード信号に応じて当該スイッチング素子１２
ａ，１２ｂを択一的に切り替えるように構成されている
ので、モードを切り替えるのみで、容易に同期をとるこ
とができ、しかも、当該制御用専用の端子を設けること
なく使用中の動作に悪影響を及ぼすこともない。
【００４１】
【発明の効果】以上のように、この発明によれば、他の
外部入力信号が入力される他の外部入力端子と、上記内
部クロック発生回路と上記信号同期化回路との間の内部
クロックの経路に配設され、上記他の外部入力信号に応
じて当該内部クロックの上記信号同期化回路への入力を
停止させる内部クロック入力停止回路とを設けたので、
当該他の外部入力信号により、信号同期化回路への内部
クロック入力を制御することができる効果がある。従っ
て、当該他の外部入力信号の制御により電源電圧や温度
などの環境条件が如何に変動したとしてもクロックと信
号との同期をとることが可能となる。特に、内部クロッ
ク入力停止回路が、動作モード制御信号および汎用ポー
ト入力信号に基づいて内部クロックの信号同期化回路へ
の入力／停止を制御するように構成した場合には、当該
汎用ポート入力信号の入力タイミングを外部入力信号と
同期させることで容易に制御を行うことができ、しか
も、当該制御用専用の端子を設けることなく使用中の動
作に悪影響を及ぼすこともない。
外部入力信号が入力される他の外部入力端子と、上記内
部クロック発生回路と上記信号同期化回路との間の内部
クロックの経路に配設され、上記他の外部入力信号に応
じて当該内部クロックの上記信号同期化回路への入力を
停止させる内部クロック入力停止回路とを設けたので、
当該他の外部入力信号により、信号同期化回路への内部
クロック入力を制御することができる効果がある。従っ
て、当該他の外部入力信号の制御により電源電圧や温度
などの環境条件が如何に変動したとしてもクロックと信
号との同期をとることが可能となる。特に、内部クロッ
ク入力停止回路が、動作モード制御信号および汎用ポー
ト入力信号に基づいて内部クロックの信号同期化回路へ
の入力／停止を制御するように構成した場合には、当該
汎用ポート入力信号の入力タイミングを外部入力信号と
同期させることで容易に制御を行うことができ、しか
も、当該制御用専用の端子を設けることなく使用中の動
作に悪影響を及ぼすこともない。
【００４２】この発明によれば、内部クロック発生回路
が、外部クロックを逓倍した内部クロックを生成すると
ともに、上記内部クロック発生回路と上記信号同期化回
路との間の内部クロックの経路に配設され、内部クロッ
クを分周する内部クロック分周回路を設けたので、新た
な信号入力および新たな制御負担を周辺回路に及ぼすこ
となく従来のものと同等の使い勝手にてテストを行うこ
とができ、しかも、必要な遅延変動量許容時間を確保し
て、電源電圧や温度などの環境条件が如何に変動したと
してもクロックと信号との同期をとることが可能となる
効果がある。特に、内部クロック分周回路が外部クロッ
クを内部クロックでラッチして出力する構成とすれば、
当該内部クロック分周回路の出力クロックと内部クロッ
クとの同期を図りつつ、外部クロックと同周期のクロッ
クを信号同期化回路に入力することを容易に実現するこ
とができる。
が、外部クロックを逓倍した内部クロックを生成すると
ともに、上記内部クロック発生回路と上記信号同期化回
路との間の内部クロックの経路に配設され、内部クロッ
クを分周する内部クロック分周回路を設けたので、新た
な信号入力および新たな制御負担を周辺回路に及ぼすこ
となく従来のものと同等の使い勝手にてテストを行うこ
とができ、しかも、必要な遅延変動量許容時間を確保し
て、電源電圧や温度などの環境条件が如何に変動したと
してもクロックと信号との同期をとることが可能となる
効果がある。特に、内部クロック分周回路が外部クロッ
クを内部クロックでラッチして出力する構成とすれば、
当該内部クロック分周回路の出力クロックと内部クロッ
クとの同期を図りつつ、外部クロックと同周期のクロッ
クを信号同期化回路に入力することを容易に実現するこ
とができる。
【００４３】この発明によれば、外部信号入力端子と信
号同期化回路とを直接接続する第二の外部信号経路を設
けるとともに、他の外部入力信号が入力される他の外部
入力端子と、信号同期化回路に入力する信号を上記ノイ
ズキャンセル回路からの入力信号と上記第二の外部信号
経路からの入力信号との間で択一的に切り替える入力信
号切替え回路とを有するので、上記第二の外部信号経路
を介して外部入力信号を信号同期化回路に入力すること
ができる効果がある。従って、当該電源電圧や温度など
の環境条件が如何に変動したとしても上記ノイズキャン
セル回路による遅延量変動の影響を受けることはなく、
クロックと信号との同期をとることが可能となる。特
に、入力信号切替え回路を、各経路に設けられた２つの
スイッチング素子を有し、モード信号に応じて当該スイ
ッチング素子を択一的に切り替えるものとした場合、モ
ードを切り替えるのみで、容易に同期をとることがで
き、しかも、当該制御用専用の端子を設けることなく使
用中の動作に悪影響を及ぼすこともない。
号同期化回路とを直接接続する第二の外部信号経路を設
けるとともに、他の外部入力信号が入力される他の外部
入力端子と、信号同期化回路に入力する信号を上記ノイ
ズキャンセル回路からの入力信号と上記第二の外部信号
経路からの入力信号との間で択一的に切り替える入力信
号切替え回路とを有するので、上記第二の外部信号経路
を介して外部入力信号を信号同期化回路に入力すること
ができる効果がある。従って、当該電源電圧や温度など
の環境条件が如何に変動したとしても上記ノイズキャン
セル回路による遅延量変動の影響を受けることはなく、
クロックと信号との同期をとることが可能となる。特
に、入力信号切替え回路を、各経路に設けられた２つの
スイッチング素子を有し、モード信号に応じて当該スイ
ッチング素子を択一的に切り替えるものとした場合、モ
ードを切り替えるのみで、容易に同期をとることがで
き、しかも、当該制御用専用の端子を設けることなく使
用中の動作に悪影響を及ぼすこともない。
【００４４】そして、これらの発明は特に、外部入力信
号をリセット信号とした場合において、上記リセット信
号とクロックとの同期がとれなくなるような時に有効で
ある。なぜなら、当該リセット信号の入力端子には効果
的にノイズを除去して半導体装置の動作安定性を確保す
るために他の信号入力端子よりも遅延量が格段に長く設
定される傾向があり、そのため当該遅延量の変動量も大
きくなるという問題があるが、このリセット信号に対し
てこの発明を適用することにより、リセット信号とクロ
ックとの同期を取ることができ、半導体装置のテストを
行うことが可能となるからである。
号をリセット信号とした場合において、上記リセット信
号とクロックとの同期がとれなくなるような時に有効で
ある。なぜなら、当該リセット信号の入力端子には効果
的にノイズを除去して半導体装置の動作安定性を確保す
るために他の信号入力端子よりも遅延量が格段に長く設
定される傾向があり、そのため当該遅延量の変動量も大
きくなるという問題があるが、このリセット信号に対し
てこの発明を適用することにより、リセット信号とクロ
ックとの同期を取ることができ、半導体装置のテストを
行うことが可能となるからである。
【００４５】また、これらの発明は特に、内部クロック
発生回路が、自己発振しつつ外部クロックと同期をとる
位相同期回路を有する場合において、外部入力信号とク
ロックとの同期がとれなくなるような時に有効である。
なぜなら、このような構成では外部の制御により内部ク
ロックを停止させることができないので、半導体装置に
て同期化対策を取ることができず、周辺機器などにより
同期化を確保する必要が生じて余分な設備投資などが必
要となってくるが、この発明を適用することにより当該
余分な設備投資などが不要となるからである。
発生回路が、自己発振しつつ外部クロックと同期をとる
位相同期回路を有する場合において、外部入力信号とク
ロックとの同期がとれなくなるような時に有効である。
なぜなら、このような構成では外部の制御により内部ク
ロックを停止させることができないので、半導体装置に
て同期化対策を取ることができず、周辺機器などにより
同期化を確保する必要が生じて余分な設備投資などが必
要となってくるが、この発明を適用することにより当該
余分な設備投資などが不要となるからである。
【図１】 この発明の実施の形態１による半導体装置の
リセット信号入力部およびその関連部分の構成を示すブ
ロック図である。
リセット信号入力部およびその関連部分の構成を示すブ
ロック図である。
【図２】 この発明の実施の形態１によるノイズキャン
セル回路の構成を示すブロック図である。
セル回路の構成を示すブロック図である。
【図３】 この発明の実施の形態１による信号同期化回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図４】 この発明の実施の形態１によるリセット信号
の入力タイミングから当該内部リセット信号が生成され
るまでのタイミング関係を示すタイミングチャートであ
る。
の入力タイミングから当該内部リセット信号が生成され
るまでのタイミング関係を示すタイミングチャートであ
る。
【図５】 この発明の実施の形態２による半導体装置の
リセット信号入力部およびその関連部分の構成を示すブ
ロック図である。
リセット信号入力部およびその関連部分の構成を示すブ
ロック図である。
【図６】 この発明の実施の形態２によるリセット信号
の入力タイミングから当該内部リセット信号が生成され
るまでのタイミング関係を示すタイミングチャートであ
る。
の入力タイミングから当該内部リセット信号が生成され
るまでのタイミング関係を示すタイミングチャートであ
る。
【図７】 この発明の実施の形態３による半導体装置の
リセット信号入力部およびその関連部分の構成を示すブ
ロック図である。
リセット信号入力部およびその関連部分の構成を示すブ
ロック図である。
【図８】 この発明の実施の形態３によるリセット信号
の入力タイミングから当該内部リセット信号が生成され
るまでのタイミング関係を示すタイミングチャートであ
る。
の入力タイミングから当該内部リセット信号が生成され
るまでのタイミング関係を示すタイミングチャートであ
る。
【図９】 従来の半導体装置のリセット信号入力部およ
びその関連部分の構成を示すブロック図である。
びその関連部分の構成を示すブロック図である。
【図１０】 従来の半導体装置のノイズキャンセル回路
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図１１】 従来の半導体装置の信号同期化回路の構成
例を示すブロック図である。
例を示すブロック図である。
【図１２】 従来の半導体装置のリセット信号の入力タ
イミングから当該内部リセット信号が生成されるまでの
タイミング関係を示すタイミングチャートである。
イミングから当該内部リセット信号が生成されるまでの
タイミング関係を示すタイミングチャートである。
【図１３】 従来の半導体装置のリセット信号の入力タ
イミングから当該内部リセット信号が生成されるまでの
タイミング関係を示す他のタイミングチャートである。
イミングから当該内部リセット信号が生成されるまでの
タイミング関係を示す他のタイミングチャートである。
１ 外部クロック入力端子、３ 内部クロック発生回
路、３ａ 位相同期回路、４ 外部入力端子、５ 信号
同期化回路、６ ノイズキャンセル回路、７ 動作モー
ド入力端子（他の外部入力端子）、８ 汎用ポート端子
（他の外部入力端子）、９ 内部クロック入力停止回
路、１０ 内部クロック分周回路、１１ 第二の外部信
号経路、１２ 入力信号切替え回路、１２ａ，１２ｂ
スイッチング素子。
路、３ａ 位相同期回路、４ 外部入力端子、５ 信号
同期化回路、６ ノイズキャンセル回路、７ 動作モー
ド入力端子（他の外部入力端子）、８ 汎用ポート端子
（他の外部入力端子）、９ 内部クロック入力停止回
路、１０ 内部クロック分周回路、１１ 第二の外部信
号経路、１２ 入力信号切替え回路、１２ａ，１２ｂ
スイッチング素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｌ 7/00 Ｇ１１Ｃ 11/34 ３７１Ａ
Claims (8)
- 【請求項１】 外部入力信号が入力される外部入力端子
と、外部クロックが入力される外部クロック入力端子
と、上記外部クロックに同期した内部クロックを出力す
る内部クロック発生回路と、上記内部クロックに基づい
て上記外部入力信号をラッチして内部入力信号を出力す
る信号同期化回路と、上記外部入力端子と上記信号同期
化回路との間の外部入力信号の信号経路に配設され、所
定幅以上の外部入力信号のみを通過させるノイズキャン
セル回路とを有する半導体装置において、 他の外部入力信号が入力される他の外部入力端子と、上
記内部クロック発生回路と上記信号同期化回路との間の
内部クロックの経路に配設され、上記他の外部入力信号
に応じて当該内部クロックの上記信号同期化回路への入
力を停止させる内部クロック入力停止回路とを設けたこ
とを特徴とする半導体装置。 - 【請求項２】 内部クロック入力停止回路が、動作モー
ド制御信号および汎用ポート入力信号に基づいて内部ク
ロックの信号同期化回路への入力／停止を制御すること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 外部入力信号が入力される外部入力端子
と、外部クロックが入力される外部クロック入力端子
と、上記外部クロックに同期した内部クロックを出力す
る内部クロック発生回路と、上記内部クロックに基づい
て上記外部入力信号をラッチして内部入力信号を出力す
る信号同期化回路と、上記外部入力端子と上記信号同期
化回路との間の外部入力信号の信号経路に配設され、所
定幅以上の外部入力信号のみを通過させるノイズキャン
セル回路とを有する半導体装置において、 内部クロック発生回路は外部クロックを逓倍した内部ク
ロックを生成するとともに、上記内部クロック発生回路
と上記信号同期化回路との間の内部クロックの経路に配
設され、内部クロックを分周する内部クロック分周回路
を設けたことを特徴とする半導体装置。 - 【請求項４】 内部クロック分周回路は、外部クロック
を内部クロックでラッチして出力することを特徴とする
請求項３記載の半導体装置。 - 【請求項５】 外部入力信号が入力される外部入力端子
と、外部クロックが入力される外部クロック入力端子
と、上記外部クロックに同期した内部クロックを出力す
る内部クロック発生回路と、上記内部クロックに基づい
て上記外部入力信号をラッチして内部入力信号を出力す
る信号同期化回路と、上記外部入力端子と上記信号同期
化回路との間の外部入力信号の信号経路に配設され、所
定幅以上の外部入力信号のみを通過させるノイズキャン
セル回路とを有する半導体装置において、 外部信号入力端子と信号同期化回路とを直接接続する第
二の外部信号経路を設けるとともに、他の外部入力信号
が入力される他の外部入力端子と、信号同期化回路に入
力する信号を上記ノイズキャンセル回路からの入力信号
と上記第二の外部信号経路からの入力信号との間で択一
的に切り替える入力信号切替え回路とを設けたことを特
徴とする半導体装置。 - 【請求項６】 入力信号切替え回路は、各経路に設けら
れた２つのスイッチング素子を有し、モード信号に応じ
て当該スイッチング素子を択一的に切り替えるものであ
ることを特徴とする請求項５記載の半導体装置。 - 【請求項７】 外部入力信号はリセット信号であること
を特徴とする請求項１から請求項６のうちのいずれか１
項記載の半導体装置。 - 【請求項８】 内部クロック発生回路が自己発振しつつ
外部クロックと同期をとる位相同期回路を有することを
特徴とする請求項１から請求項６のうちのいずれか１項
記載の半導体装置。
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| JP27178097A JP3927294B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体装置 |
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| JP27178097A JP3927294B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体装置 |
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| JP2009086862A (ja) * | 2007-09-28 | 2009-04-23 | Koyo Electronics Ind Co Ltd | プログラマブルコントローラに内蔵するｃｐｕの動作クロックおよびバス信号の処理方法 |
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| US7433263B2 (en) * | 2006-02-28 | 2008-10-07 | Samsung Electronics Co., Ltd. | Multi-port semiconductor device and method thereof |
| TW200805373A (en) * | 2006-05-19 | 2008-01-16 | Samsung Electronics Co Ltd | A multi-port semiconductor device and method thereof |
| KR100936806B1 (ko) * | 2008-07-03 | 2010-01-14 | 주식회사 하이닉스반도체 | 도메인 크로싱 회로 및 방법 |
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|---|---|---|---|---|
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| US5359232A (en) * | 1992-05-08 | 1994-10-25 | Cyrix Corporation | Clock multiplication circuit and method |
| JP3232351B2 (ja) * | 1993-10-06 | 2001-11-26 | 三菱電機株式会社 | デジタル回路装置 |
| JPH07281783A (ja) * | 1994-04-04 | 1995-10-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1997
- 1997-10-03 JP JP27178097A patent/JP3927294B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-12 US US09/038,846 patent/US6023770A/en not_active Expired - Lifetime
- 1998-04-29 DE DE19819240A patent/DE19819240C2/de not_active Expired - Fee Related
- 1998-06-02 KR KR1019980020413A patent/KR100292719B1/ko not_active IP Right Cessation
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| KR19990036513A (ko) | 1999-05-25 |
| JP3927294B2 (ja) | 2007-06-06 |
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