JP6389937B1 - 電源制御回路及び電源制御回路を備えた論理回路装置 - Google Patents
電源制御回路及び電源制御回路を備えた論理回路装置 Download PDFInfo
- Publication number
- JP6389937B1 JP6389937B1 JP2017164513A JP2017164513A JP6389937B1 JP 6389937 B1 JP6389937 B1 JP 6389937B1 JP 2017164513 A JP2017164513 A JP 2017164513A JP 2017164513 A JP2017164513 A JP 2017164513A JP 6389937 B1 JP6389937 B1 JP 6389937B1
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- logic circuit
- control circuit
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F5/00—Systems for regulating electric variables by detecting deviations in the electric input to the system and thereby controlling a device within the system to obtain a regulated output
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
-
- G—PHYSICS
- G08—SIGNALLING
- G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
- G08C19/00—Electric signal transmission systems
- G08C19/16—Electric signal transmission systems in which transmission is by pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Electromagnetism (AREA)
- Theoretical Computer Science (AREA)
- Geometry (AREA)
- Evolutionary Computation (AREA)
- Logic Circuits (AREA)
- Power Sources (AREA)
- Semiconductor Integrated Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
Description
前記第1の記憶手段には所定の電源電圧が供給され、
前記電源制御回路は、
前記電源電圧を前記論理回路に供給するか否かを選択的に切り替えるスイッチ手段と、
前記第1の記憶手段に入力される複数の入力信号の信号レベルの変化をそれぞれ検出し、当該信号レベルの変化を検出したときに検出信号をそれぞれ出力する複数の検出器回路と、
前記複数の検出器回路からの少なくとも1つの検出信号に基づいて、前記論理回路に電源電圧を供給するように前記スイッチ手段を制御する一方、前記複数の検出器回路から検出信号が出力されないとき前記論理回路に電源電圧を供給しないように前記スイッチ手段を制御する制御回路とを備えたことを特徴とする。
前記制御回路は、前記複数の検出器回路からの少なくとも1つの検出信号に加えて、前記電圧センサ信号に基づいて、前記論理回路に電源電圧を供給するように前記スイッチ手段を制御することを特徴とする。
前記第1の記憶手段には所定の電源電圧が供給され、
前記電源制御回路は、
1段目〜複数段目のスイッチ手段を含み、前記電源電圧を前記複数段の論理回路にそれぞれ供給するか否かを選択的に切り替える複数のスイッチ手段と、
前記第1の記憶手段に入力される複数の入力信号の信号レベルの変化をそれぞれ検出し、当該信号レベルの変化を検出したときに検出信号をそれぞれ出力する複数の検出器回路と、
前記複数の検出器回路からの少なくとも1つの検出信号に基づいて、前記論理回路に電源電圧を供給するように前記1段目のスイッチ手段を制御する一方、前記複数の検出器回路から検出信号が出力されないとき前記論理回路に電源電圧を供給しないように前記1段目のスイッチ手段を制御する電源制御信号を発生する制御回路と、
前記電源制御信号を前記論理回路のためのクロックに同期して一時的に記憶して次段の電源制御信号を発生して前記2段目のスイッチ手段に出力する第2の記憶手段とを備えたことを特徴とする。
(1)遅延型フリップフロップの入力信号の変化を検出する検出器回路DC1〜DCM(図5)を備える。
(2)検出器回路DC1〜DCMからの検出信号に基づいて、制御回路20は、電源電圧遮断用MOSトランジスタQ1を制御し、論理回路10が多段構成のときに設けられるシフトレジスタ30を介して次段の電源電圧遮断用MOSトランジスタQ31、Q32等(図10)を制御すること。
(3)遅延型フリップフロップFFI1〜FFIM,FFO1〜FFON等に対して電源遮断の制御を行わない。
図5は実施形態1にかかる論理回路とその電源制御回路(論理回路以外の回路をいい、以下同様である。また、論理回路と電源制御回路を備えて論理回路装置という)の構成例を示すブロック図である。図5の回路は、図1の回路に比較して、以下の相違点を有する。
(1)入力側の遅延型フリップフロップFFI1〜FFIMに入力される各入力信号の変化をそれぞれ検出して1つのパルス信号である検出信号を出力する検出器回路(DC)DC1〜DCMを備える。
(2)検出信号に応答して、Lレベルの電源制御信号Sccを発生して、スイッチ手段又はスイッチ素子である電源制御用PチャネルMOSトランジスタQ1のゲート及びシフトレジスタ30に印加する制御回路(CC)20を備える。シフトレジスタ30は入力される電源制御信号Sccを例えば1クロック(これに代えて所定クロック期間でもよい)だけ遅延させた後、次段の電源制御用MOSトランジスタ及びシフトレジスタに出力する。
(3)それぞれ一時記憶手段である、入力側の遅延型フリップフロップFFI1〜FFIM及び出力側の遅延型フリップフロップFFO1〜FFONには、電源制御用PチャネルMOSトランジスタQ1を介することなく、直接に電源電圧Vddが印加される。
(1)供給電圧Vddlが実質的に電源電圧Vddに等しいとき(Vddl≒Vdd)、すなわち、具体的にはVdd1=Vdd±ΔVd(微小電圧範囲内にある)のとき、Hレベルの電圧センサ信号Svsを各遅延型フリップフロップFFI1〜FFIMに出力するコンパレータ40を備える。
(2)各遅延型フリップフロップFFI1〜FFIMはそれぞれ、Hレベルの電圧センサ信号Svsが入力されるときにのみ出力信号を出力する。
(1)制御回路20の電源制御信号Sccの出力端子と、MOSトランジスタQ1のゲートとの間に、直列に接続された信号時間調整用の2個のインバータINV11,INV12が挿入される。
図10は実施形態2にかかる論理回路装置(複数段の論理回路が縦続接続された回路装置をいう)とその電源制御回路の構成例を示すブロック図である。図10の回路は、図5の回路を第1段目として用いてその後、縦続接続して2段目以降の回路を連結したことを特徴とする。ただし、検出回路DCCは前記縦続接続ではなく、遅延型フリップフロップ回路DCCに接続される。すなわち、
(1)入力信号Sin1〜SinMをそれぞれ受信する複数M個の遅延型フリップフロップFFI1〜FFIMを含む遅延型フリップフロップ回路FFAと、
(2)遅延型フリップフロップDC1〜DCMに接続され、入力信号Sin1〜SinMをそれぞれ検出する検出器回路DC1〜DCMを含む検出回路DCCと、
(3)論理回路10と同様の構成(論理構成は異なる)を有し、遅延型フリップフロップ回路FFAからの複数の入力信号を論理処理する論理回路10Aと、
(4)論理回路10Aからの複数個の出力信号をそれぞれ受信する複数個の遅延型フリップフロップを含む遅延型フリップフロップ回路FFBと、
(5)論理回路10と同様の構成(論理構成は異なる)を有し、遅延型フリップフロップ回路FFBからの複数の出力信号を論理処理する論理回路10Bと、
(6)論理回路10Bからの複数個の出力信号をそれぞれ受信する複数個の遅延型フリップフロップを含む遅延型フリップフロップ回路FFCと、
(7)論理回路10と同様の構成(論理構成は異なる)を有し、遅延型フリップフロップ回路FFCからの複数の出力信号を論理処理する論理回路10Cと、
(8)論理回路10Cからの複数個の出力信号をそれぞれ受信する複数個の遅延型フリップフロップを含む遅延型フリップフロップ回路FFDとを備える。
特許文献1では、半導体装置のチャージ電力を効果的に削減するチャージリサイクルを実現するために、半導体装置は、複数の回路ブロック、回路ブロックそれぞれに電源を供給するローカル配線、ローカル配線に電源を供給するグローバル配線、ローカル配線それぞれとグローバル配線の間に配置された第1のスイッチ、2つのローカル配線の間に配置された第2のスイッチを有する。判定部は、2つのローカル配線の間の電位差が基準値以下であることを示す判定信号を出力する。電源制御部101は、電源制御命令および判定信号に従い、第1のスイッチおよび第2のスイッチの開閉をそれぞれ制御する。しかしながら、特許文献1の半導体装置では、電源遮断期間における電源遮断にかかる余分な充電が、活性される回路ブロックに対するリサイクル充電として用いるので、従来例と同様に消費電力を軽減できない。
11 入力信号処理回路、
12 出力信号処理回路、
20 制御回路(CC)、
30〜32 シフトレジスタ(SR)、
40 コンパレータ、
50,51 遅延回路、
60 セレクタ、
71 オアゲート回路、
72 遅延出力回路、
C1〜C13 キャパシタ、
DC1〜DCM 検出器回路(DC)、
DCC 検出回路、
FFI1〜FFIM,FFO1〜FFON、FFA1〜FFAM,FFC1〜FFCM 遅延型フリップフロップ、
FFA,FFB,FFC,FFD 遅延型フリップフロップ回路、
INV1〜INV29 インバータ、
NAND1 ナンドゲート、
NOR1 ノアゲート、
Q1〜Q32,Q21−1〜Q21−M MOSトランジスタ、
TG1,TG2 伝送ゲート。
Claims (6)
- 複数の入力信号を一時記憶して出力する第1の記憶手段からの複数の入力信号に対して所定の論理演算を行って、論理演算後の複数の出力信号を出力する論理回路のための電源制御回路であって、
前記第1の記憶手段には所定の電源電圧が供給され、
前記電源制御回路は、
前記電源電圧を前記論理回路に供給するか否かを選択的に切り替えるスイッチ手段と、
前記第1の記憶手段に入力される複数の入力信号の信号レベルの変化をそれぞれ検出し、当該信号レベルの変化を検出したときに検出信号をそれぞれ出力する複数の検出器回路と、
前記複数の検出器回路からの少なくとも1つの検出信号に基づいて、前記論理回路に電源電圧を供給するように前記スイッチ手段を制御する一方、前記複数の検出器回路から検出信号が出力されないとき前記論理回路に電源電圧を供給しないように前記スイッチ手段を制御する制御回路とを備えたことを特徴とする電源制御回路。 - 前記制御回路は、前記複数の検出器回路からの少なくとも1つの検出信号に基づいて、前記論理回路のためのクロックに同期して、当該検出信号から所定の遅延時間だけ遅延された期間後に、前記論理回路に電源電圧を供給するように前記スイッチ手段を制御する請求項1記載の電源制御回路。
- 前記遅延時間は、前記論理回路のためのクロックの1サイクルの時間に所定の時間を加算した時間であることを特徴とする請求項2記載の電源制御回路。
- 前記電源制御回路は、前記電源電圧が前記スイッチ手段を介して前記論理回路に供給される電圧が実質的に前記電源電圧に等しいか否かを判断し、実質的に等しいときに電圧センサ信号を出力する比較手段をさらに備え、
前記制御回路は、前記複数の検出器回路からの少なくとも1つの検出信号に加えて、前記電圧センサ信号に基づいて、前記論理回路に電源電圧を供給するように前記スイッチ手段を制御することを特徴とする請求項1〜3のうちのいずれか1つに記載の電源制御回路。 - 複数段の請求項1記載の論理回路を備え、前記複数段の論理回路が第1の記憶手段を介して縦続接続されて構成された論理回路装置のための電源制御回路であって、
前記第1の記憶手段には所定の電源電圧が供給され、
前記電源制御回路は、
1段目〜複数段目のスイッチ手段を含み、前記電源電圧を前記複数段の論理回路にそれぞれ供給するか否かを選択的に切り替える複数のスイッチ手段と、
前記第1の記憶手段に入力される複数の入力信号の信号レベルの変化をそれぞれ検出し、当該信号レベルの変化を検出したときに検出信号をそれぞれ出力する複数の検出器回路と、
前記複数の検出器回路からの少なくとも1つの検出信号に基づいて、前記論理回路に電源電圧を供給するように前記1段目のスイッチ手段を制御する一方、前記複数の検出器回路から検出信号が出力されないとき前記論理回路に電源電圧を供給しないように前記1段目のスイッチ手段を制御する電源制御信号を発生する制御回路と、
前記電源制御信号を前記論理回路のためのクロックに同期して一時的に記憶して次段の電源制御信号を発生して前記2段目のスイッチ手段に出力する第2の記憶手段とを備えたことを特徴とする電源制御回路。 - 請求項1〜5のうちのいずれか1つに記載の電源制御回路を備えたことを特徴とする論理回路装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017164513A JP6389937B1 (ja) | 2017-08-29 | 2017-08-29 | 電源制御回路及び電源制御回路を備えた論理回路装置 |
US15/865,262 US10082820B1 (en) | 2017-08-29 | 2018-01-09 | Power control circuit and logic circuit device having the same |
TW107101352A TWI675291B (zh) | 2017-08-29 | 2018-01-15 | 電源控制電路以及具備電源控制電路的邏輯電路裝置 |
CN201810082394.8A CN109428580B (zh) | 2017-08-29 | 2018-01-29 | 电源控制电路以及具备电源控制电路的逻辑电路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017164513A JP6389937B1 (ja) | 2017-08-29 | 2017-08-29 | 電源制御回路及び電源制御回路を備えた論理回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6389937B1 true JP6389937B1 (ja) | 2018-09-12 |
JP2019045891A JP2019045891A (ja) | 2019-03-22 |
Family
ID=63518854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017164513A Active JP6389937B1 (ja) | 2017-08-29 | 2017-08-29 | 電源制御回路及び電源制御回路を備えた論理回路装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US10082820B1 (ja) |
JP (1) | JP6389937B1 (ja) |
CN (1) | CN109428580B (ja) |
TW (1) | TWI675291B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6360610B1 (ja) * | 2017-11-22 | 2018-07-18 | 力晶科技股▲ふん▼有限公司 | Sram装置のための冗長回路、sram装置、及び半導体装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006141191A (ja) * | 2004-03-16 | 2006-06-01 | Rohm Co Ltd | スイッチングレギュレータ |
JP2012039520A (ja) * | 2010-08-10 | 2012-02-23 | Powerchip Technology Corp | 半導体デバイス回路 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3307009B2 (ja) * | 1993-07-21 | 2002-07-24 | 富士通株式会社 | 半導体記憶装置 |
JP3916837B2 (ja) * | 2000-03-10 | 2007-05-23 | 株式会社東芝 | 強誘電体メモリ |
JP3770836B2 (ja) * | 2002-01-23 | 2006-04-26 | 株式会社ルネサステクノロジ | 高速に電源スイッチのオンオフが可能な論理回路及び同論理回路における電流低減方法 |
DE10343565B3 (de) * | 2003-09-19 | 2005-03-10 | Infineon Technologies Ag | Master-Latchschaltung mit Signalpegelverschiebung für ein dynamisches Flip-Flop |
TW200525867A (en) * | 2004-01-21 | 2005-08-01 | Renesas Tech Corp | Voltage clamp circuit, switching power supply apparatus, semiconductor IC device, and voltage level converting circuit |
US7543163B2 (en) | 2005-01-05 | 2009-06-02 | Exar Corporation | Low power method of monitoring and of responsively initiating higher powered intelligent response to detected change of condition |
US7602222B2 (en) | 2005-09-30 | 2009-10-13 | Mosaid Technologies Incorporated | Power up circuit with low power sleep mode operation |
CN101262218B (zh) * | 2008-03-11 | 2012-02-22 | 东南大学 | 数据多路及顺/反向输出控制电路 |
US8866401B2 (en) * | 2009-03-06 | 2014-10-21 | Lutron Electronics Co., Inc. | Multi-stage power supply for a load control device having a low-power mode |
JP2011186934A (ja) | 2010-03-10 | 2011-09-22 | Shibaura Institute Of Technology | 電源制御回路及び電源制御方法 |
TWI568181B (zh) | 2011-05-06 | 2017-01-21 | 半導體能源研究所股份有限公司 | 邏輯電路及半導體裝置 |
JP6027817B2 (ja) | 2012-08-10 | 2016-11-16 | キヤノン株式会社 | 半導体装置とその電源制御方法 |
CN104578799B (zh) * | 2014-12-25 | 2017-04-12 | 成都芯源***有限公司 | 一种开关电源***及其控制电路和控制方法 |
-
2017
- 2017-08-29 JP JP2017164513A patent/JP6389937B1/ja active Active
-
2018
- 2018-01-09 US US15/865,262 patent/US10082820B1/en active Active
- 2018-01-15 TW TW107101352A patent/TWI675291B/zh active
- 2018-01-29 CN CN201810082394.8A patent/CN109428580B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006141191A (ja) * | 2004-03-16 | 2006-06-01 | Rohm Co Ltd | スイッチングレギュレータ |
JP2012039520A (ja) * | 2010-08-10 | 2012-02-23 | Powerchip Technology Corp | 半導体デバイス回路 |
Also Published As
Publication number | Publication date |
---|---|
CN109428580B (zh) | 2022-05-27 |
US10082820B1 (en) | 2018-09-25 |
CN109428580A (zh) | 2019-03-05 |
JP2019045891A (ja) | 2019-03-22 |
TW201913289A (zh) | 2019-04-01 |
TWI675291B (zh) | 2019-10-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7453300B2 (en) | MTCMOS flip-flop, circuit including the MTCMOS flip-flop, and method of forming the MTCMOS flip-flop | |
US7681062B2 (en) | Synchronous type semiconductor device for high speed data processing | |
JP3900126B2 (ja) | 論理処理回路、半導体デバイス及び論理処理装置 | |
US7098712B2 (en) | Register controlled delay locked loop with reduced delay locking time | |
US8407540B2 (en) | Low overhead circuit and method for predicting timing errors | |
US20080239855A1 (en) | Semiconductor memory device performing self refresh operation | |
KR100808055B1 (ko) | 반도체 소자의 지연 고정 루프와 그의 구동 방법 | |
JP2011142665A (ja) | ディレイロックループのディレイロック状態の情報の使用が可能な半導体素子 | |
US7274240B2 (en) | Clock control cell | |
JP6389937B1 (ja) | 電源制御回路及び電源制御回路を備えた論理回路装置 | |
JP2020519060A (ja) | タイミングイベント検出を有したシーケンシャル回路およびタイミングイベントを検出する方法 | |
US9768776B1 (en) | Data synchronizer for latching an asynchronous data signal relative to a clock signal | |
KR20180128353A (ko) | 바이패스를 가진 레벨 시프터 | |
JP4848564B2 (ja) | 半導体メモリ装置のリセット制御回路 | |
US7756236B2 (en) | Phase detector | |
JP5782510B2 (ja) | 半導体集積回路 | |
TW201924223A (zh) | 具有旁路控制之位準位移器 | |
KR100275643B1 (ko) | 반도체 집적 회로 | |
US7557632B2 (en) | Internal clock generator and method of generating internal clock | |
US7848163B2 (en) | Semiconductor memory device and method for driving the same | |
US7522469B2 (en) | Memory device having small clock buffer | |
US20050206423A1 (en) | Latch circuit capable of ensuring race-free staging for signals in dynamic logic circuits | |
KR100422581B1 (ko) | 지연고정루프 | |
JP4535057B2 (ja) | 論理処理回路、半導体デバイス及び論理処理装置 | |
US7995416B2 (en) | Semiconductor memory device and operation method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180807 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180820 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6389937 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |