KR100211120B1 - 클럭분주회로 - Google Patents

Abstract

본 발명은 고주파 신호의 클럭분주시 출력되는 데이터의 손실을 방지하는 클럭분주회로에 관한것으로서, 클럭신호가 반전제어신호단에 인가되고, 반전클럭신호가 제어신호단에 인가되고, 입력단이 제 1 노드에 연결되고, 출력단이 제 2 노드에 연결된 제 1 삼상버퍼와, 일입력단에 리셋신호가 인가되고, 타입력단이 제 2 노드에 연결되고, 출력단이 제 3 노드에 연결된 제 1 노어 게이트와, 상기 반전클럭신호가 반전제어신호단에 인가되고, 입력단이 제 3 노드에 연결되고 출력단이 제 2 노드에 연결된 제 2 삼상버퍼와, 상기 클럭신호가 제어신호단에 인가되고, 반전클럭신호가 반전제어신호단에 인가되고, 입력단이 제 3 노드에 연결되고, 출력단이 제 1 노드에 연결되는 제 3 삼상버퍼와, 일입력단에 상기 리셋신호가 인가되고, 타입력단이 제 1 노드에 연결되고, 출력단이 제 4 노드에 연결되는 제 2 노어 게이트와, 상기 클럭신호가 반전제어신호단에 인가되고, 반전클럭신호가 제어신호단에 인가되고, 입력단이 제 4 노드에 연결되고, 출력단이 제 1 노드에 연결된 제 4 삼상버퍼와, 입력단이 제 1 노드에 연결된 제 1 인버터와, 입력단이 제 4 노드에 연결된 제 2 인버터를 포함한다. 이와 같은 장치에 의해서, 고주파 신호의 클럭을 분주하여 출력하는 클럭분주회로에서 데이터가 손실되는 것을 방지할 수 있다.

Description

클럭분주회로

본 발명은 클럭분주회로에 관한 것으로서, 구체적으로는 고주파 신호의 클럭분주시 출력되는 데이터 손실을 방지하는 클럭분주회로에 관한 것이다.

도 1에는 종래 클럭분주회로로서 사용되는 플립플롭이 도시되어 있다.

도 1을 참조하면, 종래 클럭분주회로로서 사용되는 플립플롭은 클럭신호(CK)단과, 반전클럭신호(CKB)단과, 출력신호(Q)단과, 반전출력신호(QB)단의 구성을 갖는다.

상기와 같은 구성을 갖는 플립플롭은 클럭신호(CK)가 일입력단에 인가되고, 상기 클럭신호(CK)와 반대되는 위상을 갖는 반전클럭신호(CKB)가 타입력단에 인가되어 출력신호(CK)와 반전출력신호(CKB)가 출력된다. 이때 상기 플립플롭은 티 플립플롭으로서 로우레벨의 신호가 인가되면 현상태를 유지하고 있다가 하이레벨의 신호가 인가되면 현상태가 바뀌어 출력된다.

도 2에는 종래 클럭분주회로의 구성이 개략적으로 도시되어 있다.

도 2를 참조하면, 종래 클럭분주회로는, 제 1 삼상버퍼(Three state buffer ; 11)와, 제 2 삼상버퍼(12)와, 제 3 삼상버퍼(13)와, 제 4 삼상버퍼(14)를 포함하는 구성을 갖는다.

상기 삼상버퍼는 데이터가 입력되는 데이터 입력단과, 데이터가 출력되는 데이터 출력단과, 상기 데이터의 출력을 제어하는 데이터출력제어단을 포함하는 구성을 갖고 있다. 상술한 바와 같은 구성을 갖는 삼상버퍼는 데이터 제어단에 제어신호가 인가되지 않으면 현상태의 데이터를 버퍼데 간직하고 있으며, 상기 데이터 제어단에 클럭신호가 인가되면 현상태의 데이터를 반전시켜 출력하는 인버터의 기능을 수행한다,

도 3에는 상세한 클럭분주회로의 출력타이밍도가 도시되어 있다.

도 2를 참조하면, 상술한 바와 같은 구성을 갖는 클럭분주회로의 동작은 다음과 같다.

먼저, 분주회로는 외부로부터 클럭신호(CK)와, 상기 클럭신호(CK)와 반대되는 위상을 갖는 반전클럭신호(CKB)와, 리셋신호(RESET)를 인가받는다. 상기 클럭분주회로는 클럭신호(CK)를 데이터입력으로 하고 상기 클럭신호(CK)와 반전클럭신호(CKB)가 데이터출력제어단에 인가된다.

제 1 삼상버퍼(11)는 입력신호를 데이터입력단에 입력받아 버퍼에 저장하고 있다가 반전클럭신호(CKB)가 데이터출력제어단에 인가되면 상기 데이터 입력단에 저장된 신호는 반전되어 데이터 출력단으로 출력된다. 그리고, 상기 제 1 삼상버퍼(11)의 데이터 출력단 신호는 제 2 삼상버퍼(12)의 데이터 입력단에 인가되며, 상기 제 2 삼상버퍼(12)의 입력단에 인가된 신호는 데이터출력제어단에 클럭신호(CK)가 인가되기 전까지 상기 신호를 버퍼에 저장한다. 그리고 상기 제 2 삼상버퍼(12)의 데이터 출력제어단에 클럭신호(CK)가 인가되면, 상기 제 2 삼상버퍼(12)에 저장된 신호가 반전되어 데이터 출력단으로 출력된다.

상기 제 2 삼상버퍼(12)의 데이터 출력단 신호는 제 3 삼상버퍼(13)의 데이터 입력단에 인가되며, 데이터출력제어단에 반전클럭신호(CKB)가 인가되기 전까지 상기 데이터입력단에 인가된 신호는 버퍼에 저장된다. 그리고 상기 제 3 삼상버퍼(13)의 데이터출력제어단에 반전클럭신호(CKB)가 인가되면 상기 버퍼에 저장된 신호는 반전되어 데이터 출력단으로 출력된다.

상기 제 3 삼상버퍼(13)의 데이터 출력단의 신호는 제 4 삼상버퍼(14)의 데이터 입력단에 인가되며, 상기 제 4 삼상버퍼(14)의 데이터출력제어단에 클럭신호(CK)가 인가되기 전까지 상기 데이터 입력단신호는 버퍼에 저장된다. 반면에 제 4 삼상버퍼(26)의 데이터출력제어단에 클럭신호(CK)가 인가되면 상기 버퍼에 저장되어 있던 상기 신호는 반전되어 데이터 출력단으로 출력신호(Q)가 출력된다. 상기 제 4 삼상버퍼(14)의 데이터 출력단에 발생하는 출력신호(Q)는 인버터(15)의 입력단에 인가되며 상기 인버터(15)는 상기 입력신호를 반전시켜 반전출력신호(QB)를 출력한다.

하이레벨의 신호를 논리 ″1″, 로우레벨의 신호를 논리 ″0″이라 하고, 상기 클럭신호(CK)를 데이터입력으로하고, 반전클럭신호(CKB)를 상기 클럭분주회로에 인가한다.

만일 제 1 삼상버퍼(11)의 데이터 입력단에 논리 ″1″의 신호가 인가되면 이를 버퍼에 저장하고 있다가 데이터출력제어단에 반전클럭신호(CKB)가 인가될 때 상기 논리 ″1″의 입력신호를 반전시켜 논리 ″0″의 신호를 데이터 출력단으로 출력한다. 그리고 상기 제 1 삼상버퍼(11)의 데이터 출력단과 데이터 입력단이 연결된 제 2 삼상버퍼(12)는 상기 제 1 삼상버퍼(11)의 논리 ″0″의 출력신호를 인가받아 이를 버퍼에 저장한다. 상기 제 2 삼상버퍼(12)의 데이터출력제어단에 클럭신호(CK)가 인가될때, 상기 논리 ″0″의 입력신호는 반전되어 논리 ″1″의 신호가 데이터 출력단으로 출력된다. 그리고 상기 제 2 삼상버퍼(12)의 데이터 출력단과 데이터 입력단이 연결된 제 3 삼상버퍼(13)는 상기 논리 ″1″의 제 2 삼상버퍼(12)의 출력신호를 데이터 입력단에 인가받아 이를 버퍼에 저장한다.

상기 제 3 삼상버퍼(13)의 데이터출력제어단에 반전클럭신호(CKB)가 인가될 때 버퍼에 저장된 상기 논리 ″1″의 신호는 반전되어 논리 ″0″의 출력신호가 데이터 출력단으로 출력된다. 그리고, 상기 제 3 삼상버퍼(13)의 데이터 출력단과 데이터 입력단이 연결된 제 4 삼상버퍼(14)는 상기 논리 ″0″의 제 3 삼상버퍼(13)의 출력신호를 데이터 입력단에 인가받아 이를 버퍼에 저장한다. 상기 제 4 삼상버퍼(14)의 데이터출력제어단에 클럭신호(CK)가 인가될 때, 상기 논리 ″0″의 입력신호는 반전되어 논리 ″1″의 출력신호(Q)가 데이터 출력단으로 출력된다. 그리고 상기 논리 ″1″의 제 4 삼상버퍼(14)의 출력신호는 인버터(15)의 입력단에 인가된다. 상기 인버터(15)는 논리 ″1″의 입력신호를 반전시켜 논리 ″0″의 반전출력신호(QB)를 출력한다.

이와 같은 동작에 의해 상기 클럭분주회로의 출력타이밍은 도 3에 도시되어 있는 바와 같다.

그러나 상술한 바와 같은 종래 클럭분주회로에 의하면, 저주파 신호의 입력시 와는 달리 고주파 신호 입력시 클럭데이터의 손실을 초래한다. 예를 들면, 현재 상태를 Q(t), 다음 상태를 Q(t+1)이라 할 때, 고주파 신호가 인가되는 경우, 현재 상태 Q(t)가 아닌 다음 상태 Q(t+1)를 출력하게 된다. 따라서, 고주파 신호에 대한 클럭분주회로의 신뢰성이 크게 저하되는 문제점이 생기게 된다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 고주파 신호의 클럭분주시 출력되는 데이터의 손실을 방지할 수 있는 클럭분주회로를 제공하는데 있다.

도 1은 종래 클럭분주회로로서 사용되는 플립플롭을 보이는 도면;

도 2는 도 1 종래 클럭분주회로의 구성을 개략적으로 보이는 회로도;

도 3은 종래 클럭분주회로의 출력타이밍도;

도 4은 본 발명의 실시예에 따른 클럭분주회로로서 사용되는 플립플롭을 보이는 도면;

도 5은 본 발명의 실시예에 따른 클럭분주회로의 구성을 상세하게 보이는 회로도;

도 6은 본 발명의 실시예에 따른 도 5의 출력 타이밍도;

* 도면의 주요부분에 대한 부호의 설명

21 : 제 1 삼상버퍼 22 : 제 1 노어 게이트

23 : 제 2 삼상버퍼 24 : 제 3 삼상버퍼

25 : 제 2 노어 게이트26 : 제 4 삼상버퍼

27 : 제 1 인버터 28 : 제 2 인버터

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 상기 분주회로는 클럭신호가 반전제어신호단에 인가되고, 반전클럭신호가 제어신호단에 인가되고, 입력단이 제 1 노드에 연결되고, 출력단이 제 2 노드에 연결된 제 1 삼상버퍼와, 일입력단에 리셋신호가 인가되고, 타입력단이 제 2 노드에 연결되고, 출력단이 제 3 노드에 연결된 제 1 노어 게이트와, 상기 반전클럭신호가 반전제어신호단에 인가되고, 입력단이 제 3 노드에 연결되고 출력단이 제 2 노드에 연결된 제 2 삼상버퍼와, 상기 클럭신호가 제어신호단에 인가되고, 반전클럭신호가 반전제어신호단에 인가되고, 입력단이 제 3 노드에 연결되고, 출력단이 제 1 노드에 연결되는 제 3 삼상버퍼와, 일입력단에 상기 리셋신호가 인가되고, 타입력단이 제 1 노드에 연결되고, 출력단이 제 4 노드에 연결되는 제 2 노어 게이트와, 상기 클럭신호가 반전제어신호단에 인가되고, 반전클럭신호가 제어신호단에 인가되고, 입력단이 제 4 노드에 연결되고, 출력단이 제 1 노드에 연결된 제 4 삼상버퍼와, 입력단이 제 1 노드에 연결된 제 1 인버터와, 입력단이 제 4 노드에 연결된 제 2 인버터를 포함한다.

(작용)

이와 같은 장치에 의해서, 고주파의 신호가 인가되어도 클럭데이터가 손실되지 않게 이를 방지하고 상기 고주파의 클럭신호를 정확하게 분주 시킬 수 있다.

(실시예)

도 4에는 본 발명의 실시예에 따른 플립플롭이 도시되어 있다.

도 4를 참조하면 상기 플립플롭은 클럭신호(CK)가 일입력단에 인가되고, 반전클럭신호(CKB)가 타입력단에 인가되고, 출력신호단과 반전출력신호단으로 데이터 입력신호가 출력되고, 상기 데이터 입력신호를 리셋하는 리셋신호단으로 구성되어 있다.

도 5에는 본 발명의 실시예에 따른 클럭분주회로의 구성이 상세하게 도시되어 있다.

도 5를 참조하면 본 발명에 따른 클럭분주회로는 클럭신호(CK)가 반전제어신호단에 인가되고, 반전클럭신호(CKB)가 제어신호단에 인가되고, 입력단이 제 1 노드에 연결되고, 출력단이 제 2 노드에 연결된 제 1 삼상버퍼(21)와, 일입력단에 리셋신호(RESET)가 인가되고, 타입력단이 제 2 노드에 연결되고, 출력단이 제 3 노드에 연결된 제 1 노어 게이트(22)와, 상기 반전클럭신호(CKB)가 반전제어신호단에 인가되고, 입력단이 제 3 노드에 연결되고 출력단이 제 2 노드에 연결된 제 2 삼상버퍼(23)와, 상기 클럭신호(CK)가 제어신호단에 인가되고, 반전클럭신호(CKB)가 반전제어신호단에 인가되고, 입력단이 제 3 노드에 연결되고, 출력단이 제 1 노드에 연결되는 제 3 삼상버퍼(24)와, 일입력단에 상기 리셋신호(RESET)가 인가되고, 타입력단이 제 1 노드에 연결되고, 출력단이 제 4 노드에 연결되는 제 2 노어 게이트(25)와, 상기 클럭신호(CK)가 반전제어신호단에 인가되고, 반전클럭신호(CKB)가 제어신호단에 인가되고, 입력단이 제 4 노드에 연결되고, 출력단이 제 1 노드에 연결된 제 4 삼상버퍼(26)와, 입력단이 제 1 노드에 연결된 제 1 인버터(27)와, 입력단이 제 4 노드에 연결된 제 2 인버터(28)를 포함하는 구성을 갖는다.

도 6에는 도 5에 도시된 본 발명에 따른 분주회로의 출력타이밍도가 도시되어 있다.

도 4 및 도 5를 참조하여 상술한 바와 같은 구성을 갖는 클럭분주회로의 동작을 설명하면 다음과 같다.

먼저 상기 클럭분주회로는 리셋신호(RESET)와 클럭신호(CK)와 반전클럭신호(CKB)를 인가 받는다. 상기 클럭신호(CK)는 데이터 입력으로서 인가되고, 상기 반전클럭신호(CKB)는 상기 클럭신호(CK)와 반대의 위상을 갖는 신호이다. 상기 리셋신호(RESET)는 처음 회로가 동작하는 순간에만 논리 ″1″이고 그 이후부터는 논리 ″0″의 신호가 유지된다.

클럭분주회로가 동작하기 위해 리셋신호단은 논리 ″1″의 신호를 제 1 노어 게이트(22)와 제 2 노어 게이트(25)의 일입력단에 인가하며, 상기 노어 게이트들은 입력단들중 어느 하나에라도 논리 ″1″의 신호가 입력되면 항상 논리 ″0″의 신호를 출력하는 기능을 갖고 있다.

그에 따라 제 1 노어 게이트(22)는 일입력단에 인가되는 논리 ″1″의 리셋신호로 인해 출력단으로 논리 ″0″의 신호를 제 3 노드로 출력한다. 상기 제 3 노드에 전달된 논리 ″0″의 신호는 제 2 삼상버퍼(23)의 입력단에 인가되며 상기 제 2 삼상버퍼(23)는 반전제어신호단에 인가된 반전클럭신호(CKB)에 의해 상기 논리 ″0″의 신호를 반전시켜 논리 ″1″의 출력신호를 상기 제 1 노어 게이트(22)의 타입력단에 인가한다.

상기 제 3 노드에 전달된 논리 ″0″의 신호는 또 제 3 삼상버퍼(24)의 데이터 입력단에 인가되며, 상기 논리 ″0″의 입력신호는 제어신호가 인가되기 전까지 버퍼에 저장된다. 상기 제 3 삼상버퍼(24)는 제어신호단에 클럭신호(CK)가 인가될때 상기 버퍼에 저장된 논리 ″0″의 신호를 반전시켜 논리 ″1″의 출력신호를 제 1 노드로 전달한다. 그리고 제 2 노어 게이트(25)는 상기 논리 ″1″의 리셋신호를 일입력단에 인가받고, 상기 제 1 노드의 논리 ″1″의 신호를 타입력단에 인가받는다.

상기 제 2 노어 게이트(25)는 상기 입력신호들에 의해 논리 ″0″의 신호를 출력하여 제 4 노드로 전달한다. 상기 논리 ″0″의 제 4 노드 신호는 제 4 삼상버퍼(26)와 제 2 인버터(28)에 인가된다. 상기 제 4 삼상버퍼(26)는 반전제어신호단에 반전클럭신호(CKB)가 인가되고, 제어신호단에 클럭신호(CK)가 인가될때 버퍼에 저장된 논리 ″0″의 신호를 반전시켜 논리 ″1″의 신호를 출력한다. 상기 제 4 삼상버퍼(26)는 논리 ″1″의 출력신호를 제 1 인버터(27)에 인가하며, 상기 제 1 인버터(27)는 상기 논리 ″1″의 입력신호를 반전시켜 논리 ″0″의 출력신호(Q)를 출력한다. 그리고 상기 제 4 노드에 전달된 논리 ″0″의 신호를 인가받은 제 2 인버터(28)는 상기 신호를 반전시켜 논리 ″1″의 반전출력신호(QB)를 출력한다.

상기 제 4 노드에 전달된 논리 ″1″의 신호는 제 1 삼상버퍼(21)에 인가되고, 상기 제 1 삼상버퍼(21)는 제어신호단에 반전클럭신호(CKB)를 인가받고, 반전제어신호단에 클럭신호(CK)를 인가받는다. 상기 제어신호들에 의해 상기 제 1 삼상버퍼(21)에 저장된 논리 ″1″의 신호는 반전되어 논리 ″0″의 출력신호를 제 2 노드로 전달한다. 그리고 상기 제 2 노드에 전달된 논리 ″0″의 신호는 상기 제 1 노어 게이트(22)의 입력단에 인가된다. 상기 제 1 노어 게이트(22)의 일입력단에는 리셋신호(RESET)가 인가되는데, 상기 리셋신호(RESET)는 회로가 동작하고 난 이후부터는 계속 논리 ″0″의 신호가 유지된다. 그러므로 상기 제 1 노어 게이트(22)의 일입력단에는 논리 ″0″인 리셋신호(RESET)가 인가되고, 타입력단에는 상기 제 2 노드의 ″0″의 신호가 인가된다. 상기 제 1 노어 게이트(22)는 상기 입력신호들에 의해 논리 ″1″의 신호를 출력하여 제 3 노드로 전달한다.

상기 제 3 노드의 논리 ″1″의 신호는 제 2 삼상버퍼(23)의 데이터 입력단에 전달된다. 상기 제 2 삼상버퍼(23)는 반전제어신호단에 반전클럭신호(CKB)를 인가 받고, 상기 제어신호로 인해 버퍼에 저장된 논리 ″1″의 신호는 반전되어 논리 ″0″의 신호로 상기 제 1 노어 게이트(22)의 타입력단에 전달한다. 상기 제 3 노드에 전달된 논리 ″1″의 신호는 제 3 삼상버퍼(24)의 데이터 입력단에 인가된다. 상기 제 3 삼상버퍼(24)는 반전제어신호단에 반전클럭신호(CKB)를 인가받고, 제어신호단에 클럭신호(CK)를 인가받는다. 상기 제어신호들에 의해 상기 제 3 삼상버퍼(24)는 버퍼에 저장된 논리 ″1″의 신호를 반전시켜 논리 ″0″의 신호를 출력한다.

상기 제 3 삼상버퍼(24)의 출력신호는 제 2 노어 게이트(25)의 입력단에 인가된다. 그리고 상기 제 2 노어 게이트(25)는 일입력단에 논리 ″0″의 리셋신호가 인가되고, 타입력단에 상기 제 3 삼상버퍼(24)로부터 발생한 논리 ″0″의 신호가 인가된다. 상기 제 2 노어 게이트(25)는 상기 입력신호들에 의해 논리 ″1″의 신호를 출력단으로 출력한다.

상기 제 2 노어 게이트(25)로부터 발생한 논리 ″1″의 신호는 제 4 노드에 인가된다. 제 4 삼상버퍼(26)는 데이터 입력단에 상기 제 4 노드로부터 논리 ″1″의 신호를 인가받고, 반전제어신호단에 클럭신호(CK)를 인가받고, 제어신호단에 반전클럭신호(CKB)를 인가받는다. 상기 제어신호들에 의해 제 4 삼상버퍼(26)에 저장된 논리 ″1″신호는 반전되어 논리 ″0″의 신호가 데이터 출력단에 출력된다.

상기 제 4 삼상버퍼(26)로부터 발생한 논리 ″0″의 출력신호는 제 1 인버터(27)에 인가되며, 상기 제 1 인버터(27)는 상기 논리 ″0″의 신호를 반전시켜 논리 ″1″의 출력신호(Q)를 출력단으로 출력한다. 상기 제 4 노드로부터 발생한 논리 ″1″의 신호는 제 2 인버터(28)에 인가되고, 상기 제 2 인버터(28)는 상기 논리 ″1″의 입력신호를 반전시켜 논리 ″0″의 반전출력신호(QB)를 출력한다.

상기 동작 설명에 따른 클럭분주회로의 출력 타이밍도는 도 6에 도시되어 있으며, 상기 클럭분주회로는 상기 클럭신호를 1/4 분주하여 출력한다.

상기한 바와 같이, 상기 분주회로는 스태틱 플립플롭(static flip flop)으로서 종래 클럭분주회로로 사용되는 플립플롭처럼 고주파의 신호가 인가되어도 클럭데이터가 손실되지 않는다. 상기 고주파의 신호가 인가되면 상기 신호를 저장하고 있다가 클럭신호가 인가될 때 상기 데이터를 출력하며, 그에 따라 상기 고주파 신호의 클럭신호를 정확하게 분주시킬수 있는 효과가 있다.

Claims (1)

1. 클럭신호(CK)가 반전제어신호단에 인가되고, 반전클럭신호(CKB)가 제어신호단에 인가되고, 입력단이 제 1 노드에 연결되고, 출력단이 제 2 노드에 연결된 제 1 삼상버퍼(21)와;

   일입력단에 리셋신호(RESET)가 인가되고, 타입력단이 제 2 노드에 연결되고, 출력단이 제 3 노드에 연결된 제 1 노어 게이트(22)와;

   상기 반전클럭신호(CKB)가 반전제어신호단에 인가되고, 입력단이 제 3 노드에 연결되고 출력단이 제 2 노드에 연결된 제 2 삼상버퍼(23)와;

   상기 클럭신호(CK)가 제어신호단에 인가되고, 반전클럭신호(CKB)가 반전제어신호단에 인가되고, 입력단이 제 3 노드에 연결되고, 출력단이 제 1 노드에 연결되는 제 3 삼상버퍼(24)와;

   일입력단에 상기 리셋신호(RESET)가 인가되고, 타입력단이 제 1 노드에 연결되고, 출력단이 제 4 노드에 연결되는 제 2 노어 게이트(25)와;

   상기 클럭신호(CK)가 반전제어신호단에 인가되고, 반전클럭신호(CKB)가 제어신호단에 인가되고, 입력단이 제 4 노드에 연결되고, 출력단이 제 1 노드에 연결된 제 4 삼상버퍼(26)와;

   입력단이 제 1 노드에 연결된 제 1 인버터(27)와;

   입력단이 제 4 노드에 연결된 제 2 인버터(28)를 포함하는 분주회로.

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