KR19990057918A - 집적회로의 필터 장치 - Google Patents
집적회로의 필터 장치 Download PDFInfo
- Publication number
- KR19990057918A KR19990057918A KR1019970077997A KR19970077997A KR19990057918A KR 19990057918 A KR19990057918 A KR 19990057918A KR 1019970077997 A KR1019970077997 A KR 1019970077997A KR 19970077997 A KR19970077997 A KR 19970077997A KR 19990057918 A KR19990057918 A KR 19990057918A
- Authority
- KR
- South Korea
- Prior art keywords
- clock signal
- filtered
- terminal
- trigger circuit
- input
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
1. 청구범위에 기재된 고안이 속한 기술분야
집적회로의 필터 장치
2. 발명이 해결하고자 하는 기술적 과제
클럭신호의 잡음 및 글리치 성분의 크기에 관계없이 필터링을 수행하고, 또한 입력버퍼의 응답시간에 영향을 주지 않음.
3. 발명의 해결방법의 요지
트랜스페어런트 래치부와 트리거 회로를 이용하여 제 1 및 제 2 필터수단을 구성함.
4. 발명의 중요한 용도
클럭신호에서 잡음 및 글리치 성분을 제거하여 집적회로가 오동작하는 것을 방지함.
Description
본 발명은 집적회로의 필터 장치에 관한 것으로서, 보다 구체적으로 집적호로에 이용되는 클럭신호에 포함된 잡음 및 글리치(glitch) 성분을 제거하기 위한 집적회로의 필터 장치에 관한 것이다.
일반적으로, 집적회로는 클럭신호에 의해 동작 타이밍이 조절되어 다양한 기능을 수행하는데, 이러한 클럭신호에는 잡음 및 글리치 성분을 포함되어 있어 집적회로의 오동작 원인이 되었다.
따라서, 종래에는 클럭신호에 포함된 잡음 및 글리치 성분을 필터링시키기 위해서, 슈미트 트리거(Schmitt trigger) 회로 같은 것을 이용하여 히스테리시스(hysterisis) 특성을 클럭신호가 사용되고 있는 집적회로에 추가시켰다.
그러나, 상기와 같은 종래의 클럭신호의 잡음 및 글리치 성부 제거 방법은, 입력버퍼의 응답시간이 느려지도록 하였으며, 또한 파워 써플라이의 전압이 약해질수록 이용될 수 있는 히스테리시스 특성의 폭이 제한을 받는 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 클럭신호에 포함된 잡음 및 글리치의 크기에 관계없이 클럭신호를 필터링하여, 잡음 및 글리치 성분을 제거할 수 있고, 또한 입력 버퍼의 응답시간에 영향을 주지 않는 집적회로의 필터 장치를 제공하는데 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 집적회로의 필터 장치의 블록도.
도 2는 본 발명의 일실시예에 따른 것으로서, 도 1의 제 1 및 제 2 필터수단의 회로도.
도 3은 본 발명의 다른 실시예에 따른 것으로서, 도 1의 제 1 및 제 2 필터수단의 회로도.
도 4는 본 발명의 또 다른 실시예에 따른 것으로서, 도 1의 제 1 및 제 2 필터수단의 회로도.
도 5a내지 도 5c는 입력버퍼의 문턱전압과 클럭신호를 비교하여 도시한 특성도.
도 6a 및 도 6b는 필터링된 클럭신호와 필터링되지 않은 클럭신호의 동작 특성을 도시한 특성도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: CPU 20: 주변회로
30: 클럭 발진기 40, 50: 제 1 및 제 2 필터수단
60: 메모리
이와 같은 목적을 달성하기 위한 본 발명의 집적회로의 필터 장치는, CPU 및 주변회로 등의 동작 타이밍을 조절하기 위한 클럭신호를 발생하는 클럭 발진기; 클럭 발진기로부터 발진된 클럭신호의 잡음 및 글리치 성분을 제거하기 위하여 클럭신호를 필터링하는 제 1 및 제 2 필터수단을 포함한다.
본 발명의 필터 장치는 트리거 입력과 데이터 입력을 갖는 트랜스레어런트 래치(transparent latch)이용하였다. 데이터 입력은 필터링될 입력 클럭신호에 연결되어 있고, 트랜스페어런트 래치의 출력은 필터링된 클럭신호가 된다. 트리거 입력이 첫 번째로 미리 결정된 로직 상태를 가질 때, 필터링된 클럭신호는 입력 클럭신호와 동일한 로직 상태를 가지게 되고, 두 번째로 미리 결정된 로직 상태를 가질 때 필터링된 클럭신호의 로직 상태는 변하지 않게 된다. 입력이 래치의 출력에 연결되고 출력이 래치의 트리거 입력에 연결되는 트리거 회로는 필터링된 클럭신호의 로직 상태의 변화에 의한 시간 간격 동안에 래치의 트리거 입력에 두 번째로 미리 결정된 로직 상태를 출력하고, 이러한 시간 간격이 끝난 후에는 첫 번째로 미리 결정된 로직 상태를 출력하게 된다. 또한, 트리거 회로는 로직 게이트에 지연 및 필터링된 클럭신호를 보내기 위하여 지연단계를 포함하게된다. 이 로직 게이트는 필터링된 클럭신호와 지연 및 필터링된 클럭신호를 입력으로하고, 이 두입력의 로직 상태에 따라 래치의 트리거 입력에 미리 결정된 로직 상태를 출력하게 된다. 이렇게 함으로써, 입력 클럭신호에 포함된 잡음 및 글리치의 크기에 상관 없이 필터링이 가능하고 입력버퍼의 응답 시간에 영향을 미치지 않게 된다.
이하, 도 1내지 도 5를 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1을 참조하면, 본 발명의 집적회로의 필터 장치는 CPU 및 주변회로(10, 20) 등의 동작 타이밍을 조절하기 위한 클럭신호(CLK)를 발생하는 클럭 발진기(30)와, 클럭 발진기(30)로부터 발진된 클럭신호(CLK)를 필터링하여 잡음 및 글리치 성분을 제거한 필터링된 클럭신호(FCLK1)를 CPU(10)로 출력하는 제 1 필터수단(40)과, 클럭 발진기(30)로부터 발진된 클럭신호(CLK)를 필터링하여 잡음 및 글리치 성분을 제거한 필터링된 클럭신호(FCLK2)를 주변회로(20)로 출력하는 제 2 필터수단(50)을 구비한다.
상기와 같은 구조를 갖는 본 발명의 집적회로의 동작을 설명하면 다음과 같다.
클럭 발진기(30)가 CPU(10)와 주변회로(20)의 동작 타이밍을 조절하기 위한 클럭신호(CLK)를 발진시키면, 제 1 및 제 2 필터수단(40, 50)은 각각 입력된 클럭신호(CLK)를 필터링하여 클럭신호(CLK)에 포함된 잡음 및 글리치 성분을 제거한 필터링된 클럭신호(FCLK1, FCLK2)를 CPU 및 주변회로(10, 20)로 출력한다.
이어서, CPU(10)는 제 1 필터수단(40)으로부터 출력된 다음 내장된 입력 버퍼(도시되지 않았음)를 통해 입력된 필터링된 클럭신호(FCLK1)의 주기에 따라 동작을하여 메모리(60)에 데이터를 라이트하거나 또는 메모리(60)에 저장된 데이터를 리드한다. 마찬가지로, 주변회로(20)도 제 2 필터수단(50)으로부터 출력된 다음 내장된 입력 버퍼(도시되지 않았음)를 통해 입력된 필터링된 클럭신호(FCLK2)의 주기에 따라 동작을 한다.
그리고, 도 1에 설명된 본 발명의 집적회로의 필터 장치에 대한, 상세한 구성 및 동작은 도 1 이하의 도면들을 참조하여 설명한다.
도 2를 참조하면, 도 1의 제 1 필터수단(40)은 트리거 회로(42)로부터 궤환된 로직 상태를 나타내는 신호의 주기에 따라 클럭 발진기(30)로부터 발진된 클럭신호(CLK)를 래치시키기 위한 래치부(41)와, 필터링된 클럭신호(FCLK)의 로직 상태의 변화에 의한 시간 간격 동안에 래치부(41)의 입력단으로 두 번째로 미리 결정된 로직 상태를 나타내는 신호를 출력하여 궤환시키고, 이러한 시간 간격이 끝난 후에는 첫 번째로 미리 결정된 로직 상태를 나타내는 신호를 출력하는 트리거 회로(42)를 구비한다.
래치부(41)는 클럭신호(CLK)를 입력하기 위한 입력단자(D)가 클럭 발진기(30)의 출력단에 연결되며, 트리거 회로(42)의 출력신호를 궤환하기 위한 클럭단자(CK)가 트리거 회로(42)의 출력단에 연결되고, 필터링된 클럭신호(FCLK)를 출력하기 위한 출력단자(Q)가 각각 트리거 회로(42)의 입력단과 CPU(10)의 입력 버퍼의 입력단에 연결된 D-플립플롭(41-1)을 구비한다.
트리거 회로(42)는 래치부(41)로부터 출력된 필터링된 클럭신호(FCLK)를 지연시키기 위한 지연부(42-1)와, 일입력단이 래치부(41)의 출력단에 접속되고 타입력단이 지연부(42-1)의 출력단에 접속되고, 출력단이 래치부(41)의 D-플립플롭(41-1)의 클럭단자(CK)에 접속된 엑스크러신브 오아게이트(42-2)로 이루어진다.
여기서, 래치부(41)는 입력의 변화에 대하여 출력도 변화하는 기능을 갖는 트랜스페어런트 래치부이다.
물론, 제 2 필터수단(50)도 상기 제 1 필터수단(40)과 동일한 구성을 갖는다.
상기와 같은 구조를 갖는 도 1의 제 1 및 제 2 필터수단(40, 50)의 동작을 설명하면 다음과 같다.
클럭 발진기(30)로부터 발진된 클럭신호(CLK)의 로직 상태가 천이된 다음에 미리 결정된 시간 T동안 일어나는 클럭신호(CLK)의 로직 상태의 변화는 무시하게 된다. 클럭신호(CLK)와 래치부(41)로부터 출력된 필터링된 클럭신호(FCLK)가 같은 로직 상태를 가질 때, 트리거 회로(42)로부터 출력되어 래치부(41)로 궤환되는 신호는 로직이 "0"인 상태이고, 이 신호는 래치부(41)의 D-플립플롭(41-1)의 클럭단자(CK)로 궤환되고, 궤환된 이 신호에 따라 래치부(41)는 D-플립플롭(41-1)의 입력단자(D)로 입력된 클럭신호(CLK)를 래치시켜 필터링된 클럭신호(FCLK)를 출력단자(Q)를 통해 CPU 및 주변회로(10, 20)의 입력버퍼로 출력한다.
클럭신호(CLK)의 로직 상태가 천이될 때, 클럭신호(CLK)의 로직 상태에 따라 필터링된 클럭신호(FCLK)의 로직 상태가 변화된다. 그리하여, 클럭신호(CLK)와 필터링된 클럭신호(FCLK)가 특정시간 T동안 서로 다른 로직 상태를 가지게 되면, 트리거 회로(42)의 지연부(42-1)로 필터링된 클럭신호(FCLK)의 천이가 전달된다. 클럭신호(CLK)와 필터링된 클럭신호(FCLK)가 서로 다른 로직 상태를 갖는 경우에는, 트리거 회로(42)의 엑스크러시브 오아게이트(42-2)의 출력은 로직 "1"을 갖게 되고, 이 로직 "1"은 래치부(41)로부터 출력된 필터링된 클럭신호(FCLK)의 전달에 대하여 클럭신호(CLK)의 로직 상태 천이를 막아준다. 여기서, 트리거 호로(42)의 지연부(42-1)는 특정 시간 T의 길이를 결정하게 되고 이는 가장길게 예상되는 글리치보다 길고 클럭신호(CLK)의 최소로 허용하는 정상적인 천이시간보다는 짧아야 한다.
따라서, 제 1 및 제 2 필터수단(40, 50)은 클럭신호(CLK)내에 포함된 잡음 및 글리치 성분의 크기에 영향을 받지 않고 필터링을 수행할 수 있으며, 또한 CPU 및 주변회로(10, 20)의 입력버퍼의 응답시간에는 영향을 주지 않는다.
한편, 도 2에 도시된 입력버퍼(11)는 CPU(10)에 내장되어 있으며, 또한 주변회로(20)에도 마찬가지로 도 2의 입력버퍼(11)와 같은 입력버퍼가 내장되어 있다.
도 2에서 설명된 제 1 및 제 2 필터수단(40, 50)은 클럭신호(CLK)의 라이징 에지 및 폴링 에지를 필터링하기 위한 것이다.
도 3을 참조하여 본 발명에 따른 클럭신호의 폴링 에지만을 이용하여 필터링하기 위한 경우를 설명한다.
도 3을 참조하면, 본 발명의 제 1 필터수단(40)이 클럭신호(CLK)의 폴링 에지만을 필터링하기 위한 경우에, 제 1 필터수단(40)의 래치부(41)의 구성은 도 2와 동일하고, 제 1 필터수단(40)의 트리거 회로(42)는 래치부(41)를 통해 출력된 필터링된 클럭신호(FCLK)를 반전시키기 위한 인버터(42-3)와, 필터링된 클럭신호(FCLK)를 지연시키기 위한 지연부(42-4)와, 인버터 및 지연부(42-3, 42-4)를 각각 통해 일입력단 및 타입력단으로 전달된 필터링된 클럭신호(FCLK)를 논리앤드하기 위한 앤드게이트(42-5)를 구비한다.
제 1 필터수단(40)이 상기와 같이 구성되면, 클럭신호(CLK)의 폴링 에지만을 이용하여 필터링을 수행한다.
물론, 제 2 필터수단(40)도 상기와 동일한 구성을 이루어 클럭신호(CLK)의 폴링 에지만을 이용하여 필터링을 수행한다.
도 4을 참조하여 본 발명에 따른 클럭신호의 라이징 에지만을 이용하여 필터링하기 위한 경우를 설명한다.
도 4을 참조하면, 본 발명의 제 1 필터수단(40)이 클럭신호(CLK)의 라이징 에지만을 필터링하기 위한 경우에, 제 1 필터수단(40)의 래치부(41)의 구성은 도 2와 동일하고, 제 1 필터수단(40)의 트리거 회로(42)는 래치부(41)를 통해 필터링된 클럭신호(FCLK)를 지연시키기 위한 지연부(42-6)와, 지연부(42-6)를 통해 지연된 필터링된 클럭신호(DFCLK)를 반전시키기 위한 인버터(42-7)와, 래치부(41)로부터 출력되어 곧바로 전달된 필터링된 클럭신호(FCLK)와 지연부 및 인버터(42-6, 42-7)를 통해 전달된 필터링된 클럭신호(DFCLK)를 일입력단 및 타입력단으로 입력하여 논리앤드하기 위한 앤드게이트(42-8)를 구비한다.
제 1 필터수단(40)이 상기와 같이 구성되면, 클럭신호(CLK)의 라이징 에지만을 이용하여 필터링을 수행한다.
물론, 제 2 필터수단(40)도 상기와 동일한 구성을 이루어 클럭신호(CLK)의 라이징 에지만을 이용하여 필터링을 수행한다.
도 5a내지 도 5c는 클럭신호에 잡음 및 글리치 성분이 포함되어, 클럭신호가 왜곡되는 특성을 도시한 것이다.
도 5a에서 보여지는 바와 같이, 클럭신호(CLK)에 잡음이 겹쳐져서, 클럭신호(CLK)의 전압 레벨이 CPU 및 주변회로(10, 20)에 내장된 입력버퍼의 문턱전압(Vt) 아래로 떨어짐을 알 수 있다.
도 5b는 클럭신호(CLK)가 다양한 천이 지점을 갖고 있음을 나타내고 있다.
도 5c는 잡음이 포함되어 있는 CPU 및 주변회로(10, 20)의 입력버퍼의 전원전압(Vss)을 나타낸다.
도 6a 및 도 6b는 필터링되지 않은 클럭신호가 CPU 및 주변회로에 입력된 경우의 특성도와 필터링된 클럭신호가 CPU 및 주변회로에 입력된 경우의 특성도를 도시한 것이다.
도 6a에서 보여지는 바와 같이, 클럭 발진기(30)로부터 발진된 잡음을 포함하고 있는 클럭신호(CLK)가 필터링되지 않고 직접 CPU 및 주변회로(10, 20)에 입력될 경우에, 클럭신호(CLK)에 에러가 발생됨을 알 수 있다.
도 6b에서 처럼, 클럭 발진기(30)로부터 발진된 클럭신호(CLK)가 제 1 및 제 2 필터수단(40, 50)을 통해 잡음 및 글리치 성분이 제거될 경우에, CPU 및 주변회로(10, 20)로 정상적인 클럭신호(FCLK)가 입력됨을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이, 본 발명의 집적회로의 필터 장치는 주변회로 및 CPU의 동작 타이밍을 조절하기 위하여 발진된 클럭신호에 포함된 잡음 및 글리치 성분을, 트랜스페어런트 래치부 및 트리거 회로를 구비한 제 1 및 제 2 필터수단을 통해 필터링 하므로써, 잡음 및 글리치 성분의 크기에 영향을 받지않고 필터링 동작을 수행할 수 있고, 또한 입력 버퍼의 응답시간에 영향을 주지 않는 효과를 제공한다.
Claims (6)
- CPU 및 주변회로 등의 동작 타이밍을 조절하기 위한 클럭신호를 발진하는 클럭 발진기; 및상기 클럭 발진기로부터 발진된 클럭신호의 잡음 및 글리치 성분을 제거하기 위하여 클럭신호를 필터링하는 제 1 및 제 2 필터수단을 구비하는 집적회로의 필터 장치.
- 제 1 항에 있어서,상기 제 1 및 제 2 필터수단은트리거 회로로부터 궤환된 로직 상태를 나타내는 신호의 주기에 따라 상기 클럭 발진기로부터 발진된 상기 클럭신호를 래치시키기 위한 래치부; 및상기 래치부를 통해 필터링된 클럭신호의 로직 상태의 변화에 의한 시간 간격 동안에 상기 래치부의 입력단으로 두 번째로 미리 결정된 로직 상태를 나타내는 신호를 출력하여 궤환시키고, 이러한 시간 간격이 끝난 후에는 첫 번째로 미리 결정된 로직 상태를 나타내는 신호를 출력하는 트리거 회로를 각각 포함하는 집적회로의 필터 장치.
- 제 2 항에 있어서,상기 래치부는상기 클럭신호를 입력하는 입력단자가 상기 클럭 발진기의 출력단에 연결되며, 상기 트리거 회로의 출력신호를 궤환하기 위한 클럭단자가 상기 트리거 회로의 출력단에 연결되고, 상기 필터링된 클럭신호를 출력하기 위한 출력단자가 각각 상기 트리거 회로의 입력단과 CPU 및 주변회로에 내장된 입력 버퍼의 입력단에 연결된 D-플립플롭을 포함하는 집적회로의 필터 장치.
- 제 2 항에 있어서,상기 트리거 회로는상기 래치부로부터 출력된 상기 필터링된 클럭신호를 지연시키기 위한 지연부;일입력단이 상기 래치부의 출력단에 접속되고 타입력단이 상기 지연부의 출력단에 접속되고, 출력단이 상기 D-플립플롭의 클럭단자에 접속된 엑스크러신브 오아게이트로 이루어져 상기 클럭신호의 폴링 에지 및 라이징 에지를 이용하여 필터링을 수행하도록 하는 집적회로의 필터 장치.
- 제 2 항에 있어서,상기 트리거 회로는상기 래치부를 통해 출력된 상기 필터링된 클럭신호를 반전시키기 위한 인버터;상기 필터링된 클럭신호를 지연시키기 위한 지연부; 및상기 인버터 및 지연부를 각각 통해 일입력단 및 타입력단으로 전달된 상기 필터링된 클럭신호를 논리앤드하기 위한 앤드게이트로 이루어져 상기 클럭신호의 폴링 에지만을 이용하여 필터링을 수행하도록 하는 집적회로의 필터 장치.
- 제 2 항에 있어서,상기 트리거 회로는상기 필터링된 클럭신호를 지연시키기 위한 지연부;상기 지연부를 통해 지연된 상기 필터링된 클럭신호를 반전시키기 위한 인버터; 및상기 래치부로부터 출력되어 곧바로 전달된 상기 필터링된 클럭신호와 상기 지연부 및 인버터를 통해 전달된 상기 필터링된 클럭신호를 일입력단 및 타입력단으로 입력하여 논리앤드하기 위한 앤드게이트로 이루어져 래이징 에지만을 이용하여 필터링을 수행하도록 하는 집적회로의 필터 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077997A KR19990057918A (ko) | 1997-12-30 | 1997-12-30 | 집적회로의 필터 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077997A KR19990057918A (ko) | 1997-12-30 | 1997-12-30 | 집적회로의 필터 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990057918A true KR19990057918A (ko) | 1999-07-15 |
Family
ID=66172368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970077997A KR19990057918A (ko) | 1997-12-30 | 1997-12-30 | 집적회로의 필터 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990057918A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400735B1 (ko) * | 1999-12-30 | 2003-10-08 | 엘지전자 주식회사 | 글리치 신호 검출회로 및 방법 |
| KR100433987B1 (ko) * | 2001-11-05 | 2004-06-07 | 씨멘스 오토모티브 주식회사 | 마이컴의 입력 장치 |
| KR100467605B1 (ko) * | 2002-08-16 | 2005-01-24 | 삼성전자주식회사 | 글리치 제거방법 및 장치 |
| US9136000B2 (en) | 2013-09-10 | 2015-09-15 | SK Hynix Inc. | Semiconductor memory device and method of operating the same |
-
1997
- 1997-12-30 KR KR1019970077997A patent/KR19990057918A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400735B1 (ko) * | 1999-12-30 | 2003-10-08 | 엘지전자 주식회사 | 글리치 신호 검출회로 및 방법 |
| KR100433987B1 (ko) * | 2001-11-05 | 2004-06-07 | 씨멘스 오토모티브 주식회사 | 마이컴의 입력 장치 |
| KR100467605B1 (ko) * | 2002-08-16 | 2005-01-24 | 삼성전자주식회사 | 글리치 제거방법 및 장치 |
| US9136000B2 (en) | 2013-09-10 | 2015-09-15 | SK Hynix Inc. | Semiconductor memory device and method of operating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2739964B2 (ja) | クロック切替回路 | |
| US5233617A (en) | Asynchronous latch circuit and register | |
| JP4790060B2 (ja) | クロック信号選択回路 | |
| US5539337A (en) | Clock noise filter for integrated circuits | |
| US5250858A (en) | Double-edge triggered memory device and system | |
| US6864735B2 (en) | Circuit and method for regenerating reset and clock signals and high-speed digital system incorporating the same | |
| US6771099B2 (en) | Synchronizer with zero metastability | |
| JP2002208844A (ja) | グリッチ除去回路 | |
| US6208703B1 (en) | First-in-first-out synchronizer | |
| KR19990057918A (ko) | 집적회로의 필터 장치 | |
| KR940003611B1 (ko) | 클럭 및 제어 신호 발생 회로 | |
| US5719517A (en) | Clock generating circuit for digital circuit operating in synchronism with clock, semiconductor integrated circuit including them, and logical gate used for them | |
| GB2416968A (en) | Clock circuit for RFID tag which forces a change in oscillator state in response to transition in received signal to achieve immediate synchronisation | |
| KR100400395B1 (ko) | 반도체 메모리장치의 오동작 방지회로 | |
| CN110784176B (zh) | 振荡器装置 | |
| KR960000131B1 (ko) | 디지틀 회로에서의 잡음에 의한 오동작 방지회로 | |
| KR100885490B1 (ko) | 반도체 집적회로의 플립 플롭 | |
| KR100305718B1 (ko) | 입/출력버퍼의글리치제거회로 | |
| JP2776157B2 (ja) | 発振回路 | |
| KR930009799B1 (ko) | 동기화된 2단 큐의 제어회로 | |
| CN115242221A (zh) | D触发器 | |
| JPS6359212A (ja) | ラツチ回路 | |
| KR970009754B1 (ko) | 채터링(chattering) 제거 회로 | |
| KR20000003348A (ko) | 클럭신호 전환 회로 | |
| CN117240256A (zh) | 一种毛刺信号的消除电路、方法及信号处理电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |