JP2003044161A - クロック制御方法及びクロック制御回路並びにｉｃカードリード及び／又はライト装置 - Google Patents
クロック制御方法及びクロック制御回路並びにｉｃカードリード及び／又はライト装置Info
- Publication number
- JP2003044161A JP2003044161A JP2001234055A JP2001234055A JP2003044161A JP 2003044161 A JP2003044161 A JP 2003044161A JP 2001234055 A JP2001234055 A JP 2001234055A JP 2001234055 A JP2001234055 A JP 2001234055A JP 2003044161 A JP2003044161 A JP 2003044161A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- request information
- outputs
- card
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
- G06K7/10—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation
- G06K7/10009—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation sensing by radiation using wavelengths larger than 0.1 mm, e.g. radio-waves or microwaves
- G06K7/10297—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation sensing by radiation using wavelengths larger than 0.1 mm, e.g. radio-waves or microwaves arrangements for handling protocols designed for non-contact record carriers such as RFIDs NFCs, e.g. ISO/IEC 14443 and 18092
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
- G06K7/0013—Methods or arrangements for sensing record carriers, e.g. for reading patterns by galvanic contacts, e.g. card connectors for ISO-7816 compliant smart cards or memory cards, e.g. SD card readers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Toxicology (AREA)
- Computer Vision & Pattern Recognition (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Artificial Intelligence (AREA)
- Computer Networks & Wireless Communication (AREA)
- Computer Security & Cryptography (AREA)
- Electromagnetism (AREA)
- General Health & Medical Sciences (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】 複数の周波数のクロックを選択的に出力する
ためのクロック制御方法及びクロック制御回路並びにＩ
Ｃカード読取装置に関し、複数のクロックをクロックの
パルス幅が変更されることなく切り換えることができる
クロック制御方法及びクロック制御回路並びにＩＣカー
ド読取装置を提供することを目的とする。 【解決手段】 入力クロックに基づいて出力クロックを
出力する複数のクロック出力を有し、クロック要求情報
が他のクロック要求情報に切換ったときに、複数のクロ
ック出力を対応する入力クロックに同期して全て無効と
し、複数のクロック出力が全て無効となった後、他のク
ロック要求情報に対応したクロック出力を対応する入力
クロックに同期して有効とする。
ためのクロック制御方法及びクロック制御回路並びにＩ
Ｃカード読取装置に関し、複数のクロックをクロックの
パルス幅が変更されることなく切り換えることができる
クロック制御方法及びクロック制御回路並びにＩＣカー
ド読取装置を提供することを目的とする。 【解決手段】 入力クロックに基づいて出力クロックを
出力する複数のクロック出力を有し、クロック要求情報
が他のクロック要求情報に切換ったときに、複数のクロ
ック出力を対応する入力クロックに同期して全て無効と
し、複数のクロック出力が全て無効となった後、他のク
ロック要求情報に対応したクロック出力を対応する入力
クロックに同期して有効とする。
Description
【０００１】
【発明の属する技術分野】本発明はクロック制御方法及
びクロック制御回路並びにＩＣカードリード及び／又は
ライト装置に係り、特に、複数の周波数のクロックを選
択的に出力するためのクロック制御方法及びクロック制
御回路並びにＩＣカードリード及び／又はライト装置に
関する。
びクロック制御回路並びにＩＣカードリード及び／又は
ライト装置に係り、特に、複数の周波数のクロックを選
択的に出力するためのクロック制御方法及びクロック制
御回路並びにＩＣカードリード及び／又はライト装置に
関する。
【０００２】
【従来の技術】従来、クロック信号の周波数をスパイク
状の信号の発生を防止して切り換える場合は、同一のク
ロックからの分周比を変える方法や、特開平５−８３１
０１号に示されるように非同期の２つのクロック信号を
切り換えることにより行なっていた。
状の信号の発生を防止して切り換える場合は、同一のク
ロックからの分周比を変える方法や、特開平５−８３１
０１号に示されるように非同期の２つのクロック信号を
切り換えることにより行なっていた。
【０００３】
【発明が解決しようとする課題】しなしながら、ＩＣカ
ードの規格では、クロック周波数の異なる複数種類のＩ
Ｃカードが許されている。また、クロック周波数は多種
に定義されている。この複数種類のＩＣカードにアクセ
ス可能とするためには、カードリーダ及び／又はライタ
はクロック周波数を切り換えることが必須となる。
ードの規格では、クロック周波数の異なる複数種類のＩ
Ｃカードが許されている。また、クロック周波数は多種
に定義されている。この複数種類のＩＣカードにアクセ
ス可能とするためには、カードリーダ及び／又はライタ
はクロック周波数を切り換えることが必須となる。
【０００４】このとき、一つの発振周波数の分周比を変
えることにより対応するＩＣカードの動作クロックを生
成しようとすると、所定の分周比が設定できずに、必要
な周波数が得られないなどの問題点があった。
えることにより対応するＩＣカードの動作クロックを生
成しようとすると、所定の分周比が設定できずに、必要
な周波数が得られないなどの問題点があった。
【０００５】また、ＩＣカードの規格では、クロックを
切り替える場合、切替前後で切り替えるクロックのパル
ス幅よりも短いパルス幅のクロックを発生させてはなら
ないという規定がある。
切り替える場合、切替前後で切り替えるクロックのパル
ス幅よりも短いパルス幅のクロックを発生させてはなら
ないという規定がある。
【０００６】特開平５−８３１０１号に記載の構成では
２種類のクロック信号を切り換えることが可能である
が、クロック周波数が異なる３種類以上のＩＣカードの
リード及び／又はライトを行なう点については何ら記載
がない。
２種類のクロック信号を切り換えることが可能である
が、クロック周波数が異なる３種類以上のＩＣカードの
リード及び／又はライトを行なう点については何ら記載
がない。
【０００７】本発明は、上記の点に鑑み点なされたもの
で、少なくとも３種類以上のクロックをそのパルス幅が
変更されることなく切り換えることができるクロック制
御方法及びクロック制御回路並びにＩＣカードリード及
び／又はライト装置を提供することを目的とする。
で、少なくとも３種類以上のクロックをそのパルス幅が
変更されることなく切り換えることができるクロック制
御方法及びクロック制御回路並びにＩＣカードリード及
び／又はライト装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の請求項１は、入
力クロックに基づいて出力クロックを出力する複数のク
ロック出力を有し、クロック要求情報が他のクロック要
求情報に切換ったときに、複数のクロック出力を対応す
る入力クロックに同期して全て無効とし、複数のクロッ
ク出力が全て無効となった後、他のクロック要求情報に
対応したクロック出力を対応する入力クロックに同期し
て有効とすることを特徴とする。
力クロックに基づいて出力クロックを出力する複数のク
ロック出力を有し、クロック要求情報が他のクロック要
求情報に切換ったときに、複数のクロック出力を対応す
る入力クロックに同期して全て無効とし、複数のクロッ
ク出力が全て無効となった後、他のクロック要求情報に
対応したクロック出力を対応する入力クロックに同期し
て有効とすることを特徴とする。
【０００９】本発明の請求項２は、クロック要求情報を
記憶し、記憶されたクロック要求情報と次に記憶すべき
他のクロック要求情報とを比較し、その比較結果、一致
を示すときには、複数のクロック出力のうちクロック要
求情報に対応したクロック出力を選択し、比較結果、不
一致を示すときには、複数のクロック出力の全てを無効
にし、複数のクロック出力のすべてが無効になったとき
に、他のクロック要求情報を記憶させることを特徴とす
る。
記憶し、記憶されたクロック要求情報と次に記憶すべき
他のクロック要求情報とを比較し、その比較結果、一致
を示すときには、複数のクロック出力のうちクロック要
求情報に対応したクロック出力を選択し、比較結果、不
一致を示すときには、複数のクロック出力の全てを無効
にし、複数のクロック出力のすべてが無効になったとき
に、他のクロック要求情報を記憶させることを特徴とす
る。
【００１０】本発明の請求項３は、入力クロックに同期
して複数のクロック出力を有効／無効とすることを特徴
とする。
して複数のクロック出力を有効／無効とすることを特徴
とする。
【００１１】本発明によれば、クロック要求情報が他の
クロック要求情報に切換ったときに、複数のクロック出
力を対応する入力クロックに同期して全て無効とし、複
数のクロック出力が全て無効となった後、他のクロック
要求情報に対応したクロック出力を対応する入力クロッ
クに同期して有効とすることにより、入力クロックの略
全パルス幅で出力クロックを生成できるので、出力クロ
ックのパルス幅が極端に短くなることなく、規定のパル
ス幅の出力クロックを生成できる。
クロック要求情報に切換ったときに、複数のクロック出
力を対応する入力クロックに同期して全て無効とし、複
数のクロック出力が全て無効となった後、他のクロック
要求情報に対応したクロック出力を対応する入力クロッ
クに同期して有効とすることにより、入力クロックの略
全パルス幅で出力クロックを生成できるので、出力クロ
ックのパルス幅が極端に短くなることなく、規定のパル
ス幅の出力クロックを生成できる。
【００１２】
【発明の実施の形態】図１は本発明の一実施例の概略構
成図を示す。
成図を示す。
【００１３】本実施例のカードリーダ及び／又はライタ
１（以降カードリーダ／ライトとする）は、例えば、コ
ンピュータシステムに接続されて用いられ、少なくとも
クロック周波数が３種類のＩＣカード２からの情報のリ
ード及び／又はＩＣカード２への情報のライトが可能な
構成とされている。カードリーダ／ライタ１は、カード
リード／ライト部１１及びカード搬送部１２から構成さ
れている。
１（以降カードリーダ／ライトとする）は、例えば、コ
ンピュータシステムに接続されて用いられ、少なくとも
クロック周波数が３種類のＩＣカード２からの情報のリ
ード及び／又はＩＣカード２への情報のライトが可能な
構成とされている。カードリーダ／ライタ１は、カード
リード／ライト部１１及びカード搬送部１２から構成さ
れている。
【００１４】カードリード／ライト部１１は、搬送制御
回路２１、ＣＰＵ２２、ＲＯＭ２３、ＲＡＭ２４、クロ
ック制御回路２５、発振器２６〜２９、リセット制御回
路３０、データ制御回路３１、インタフェース回路３
２、接点Ｔ1〜Ｔ3を含む構成とされている。また、ＩＣ
カード２０は、インタフェース４１、ＭＰＵ４２、不揮
発性メモリ４３、接点Ｔ11〜Ｔ13から構成される。
回路２１、ＣＰＵ２２、ＲＯＭ２３、ＲＡＭ２４、クロ
ック制御回路２５、発振器２６〜２９、リセット制御回
路３０、データ制御回路３１、インタフェース回路３
２、接点Ｔ1〜Ｔ3を含む構成とされている。また、ＩＣ
カード２０は、インタフェース４１、ＭＰＵ４２、不揮
発性メモリ４３、接点Ｔ11〜Ｔ13から構成される。
【００１５】ＩＣカード２が挿入口に挿入されると、カ
ード搬送部１２がこれを検出し、カード挿入検出信号を
搬送制御回路２１に供給する。搬送制御回路２１は、カ
ード搬送部１２からカード挿入検出信号を受信すると、
カード搬送部１２に挿入信号を供給する。カード搬送部
１２は、接点Ｔ1〜Ｔ3と接点Ｔ11〜Ｔ13とが接触する所
定の位置にＩＣカード２を搬送し、装着する。
ード搬送部１２がこれを検出し、カード挿入検出信号を
搬送制御回路２１に供給する。搬送制御回路２１は、カ
ード搬送部１２からカード挿入検出信号を受信すると、
カード搬送部１２に挿入信号を供給する。カード搬送部
１２は、接点Ｔ1〜Ｔ3と接点Ｔ11〜Ｔ13とが接触する所
定の位置にＩＣカード２を搬送し、装着する。
【００１６】また、搬送制御回路２１は、カード搬送部
１２からカード挿入検出信号を受信すると、ＣＰＵ２２
にカード挿入信号を供給する。ＣＰＵ２２は、搬送制御
回路２１からのカード挿入信号に応じてＲＯＭ２３に記
憶されたプログラムを起動する。なお、本実施例では、
カード搬送部１２を駆動することによりＩＣカード２を
所定の位置まで搬送したが、単に人手により挿入する構
成のものであってもよい。
１２からカード挿入検出信号を受信すると、ＣＰＵ２２
にカード挿入信号を供給する。ＣＰＵ２２は、搬送制御
回路２１からのカード挿入信号に応じてＲＯＭ２３に記
憶されたプログラムを起動する。なお、本実施例では、
カード搬送部１２を駆動することによりＩＣカード２を
所定の位置まで搬送したが、単に人手により挿入する構
成のものであってもよい。
【００１７】図２は本発明の一実施例のＣＰＵの処理フ
ローチャートを示す。
ローチャートを示す。
【００１８】ＣＰＵ２２は、ステップＳ１で搬送制御回
路２１からカード挿入検出信号を受信すると、ステップ
Ｓ２でクロック制御回路２５に標準クロックを選択する
ための標準クロック要求を供給する。後で詳細に説明す
るように動作して、クロック制御回路２５は、ＩＣカー
ド２に標準クロックを供給する。
路２１からカード挿入検出信号を受信すると、ステップ
Ｓ２でクロック制御回路２５に標準クロックを選択する
ための標準クロック要求を供給する。後で詳細に説明す
るように動作して、クロック制御回路２５は、ＩＣカー
ド２に標準クロックを供給する。
【００１９】さらに、ＣＰＵ２２は、ステップＳ３でリ
セット制御回路３０にリセット要求を供給し、ステップ
Ｓ４でＩＣカード２からのリセット応答を待つ。リセッ
ト制御回路３０は、ＣＰＵ２２からのリセット要求に応
答して接点Ｔ2にリセット信号を出力する。接点Ｔ2は、
ＩＣカード２の接点Ｔ12に接触しており、リセット制御
回路３０からのリセット信号は、ＩＣカード２の接点Ｔ
12に供給される。ＩＣカード２は、リセット信号に応じ
てシステム情報を含むリセット応答を接点Ｔ13に返す。
接点Ｔ13は、ＩＣカードリード／ライタ１の接点Ｔ3に
接続されている。このため、リセット応答は、データ制
御回路３１に供給される。データ制御回路３１は、ＩＣ
カード２からのリセット応答をＣＰＵ２２に供給する。
セット制御回路３０にリセット要求を供給し、ステップ
Ｓ４でＩＣカード２からのリセット応答を待つ。リセッ
ト制御回路３０は、ＣＰＵ２２からのリセット要求に応
答して接点Ｔ2にリセット信号を出力する。接点Ｔ2は、
ＩＣカード２の接点Ｔ12に接触しており、リセット制御
回路３０からのリセット信号は、ＩＣカード２の接点Ｔ
12に供給される。ＩＣカード２は、リセット信号に応じ
てシステム情報を含むリセット応答を接点Ｔ13に返す。
接点Ｔ13は、ＩＣカードリード／ライタ１の接点Ｔ3に
接続されている。このため、リセット応答は、データ制
御回路３１に供給される。データ制御回路３１は、ＩＣ
カード２からのリセット応答をＣＰＵ２２に供給する。
【００２０】ＣＰＵ２２は、ステップＳ４でＩＣカード
２からのリセット応答を受信すると、ステップＳ５でＩ
Ｃカード２の動作クロック周波数を識別する。ＣＰＵ２
２は、ＩＣカード２の動作クロック周波数を識別する
と、ステップＳ６でクロック制御回路２５に動作クロッ
ク要求を行なう。後で詳細に説明するように動作して、
クロック制御回路２５は、ＩＣカード２に動作クロック
を供給する。
２からのリセット応答を受信すると、ステップＳ５でＩ
Ｃカード２の動作クロック周波数を識別する。ＣＰＵ２
２は、ＩＣカード２の動作クロック周波数を識別する
と、ステップＳ６でクロック制御回路２５に動作クロッ
ク要求を行なう。後で詳細に説明するように動作して、
クロック制御回路２５は、ＩＣカード２に動作クロック
を供給する。
【００２１】次に、ＣＰＵ２２は、ステップＳ７でリセ
ット制御回路３０にウォームリセット要求を行い、ステ
ップＳ８でリセット要求を待機する。ＣＰＵ２２は、ス
テップＳ８でＩＣカード２からリセット応答が供給され
ると、ステップＳ９でＩＣカード２とのデータ交換を可
能とする。
ット制御回路３０にウォームリセット要求を行い、ステ
ップＳ８でリセット要求を待機する。ＣＰＵ２２は、ス
テップＳ８でＩＣカード２からリセット応答が供給され
ると、ステップＳ９でＩＣカード２とのデータ交換を可
能とする。
【００２２】ＣＰＵ２２は、ステップＳ９でＩＣカード
２とのデータ交換が可能になると、コンピュータと通信
を行ないつつ、ＩＣカード２にアクセスして、ＩＣカー
ド２のメモリ４３に所望のデータをリード／ライトす
る。
２とのデータ交換が可能になると、コンピュータと通信
を行ないつつ、ＩＣカード２にアクセスして、ＩＣカー
ド２のメモリ４３に所望のデータをリード／ライトす
る。
【００２３】また、カード搬送部１２は、排出ボタンな
どの操作によりＩＣカード２の排出する意志を検出する
と、搬送制御回路２１にカード排出検出信号を供給す
る。搬送制御回路２１は、カード搬送部１２からカード
排出検出信号が供給されると、ＣＰＵ２２に排出要求を
行なう。ＣＰＵ２１は、所定の終了処理を完了した後、
搬送制御回路２１に排出許可を供給する。カード搬送部
１２はＣＰＵ２２から排出許可を受信すると、カード搬
送部１２に排出信号を供給する。カード搬送部１２は、
搬送制御回路２１から排出検出信号を受信すると、ＩＣ
カード２を挿入口から排出する。
どの操作によりＩＣカード２の排出する意志を検出する
と、搬送制御回路２１にカード排出検出信号を供給す
る。搬送制御回路２１は、カード搬送部１２からカード
排出検出信号が供給されると、ＣＰＵ２２に排出要求を
行なう。ＣＰＵ２１は、所定の終了処理を完了した後、
搬送制御回路２１に排出許可を供給する。カード搬送部
１２はＣＰＵ２２から排出許可を受信すると、カード搬
送部１２に排出信号を供給する。カード搬送部１２は、
搬送制御回路２１から排出検出信号を受信すると、ＩＣ
カード２を挿入口から排出する。
【００２４】次に、クロック制御回路２５について詳細
に説明する。
に説明する。
【００２５】まず、発振器２６〜２９について説明す
る。
る。
【００２６】発振器２６は、ＣＰＵ２２及びクロック制
御回路２５にシステムクロックを供給する。クロック制
御回路２５は、発振器２６からのシステムクロックに応
じて動作し、発振器２７〜２９の夫々から出力されるク
ロックのいずれかのクロックを接点Ｔ1に出力する。発
振器２７〜２９は、夫々、ＩＣカード２の種類に対応し
た所定の周波数のクロックをクロック制御回路２５に供
給する。
御回路２５にシステムクロックを供給する。クロック制
御回路２５は、発振器２６からのシステムクロックに応
じて動作し、発振器２７〜２９の夫々から出力されるク
ロックのいずれかのクロックを接点Ｔ1に出力する。発
振器２７〜２９は、夫々、ＩＣカード２の種類に対応し
た所定の周波数のクロックをクロック制御回路２５に供
給する。
【００２７】クロック制御回路２５は、ＣＰＵ２２から
の指示に基づいて発振器２７〜２９からの発振信号
（ａ）〜（ｃ）のいずれかを分周して、選択的に出力す
る。クロック制御回路２５で選択された出力（ｍ）は、
接点Ｔ1に供給される。
の指示に基づいて発振器２７〜２９からの発振信号
（ａ）〜（ｃ）のいずれかを分周して、選択的に出力す
る。クロック制御回路２５で選択された出力（ｍ）は、
接点Ｔ1に供給される。
【００２８】図３は本発明の一実施例のクロック制御回
路のブロック構成図を示す。
路のブロック構成図を示す。
【００２９】クロック制御回路２５は、制御部５１、ク
ロック出力切換部５２〜５４、出力部５５を含む構成と
されている。
ロック出力切換部５２〜５４、出力部５５を含む構成と
されている。
【００３０】図４は本発明の一実施例の制御部のブロッ
ク構成図を示す。
ク構成図を示す。
【００３１】制御部５１は、記憶回路６１、デコーダ６
２、コンパレータ６３、ＮＯＲゲート６４を含む構成と
されている。
２、コンパレータ６３、ＮＯＲゲート６４を含む構成と
されている。
【００３２】記憶回路６１は、ＣＰＵ２２からの要求さ
れたクロック周波数に応じたコード（ｍ）をＮＯＲゲー
ト６４の出力（ｔ）に基づいて記憶する。記憶回路６１
は記憶されたコードを出力する。記憶回路６１の出力
（ｐ）はデコーダ６２及びコンパレータ６３に供給され
る。
れたクロック周波数に応じたコード（ｍ）をＮＯＲゲー
ト６４の出力（ｔ）に基づいて記憶する。記憶回路６１
は記憶されたコードを出力する。記憶回路６１の出力
（ｐ）はデコーダ６２及びコンパレータ６３に供給され
る。
【００３３】デコーダ６２は、記憶回路６１の出力
（ｐ）をデコードし、出力（ｄ）、（ｅ）、（ｆ）を生
成する。デコーダ６２の出力（ｄ）はクロック出力切換
部５２に供給され、出力（ｅ）はクロック出力切換部５
３に供給され、出力（ｆ）はクロック出力切換部５４に
供給される。
（ｐ）をデコードし、出力（ｄ）、（ｅ）、（ｆ）を生
成する。デコーダ６２の出力（ｄ）はクロック出力切換
部５２に供給され、出力（ｅ）はクロック出力切換部５
３に供給され、出力（ｆ）はクロック出力切換部５４に
供給される。
【００３４】図５は本発明の一実施例のクロック出力切
換部のブロック構成図を示す。
換部のブロック構成図を示す。
【００３５】クロック出力切換部５２は、Ｄ−フリップ
フロップ７１、７２、ＡＮＤゲート７３を含み、発振器
２７の出力（ａ）を２分周する回路を構成している。
フロップ７１、７２、ＡＮＤゲート７３を含み、発振器
２７の出力（ａ）を２分周する回路を構成している。
【００３６】フリップフロップ７１は、クロック端子に
発振器２７の出力（ａ）が供給され、データ端子にデコ
ーダ６２の出力（ｄ）が供給されており、デコーダ６２
の出力（ｄ）が「１」のときは、出力Ｑを「１」とし、
デコーダ６２の出力（ｄ）が「０」のときは、出力Ｑを
「０」にする。フリップフロップ７１の出力Ｑは、ＮＯ
Ｒゲート６４に入力（ｇ）として供給される。
発振器２７の出力（ａ）が供給され、データ端子にデコ
ーダ６２の出力（ｄ）が供給されており、デコーダ６２
の出力（ｄ）が「１」のときは、出力Ｑを「１」とし、
デコーダ６２の出力（ｄ）が「０」のときは、出力Ｑを
「０」にする。フリップフロップ７１の出力Ｑは、ＮＯ
Ｒゲート６４に入力（ｇ）として供給される。
【００３７】フリップフロップ７２は、クロック端子に
発振器２７の出力（ａ）が供給され、データ端子にＡＮ
Ｄゲート７３の出力が供給される。ＡＮＤゲート７３に
は、デコーダ６２の出力（ｄ）及びフリップフロップ７
２の反転出力／Ｑが供給されており、デコーダ６２の出
力（ｄ）とフリップフロップ７２の反転出力／ＱとのＡ
ＮＤ論理を出力する。フリップフロップ７２は、デコー
ダ６２の出力（ｄ）が「１」のときに、データ端子が反
転出力／Ｑにより反転される。このため、フリップフロ
ップ７２の出力Ｑは、発振器２７の出力（ａ）を２分周
した出力となる。フリップフロップ７２の出力Ｑは、ク
ロック出力切換部５２の出力（ｊ）となる。また、デコ
ーダ６２の出力（ｄ）が「０」のときには、フリップフ
ロップ７１のデータ端子は「０」で固定されるので、出
力（ｇ）は「０」になり、また、ＡＮＤゲート７３の出
力が「０」で固定され、フリップフロップ７２のデータ
端子が「０」で固定になるので、出力（ｊ）は「０」に
なる。クロック出力切換部５２の出力（ｊ）は出力部５
５に供給され、出力（ｇ）はＮＯＲゲート６４に供給さ
れる。
発振器２７の出力（ａ）が供給され、データ端子にＡＮ
Ｄゲート７３の出力が供給される。ＡＮＤゲート７３に
は、デコーダ６２の出力（ｄ）及びフリップフロップ７
２の反転出力／Ｑが供給されており、デコーダ６２の出
力（ｄ）とフリップフロップ７２の反転出力／ＱとのＡ
ＮＤ論理を出力する。フリップフロップ７２は、デコー
ダ６２の出力（ｄ）が「１」のときに、データ端子が反
転出力／Ｑにより反転される。このため、フリップフロ
ップ７２の出力Ｑは、発振器２７の出力（ａ）を２分周
した出力となる。フリップフロップ７２の出力Ｑは、ク
ロック出力切換部５２の出力（ｊ）となる。また、デコ
ーダ６２の出力（ｄ）が「０」のときには、フリップフ
ロップ７１のデータ端子は「０」で固定されるので、出
力（ｇ）は「０」になり、また、ＡＮＤゲート７３の出
力が「０」で固定され、フリップフロップ７２のデータ
端子が「０」で固定になるので、出力（ｊ）は「０」に
なる。クロック出力切換部５２の出力（ｊ）は出力部５
５に供給され、出力（ｇ）はＮＯＲゲート６４に供給さ
れる。
【００３８】また、クロック出力切換部５３、５４は、
図４に示すクロック出力切換部５１と同一の構成とされ
ている。クロック出力切換部５３は、デコーダ６２の出
力（ｅ）が「１」のとき、出力（ｋ）を発振器２８の出
力（ｂ）を２分周した信号を出力し、出力（ｈ）を
「１」とする。また、クロック出力切換部５３はデコー
ダ６２の出力（ｅ）が「０」のとき、出力（ｋ）及び出
力（ｈ）を「０」に固定する。クロック出力切換部５３
の出力（ｋ）は出力部５５に供給され、出力（ｈ）はＮ
ＯＲゲート６４に供給される。
図４に示すクロック出力切換部５１と同一の構成とされ
ている。クロック出力切換部５３は、デコーダ６２の出
力（ｅ）が「１」のとき、出力（ｋ）を発振器２８の出
力（ｂ）を２分周した信号を出力し、出力（ｈ）を
「１」とする。また、クロック出力切換部５３はデコー
ダ６２の出力（ｅ）が「０」のとき、出力（ｋ）及び出
力（ｈ）を「０」に固定する。クロック出力切換部５３
の出力（ｋ）は出力部５５に供給され、出力（ｈ）はＮ
ＯＲゲート６４に供給される。
【００３９】クロック出力切換部５４は、デコーダ６２
の出力（ｆ）が「１」のとき、出力（ｌ）を発振器２９
の出力（ｃ）を２分周した信号を出力し、出力（ｉ）を
「１」とする。また、クロック出力切換部５４はデコー
ダ６２の出力（ｆ）が「０」のとき、出力（ｌ）及び出
力（ｉ）を「０」に固定する。クロック出力切換部５４
の出力（ｌ）は出力部５５に供給され、出力（ｉ）はＮ
ＯＲゲート６４に供給される。
の出力（ｆ）が「１」のとき、出力（ｌ）を発振器２９
の出力（ｃ）を２分周した信号を出力し、出力（ｉ）を
「１」とする。また、クロック出力切換部５４はデコー
ダ６２の出力（ｆ）が「０」のとき、出力（ｌ）及び出
力（ｉ）を「０」に固定する。クロック出力切換部５４
の出力（ｌ）は出力部５５に供給され、出力（ｉ）はＮ
ＯＲゲート６４に供給される。
【００４０】なお、発振器２７〜２９の出力（ａ）〜
（ｃ）を分周する必要がない場合には、下記に示す構成
とすることもできる。
（ｃ）を分周する必要がない場合には、下記に示す構成
とすることもできる。
【００４１】図６は本発明の一実施例のクロック出力切
換部の変形例のブロック構成図を示す。
換部の変形例のブロック構成図を示す。
【００４２】本実施例のクロック出力切換部５２は、Ｄ
−フリップフロップ８１及びＡＮＤゲート８２から構成
されている。Ｄ−フリップフロップ８１は、データ端子
にデコーダ６２の出力（ｄ）が供給され、クロック端子
に発振器２７の出力（ａ）が供給される。
−フリップフロップ８１及びＡＮＤゲート８２から構成
されている。Ｄ−フリップフロップ８１は、データ端子
にデコーダ６２の出力（ｄ）が供給され、クロック端子
に発振器２７の出力（ａ）が供給される。
【００４３】Ｄ−フリップフロップ８１の出力Ｑは、出
力（ｇ）としてＮＯＲゲート６４に供給されるととも
に、ＡＮＤゲート８２に供給される。ＡＮＤゲート８２
は、フリップフロップ８１の出力Ｑが「１」のときに、
発振器２７の出力（ａ）を出力し、フリップフロップ８
１の出力Ｑが「０」のときには、「０」を出力する。
力（ｇ）としてＮＯＲゲート６４に供給されるととも
に、ＡＮＤゲート８２に供給される。ＡＮＤゲート８２
は、フリップフロップ８１の出力Ｑが「１」のときに、
発振器２７の出力（ａ）を出力し、フリップフロップ８
１の出力Ｑが「０」のときには、「０」を出力する。
【００４４】すなわち、クロック出力切換部５２は、デ
コーダ６２の出力（ｄ）が「１」のときには、出力
（ｇ）を「１」とし、出力（ｊ）として発振器２８の出
力（ａ）を出力する。
コーダ６２の出力（ｄ）が「１」のときには、出力
（ｇ）を「１」とし、出力（ｊ）として発振器２８の出
力（ａ）を出力する。
【００４５】なお、クロック出力切換部５３、５４は、
クロック出力切換部５２と同様な構成とされている。ク
ロック出力切換部５３は、デコーダ６２の出力（ｅ）が
「１」のときには、出力（ｈ）を「１」とし、出力
（ｋ）を発振器２８の出力（ｂ）とする。クロック出力
切換部５４は、デコーダ６２の出力（ｆ）が「１」のと
きには、出力（ｉ）を「１」とし、出力（ｌ）を発振器
２８の出力（ｂ）とする。
クロック出力切換部５２と同様な構成とされている。ク
ロック出力切換部５３は、デコーダ６２の出力（ｅ）が
「１」のときには、出力（ｈ）を「１」とし、出力
（ｋ）を発振器２８の出力（ｂ）とする。クロック出力
切換部５４は、デコーダ６２の出力（ｆ）が「１」のと
きには、出力（ｉ）を「１」とし、出力（ｌ）を発振器
２８の出力（ｂ）とする。
【００４６】なお、データ出力切換回路５２〜５４で図
５に示すデータ出力切換回路と図６に示すデータ出力切
換回路とを組み合わせて用いるようにしてもよい。
５に示すデータ出力切換回路と図６に示すデータ出力切
換回路とを組み合わせて用いるようにしてもよい。
【００４７】次に、データ制御回路２５の動作を図面を
用いて説明する。
用いて説明する。
【００４８】図７は本発明の一実施例のクロック制御回
路のタイミングチャートを示す。図７（Ａ）は記憶回路
６１の入力（ｎ）、図７（Ｂ）は記憶回路６１の出力
（ｐ）、図７（Ｃ）はコンパレータ６３の出力（ｑ）、
図７（Ｄ）はＮＯＲゲート６４の出力（ｔ）、図７
（Ｅ）はデコーダ６２の出力（ｄ）、図７（Ｆ）はデコ
ーダ６２の出力（ｅ）、図７（Ｇ）は発振器２７の出力
（ａ）、図７（Ｈ）はクロック出力切換部５２の出力
（ｊ）、図７（Ｉ）はクロック出力切換部５２の出力
（ｇ）、図７（Ｊ）は発振器２８の出力（ｂ）、図７
（Ｋ）はクロック出力切換部５３の出力（ｈ）、図７
（Ｌ）はクロック出力切換部５３の出力（ｋ）、図７
（Ｍ）は出力部５５の出力（ｍ）を示す。
路のタイミングチャートを示す。図７（Ａ）は記憶回路
６１の入力（ｎ）、図７（Ｂ）は記憶回路６１の出力
（ｐ）、図７（Ｃ）はコンパレータ６３の出力（ｑ）、
図７（Ｄ）はＮＯＲゲート６４の出力（ｔ）、図７
（Ｅ）はデコーダ６２の出力（ｄ）、図７（Ｆ）はデコ
ーダ６２の出力（ｅ）、図７（Ｇ）は発振器２７の出力
（ａ）、図７（Ｈ）はクロック出力切換部５２の出力
（ｊ）、図７（Ｉ）はクロック出力切換部５２の出力
（ｇ）、図７（Ｊ）は発振器２８の出力（ｂ）、図７
（Ｋ）はクロック出力切換部５３の出力（ｈ）、図７
（Ｌ）はクロック出力切換部５３の出力（ｋ）、図７
（Ｍ）は出力部５５の出力（ｍ）を示す。
【００４９】時間Ｔ０で、ＣＰＵ２２からのクロック出
力切換部５２の出力（ｊ）を出力（ｍ）とする要求に対
して安定しているとする。
力切換部５２の出力（ｊ）を出力（ｍ）とする要求に対
して安定しているとする。
【００５０】このとき、入力（ａ）は第１のクロック制
御信号を選択する値であり、記憶回路６１もクロック出
力切換回路５２の出力（ｊ）を選択する値を保持する。
このため、図７（Ａ）に示す記憶回路６１の入力（ｎ）
と図７（ｂ）に示す出力（ｐ）とが一致した状態となっ
ている。よって、図７（Ｃ）に示すコンパレータ６３の
出力（ｑ）は一致を示す「１」となっている。
御信号を選択する値であり、記憶回路６１もクロック出
力切換回路５２の出力（ｊ）を選択する値を保持する。
このため、図７（Ａ）に示す記憶回路６１の入力（ｎ）
と図７（ｂ）に示す出力（ｐ）とが一致した状態となっ
ている。よって、図７（Ｃ）に示すコンパレータ６３の
出力（ｑ）は一致を示す「１」となっている。
【００５１】コンパレータ６３の出力（ｃ）が「１」の
とき、デコーダ６２は有効となる。デコーダ６２は有効
な状態で、図７（Ｅ）に示すようにクロック出力切換回
路５２に対し要求信号を「１」を出力する。一方、図７
（Ｄ）に示すようにＮＯＲゲート６４の出力（ｆ）は
「０」になる。ＮＯＲゲート６４の出力（ｆ）が「０」
の状態では、記憶回路６１は保持状態にある。記憶回路
６１には、ＣＰＵ２２からの入力（ｎ）はロードされな
い。
とき、デコーダ６２は有効となる。デコーダ６２は有効
な状態で、図７（Ｅ）に示すようにクロック出力切換回
路５２に対し要求信号を「１」を出力する。一方、図７
（Ｄ）に示すようにＮＯＲゲート６４の出力（ｆ）は
「０」になる。ＮＯＲゲート６４の出力（ｆ）が「０」
の状態では、記憶回路６１は保持状態にある。記憶回路
６１には、ＣＰＵ２２からの入力（ｎ）はロードされな
い。
【００５２】時刻ｔ１で、入力（ｎ）がクロック出力切
換部５３の出力（ｋ）を選択する値に変化すると、コン
パレータ６３の入力が不一致になり、図７（Ｃ）に示す
ようにコンパレータ６３の出力（ｑ）は「０」になる。
コンパレータ６３の出力（ｑ）が「０」になると、デコ
ーダ６２の出力（ｄ）が全て無効になる。つまり、デコ
ーダ６２は、それまでクロック出力切換部５２に対して
出力していた要求信号を取り下げる。
換部５３の出力（ｋ）を選択する値に変化すると、コン
パレータ６３の入力が不一致になり、図７（Ｃ）に示す
ようにコンパレータ６３の出力（ｑ）は「０」になる。
コンパレータ６３の出力（ｑ）が「０」になると、デコ
ーダ６２の出力（ｄ）が全て無効になる。つまり、デコ
ーダ６２は、それまでクロック出力切換部５２に対して
出力していた要求信号を取り下げる。
【００５３】クロック出力切換部５２は、デコーダ６２
の出力（ｄ）が全て「０」になると、そのクロック生成
を止めて応答（ｅ）を取り下げる。すなわち、クロック
出力切換部５２は、応答「ｅ」を全て「０」にする。応
答「ｅ」はＮＯＲゲート６４のクロックである。
の出力（ｄ）が全て「０」になると、そのクロック生成
を止めて応答（ｅ）を取り下げる。すなわち、クロック
出力切換部５２は、応答「ｅ」を全て「０」にする。応
答「ｅ」はＮＯＲゲート６４のクロックである。
【００５４】ＮＯＲゲート６４の入力（ｅ）が全てロー
レベルとなると、ＮＯＲゲート６４の出力（ｆ）は
「１」になる。ＮＯＲゲート６４の出力（ｆ）が「１」
になると、記憶回路６１は入力（ａ）の値をロードす
る。このとき、記憶回路６１の入力（ａ）はクロック出
力切換部５３を選択する値となっている。よって、記憶
回路６１に入力（ａ）がロードされると、記憶回路６１
の出力（ｂ）の値はクロック出力切換部５３を選択する
値となる。また、記憶回路６１の入力（ａ）及び出力
（ｂ）はともにクロック出力切換部５３を選択する値と
なるので、コンパレータ６３の出力（ｃ）は、一致を示
す「１」となる。よって、デコーダ６２はクロック出力
切換部５３に対して要求信号を出力する。
レベルとなると、ＮＯＲゲート６４の出力（ｆ）は
「１」になる。ＮＯＲゲート６４の出力（ｆ）が「１」
になると、記憶回路６１は入力（ａ）の値をロードす
る。このとき、記憶回路６１の入力（ａ）はクロック出
力切換部５３を選択する値となっている。よって、記憶
回路６１に入力（ａ）がロードされると、記憶回路６１
の出力（ｂ）の値はクロック出力切換部５３を選択する
値となる。また、記憶回路６１の入力（ａ）及び出力
（ｂ）はともにクロック出力切換部５３を選択する値と
なるので、コンパレータ６３の出力（ｃ）は、一致を示
す「１」となる。よって、デコーダ６２はクロック出力
切換部５３に対して要求信号を出力する。
【００５５】なお、本実施例では、クロック出力切換部
５２の出力（ｊ）とクロック出力切換部５３の出力
（ｋ）とを切り換える場合について説明したが、同様な
動作によりクロック出力切換部５２の出力（ｊ）とクロ
ック出力切換部５４の出力（ｌ）とで切り換えを行なっ
たり、クロック出力切換部５３の出力（ｋ）とクロック
出力切換部５４の出力（ｌ）とで切り換えを行なったり
することができる。
５２の出力（ｊ）とクロック出力切換部５３の出力
（ｋ）とを切り換える場合について説明したが、同様な
動作によりクロック出力切換部５２の出力（ｊ）とクロ
ック出力切換部５４の出力（ｌ）とで切り換えを行なっ
たり、クロック出力切換部５３の出力（ｋ）とクロック
出力切換部５４の出力（ｌ）とで切り換えを行なったり
することができる。
【００５６】さらに、本実施例では、３種類のクロック
を切り換えるようにしたが、記憶回路６１、デコーダ６
２の入出力ビット数を増加させるとともに、発振器及び
クロック出力切換部を必要なクロック数分だけ設けるこ
とにより、３種類以上のクロックを切り換えることも可
能である。
を切り換えるようにしたが、記憶回路６１、デコーダ６
２の入出力ビット数を増加させるとともに、発振器及び
クロック出力切換部を必要なクロック数分だけ設けるこ
とにより、３種類以上のクロックを切り換えることも可
能である。
【００５７】なお、上記実施例は、下記に示す付記の内
容を含むものである。
容を含むものである。
【００５８】（付記１） 入力クロックに基づいて出力
クロックを出力する複数のクロック出力を有し、クロッ
ク要求情報が他のクロック要求情報に切換ったときに、
前記複数のクロック出力を対応する入力クロックに同期
して全て無効とし、前記複数のクロック出力が全て無効
となった後、前記他のクロック要求情報に対応したクロ
ック出力を対応する入力クロックに同期して有効とする
ことを特徴とするクロック制御方法。
クロックを出力する複数のクロック出力を有し、クロッ
ク要求情報が他のクロック要求情報に切換ったときに、
前記複数のクロック出力を対応する入力クロックに同期
して全て無効とし、前記複数のクロック出力が全て無効
となった後、前記他のクロック要求情報に対応したクロ
ック出力を対応する入力クロックに同期して有効とする
ことを特徴とするクロック制御方法。
【００５９】（付記２） 前記クロック要求情報を記憶
し、記憶された前記クロック要求情報と次に記憶すべき
他のクロック要求情報とを比較し、その比較結果、一致
を示すときには、前記複数のクロック出力のうち前記ク
ロック要求情報に対応したクロック出力を選択し、前記
比較結果、不一致を示すときには、前記複数のクロック
出力の全てを無効にし、前記複数のクロック出力のすべ
てが無効になったときに、前記他のクロック要求情報を
記憶させることを特徴とする付記１記載のクロック制御
方法。
し、記憶された前記クロック要求情報と次に記憶すべき
他のクロック要求情報とを比較し、その比較結果、一致
を示すときには、前記複数のクロック出力のうち前記ク
ロック要求情報に対応したクロック出力を選択し、前記
比較結果、不一致を示すときには、前記複数のクロック
出力の全てを無効にし、前記複数のクロック出力のすべ
てが無効になったときに、前記他のクロック要求情報を
記憶させることを特徴とする付記１記載のクロック制御
方法。
【００６０】（付記３） 前記入力クロックに同期して
前記複数のクロック出力を有効／無効とすることを特徴
とする付記１又は２記載のクロック制御方法。
前記複数のクロック出力を有効／無効とすることを特徴
とする付記１又は２記載のクロック制御方法。
【００６１】（付記４） 入力クロックに基づいて出
力クロックを出力する複数のクロック出力部と、クロッ
ク要求情報が他のクロック要求情報に切換ったときに
は、前記クロック出力部を対応する入力クロックに同期
して全て無効とし、前記クロック出力部が全て無効とな
った後、前記他のクロック要求情報に応じたクロック出
力部が対応する入力クロックに同期して有効となるよう
に前記クロック選択部を制御する制御部とを有すること
を特徴とするクロック制御回路。
力クロックを出力する複数のクロック出力部と、クロッ
ク要求情報が他のクロック要求情報に切換ったときに
は、前記クロック出力部を対応する入力クロックに同期
して全て無効とし、前記クロック出力部が全て無効とな
った後、前記他のクロック要求情報に応じたクロック出
力部が対応する入力クロックに同期して有効となるよう
に前記クロック選択部を制御する制御部とを有すること
を特徴とするクロック制御回路。
【００６２】（付記５） 前記制御部は、前記クロック
要求情報を記憶する記憶部と、前記記憶部に記憶された
クロック要求情報と前記記憶部に次に記憶すべき前記他
のクロック要求情報とを比較し、その一致／不一致を示
す情報を出力する比較部と、前記比較部からの比較結果
が一致を示す情報のときには、前記複数のクロック出力
部のうち前記記憶部に記憶された前記クロック要求情報
に対応したクロック出力部を選択し、前記比較部からの
比較結果が不一致を示す情報のときには、前記複数のク
ロック出力部の全てを無効にする選択部と、前記複数の
クロック出力部のすべてが無効になったことを検出し、
前記複数のクロック出力部のすべてが無効になったとき
に、前記記憶部に前記他のクロック要求情報を前記記憶
部に記憶させるように制御する記憶制御部とを有するこ
とを特徴とする付記４記載のクロック制御回路。
要求情報を記憶する記憶部と、前記記憶部に記憶された
クロック要求情報と前記記憶部に次に記憶すべき前記他
のクロック要求情報とを比較し、その一致／不一致を示
す情報を出力する比較部と、前記比較部からの比較結果
が一致を示す情報のときには、前記複数のクロック出力
部のうち前記記憶部に記憶された前記クロック要求情報
に対応したクロック出力部を選択し、前記比較部からの
比較結果が不一致を示す情報のときには、前記複数のク
ロック出力部の全てを無効にする選択部と、前記複数の
クロック出力部のすべてが無効になったことを検出し、
前記複数のクロック出力部のすべてが無効になったとき
に、前記記憶部に前記他のクロック要求情報を前記記憶
部に記憶させるように制御する記憶制御部とを有するこ
とを特徴とする付記４記載のクロック制御回路。
【００６３】（付記６） 前記選択部は、前記複数のク
ロック出力部毎に有効／無効情報を出力する構成とされ
ており、前記クロック出力部のうち少なくとも一つは、
前記入力クロックがクロック端子に供給され、前記有効
／無効情報がデータ端子に供給され、前記入力クロック
に同期して前記有効／無効情報を前記記憶制御部に出力
する第１のフリップフロップと、前記入力クロックがク
ロック端子に供給され、前記入力クロックに同期してデ
ータ端子の情報を出力し、非反転出力端子の出力を前記
出力クロックとして出力する第２のフリップフロップ
と、前記有効／無効情報及び前記第２のフリップフロッ
プの反転出力との論理積を前記第２のフリップフロップ
のデータ端子に出力するゲート回路とを有することを特
徴とする付記５記載のクロック制御回路。
ロック出力部毎に有効／無効情報を出力する構成とされ
ており、前記クロック出力部のうち少なくとも一つは、
前記入力クロックがクロック端子に供給され、前記有効
／無効情報がデータ端子に供給され、前記入力クロック
に同期して前記有効／無効情報を前記記憶制御部に出力
する第１のフリップフロップと、前記入力クロックがク
ロック端子に供給され、前記入力クロックに同期してデ
ータ端子の情報を出力し、非反転出力端子の出力を前記
出力クロックとして出力する第２のフリップフロップ
と、前記有効／無効情報及び前記第２のフリップフロッ
プの反転出力との論理積を前記第２のフリップフロップ
のデータ端子に出力するゲート回路とを有することを特
徴とする付記５記載のクロック制御回路。
【００６４】（付記７） 前記選択部は、前記複数のク
ロック出力部毎に有効／無効情報を出力する構成とされ
ており、前記クロック出力部のうち少なくとも一つは、
前記入力クロックがクロック端子に供給され、前記有効
／無効情報がデータ端子に供給され、前記入力クロック
に同期して前記有効／無効情報を前記記憶制御部に出力
するフリップフロップと、前記フリップフロップの出力
と前記入力クロックとの論理積を前記出力クロックとし
て出力するゲート回路とを有することを特徴とする付記
５記載のクロック制御回路。
ロック出力部毎に有効／無効情報を出力する構成とされ
ており、前記クロック出力部のうち少なくとも一つは、
前記入力クロックがクロック端子に供給され、前記有効
／無効情報がデータ端子に供給され、前記入力クロック
に同期して前記有効／無効情報を前記記憶制御部に出力
するフリップフロップと、前記フリップフロップの出力
と前記入力クロックとの論理積を前記出力クロックとし
て出力するゲート回路とを有することを特徴とする付記
５記載のクロック制御回路。
【００６５】（付記８） 動作クロック周波数の異なる
複数のＩＣカードにアクセス可能とされたＩＣカードリ
ード／ライト装置において、入力クロックに基づいて出
力クロックを出力する前記動作クロック周波数に対応し
た複数のクロック出力から挿入されたＩＣカードに対応
したクロック出力を選択し、前記ＩＣカードに供給する
クロック制御回路を有し、前記クロック制御回路は、前
記クロック要求情報が他のクロック要求情報に切換った
ときに、前記複数のクロック出力を対応する入力クロッ
クに同期して全て無効とし、前記複数のクロック出力が
全て無効となった後、前記他のクロック要求情報に対応
したクロック出力を対応する入力クロックに同期して有
効とすることを特徴とするＩＣカードリード／ライト装
置。
複数のＩＣカードにアクセス可能とされたＩＣカードリ
ード／ライト装置において、入力クロックに基づいて出
力クロックを出力する前記動作クロック周波数に対応し
た複数のクロック出力から挿入されたＩＣカードに対応
したクロック出力を選択し、前記ＩＣカードに供給する
クロック制御回路を有し、前記クロック制御回路は、前
記クロック要求情報が他のクロック要求情報に切換った
ときに、前記複数のクロック出力を対応する入力クロッ
クに同期して全て無効とし、前記複数のクロック出力が
全て無効となった後、前記他のクロック要求情報に対応
したクロック出力を対応する入力クロックに同期して有
効とすることを特徴とするＩＣカードリード／ライト装
置。
【００６６】（付記９） 前記クロック制御回路は、前
記クロック要求情報を記憶し、記憶された前記クロック
要求情報と次に記憶すべき他のクロック要求情報とを比
較し、その比較結果、一致を示すときには、前記複数の
クロック出力のうち前記クロック要求情報に対応したク
ロック出力を選択し、前記比較結果、不一致を示すとき
には、前記複数のクロック出力の全てを無効にし、前記
複数のクロック出力のすべてが無効になったときに、前
記他のクロック要求情報を記憶させることを特徴とする
付記８記載のＩＣカードリード／ライト装置。
記クロック要求情報を記憶し、記憶された前記クロック
要求情報と次に記憶すべき他のクロック要求情報とを比
較し、その比較結果、一致を示すときには、前記複数の
クロック出力のうち前記クロック要求情報に対応したク
ロック出力を選択し、前記比較結果、不一致を示すとき
には、前記複数のクロック出力の全てを無効にし、前記
複数のクロック出力のすべてが無効になったときに、前
記他のクロック要求情報を記憶させることを特徴とする
付記８記載のＩＣカードリード／ライト装置。
【００６７】（付記１０） 前記入力クロックに同期し
て前記複数のクロック出力を有効／無効とすることを特
徴とする付記８又は９記載のＩＣカードリード／ライト
装置。
て前記複数のクロック出力を有効／無効とすることを特
徴とする付記８又は９記載のＩＣカードリード／ライト
装置。
【００６８】
【発明の効果】上述の如く、本発明によれば、クロック
要求情報が他のクロック要求情報に切換ったときに、複
数のクロック出力を対応する入力クロックに同期して全
て無効とし、複数のクロック出力が全て無効となった
後、他のクロック要求情報に対応したクロック出力を対
応する入力クロックに同期して有効とすることにより、
入力クロックの略全パルス幅で出力クロックを生成で
き、出力クロックのパルス幅が極端に短くなることな
く、規定のパルス幅の出力クロックを生成できるなどの
特長を有する。
要求情報が他のクロック要求情報に切換ったときに、複
数のクロック出力を対応する入力クロックに同期して全
て無効とし、複数のクロック出力が全て無効となった
後、他のクロック要求情報に対応したクロック出力を対
応する入力クロックに同期して有効とすることにより、
入力クロックの略全パルス幅で出力クロックを生成で
き、出力クロックのパルス幅が極端に短くなることな
く、規定のパルス幅の出力クロックを生成できるなどの
特長を有する。
【図１】本発明の一実施例の概略構成図である。
【図２】本発明の一実施例のＣＰＵの処理フローチャー
トである。
トである。
【図３】本発明の一実施例のクロック制御回路のブロッ
ク構成図である。
ク構成図である。
【図４】本発明の一実施例の制御部のブロック構成図で
ある。
ある。
【図５】本発明の一実施例のクロック出力切換部のブロ
ック構成図である。
ック構成図である。
【図６】本発明の一実施例のクロック出力切換部の変形
例のブロック構成図である。
例のブロック構成図である。
【図７】本発明の一実施例のクロック制御回路のタイミ
ングチャートである。
ングチャートである。
１ カードリーダ／ライタ
１１ カードリード／ライト部
１２ カード搬送部
２１ 搬送制御回路
２２ ＣＰＵ
２３ ＲＯＭ
２４ ＲＡＭ
２５ クロック制御回路
２６〜２９ 発振器
３０ リセット制御回路
３１ データ制御回路
３２、４１ インタフェース回路
４２ ＭＰＵ
４３ メモリ
５１ 制御部
５２〜５４ クロック出力切換部
５５ 出力部
６１ 記憶回路
６２ デコーダ
６３ コンパレータ
６４ ＮＯＲゲート
７１、７２、８１ Ｄ−フリップフロップ
７３、８２ ＡＮＤゲート
Claims (5)
- 【請求項１】 入力クロックに基づいて出力クロックを
出力する複数のクロック出力を有し、 クロック要求情報が他のクロック要求情報に切換ったと
きに、前記複数のクロック出力を対応する入力クロック
に同期して全て無効とし、 前記複数のクロック出力が全て無効となった後、前記他
のクロック要求情報に対応したクロック出力を対応する
入力クロックに同期して有効とすることを特徴とするク
ロック制御方法。 - 【請求項２】 前記クロック要求情報を記憶し、 記憶された前記クロック要求情報と次に記憶すべき他の
クロック要求情報とを比較し、その比較結果、一致を示
すときには、前記複数のクロック出力のうち前記クロッ
ク要求情報に対応したクロック出力を選択し、前記比較
結果、不一致を示すときには、前記複数のクロック出力
の全てを無効にし、 前記複数のクロック出力のすべてが無効になったとき
に、前記他のクロック要求情報を記憶させることを特徴
とする請求項１記載のクロック制御方法。 - 【請求項３】 前記入力クロックに同期して前記複数の
クロック出力を有効／無効とすることを特徴とする請求
項１又は２記載のクロック制御方法。 - 【請求項４】 入力クロックに基づいて出力クロック
を出力する複数のクロック出力部と、 クロック要求情報が他のクロック要求情報に切換ったと
きには、前記クロック出力部を対応する入力クロックに
同期して全て無効とし、前記クロック出力部が全て無効
となった後、前記他のクロック要求情報に応じたクロッ
ク出力部が対応する入力クロックに同期して有効となる
ように前記クロック選択部を制御する制御部とを有する
ことを特徴とするクロック制御回路。 - 【請求項５】 動作クロック周波数の異なる複数のＩＣ
カードにアクセス可能とされたＩＣカードリード及び／
又はライト装置において、 入力クロックに基づいて出力クロックを出力する前記動
作クロック周波数に対応した複数のクロック出力から挿
入されたＩＣカードに対応したクロック出力を選択し、
前記ＩＣカードに供給するクロック制御回路を有し、 前記クロック制御回路は、前記クロック要求情報が他の
クロック要求情報に切換ったときに、前記複数のクロッ
ク出力を対応する入力クロックに同期して全て無効と
し、 前記複数のクロック出力が全て無効となった後、前記他
のクロック要求情報に対応したクロック出力を対応する
入力クロックに同期して有効とすることを特徴とするＩ
Ｃカードリード及び／又はライト装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001234055A JP2003044161A (ja) | 2001-08-01 | 2001-08-01 | クロック制御方法及びクロック制御回路並びにｉｃカードリード及び／又はライト装置 |
| US10/060,391 US6808113B2 (en) | 2001-08-01 | 2002-02-01 | Clock frequency control method and device, and IC card reading/writing apparatus using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001234055A JP2003044161A (ja) | 2001-08-01 | 2001-08-01 | クロック制御方法及びクロック制御回路並びにｉｃカードリード及び／又はライト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003044161A true JP2003044161A (ja) | 2003-02-14 |
Family
ID=19065742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001234055A Pending JP2003044161A (ja) | 2001-08-01 | 2001-08-01 | クロック制御方法及びクロック制御回路並びにｉｃカードリード及び／又はライト装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6808113B2 (ja) |
| JP (1) | JP2003044161A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10127424B4 (de) * | 2001-06-06 | 2004-09-02 | Infineon Technologies Ag | Elektronische Schaltung mit asynchroner Taktung von Peripherieeinheiten |
| JP3593104B2 (ja) * | 2002-01-11 | 2004-11-24 | 沖電気工業株式会社 | クロック切替回路 |
| WO2005076132A2 (en) * | 2004-02-06 | 2005-08-18 | Acquirer Systems Research Limited | A test system |
| ATE479962T1 (de) * | 2006-02-27 | 2010-09-15 | Nxp Bv | Verhandlung eines angemessenen kommunikationsprotokolls zwischen einem datenträger und einem lesegerät |
| IT1404160B1 (it) * | 2010-12-30 | 2013-11-15 | Incard Sa | Metodo e sistema per calcolare una frequenza di clock di un segnale di clock per una carta a circuito integrato |
| US9383805B2 (en) * | 2013-03-12 | 2016-07-05 | Atmel Corporation | Generating clock on demand |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2658018B2 (ja) * | 1986-03-12 | 1997-09-30 | カシオ計算機株式会社 | 電源印加制御方式 |
| JPH025192A (ja) * | 1988-06-24 | 1990-01-10 | Oki Electric Ind Co Ltd | Ｉｃカードリーダライタ装置 |
| JP2739964B2 (ja) * | 1988-09-28 | 1998-04-15 | 株式会社東芝 | クロック切替回路 |
| JPH0583101A (ja) | 1991-09-19 | 1993-04-02 | Olympus Optical Co Ltd | クロツク信号切換方式 |
| JP3425177B2 (ja) * | 1993-03-24 | 2003-07-07 | 株式会社東芝 | データ伝送システム |
| JPH0830749A (ja) * | 1994-07-13 | 1996-02-02 | Mitsubishi Electric Corp | 非接触ｉｃカード |
| JPH08321750A (ja) * | 1995-05-25 | 1996-12-03 | Oki Electric Ind Co Ltd | クロック信号切換回路 |
| JP3493096B2 (ja) * | 1996-06-07 | 2004-02-03 | 株式会社東芝 | 半導体集積回路、ｉｃカード、及びｉｃカードシステム |
| JP3144312B2 (ja) * | 1996-08-28 | 2001-03-12 | 日本電気株式会社 | クロック周期調節方法とその装置 |
| JPH10154021A (ja) * | 1996-09-30 | 1998-06-09 | Toshiba Corp | クロック切換装置およびクロック切換方法 |
| US5832778A (en) * | 1997-01-24 | 1998-11-10 | Will; Dale D. | Drive system for motorized machines |
| JP4008583B2 (ja) * | 1998-07-22 | 2007-11-14 | 株式会社沖データ | 電子機器 |
-
2001
- 2001-08-01 JP JP2001234055A patent/JP2003044161A/ja active Pending
-
2002
- 2002-02-01 US US10/060,391 patent/US6808113B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6808113B2 (en) | 2004-10-26 |
| US20030024984A1 (en) | 2003-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6625702B2 (en) | Memory controller with support for memory modules comprised of non-homogeneous data width RAM devices | |
| US8305839B2 (en) | Memory device having multiple power modes | |
| JP3579461B2 (ja) | データ処理システム及びデータ処理装置 | |
| US6338127B1 (en) | Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same | |
| EP0135879B1 (en) | Interface circuit and method for connecting a memory controller with a synchronous or an asynchronous bus system | |
| US6829689B1 (en) | Method and system for memory access arbitration for minimizing read/write turnaround penalties | |
| US20070237010A1 (en) | Method and system for reading data from a memory | |
| US6889335B2 (en) | Memory controller receiver circuitry with tri-state noise immunity | |
| JPH0784863A (ja) | 情報処理装置およびそれに適した半導体記憶装置 | |
| KR20030010984A (ko) | 데이타 액세스 타이밍을 조정하는 듀얼 포트 메모리콘트롤러 | |
| US20070038795A1 (en) | Asynchronous bus interface and processing method thereof | |
| US6473821B1 (en) | Multiple processor interface, synchronization, and arbitration scheme using time multiplexed shared memory for real time systems | |
| US6449193B1 (en) | Burst access memory system | |
| JP2003044161A (ja) | クロック制御方法及びクロック制御回路並びにｉｃカードリード及び／又はライト装置 | |
| KR100377708B1 (ko) | 저소비 전력화가 가능한 파이프라인 방식의 반도체 기억장치 | |
| JPH023172A (ja) | 半導体記憶装置 | |
| KR100222158B1 (ko) | 버스 제어 장치 및 정보 처리 장치 | |
| JP2004227484A (ja) | 情報処理装置およびメモリアクセス調停方法 | |
| JPH10340596A (ja) | データ記憶装置および半導体記憶装置 | |
| JP2005157929A (ja) | 半導体装置 | |
| JPS61150056A (ja) | ダイレクト・メモリ・アクセス・コントロ−ラ | |
| GB2381096A (en) | Semiconductor device allowing control of clock supply to processor on a clock cycle basis | |
| JP2004070880A (ja) | メモリインターフェース回路 | |
| JPS584375B2 (ja) | メモリ・アクセス制御方式 | |
| JPH086896A (ja) | データ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060322 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060522 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061219 |