JP2535848B2 - 同期クロックの変更方法およびその装置 - Google Patents
同期クロックの変更方法およびその装置Info
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- JP2535848B2 JP2535848B2 JP61251329A JP25132986A JP2535848B2 JP 2535848 B2 JP2535848 B2 JP 2535848B2 JP 61251329 A JP61251329 A JP 61251329A JP 25132986 A JP25132986 A JP 25132986A JP 2535848 B2 JP2535848 B2 JP 2535848B2
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- clock
- signal
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- switching
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- Synchronizing For Television (AREA)
- Controls And Circuits For Display Device (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、例えば、画像表示回路等においてマスタ
クロック（ドットクロックパルス）を変更する際に用い
て好適な同期クロックの変更方法およびその装置に関す
る。
クロック（ドットクロックパルス）を変更する際に用い
て好適な同期クロックの変更方法およびその装置に関す
る。
「従来の技術」 CRT表示装置等に画像を表示させる画像表示回路にお
いては、表示面の１ドット表示タイミングに対応する周
期を有するドットクロックパルスをマスタクロックとし
て用いる。そして、画像表示回路の各部は、すべてドッ
トクロックパルスに基づいて動作する。
いては、表示面の１ドット表示タイミングに対応する周
期を有するドットクロックパルスをマスタクロックとし
て用いる。そして、画像表示回路の各部は、すべてドッ
トクロックパルスに基づいて動作する。
一方、画像表示においては、通常各種表示モードが設
定されていることが多く、１画面中におけるドット数
（水平および垂直方向のドット数）も各モードによって
異なることが多い。したがって、画像表示回路において
は、ドットクロックパルスを表示モードに応じた周波数
のものに適宜切り換える機能を有する必要がある。
定されていることが多く、１画面中におけるドット数
（水平および垂直方向のドット数）も各モードによって
異なることが多い。したがって、画像表示回路において
は、ドットクロックパルスを表示モードに応じた周波数
のものに適宜切り換える機能を有する必要がある。
この場合、従来のドットクロックパルスの切換方法
は、例えば、マルチプレクサの複数の入力端に各種周波
数のドットクロックパルスを供給しておき、このマルチ
プレクサを切り換えてドットクロックパルス選択すると
いう方法であった。
は、例えば、マルチプレクサの複数の入力端に各種周波
数のドットクロックパルスを供給しておき、このマルチ
プレクサを切り換えてドットクロックパルス選択すると
いう方法であった。
「発明が解決しようとする問題点」 ところで、マルチプレクサによってドットクロックパ
ルスを切り換えると、切換直後においては、“1"レベル
期間もしくは“0"レベル期間が極端に短いパルスが出力
されることがある。そして、このようなパルスが出力さ
れると、回路内におけるレジスタやメモリ部等に誤動作
が生じ、保持すべきデータが破壊されたり、消去された
りする不都合が生じた。例えば、カラーコードをRGBデ
ジタルカラーデータに変換するカラーパレットが、その
安定動作のためにドットクロックパルスの“1"レベル期
間（アクティブ側レベルの期間）が所定期間維持されて
いなければならない場合において、“1"レベル期間の短
いドットクロックパルスが出力されると、カラーパレッ
ト内のデータが破壊もしくは消去されて、その後の画像
表示が不可能となる事態が生じた。
ルスを切り換えると、切換直後においては、“1"レベル
期間もしくは“0"レベル期間が極端に短いパルスが出力
されることがある。そして、このようなパルスが出力さ
れると、回路内におけるレジスタやメモリ部等に誤動作
が生じ、保持すべきデータが破壊されたり、消去された
りする不都合が生じた。例えば、カラーコードをRGBデ
ジタルカラーデータに変換するカラーパレットが、その
安定動作のためにドットクロックパルスの“1"レベル期
間（アクティブ側レベルの期間）が所定期間維持されて
いなければならない場合において、“1"レベル期間の短
いドットクロックパルスが出力されると、カラーパレッ
ト内のデータが破壊もしくは消去されて、その後の画像
表示が不可能となる事態が生じた。
この発明は、上述した事情に鑑みてなされたもので、
回路内の同期クロックとして使用されるクロック（ドッ
トクロックパルス等）を変更した場合であっても、回路
に誤動作が生じない同期クロックの変更方法を提供する
ことを目的としている。
回路内の同期クロックとして使用されるクロック（ドッ
トクロックパルス等）を変更した場合であっても、回路
に誤動作が生じない同期クロックの変更方法を提供する
ことを目的としている。
「問題点を解決するための手段」 この発明は、上記問題点を解決するために、以下の手
段を有している。
段を有している。
まず、この発明による同期クロック変更方法であって
は、第１のレベルと第２のレベルを交互に繰り返す周波
数の異なる複数の同期クロックの変更方法であって、 （イ）周波数の異なる複数のクロックのうち、何れか１
つのクロックを選択して出力する第１のクロック選択処
理を行い、 （ロ）第１の入力端に前記第１のクロック選択処理から
供給されるクロックと第２の入力端に供給される所定周
波数の代替クロックのうち、定常時において外第１の入
力端に供給されているクロックをマスタクロックとして
出力する第１のクロック切換処理を行い、 （ハ）前記第１のクロック選択処理によって出力される
クロックを切り換える際には、前記第１の入力端に供給
されているクロックが前記第１のレベルになったタイミ
ングにおいて、該マスタクロックを前記第１のレベルに
固定する第１のレベル固定処理を行い、 （ニ）前記第１のレベル固定処理の後に前記代替クロッ
クが前記第１のレベルになったタイミングにおいて、該
代替クロックを前記マスタクロックとして出力する第２
のクロック切換処理と、 （ホ）前記代替クロックがマスタクロックとして出力さ
れている間に、前記第１の入力端への出力として前記ク
ロック以外の何れかのクロックを選択する第２のクロッ
ク選択処理を行い、 （ヘ）前記第２のクロック選択処理の後に前記マスタク
ロックとして用いられている前記代替クロックが前記第
１のレベルになったタイミングにおいて、該マスタクロ
ックを該第１のレベルに固定する第２のレベル固定処理
を行い、 （ト）前記第２のレベル固定処理の後に前記第１の入力
端に供給されているクロックが前記第１のレベルになっ
たタイミングにおいて、該第１の入力端に供給されてい
るクロックを前記マスタクロックにとして出力する第３
のクロック切換処理を行うことを特徴としている。
は、第１のレベルと第２のレベルを交互に繰り返す周波
数の異なる複数の同期クロックの変更方法であって、 （イ）周波数の異なる複数のクロックのうち、何れか１
つのクロックを選択して出力する第１のクロック選択処
理を行い、 （ロ）第１の入力端に前記第１のクロック選択処理から
供給されるクロックと第２の入力端に供給される所定周
波数の代替クロックのうち、定常時において外第１の入
力端に供給されているクロックをマスタクロックとして
出力する第１のクロック切換処理を行い、 （ハ）前記第１のクロック選択処理によって出力される
クロックを切り換える際には、前記第１の入力端に供給
されているクロックが前記第１のレベルになったタイミ
ングにおいて、該マスタクロックを前記第１のレベルに
固定する第１のレベル固定処理を行い、 （ニ）前記第１のレベル固定処理の後に前記代替クロッ
クが前記第１のレベルになったタイミングにおいて、該
代替クロックを前記マスタクロックとして出力する第２
のクロック切換処理と、 （ホ）前記代替クロックがマスタクロックとして出力さ
れている間に、前記第１の入力端への出力として前記ク
ロック以外の何れかのクロックを選択する第２のクロッ
ク選択処理を行い、 （ヘ）前記第２のクロック選択処理の後に前記マスタク
ロックとして用いられている前記代替クロックが前記第
１のレベルになったタイミングにおいて、該マスタクロ
ックを該第１のレベルに固定する第２のレベル固定処理
を行い、 （ト）前記第２のレベル固定処理の後に前記第１の入力
端に供給されているクロックが前記第１のレベルになっ
たタイミングにおいて、該第１の入力端に供給されてい
るクロックを前記マスタクロックにとして出力する第３
のクロック切換処理を行うことを特徴としている。
また、この発明による同期クロック変更装置にあって
は、第１のレベルと第２のレベルを交互に繰り返す周波
数の異なる複数の同期クロックの変更装置であって、 周波数の異なる複数のクロックのうち、何れか１つの
クロックを選択信号に基づいて選択して第１の入力端に
供給するクロック選択手段と、 前記第１の入力端に供給されるクロックあるいは第２
の入力端子に供給される代替クロックのうち、切換信号
に基づいていずれか一方を選択してマスタクロックとし
て出力するクロック切換手段と、 該クロック切換手段から出力される前記マスタクロッ
クをレベル固定信号に基づいて前記第１のレベルに固定
するレベル固定手段と、 定常状態においては前記第１の入力端に供給されるク
ロックの選択を指示する前記切換信号を出力すると共
に、第１の切換指示信号が入力されると、前記マスタク
ロックの最初の立ち下がりタイミングに同期して前記レ
ベル固定信号を出力し、次の立ち下がりタイミングに同
期して前記代替クロックの選択を指示する前記切換信号
を出力し、かつ、第２の切換指示信号が入力されると、
前記マスタクロックの最初の立ち下がりタイミングに同
期して前記レベル固定信号を出力し、次の立ち下がりタ
イミングに同期して前記第１の入力端に供給されるクロ
ックの選択を指示する前記切換信号を出力する切換制御
手段と、 前記第１の切換指示信号を出力すると共に、該第１の切
換指示信号を出力した後、前記クロック切換手段におい
て前記マスタクロックが前記代替クロックに切り換えら
れたタイミングで前記選択信号を出力し、また該選択信
号の出力から所定時間経過後に前記第２の切換指示信号
を出力する切換指示手段と、 を具備することを特徴としている。
は、第１のレベルと第２のレベルを交互に繰り返す周波
数の異なる複数の同期クロックの変更装置であって、 周波数の異なる複数のクロックのうち、何れか１つの
クロックを選択信号に基づいて選択して第１の入力端に
供給するクロック選択手段と、 前記第１の入力端に供給されるクロックあるいは第２
の入力端子に供給される代替クロックのうち、切換信号
に基づいていずれか一方を選択してマスタクロックとし
て出力するクロック切換手段と、 該クロック切換手段から出力される前記マスタクロッ
クをレベル固定信号に基づいて前記第１のレベルに固定
するレベル固定手段と、 定常状態においては前記第１の入力端に供給されるク
ロックの選択を指示する前記切換信号を出力すると共
に、第１の切換指示信号が入力されると、前記マスタク
ロックの最初の立ち下がりタイミングに同期して前記レ
ベル固定信号を出力し、次の立ち下がりタイミングに同
期して前記代替クロックの選択を指示する前記切換信号
を出力し、かつ、第２の切換指示信号が入力されると、
前記マスタクロックの最初の立ち下がりタイミングに同
期して前記レベル固定信号を出力し、次の立ち下がりタ
イミングに同期して前記第１の入力端に供給されるクロ
ックの選択を指示する前記切換信号を出力する切換制御
手段と、 前記第１の切換指示信号を出力すると共に、該第１の切
換指示信号を出力した後、前記クロック切換手段におい
て前記マスタクロックが前記代替クロックに切り換えら
れたタイミングで前記選択信号を出力し、また該選択信
号の出力から所定時間経過後に前記第２の切換指示信号
を出力する切換指示手段と、 を具備することを特徴としている。
「作用」 マスタクロックの周波数切り換えの際に、第２のレベ
ルの期間が短くなることがない。
ルの期間が短くなることがない。
「実施例」 以下、図面を参照してこの発明の実施例について説明
する。
する。
第１図は、この発明の一実施例の全体構成を示すブロ
ック図であり、図において、１は画像表示回路である。
なお、画像表示回路１の図に示す部分は、構成要素のう
ちこの発明に関する部分であり、画像制御を行う部分に
ついては、一般のものと同様であるので図示を省略し
た。
ック図であり、図において、１は画像表示回路である。
なお、画像表示回路１の図に示す部分は、構成要素のう
ちこの発明に関する部分であり、画像制御を行う部分に
ついては、一般のものと同様であるので図示を省略し
た。
画像表示回路１は、CPUの制御の下にビデオRAM内の画
像データに基づいてCRT表示装置等に画像表示を行うよ
うになっており、また、回路各部（カラーパレット，レ
ジスタ等）はマスタクロックMCKの“1"レベル期間（ア
クティブ側の期間）を基準に動作するようになってい
る。
像データに基づいてCRT表示装置等に画像表示を行うよ
うになっており、また、回路各部（カラーパレット，レ
ジスタ等）はマスタクロックMCKの“1"レベル期間（ア
クティブ側の期間）を基準に動作するようになってい
る。
次に、２、３は各々レジスタであり、CPUからドット
クロックパルスDCK1〜DCKnのいずれかを選択するセレク
トデータが供給されるようになっている。この場合、レ
ジスタ３には前回のセレクトデータが記憶され、レジス
タ２には最初のセレクトデータが記憶される。５はレジ
スタ2,3の出力データを比較し、これらが異なっている
場合に、信号S1を出力するコンパレータである。６は信
号S1が供給されると、所定時間後に信号SCA（“1"信
号）を出力し、信号SCAの出力後さらに所定時間経過す
ると信号SCB（“1"信号）を出力する制御信号発生回路
である。なお、各信号SCA,SCBの出力タイミングおよび
パルス幅についての詳細については後述する。
クロックパルスDCK1〜DCKnのいずれかを選択するセレク
トデータが供給されるようになっている。この場合、レ
ジスタ３には前回のセレクトデータが記憶され、レジス
タ２には最初のセレクトデータが記憶される。５はレジ
スタ2,3の出力データを比較し、これらが異なっている
場合に、信号S1を出力するコンパレータである。６は信
号S1が供給されると、所定時間後に信号SCA（“1"信
号）を出力し、信号SCAの出力後さらに所定時間経過す
ると信号SCB（“1"信号）を出力する制御信号発生回路
である。なお、各信号SCA,SCBの出力タイミングおよび
パルス幅についての詳細については後述する。
10はレジスタであり、画像表示回路１の書き込み動作
によって、レジスタ２内のセレクトデータが書き込まれ
る。11は、入力端にドットクロックパルスDCK1〜DCKnが
供給されているセレクタであり、レジスタ10内のセレク
トデータに対応するドットクロックパルスを選択し、ク
ロック切換回路７の入力端T2に供給する。また、セレク
タ11はドットクロックパルスDCKnをクロックパルスFCK
としてクロック切換回路７の入力端T1に供給する。クロ
ック切換回路７は、セレクタ11から供給されるドットク
ロックパルスをマスタクロックMCKとして、画像表示回
路１の各部に供給する回路であり、その詳細は第２図に
示すようになっている。
によって、レジスタ２内のセレクトデータが書き込まれ
る。11は、入力端にドットクロックパルスDCK1〜DCKnが
供給されているセレクタであり、レジスタ10内のセレク
トデータに対応するドットクロックパルスを選択し、ク
ロック切換回路７の入力端T2に供給する。また、セレク
タ11はドットクロックパルスDCKnをクロックパルスFCK
としてクロック切換回路７の入力端T1に供給する。クロ
ック切換回路７は、セレクタ11から供給されるドットク
ロックパルスをマスタクロックMCKとして、画像表示回
路１の各部に供給する回路であり、その詳細は第２図に
示すようになっている。
第２図において、20はセレクタであり、端子SAに“1"
信号が供給されると入力端Ｂを選択し、端子SAに“0"信
号が供給されると入力端Ａを選択する。このセレクタ20
の入力端A,Bには、各々端子T1,T2を介して代替クロック
パルスFCKおよびドットクロックパルスDCKが供給され
る。したがって、セレクタ20の出力パルスは、クロック
パルスFCKもしくはドットクロックパルスDCKのいずれか
一方のパルスとなる。この場合、画像表示回路１が通常
の画像表示動作を行っているときは、セレクタ20の入力
端Ｂが選択されて、ドットクロックパルスDCKが出力さ
れるようになっている。このセレクタ20の出力信号YCK
は、アンドゲートANIを介してマスタクロックMCKとして
出力される。
信号が供給されると入力端Ｂを選択し、端子SAに“0"信
号が供給されると入力端Ａを選択する。このセレクタ20
の入力端A,Bには、各々端子T1,T2を介して代替クロック
パルスFCKおよびドットクロックパルスDCKが供給され
る。したがって、セレクタ20の出力パルスは、クロック
パルスFCKもしくはドットクロックパルスDCKのいずれか
一方のパルスとなる。この場合、画像表示回路１が通常
の画像表示動作を行っているときは、セレクタ20の入力
端Ｂが選択されて、ドットクロックパルスDCKが出力さ
れるようになっている。このセレクタ20の出力信号YCK
は、アンドゲートANIを介してマスタクロックMCKとして
出力される。
21,22,23,24,25は、各々信号CCE,CLCI,CKI,CKS,CCを
出力するＤフリップフロップである。OR1〜OR3はオアゲ
ートであり、INV1〜INV4はインバータである。信号RESE
Tは、画像表示回路１の図示せぬ部分から所定のタイミ
ング（電源投入時等）において出力されるリセット信号
であり、直接もしくはオアゲートOR1,OR3を介してＤフ
リップフロップ21,22,23,24,25のリセット端子Ｒに供給
される。また、Ｄフリップフロップ24は、そのクロック
端子に信号SCBがディレイ27を介して供給され、リセッ
ト端子Ｒに信号SCAがディレイ28、オアゲートOR1を介し
て供給され、データ入力端Ｄに常時“1"信号が供給され
るようになっている。
出力するＤフリップフロップである。OR1〜OR3はオアゲ
ートであり、INV1〜INV4はインバータである。信号RESE
Tは、画像表示回路１の図示せぬ部分から所定のタイミ
ング（電源投入時等）において出力されるリセット信号
であり、直接もしくはオアゲートOR1,OR3を介してＤフ
リップフロップ21,22,23,24,25のリセット端子Ｒに供給
される。また、Ｄフリップフロップ24は、そのクロック
端子に信号SCBがディレイ27を介して供給され、リセッ
ト端子Ｒに信号SCAがディレイ28、オアゲートOR1を介し
て供給され、データ入力端Ｄに常時“1"信号が供給され
るようになっている。
次に、上記回路の動作を説明する。
まず、CPUがレジスタ２にセレクトデータを書き込
む。これにより、画像表示回路１は、レジスタ２に書き
込まれたセレクトデータを制御信号発生回路６から送出
される制御信号に基づいてレジスタ10に書き込む。そし
て、CPUによってレジスタ２に書き込まれたセレクトデ
ータが、現在選択されているものと異なるドットクロッ
クパルスを選択すべきデータである場合は、レジスタ2,
3の出力データが異なるため、コンパレータ５が信号S1
を出力する。制御信号発生回路６は信号S1が供給される
と、信号SCAを出力する。いま、第３図（ホ）に示すよ
うに時刻t1において信号SCAが出力されたとすると、こ
の信号SCAがディレイ28を通過した後オアゲートOR1を介
してＤフリップフロップ24のリセット端子Ｒに供給さ
れ、Ｄフリップフロップ24をリセットする。Ｄフリップ
フロップ24がリセットされると、第３図（ト）に示すよ
うに、信号CKSが“0"信号になる。また、信号SCAは、オ
アゲートOR2を介してＤフリップフロップ21,23のデータ
入力端Ｄに供給される。そして、時刻t1の後のパルスYC
Kの最初の立ち下がり時刻t2（第３図参照）において、
インバータINV1,INV2の出力信号が立ち上がると、Ｄフ
リップフロップ21,22,23が一斉にデータの取り込みを行
う。この時、Ｄフリップフロップ21,23のデータ入力端
Ｄには信号SCA（“1"信号）が供給されているから、時
刻t2においては、Ｄフリップフロップ21,23の各出力信
号CCE,CKIが“1"信号に立ち上がる（第３図（リ），
（ヘ）参照）。そして、信号CKIが立ち上がると、イン
バータINV4の出力信号が“0"信号に立ち下がり、アンド
ゲートAN1が以後閉状態となってマスタクロックMCKが
“0"レベル（非アクティブ側のレベル）に固定される。
また、インバータINV4の出力信号が立ち下がると、イン
バータINV3の出力信号が立ち上がり、これにより、Ｄフ
リップフロップ25が信号CKSを取り込む。この時、信号C
KSは“0"信号となっているから、Ｄフリップフロップ25
の出力信号CCが第３図（チ）に示すように“0"信号とな
る。この信号CCが“0"信号になると、セレクタ20の端子
SAに“0"信号が供給され、これにより、入力端Ａが選択
されて以後代替クロックパルスFCKが信号YCKとして出力
される。そして、信号YCKが次に立ち下がる時刻t3にお
いては、再びＤフリップフロップ21,22,23がデータ取り
込みを行い、この結果、信号CCE,CKIの値は変わらずに
“1"信号を維持するが、信号CLCIの値は反転して“1"信
号になる（第３図（ヌ）参照）。そして、信号CLCIが
“1"信号になると、この“1"信号がオアゲートOR3を介
してＤフリップフロップ23のリセット端子に供給され、
これにより、Ｄフリップフロップ23の出力信号CKIが
“0"信号になる（第３図（ヘ）の時刻t4参照）。信号CK
Iが“0"信号になると、インバータINV4の出力信号が
“1"となり、アンドゲートAN1が開状態となる。アンド
ゲートAN1が閉状態となると、セレクタ20の出力信号YCK
がマスタクロックMCKとして出力される。信号YCKは、信
号CCが“0"信号になった時点において、ドットクロック
パルスDCKから代替クロックパルスFCKに切り換えられて
いるから、時刻t4においてマスタクロックMCKとして出
力されるのは、代替クロックパルスFCKである。また、
信号YCKの立ち下がりをトリガとして、アンドゲートAN1
が開状態となるので、時刻t4においては、信号YCKは
“0"レベルにある。したがって、信号YCKの次の“1"信
号期間（アクティブ側レベルの期間）は欠けることなく
出力される。
む。これにより、画像表示回路１は、レジスタ２に書き
込まれたセレクトデータを制御信号発生回路６から送出
される制御信号に基づいてレジスタ10に書き込む。そし
て、CPUによってレジスタ２に書き込まれたセレクトデ
ータが、現在選択されているものと異なるドットクロッ
クパルスを選択すべきデータである場合は、レジスタ2,
3の出力データが異なるため、コンパレータ５が信号S1
を出力する。制御信号発生回路６は信号S1が供給される
と、信号SCAを出力する。いま、第３図（ホ）に示すよ
うに時刻t1において信号SCAが出力されたとすると、こ
の信号SCAがディレイ28を通過した後オアゲートOR1を介
してＤフリップフロップ24のリセット端子Ｒに供給さ
れ、Ｄフリップフロップ24をリセットする。Ｄフリップ
フロップ24がリセットされると、第３図（ト）に示すよ
うに、信号CKSが“0"信号になる。また、信号SCAは、オ
アゲートOR2を介してＤフリップフロップ21,23のデータ
入力端Ｄに供給される。そして、時刻t1の後のパルスYC
Kの最初の立ち下がり時刻t2（第３図参照）において、
インバータINV1,INV2の出力信号が立ち上がると、Ｄフ
リップフロップ21,22,23が一斉にデータの取り込みを行
う。この時、Ｄフリップフロップ21,23のデータ入力端
Ｄには信号SCA（“1"信号）が供給されているから、時
刻t2においては、Ｄフリップフロップ21,23の各出力信
号CCE,CKIが“1"信号に立ち上がる（第３図（リ），
（ヘ）参照）。そして、信号CKIが立ち上がると、イン
バータINV4の出力信号が“0"信号に立ち下がり、アンド
ゲートAN1が以後閉状態となってマスタクロックMCKが
“0"レベル（非アクティブ側のレベル）に固定される。
また、インバータINV4の出力信号が立ち下がると、イン
バータINV3の出力信号が立ち上がり、これにより、Ｄフ
リップフロップ25が信号CKSを取り込む。この時、信号C
KSは“0"信号となっているから、Ｄフリップフロップ25
の出力信号CCが第３図（チ）に示すように“0"信号とな
る。この信号CCが“0"信号になると、セレクタ20の端子
SAに“0"信号が供給され、これにより、入力端Ａが選択
されて以後代替クロックパルスFCKが信号YCKとして出力
される。そして、信号YCKが次に立ち下がる時刻t3にお
いては、再びＤフリップフロップ21,22,23がデータ取り
込みを行い、この結果、信号CCE,CKIの値は変わらずに
“1"信号を維持するが、信号CLCIの値は反転して“1"信
号になる（第３図（ヌ）参照）。そして、信号CLCIが
“1"信号になると、この“1"信号がオアゲートOR3を介
してＤフリップフロップ23のリセット端子に供給され、
これにより、Ｄフリップフロップ23の出力信号CKIが
“0"信号になる（第３図（ヘ）の時刻t4参照）。信号CK
Iが“0"信号になると、インバータINV4の出力信号が
“1"となり、アンドゲートAN1が開状態となる。アンド
ゲートAN1が閉状態となると、セレクタ20の出力信号YCK
がマスタクロックMCKとして出力される。信号YCKは、信
号CCが“0"信号になった時点において、ドットクロック
パルスDCKから代替クロックパルスFCKに切り換えられて
いるから、時刻t4においてマスタクロックMCKとして出
力されるのは、代替クロックパルスFCKである。また、
信号YCKの立ち下がりをトリガとして、アンドゲートAN1
が開状態となるので、時刻t4においては、信号YCKは
“0"レベルにある。したがって、信号YCKの次の“1"信
号期間（アクティブ側レベルの期間）は欠けることなく
出力される。
このように、信号SCAが立ち上がる時刻t1から時刻t4
に至る間の動作により、マスタクロックMCKが、ドット
クロックパルスDCKから代替クロックパルスFCKに切り換
えられる。この切換に際してのマスタクロックMCKは、
第３図（ニ）に示すように、“1"信号期間が極端に短い
パルスは出力されず、必ず代替クロックパルスFCKもし
くはDCKのパルス幅が確保される。このように、一定の
パルス幅が確保されるのは、ドットクロックパルスの切
換開始を指示する信号SCAの立ち上がりに同期してアン
ドゲートAN1が閉状態になり、クロックパルスDCK→FCK
の変換が行われた後の代替クロックパルスFCKの“0"レ
ベル期間において、アンドゲートが開状態に復帰するか
らである。
に至る間の動作により、マスタクロックMCKが、ドット
クロックパルスDCKから代替クロックパルスFCKに切り換
えられる。この切換に際してのマスタクロックMCKは、
第３図（ニ）に示すように、“1"信号期間が極端に短い
パルスは出力されず、必ず代替クロックパルスFCKもし
くはDCKのパルス幅が確保される。このように、一定の
パルス幅が確保されるのは、ドットクロックパルスの切
換開始を指示する信号SCAの立ち上がりに同期してアン
ドゲートAN1が閉状態になり、クロックパルスDCK→FCK
の変換が行われた後の代替クロックパルスFCKの“0"レ
ベル期間において、アンドゲートが開状態に復帰するか
らである。
次に、時刻t5において、信号YCKが立ち下がると、Ｄ
フリップフロップ21,22,23がデータ取り込みを行うが、
この時点においては、各々の出力信号CCE,CLCI,CKIは前
回値を保持する。そして、時刻t6になると信号SCAが立
ち下がり、時刻t7になるとＤフリップフロップ21が信号
SCAに取り込んで信号CCEを“0"信号とする（第３図
（リ）参照）。この信号SCAのパルス幅は、マスタクロ
ックMCKがドットクロックパルスDCKから代替クロックパ
ルスFCKへ変換がなされるのに十分な時間に対応して、
予め制御信号発生回路６（第１図参照）において設定さ
れている。
フリップフロップ21,22,23がデータ取り込みを行うが、
この時点においては、各々の出力信号CCE,CLCI,CKIは前
回値を保持する。そして、時刻t6になると信号SCAが立
ち下がり、時刻t7になるとＤフリップフロップ21が信号
SCAに取り込んで信号CCEを“0"信号とする（第３図
（リ）参照）。この信号SCAのパルス幅は、マスタクロ
ックMCKがドットクロックパルスDCKから代替クロックパ
ルスFCKへ変換がなされるのに十分な時間に対応して、
予め制御信号発生回路６（第１図参照）において設定さ
れている。
そして、時刻t8において、信号YCKが立ち下がると、
第３図（ヌ）に示すように信号CLCIが立ち下がり、Ｄフ
リップフロップ23のリセット状態が解除される。
第３図（ヌ）に示すように信号CLCIが立ち下がり、Ｄフ
リップフロップ23のリセット状態が解除される。
一方、第１図に示すセレクタ11は、画像表示回路１に
よってレジスタ10に書き込まれたセレクタデータに基づ
いて、ドットクロックパルスDCK1〜DCKnのいずれかを選
択する。いま、セレクトデータがドットクロックパルス
DCK1を指示するデータであったとすると、セレクタ11は
所定の動作時間の後に、ドットクロックパルスDCK1を出
力する。この切換が完了する時刻は、第３図（ヘ）に示
す信号CKIが立ち上がってアンドゲートAN1が閉状態とな
る時刻より後となるように、そのタイミングが設定され
ている。
よってレジスタ10に書き込まれたセレクタデータに基づ
いて、ドットクロックパルスDCK1〜DCKnのいずれかを選
択する。いま、セレクトデータがドットクロックパルス
DCK1を指示するデータであったとすると、セレクタ11は
所定の動作時間の後に、ドットクロックパルスDCK1を出
力する。この切換が完了する時刻は、第３図（ヘ）に示
す信号CKIが立ち上がってアンドゲートAN1が閉状態とな
る時刻より後となるように、そのタイミングが設定され
ている。
次に、制御信号発生回路６は、第３図に示す動作が完
了するのに十分なタイミングをもって、信号SCB（“1"
信号）を出力する。そして、第４図（ホ）に示す時刻t
10において、信号SCBが出力されたとすると、この出力S
CBはディレイ27を介してＤフリップフロップ24のクロッ
ク端子に供給され、Ｄフリップフロップ24がリセットさ
れて信号CKSが“1"信号になる（同図（ト）参照）。次
に、時刻t11において信号YCKが立ち下がると、インバー
タINV1,INV2の出力信号が立ち上がってＤフリップフロ
ップ21,22,23がデータ取り込みを行う。この結果、信号
CCE,CLCI,CKIが各々“1",“0",“1"信号となる。信号CK
Iが“1"信号となると、インバータINV4の出力信号が
“0"信号となるから、アンドゲートAN1が閉状態とな
る。そして、アンドゲートAN1が閉状態となると、マス
タクロックMCKが“0"レベルに固定される。また、信号C
KIが“1"信号となるとインバータINV3の出力信号が立ち
上がり、Ｄフリップフロップ25が信号CKSを取り込む。
このときの信号CKSは“1"レベルにあり、これにより、
Ｄフリップフロップ25の出力信号CCが“1"信号になる。
信号CCが“1"信号になると、セレクタ20の入力端Ｂを選
択し、出力信号YCKとしてドットクロックパルスDCKを出
力する。この時、ドットクロックパルスDCKとしては、
セレクタ11の切換作用によりドットクロックパスルDCK1
が選択されているから、時刻t11以後においては、ドッ
トクロックパスルDCK1が信号YCKとして出力される。
了するのに十分なタイミングをもって、信号SCB（“1"
信号）を出力する。そして、第４図（ホ）に示す時刻t
10において、信号SCBが出力されたとすると、この出力S
CBはディレイ27を介してＤフリップフロップ24のクロッ
ク端子に供給され、Ｄフリップフロップ24がリセットさ
れて信号CKSが“1"信号になる（同図（ト）参照）。次
に、時刻t11において信号YCKが立ち下がると、インバー
タINV1,INV2の出力信号が立ち上がってＤフリップフロ
ップ21,22,23がデータ取り込みを行う。この結果、信号
CCE,CLCI,CKIが各々“1",“0",“1"信号となる。信号CK
Iが“1"信号となると、インバータINV4の出力信号が
“0"信号となるから、アンドゲートAN1が閉状態とな
る。そして、アンドゲートAN1が閉状態となると、マス
タクロックMCKが“0"レベルに固定される。また、信号C
KIが“1"信号となるとインバータINV3の出力信号が立ち
上がり、Ｄフリップフロップ25が信号CKSを取り込む。
このときの信号CKSは“1"レベルにあり、これにより、
Ｄフリップフロップ25の出力信号CCが“1"信号になる。
信号CCが“1"信号になると、セレクタ20の入力端Ｂを選
択し、出力信号YCKとしてドットクロックパルスDCKを出
力する。この時、ドットクロックパルスDCKとしては、
セレクタ11の切換作用によりドットクロックパスルDCK1
が選択されているから、時刻t11以後においては、ドッ
トクロックパスルDCK1が信号YCKとして出力される。
この場合、切換直後における信号YCKは、切換タイミ
ングによっては、第４図（ハ）に示すように“1"レベル
期間が短いパルスが出力されることがあるが、この時点
においてはアンドゲートAN1が閉状態にあるので、信号Y
CKはマスタクロックMCKとして出力されない。
ングによっては、第４図（ハ）に示すように“1"レベル
期間が短いパルスが出力されることがあるが、この時点
においてはアンドゲートAN1が閉状態にあるので、信号Y
CKはマスタクロックMCKとして出力されない。
次に、時刻t12において、信号YCKが“0"信号になる
と、インバータINV1,INV2の出力信号が立ち上がり、Ｄ
フリップフロップ21,22,23がデータ読み取りを行なう。
この場合、出力信号が変化するのはＤフリップフロップ
22のみであり、信号CLCIが“0"信号から“1"信号に変化
する（第４図（ヌ）参照）。この結果、Ｄフリップフロ
ップ23がリセットされ、信号CKIが第４図（ヘ）に示す
ように“0"信号に立ち下がる。この結果、インバータIN
V4の出力信号が“1"信号になり、アンドゲートAN1が開
状態となる。したがって、この時点以降においては、信
号YCK、すなわち、新たに選択されたドットクロックパ
ルスDCK1がマスタクロックMCKとして出力される。この
場合、アンドゲートAN1が開状態となるタイミングは、
信号YCKが“0"レベルにあるときであるから、信号YCKの
次の立ち上がり時刻t13からは、信号YCK（ドットクロッ
クパルスDCK1）が正規のパルス幅で出力される。以上の
動作により、代替クロックパルスFCKからドットクロッ
クパスルDCKへの切換が完了する。
と、インバータINV1,INV2の出力信号が立ち上がり、Ｄ
フリップフロップ21,22,23がデータ読み取りを行なう。
この場合、出力信号が変化するのはＤフリップフロップ
22のみであり、信号CLCIが“0"信号から“1"信号に変化
する（第４図（ヌ）参照）。この結果、Ｄフリップフロ
ップ23がリセットされ、信号CKIが第４図（ヘ）に示す
ように“0"信号に立ち下がる。この結果、インバータIN
V4の出力信号が“1"信号になり、アンドゲートAN1が開
状態となる。したがって、この時点以降においては、信
号YCK、すなわち、新たに選択されたドットクロックパ
ルスDCK1がマスタクロックMCKとして出力される。この
場合、アンドゲートAN1が開状態となるタイミングは、
信号YCKが“0"レベルにあるときであるから、信号YCKの
次の立ち上がり時刻t13からは、信号YCK（ドットクロッ
クパルスDCK1）が正規のパルス幅で出力される。以上の
動作により、代替クロックパルスFCKからドットクロッ
クパスルDCKへの切換が完了する。
次に、制御信号発生回路６が時刻t14において、信号S
CBを停止する。この信号SCBが出力される時間t10〜t14
は、代替クロックパルスFCKからドットクロックパルスD
CKへの切換動作が行われるのに充分な時間が、予め制御
信号発生回路６において設定されている。そして、信号
SCBが“0"信号になり、さらに、時刻t15において、信号
YCKが立ち下がると、Ｄフリップフロップ21,22,23がデ
ータ取り込みを行い、この結果、信号CCEが“0"信号に
なる。また、時刻t16において上記と同様のデータ取り
込みが行われ、これにより、信号CLCIが“0"信号にな
る。以上の時刻t14以降の動作により、Ｄフリップフロ
ップ21〜25の各出力信号はすべて初期状態（第３図の開
始時点の値）に復帰する。そして、CPUによって、レジ
スタ２に現在選択中のものと異なるドットクロックパル
スを選択するセレクトデータが書き込まれると、再び上
述した第３図、第４図に示す動作が行われ、ドットクロ
ックパルスの変更がなされる。
CBを停止する。この信号SCBが出力される時間t10〜t14
は、代替クロックパルスFCKからドットクロックパルスD
CKへの切換動作が行われるのに充分な時間が、予め制御
信号発生回路６において設定されている。そして、信号
SCBが“0"信号になり、さらに、時刻t15において、信号
YCKが立ち下がると、Ｄフリップフロップ21,22,23がデ
ータ取り込みを行い、この結果、信号CCEが“0"信号に
なる。また、時刻t16において上記と同様のデータ取り
込みが行われ、これにより、信号CLCIが“0"信号にな
る。以上の時刻t14以降の動作により、Ｄフリップフロ
ップ21〜25の各出力信号はすべて初期状態（第３図の開
始時点の値）に復帰する。そして、CPUによって、レジ
スタ２に現在選択中のものと異なるドットクロックパル
スを選択するセレクトデータが書き込まれると、再び上
述した第３図、第４図に示す動作が行われ、ドットクロ
ックパルスの変更がなされる。
「発明の効果」 以上説明したように、この発明による同期クロック変
更方法にあっては、第１のレベルと第２のレベルを交互
に繰り返す周波数の異なる複数の同期クロックの変更方
法であって、周波数の異なる複数のクロックのうち、何
れか１つのクロックを選択して出力する第１のクロック
選択処理を行い、第１の入力端に前記第１のクロック選
択処理から供給されるクロックと第２の入力端に供給さ
れる所定周波数の代替クロックのうち、定常時において
該第１の入力端に供給されているクロックをマスタクロ
ックとして出力する第１のクロック切換処理を行い、前
記第１のクロック選択処理によって出力されるクロック
を切り換える際には、前記第１の入力端に供給されてい
るクロックが前記第１のレベルになったタイミングにお
いて、該マスタクロックを前記第１のレベルに固定する
第１のレベル固定処理を行い、前記第１のレベル固定処
理の後に前記代替クロックが前記第１のレベルになった
タイミングにおいて、該代替クロックを前記マスタクロ
ックとして出力する第２のクロック切換処理と、前記代
替クロックがマスタクロックとして出力されている間
に、前記第１の入力端への出力として前記クロック以外
の何れかのクロックを選択する第２のクロック選択処理
を行い、前記第２のクロック選択処理の後に前記マスタ
クロックとして用いられている前記代替クロックが前記
第１のレベルになったタイミングにおいて、該マスタク
ロックを該第１のレベルに固定する第２のレベル固定処
理を行い、前記第２のレベル固定処理の後に前記第１の
入力端に供給されているクロックが前記第１のレベルに
なったタイミングにおいて、該第１の入力端に供給され
ているクロックを前記マスタクロックとして出力する第
３のクロック切換処理を行う。
更方法にあっては、第１のレベルと第２のレベルを交互
に繰り返す周波数の異なる複数の同期クロックの変更方
法であって、周波数の異なる複数のクロックのうち、何
れか１つのクロックを選択して出力する第１のクロック
選択処理を行い、第１の入力端に前記第１のクロック選
択処理から供給されるクロックと第２の入力端に供給さ
れる所定周波数の代替クロックのうち、定常時において
該第１の入力端に供給されているクロックをマスタクロ
ックとして出力する第１のクロック切換処理を行い、前
記第１のクロック選択処理によって出力されるクロック
を切り換える際には、前記第１の入力端に供給されてい
るクロックが前記第１のレベルになったタイミングにお
いて、該マスタクロックを前記第１のレベルに固定する
第１のレベル固定処理を行い、前記第１のレベル固定処
理の後に前記代替クロックが前記第１のレベルになった
タイミングにおいて、該代替クロックを前記マスタクロ
ックとして出力する第２のクロック切換処理と、前記代
替クロックがマスタクロックとして出力されている間
に、前記第１の入力端への出力として前記クロック以外
の何れかのクロックを選択する第２のクロック選択処理
を行い、前記第２のクロック選択処理の後に前記マスタ
クロックとして用いられている前記代替クロックが前記
第１のレベルになったタイミングにおいて、該マスタク
ロックを該第１のレベルに固定する第２のレベル固定処
理を行い、前記第２のレベル固定処理の後に前記第１の
入力端に供給されているクロックが前記第１のレベルに
なったタイミングにおいて、該第１の入力端に供給され
ているクロックを前記マスタクロックとして出力する第
３のクロック切換処理を行う。
また、この発明による同期クロック変更装置にあって
は、第１のレベルと第２のレベルを交互に繰り返す周波
数の異なる複数の同期クロックの変更装置であって、周
波数の異なる複数のクロックのうち、何れか１つのクロ
ックを選択信号に基づいて選択して第１の入力端に供給
するクロック選択手段と、前記第１の入力端に供給され
るクロックあるいは第２の入力端子にに供給される代替
クロックのうち、切換信号に基づいていずれか一方を選
択してマスタクロックとして出力するクロック切換手段
と、該クロック切換手段から出力される前記マスタクロ
ックをレベル固定信号に基づいて前記第１のレベルに固
定するレベル固定手段と、定常状態において前記第１の
入力端に供給されるクロックの選択を指示する前記切換
信号を出力すると共に、第１の切換指示信号が入力され
る、前記マスタクロックの最初の立ち下がりタイミング
に同期して前記レベル固定信号を出力し、次の立ち下が
りタイミングに同期して前記代替クロックの選択を指示
する前記切換信号を出力し、かつ、第２の切換指示信号
が入力されると、前記マスタクロックの最初の立ち下が
りタイミングに同期して前記レベル固定信号を出力し、
次の立ち下がりタイミングに同期して前記第１の入力端
に供給されるクロックの選択を指示する前記切換信号を
出力する切換制御手段と、前記第１の切換指示信号を出
力すると共に、該第１の切換指示信号を出力した後、前
記クロック切換手段において前記マスタクロックが前記
代替クロックに切り換えられたタイミングで前記選択信
号を出力し、また該選択信号の出力から所定時間経過後
に前記第２の切換指示信号を出力する切換指示手段とを
具備するので、複数のクロックを切り換えることにより
マスタクロックの周波数を切り換える際にマスタクロッ
クの第２のレベル期間が短くなることがなく、これによ
り、回路各部の誤動作が防止される効果が得られる。
は、第１のレベルと第２のレベルを交互に繰り返す周波
数の異なる複数の同期クロックの変更装置であって、周
波数の異なる複数のクロックのうち、何れか１つのクロ
ックを選択信号に基づいて選択して第１の入力端に供給
するクロック選択手段と、前記第１の入力端に供給され
るクロックあるいは第２の入力端子にに供給される代替
クロックのうち、切換信号に基づいていずれか一方を選
択してマスタクロックとして出力するクロック切換手段
と、該クロック切換手段から出力される前記マスタクロ
ックをレベル固定信号に基づいて前記第１のレベルに固
定するレベル固定手段と、定常状態において前記第１の
入力端に供給されるクロックの選択を指示する前記切換
信号を出力すると共に、第１の切換指示信号が入力され
る、前記マスタクロックの最初の立ち下がりタイミング
に同期して前記レベル固定信号を出力し、次の立ち下が
りタイミングに同期して前記代替クロックの選択を指示
する前記切換信号を出力し、かつ、第２の切換指示信号
が入力されると、前記マスタクロックの最初の立ち下が
りタイミングに同期して前記レベル固定信号を出力し、
次の立ち下がりタイミングに同期して前記第１の入力端
に供給されるクロックの選択を指示する前記切換信号を
出力する切換制御手段と、前記第１の切換指示信号を出
力すると共に、該第１の切換指示信号を出力した後、前
記クロック切換手段において前記マスタクロックが前記
代替クロックに切り換えられたタイミングで前記選択信
号を出力し、また該選択信号の出力から所定時間経過後
に前記第２の切換指示信号を出力する切換指示手段とを
具備するので、複数のクロックを切り換えることにより
マスタクロックの周波数を切り換える際にマスタクロッ
クの第２のレベル期間が短くなることがなく、これによ
り、回路各部の誤動作が防止される効果が得られる。
第１図はこの発明をの一実施例の構成を示すブロック、
第２図は第１図に示すクロック切換回路７の構成を示す
ブロック図、第３図は同実施例においてマスタクロック
をドットクロックパルスから所定のクロックパルスへ切
り換える際の回路各部の波形図、第４図は同実施例にお
いてマスタクロックを所定のクロックパルスからドット
クロックパルスへ切り換える際の回路各部の波形図であ
る。 １……画像表示回路、2,3,10……レジスタ、５……コン
パレータ、６……制御信号発生回路、７……クロック切
換回路、11……セレクタ、20……セレクタ、21〜25……
Ｄフリップフロップ。
第２図は第１図に示すクロック切換回路７の構成を示す
ブロック図、第３図は同実施例においてマスタクロック
をドットクロックパルスから所定のクロックパルスへ切
り換える際の回路各部の波形図、第４図は同実施例にお
いてマスタクロックを所定のクロックパルスからドット
クロックパルスへ切り換える際の回路各部の波形図であ
る。 １……画像表示回路、2,3,10……レジスタ、５……コン
パレータ、６……制御信号発生回路、７……クロック切
換回路、11……セレクタ、20……セレクタ、21〜25……
Ｄフリップフロップ。
Claims (2)
- 【請求項１】第１のレベルと第２のレベルを交互に繰り
返す周波数の異なる複数の同期クロックの変更方法であ
って、 （イ）周波数の異なる複数のクロックのうち、何れか１
つのクロックを選択して出力する第１のクロック選択処
理を行い、 （ロ）第１の入力端に前記第１のクロック選択処理から
供給されるクロックと第２の入力端に供給される所定周
波数の代替クロックのうち、定常時において該第１の入
力端に供給されているクロックをマスタクロックとして
出力する第１のクロック切換処理を行い、 （ハ）前記第１のクロック選択処理によって出力される
クロックを切り換える際には、前記第１の入力端に供給
されているクロックが前記第１のレベルになったタイミ
ングにおいて、該マスタクロックを前記第１のレベルに
固定する第１のレベル固定処理を行い、 （ニ）前記第１のレベル固定処理の後に前記代替クロッ
クが前記第１のレベルになったタイミングにおいて、該
代替クロックを前記マスタクロックとして出力する第２
のクロック切換処理と、 （ホ）前記代替クロックがマスタクロックとして出力さ
れている間に、前記第１の入力端への出力として前記ク
ロック以外の何れかのクロックを選択する第２のクロッ
ク選択処理を行い、 （ヘ）前記第２のクロック選択処理の後に前記マスタク
ロックとして用いられている前記代替クロックが前記第
１のレベルになったタイミングにおいて、該マスタクロ
ックを該第１のレベルに固定する第２のレベル固定処理
を行い、 （ト）前記第２のレベル固定処理の後に前記第１の入力
端に供給されているクロックが前記第１のレベルになっ
たタイミングにおいて、該第１の入力端に供給されてい
るクロックを前記マスタクロックにとして出力する第３
のクロック切換処理を行う、 ことを特徴とする同期クロックの変更方法。 - 【請求項２】第１のレベルと第２のレベルを交互に繰り
返す周波数の異なる複数の同期クロックの変更装置であ
って、 周波数の異なる複数のクロックのうち、何れか１つのク
ロックを選択信号に基づいて選択して第１の入力端に供
給するクロック選択手段と、 前記第１の入力端に供給されるクロックあるいは第２の
入力端子に供給される代替クロックのうち、切換信号に
基づいていずれか一方を選択してマスタクロックとして
出力するクロック切換手段と、 該クロック切換手段から出力される前記マスタクロック
をレベル固定信号に基づいて前記第１のレベルに固定す
るレベル固定手段と、 定常状態においては前記第１の入力端に供給されるクロ
ックの選択を指示する前記切換信号を出力すると共に、
第１の切換指示信号が入力されると、前記マスタクロッ
クの最初の立ち下がりタイミングに同期して前記レベル
固定信号を出力し、次の立ち下がりタイミングに同期し
て前記代替クロックの選択を指示する前記切換信号を出
力し、かつ、第２の切換指示信号が入力されると、前記
マスタクロックの最初の立ち下がりタイミングに同期し
て前記レベル固定信号を出力し、次の立ち下がりタイミ
ングに同期して前記第１の入力端に供給されるクロック
の選択を指示する前記切換信号を出力する切換制御手段
と、 前記第１の切換指示信号を出力すると共に、該第１の切
換指示信号を出力した後、前記クロック切換手段におい
て前記マスタクロックが前記代替クロックに切り換えら
れたタイミングで前記選択信号を出力し、また該選択信
号の出力から所定時間経過後に前記第２の切換指示信号
を出力する切換指示手段と、 を具備することを特徴とする同期クロックの変更装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251329A JP2535848B2 (ja) | 1986-10-22 | 1986-10-22 | 同期クロックの変更方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251329A JP2535848B2 (ja) | 1986-10-22 | 1986-10-22 | 同期クロックの変更方法およびその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63105513A JPS63105513A (ja) | 1988-05-10 |
| JP2535848B2 true JP2535848B2 (ja) | 1996-09-18 |
Family
ID=17221195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61251329A Expired - Fee Related JP2535848B2 (ja) | 1986-10-22 | 1986-10-22 | 同期クロックの変更方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2535848B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2739964B2 (ja) * | 1988-09-28 | 1998-04-15 | 株式会社東芝 | クロック切替回路 |
| JPH03160494A (ja) * | 1989-11-10 | 1991-07-10 | Internatl Business Mach Corp <Ibm> | データ処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3329515C2 (de) * | 1983-08-16 | 1985-11-14 | Krohne Meßtechnik GmbH & Co KG, 4100 Duisburg | Elektrische Schaltanordnung für einen magnetisch-induktiven Meßwertgeber |
| JPS6066517A (ja) * | 1983-09-22 | 1985-04-16 | Ricoh Co Ltd | クロック切換回路 |
-
1986
- 1986-10-22 JP JP61251329A patent/JP2535848B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63105513A (ja) | 1988-05-10 |
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