JP2014521221A5 - - Google Patents
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Claims (30)
- 超小型電子パッケージにおいて、
反対側に面する第1の表面および第2の表面と、該第1の表面において露出する複数の端子と、を有する基板であって、前記端子は、前記超小型電子パッケージを該パッケージの外部にある少なくとも1つの構成要素に接続するように構成される、基板と、
前記基板の第2の表面に面する面をそれぞれ有する第1の超小型電子素子及び第2の超小型電子素子と、
前記パッケージの端子と前記第1の超小型電子素子及び前記第2の超小型電子素子とを電気的に結合する接続と、を備え、該接続はそれぞれの信号を搬送する接続群を含み、各接続群は、前記パッケージのそれぞれの端子から前記第1の超小型電子素子上の対応するコンタクトまで延在する第1の接続と、前記それぞれの端子から前記第2の超小型電子素子上の対応するコンタクトまで延在する第2の接続と、を含み、前記第1の接続及び前記第2の接続は、各接続群内の前記第1の接続及び前記第2の接続によって搬送されるそれぞれの信号が、前記それぞれの端子と該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受けるように構成され、
前記信号は、複数のアドレス信号と、該アドレス信号をサンプリングするのに使用可能なサンプリング信号と、を含む、超小型電子パッケージ。 - それぞれの接続群内の前記接続の全電気長間の差は、そのような接続群によって結合される前記端子とそれぞれのコンタクトとの間の直線に沿った距離が10%より大きく異なる場合であっても、10パーセント以下である、請求項1に記載の超小型電子パッケージ。
- 整合した遅延は、前記基板上のトレースに対する導体の間隔の差から少なくとも部分的に生じる、請求項1に記載の超小型電子パッケージ。
- 前記端子に隣接しかつ電気的に接続されるパネルコンタクトを有する回路パネルを更に備える請求項1に記載の超小型電子パッケージを含む超小型電子アセンブリであって、前記回路パネルは、前記超小型電子素子への各接続群によって搬送される信号が、前記基板及び前記回路パネルを通して同じ持続時間の遅延を受けるように、遅延整合を提供するよう構成された導電性素子を有する、超小型電子アセンブリ。
- 前記信号のうちの少なくとも1つは、クロック信号、コマンド信号、またはコマンドストローブ信号である、請求項1に記載の超小型電子パッケージ。
- 各接続群内の前記第1の接続及び前記第2の接続上の前記それぞれの信号の伝搬遅延の同じ持続時間は、当該信号のサイクル時間の10パーセントの許容範囲内にある、請求項1に記載の超小型電子パッケージ。
- 前記基板を用いて固定される第3の超小型電子素子を更に備え、前記接続群のうちの少なくとも1つは、前記それぞれの信号を前記第3の超小型電子素子に搬送するように、前記それぞれの端子を前記第3の超小型電子素子の対応するコンタクトに電気的に結合する第3の接続を含み、前記第1の接続、前記第2の接続、及び前記第3の接続によって搬送される信号は、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受ける、請求項1に記載の超小型電子パッケージ。
- 前記基板を用いて固定される第4の超小型電子素子を更に備え、前記接続群のうちの少なくとも1つは、前記それぞれの信号を前記第4の超小型電子素子に搬送するように、前記それぞれの端子を前記第4の超小型電子素子の対応するコンタクトに電気的に結合する第4の接続を含み、前記第1の接続、前記第2の接続、前記第3の接続、及び前記第4の接続によって搬送される信号は、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受ける、請求項7に記載の超小型電子パッケージ。
- 前記基板は前記第1の表面を画定する縁部を有し、該第1の表面はその中央部分を占有する中央領域と、前記中央部分と前記縁部の少なくとも1つとの間の前記第1の表面の一部を占有する第2の領域とを有し、前記端子は、前記中央領域において露出する第1の端子と、前記第2の領域において露出する第2の端子とを含み、前記接続群は前記第1の端子と前記対応するコンタクトとを結合し、
前記超小型電子パッケージは、前記第2の端子と前記超小型電子素子のコンタクトとを電気的に結合する更なる接続を含む、請求項1に記載の超小型電子パッケージ。 - 前記基板は、前記第1の表面と前記第2の表面との間に延在する少なくとも第1の開口部及び第2の開口部を有し、該開口部は、互いに対して平行な軸に沿って延在する長さを有する長寸法を有し、
前記中央領域は前記第1の開口部及び前記第2の開口部によって少なくとも部分的に画定され、前記接続は、前記第1の開口部又は前記第2の開口部のうちの少なくとも1つと位置合わせされる部分を有するリードを含む、請求項9に記載の超小型電子パッケージ。 - 前記基板を用いてそれぞれ固定される第3の超小型電子素子及び第4の超小型電子素子を更に備え、前記接続群のうちの少なくとも1つは、前記第3の超小型電子素子及び前記第4の超小型電子素子に前記それぞれの信号を搬送するように、前記それぞれの端子を前記第3の超小型電子素子及び前記第4の超小型電子素子の対応するコンタクトに電気的に結合する第3の接続及び第4の接続を含み、前記第1の接続、前記第2の接続、前記第3の接続、及び前記第4の接続によって搬送される信号は、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受け、
前記平行な軸は第1の平行な軸であり、
前記基板は、前記第1の表面と前記第2の表面との間に延在する第3の開口部及び第4の開口部を更に含み、前記第3の開口部及び前記第4の開口部は、互いに平行な第2の軸に沿って延在する長さを有する長寸法を有し、前記第2の平行な軸は前記第1の平行な軸を横切り、
前記中央領域は、前記第3の開口部及び前記第4の開口部によって少なくとも部分的に画定され、前記接続は、前記第3の開口部又は前記第4の開口部のうちの少なくとも1つと位置合わせされる部分を有するリードを含む、請求項10に記載の超小型電子パッケージ。 - 前記開口部のうちの少なくとも1つと位置合わせされる部分を有する前記リードは、ワイヤボンドを含む、請求項11に記載の超小型電子パッケージ。
- 前記第1の超小型電子素子、前記第2の超小型電子素子、前記第3の超小型電子素子、及び前記第4の超小型電子素子は、それぞれ主にメモリ記憶機能を提供するように構成される、請求項12に記載の超小型電子パッケージ。
- 前記基板を用いてそれぞれ固定される第3の超小型電子素子及び第4の超小型電子素子を更に備え、前記接続群のうちの少なくとも1つは、前記第3の超小型電子素子及び前記第4の超小型電子素子に前記それぞれの信号を搬送するように、前記それぞれの端子を前記第3の超小型電子素子及び前記第4の超小型電子素子の対応するコンタクトに電気的に結合する第3の接続及び第4の接続を含み、前記第1の接続、前記第2の接続、前記第3の接続、及び前記第4の接続によって搬送される信号は、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受け、
前記第1の表面の中央領域は第1の平行な軸と、該第1の平行な軸を横切る第2の平行な軸とによって画定され、各第1の平行な軸は前記第1の超小型電子素子及び前記第2の超小型電子素子のうちの一方の超小型電子素子の面積をそれぞれ二等分し、前記第1の超小型電子素子及び前記第2の超小型電子素子のそれぞれの超小型電子素子の対向する第1の縁部及び第2の縁部に対して平行な方向に延在し、各第2の平行な軸は前記第3の超小型電子素子及び前記第4の超小型電子素子のうちの一方の超小型電子素子の面積をそれぞれ二等分し、前記第3の超小型電子素子及び前記第4の超小型電子素子のそれぞれの超小型電子素子の対向する第1の縁部及び第2の縁部に対して平行な方向に延在する、請求項9に記載の超小型電子パッケージ。 - 前記基板は、前記超小型電子素子に面する前記第2の表面において露出するコンタクトを有し、前記超小型電子素子のコンタクトは基板コンタクトに面し、該基板コンタクトに接合される、請求項14に記載の超小型電子パッケージ。
- 前記第1の平行な軸は、それぞれ前記第3の超小型電子素子又は前記第4の超小型電子素子のうちの厳密に一方を横切り、前記第2の平行な軸は、それぞれ前記第1の超小型電子素子又は前記第2の超小型電子素子のうちの厳密に一方を横切る、請求項14に記載の超小型電子パッケージ。
- 前記第1の端子の少なくとも幾つかは、前記第1の超小型電子素子または前記第2の超小型電子素子の前記面のうちの少なくとも1つの上に重なる、請求項9に記載の超小型電子パッケージ。
- 前記第1の超小型電子素子及び前記第2の超小型電子素子は、前記基板の表面に対して平行な方向において互いに離間して配置される、請求項1に記載の超小型電子パッケージ。
- 前記基板は、前記第1の表面と前記第2の表面との間の前記基板を貫通して延在する少なくとも1つの開口部を有し、前記第2の超小型電子素子は、該第2の超小型電子素子のコンタクトが該第2の超小型電子素子の前記面において露出され且つ前記第1の超小型電子素子の縁部を越えて配置されるように、前記第1の超小型電子素子の上に部分的に重なり、前記第2の超小型電子素子の前記対応するコンタクトへの接続は、前記少なくとも1つの開口部と位置合わせされる部分を有するリードを含む、請求項1に記載の超小型電子パッケージ。
- 前記少なくとも1つの開口部は、第1のボンド窓及び第2のボンド窓を含み、前記接続は、前記第1の超小型電子素子の前記面において露出するコンタクトに結合される第1のリードであって、前記第1のボンド窓と位置合わせされる部分を有する第1のリードと、前記第2のボンド窓と位置合わせされる部分を有する、前記第2の超小型電子素子に結合される第2のリードと、を含む、請求項19に記載の超小型電子パッケージ。
- 前記第1のリード及び前記第2のリードが結合される前記端子のうちの少なくとも幾つかは、前記第1のボンド窓と前記第2のボンド窓との間の前記第1の表面において露出される、請求項20に記載の超小型電子パッケージ。
- 前記第1の超小型電子素子は、その前面において、かつ該前面とは反対側の背面においてコンタクトを有し、前記第1の超小型電子素子の前記面は、その背面であり、かつ前記基板の前記第2の表面に装着され、リードは、前記コンタクトと前記基板の第2の表面において露出するコンタクトとの間に接続されるワイヤボンドを含む、請求項1に記載の超小型電子パッケージ。
- 前記第1の超小型電子素子又は前記第2の超小型電子素子の少なくとも一方はメモリ記憶アレイを含み、前記第1の超小型電子素子又は前記第2の超小型電子素子の少なくとも一方はマイクロコントローラを含む、請求項1に記載の超小型電子パッケージ。
- 前記第2の超小型電子素子の前記面は前記第1の超小型電子素子及び前記基板に面し、前記第2の超小型電子素子の前記面は、前記第2の超小型電子素子の対向する第1の周縁部及び第2の周縁部にそれぞれ隣接する第1の周辺領域及び第2の周辺領域を有し、前記第2の超小型電子素子のコンタクトは、前記第1の周辺領域と前記第2の周辺領域との間の前記第2の超小型電子素子の前記面の中央領域に配置され、該中央領域、前記第1の周辺領域、及び前記第2の周辺領域は、前記中央領域が前記第1の周縁部と前記第2の周縁部との間の最短距離における3分の1の中央部を占有するように、前記第1周縁部と前記第2の周縁部との間の方向において等しい幅を有する、請求項19に記載の超小型電子パッケージ。
- 前記基板に面する前記第1の超小型電子素子の前記面は、前記第1の超小型電子素子の対向する第1の周縁部及び第2の周縁部にそれぞれ隣接する第1の周辺領域及び第2の周辺領域を有し、前記第1の超小型電子素子のコンタクトは、前記第1の超小型電子素子の前記第1の周辺領域と前記第2の周辺領域との間の前記第1の超小型電子素子の前記面の中央領域に配置され、前記第1の超小型電子素子の前記中央領域、前記第1の周辺領域、および前記第2の周辺領域は、前記第1の超小型電子素子の中央領域が、該第1の超小型電子素子の前記第1の周縁部と前記第2の周縁部との間の最短距離における3分の1の中央部を占有するように、前記第1の超小型電子素子の前記第1の周縁部と前記第2の周縁部との間の方向において等しい幅を有する、請求項24に記載の超小型電子パッケージ。
- 前記第1のリードは、前記第2のボンド窓と位置合わせされた部分を有せず、前記第2のリードは、前記第1のボンド窓と位置合わせされた部分を有さない、請求項21に記載の超小型電子パッケージ。
- 前記端子の少なくとも幾つかは、前記超小型電子素子うちの少なくとも1つの下に重なる、請求項26に記載の超小型電子パッケージ。
- 前記端子の少なくとも幾つかは、前記第1の超小型電子素子の縁部と前記第2の超小型電子素子の隣接する縁部との間の間隔と位置合わせされた前記基板の前記第1の表面の一部において露出される、請求項26に記載の超小型電子パッケージ。
- 超小型電子パッケージを作製する方法であって、
反対側に面する第1の表面及び第2の表面を有する基板の該第1の表面において露出する複数の端子と、第1の超小型電子素子及び第2の超小型電子素子と、を結合する電気的接続を形成するステップであって、前記第1の超小型電子素子及び前記第2の超小型電子素子は、前記基板の前記第2の表面に面する面を有し、前記端子は、前記超小型電子パッケージを該パッケージの外部にある少なくとも1つの構成要素に接続するように構成される、ステップ、
を含み、
前記接続はそれぞれの信号を搬送する接続群を含み、各接続群は、前記パッケージのそれぞれの端子から前記第1の超小型電子素子上の対応するコンタクトまで延在する第1の接続と、前記それぞれの端子から前記第2の超小型電子素子上の対応するコンタクトまで延在する第2の接続と、を含み、前記第1の接続及び前記第2の接続は、各接続群内の前記第1の接続及び前記第2の接続によって搬送されるそれぞれの信号が、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受けるように構成され、
前記基板は前記第1の表面を画定する縁部を有し、該第1の表面はその中央部分を占有する中央領域と、前記中央部分と前記縁部の少なくとも1つとの間の前記第1の表面の一部を占有する第2の領域と、を有し、前記端子は、前記中央領域において露出する第1の端子と、前記第2の領域において露出する第2の端子と、を含み、
前記接続群は、前記第1の端子と前記対応するコンタクトとを結合し、
前記超小型電子パッケージは、前記第2の端子と前記超小型電子素子のコンタクトとを電気的に結合する更なる接続を含む、方法。 - 超小型電子パッケージを作製する方法であって、
反対側に面する第1の表面及び第2の表面を有する基板の該第1の表面に配置された複数の端子と、第1の超小型電子素子及び第2の超小型電子素子と、を結合する電気的接続を形成するステップであって、前記第1の超小型電子素子及び前記第2の超小型電子素子は、前記基板の前記第2の表面に面する面を有し、前記端子は、前記超小型電子パッケージを該パッケージの外部にある少なくとも1つの構成要素に接続するように構成される、ステップ、
を含み、
前記接続はそれぞれの信号を搬送する接続群を含み、各接続群は、前記パッケージのそれぞれの端子から前記第1の超小型電子素子上の対応するコンタクトまで延在する第1の接続と、前記それぞれの端子から前記第2の超小型電子素子上の対応するコンタクトまで延在する第2の接続と、を含み、前記第1の接続及び前記第2の接続は、各接続群内の前記第1の接続及び前記第2の接続によって搬送されるそれぞれの信号が、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受けるように構成され、
前記基板は、前記第1の表面と前記第2の表面との間の前記基板を貫通して延在する少なくとも1つの開口部を有し、前記第2の超小型電子素子は、該第2の超小型電子素子の前記面において露出する該第2の超小型電子素子のコンタクトが前記第1の超小型電子素子の縁部を越えて配置されるように、前記第1の超小型電子素子の上に部分的に重なり、前記第2の超小型電子素子の前記対応するコンタクトへの接続は、前記少なくとも1つの開口部と位置合わせされる部分を有するリードを含む、方法。
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