JP2015503850A5 - - Google Patents
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- 238000004377 microelectronic Methods 0.000 claims description 290
- 239000000758 substrate Substances 0.000 claims description 82
- 239000008393 encapsulating agent Substances 0.000 claims description 17
- 230000002093 peripheral Effects 0.000 claims description 13
- 239000003795 chemical substances by application Substances 0.000 claims description 2
- 230000000149 penetrating Effects 0.000 claims description 2
- 230000000875 corresponding Effects 0.000 description 5
- 238000005538 encapsulation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive Effects 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006011 modification reaction Methods 0.000 description 1
Description
本明細書における説明は特定の実施形態を参照しながら行われてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。
[実施形態例]
[実施形態1]
超小型電子アセンブリであって、該超小型電子アセンブリは、
第1の超小型電子パッケージであって、
反対側にある第1の表面及び第2の表面を有する基板であって、該基板上に基板コンタクトを有する、基板と、
それぞれ前記基板コンタクトと電気的に接続される素子コンタクトを有する第1の超小型電子素子及び第2の超小型電子素子であって、該第1の超小型電子素子及び該第2の超小型電子素子は、該第1の超小型電子素子と該第2の超小型電子素子との間に第1の表面のインターコネクトエリアを設けるように、前記第1の表面上に互いに離間して配置される、第1の超小型電子素子及び第2の超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素に接続するために前記基板コンタクトと電気的に相互接続される、前記第2の表面にある複数のパッケージ端子と、
該パッケージを前記基板の前記第1の表面の上に重なる構成要素と相互接続するために前記インターコネクトエリア内で第1の表面において露出する複数のスタック端子と
を含む、第1の超小型電子パッケージと、
前記第1の超小型電子パッケージの上に重なり、前記第1の超小型電子パッケージの前記スタック端子に接合される端子を有する第2の超小型電子パッケージと
を備える、超小型電子アセンブリ。
[実施形態2]
前記パッケージ端子及び前記スタック端子はそれぞれ電気的に接続される対として互いに重なり合う、実施形態1に記載の超小型電子アセンブリ。
[実施形態3]
前記パッケージ端子及び前記スタック端子は前記基板を貫通する導電性ビアの両端である、実施形態2に記載の超小型電子アセンブリ。
[実施形態4]
前記スタック端子のうちの更なるスタック端子が、前記インターコネクトエリアの外側の、前記基板の前記第1の表面の一部にある、実施形態1に記載の超小型電子アセンブリ。
[実施形態5]
前記スタック端子のうちの少なくともいくつかは、前記第1の超小型電子素子及び前記第2の超小型電子素子の両方と接続される、実施形態4に記載の超小型電子アセンブリ。
[実施形態6]
前記第1の超小型電子素子及び前記第2の超小型電子素子の両方と接続される前記スタック端子のうちの少なくともいくつかは、コマンド信号、アドレス信号及びタイミング信号のうちの少なくとも1つを搬送するように構成される、実施形態5に記載の超小型電子アセンブリ。
[実施形態7]
前記第1の超小型電子パッケージは、前記第1の超小型電子素子と前記第2の超小型電子素子との間の前記インターコネクトエリアの両側に離間して配置される第3の超小型電子素子及び第4の超小型電子素子を更に含む、実施形態1に記載の超小型電子アセンブリ。
[実施形態8]
前記スタック端子のうちの更なるスタック端子は、前記超小型電子素子のうちの隣接する超小型電子素子によって画定される、前記基板の角領域内に配置される、実施形態7に記載の超小型電子アセンブリ。
[実施形態9]
前記第3の超小型電子素子及び前記第4の超小型電子素子は、前記第1の超小型電子素子、前記第2の超小型電子素子、前記第3の超小型電子素子及び前記第4の超小型電子素子によって画定される前記インターコネクトエリアの角に隣接する角領域において、それぞれ前記第1の超小型電子素子及び前記第2の超小型電子素子と重なり合う、実施形態7に記載の超小型電子アセンブリ。
[実施形態10]
前記第1の超小型電子素子、前記第2の超小型電子素子、前記第3の超小型電子素子及び前記第4の超小型電子素子はそれぞれ、前記インターコネクトエリアの側面を画定するエッジを有し、前記エッジ面はそれぞれ、隣接する超小型電子素子の前記エッジ面を横切る平面に沿って延在する、実施形態7に記載の超小型電子アセンブリ。
[実施形態11]
前記第1の超小型電子素子、前記第2の超小型電子素子、前記第3の超小型電子素子及び前記第4の超小型電子素子はそれぞれ、前記インターコネクトエリアの側面の少なくとも一部を画定するエッジ面を有し、前記エッジ面はそれぞれ1つの平面に沿って延在し、前記超小型電子素子はそれぞれ2つの隣接する平面間に配置される、実施形態7に記載の超小型電子アセンブリ。
[実施形態12]
前記第1の超小型電子パッケージは、前記基板の前記第1の表面の少なくとも一部の上に重なる成形封入剤層を更に含み、前記第1の導電性インターコネクトの少なくとも一部は、前記成形封入剤層を貫通して、露出した端部まで延在する第1の導電性ビアを備える、実施形態1に記載の超小型電子アセンブリ。
[実施形態13]
前記第1の超小型電子素子及び前記第2の超小型電子素子のコンタクト支持面は前記基板に面し、前記基板コンタクトは前記第2の表面において露出する基板コンタクトを含み、前記素子コンタクトはワイヤボンドによって前記基板コンタクトと接続される、実施形態1に記載の超小型電子アセンブリ。
[実施形態14]
前記第1の表面において露出する基板コンタクトを含み、前記第1の超小型電子素子及び前記第2の超小型電子素子の前記素子コンタクトは、前記第1の表面において露出する前記基板コンタクトに面し、該基板コンタクトに接合される、実施形態1に記載の超小型電子アセンブリ。
[実施形態15]
前記第2の超小型電子パッケージは、第2の基板に取り付けられる第3の超小型電子素子を含み、前記端子は前記第2の基板上にあり、前記第3の超小型電子素子と電気的に接続される、実施形態1に記載の超小型電子アセンブリ。
[実施形態16]
前記第2の超小型電子パッケージは、離間して配置される第1の表面及び第2の表面を有する基板と、該基板の前記第2の表面上に取り付けられる第3の超小型電子素子及び第4の超小型電子素子とを含み、前記第3の超小型電子素子及び前記第4の超小型電子素子は前記第2のパッケージの前記基板上に離間して配置され、その中にインターコネクトエリアを画定し、前記端子は、前記インターコネクトエリア内で前記第2のパッケージの前記基板の前記第2の表面において露出し、前記第2のパッケージの前記基板は、該基板の前記第1の表面と前記第2の表面との間に該基板を貫通する窓を更に含み、前記第2のパッケージの前記端子は、前記窓を通って延在するワイヤボンドによって、前記第1のパッケージの前記スタック端子に接合される、実施形態1に記載の超小型電子アセンブリ。
[実施形態17]
前記第1のパッケージの前記基板は、前記第1の超小型電子素子及び前記第2の超小型電子素子のうちの少なくとも1つを包囲する周辺エリアを画定し、前記周辺エリア内に更なるスタック端子が位置し、前記第2のパッケージの前記基板は、前記第3の超小型電子素子及び前記第4の超小型電子素子の少なくとも1つを包囲する周辺エリアと、該周辺エリアを画定する周辺エッジとを画定し、前記周辺エリア内に更なる端子が位置し、前記第1のパッケージの前記更なるスタック端子の少なくともいくつかは、前記第2のパッケージの前記基板の前記周辺エッジを越えて延在するワイヤボンドによって前記第2のパッケージの前記更なる端子の少なくともいくつかと接合される、実施形態16に記載の超小型電子アセンブリ。
[実施形態18]
前記第1の超小型電子パッケージの下方にあり、前記第1の超小型電子パッケージの前記パッケージ端子に接合される端子を有する第3の超小型電子パッケージを更に備える、実施形態1に記載の超小型電子アセンブリ。
[実施形態19]
表面において露出した回路コンタクトを有する回路パネルを更に含み、前記第1の超小型パッケージの前記パッケージ端子は前記回路コンタクトと電気的に接続される、実施形態1に記載の超小型電子アセンブリ。
[実施形態20]
前記第2の超小型電子パッケージの端子はパッケージ端子又はスタック端子のうちの少なくとも1つである、実施形態1に記載の超小型電子アセンブリ。
[実施形態21]
前記第1のパッケージの前記スタック端子は前記第2のパッケージの前記パッケージ端子と電気的に接続される、実施形態20に記載の超小型電子アセンブリ。
[実施形態22]
前記第1のパッケージ及び前記第2のパッケージのスタック端子は電気的に接続される、実施形態20に記載の超小型電子アセンブリ。
[実施形態23]
前記第1の超小型電子パッケージと前記第2の超小型電子パッケージとの間にヒートスプレッダを更に備える、実施形態22に記載の超小型電子アセンブリ。
[実施形態24]
前記ヒートスプレッダは、前記インターコネクトエリアの少なくとも一部の上に重なる、該ヒートスプレッダを貫通して形成される開口部を含み、前記第2の超小型電子パッケージの前記スタック端子は、前記開口部を通して前記第1の超小型電子パッケージの前記スタック端子と接続される、実施形態23に記載の超小型電子アセンブリ。
[実施形態25]
実施形態23に記載の超小型電子アセンブリであって、前記ヒートスプレッダは第1のヒートスプレッダであり、該アセンブリは第2のヒートスプレッダを更に備え、前記第1のヒートスプレッダは前記インターコネクトエリアの第1の側に配置され、前記第2のヒートスプレッダは前記インターコネクトエリアの第2の側に配置され、前記第1のヒートスプレッダと前記第2のヒートスプレッダとの間に間隙が画定され、前記第2の超小型電子パッケージの前記スタック端子は前記間隙を通して前記第1の超小型電子パッケージの前記スタック端子と接続される、実施形態23に記載の超小型電子アセンブリ。
[実施形態26]
超小型電子アセンブリであって、該超小型電子アセンブリは、
第1の超小型電子パッケージであって、
それぞれその前面及び背面と、それぞれの前面において露出する素子コンタクトとを有する第1の超小型電子素子及び第2の超小型電子素子であって、該第1の超小型電子素子及び該第2の超小型電子素子は、該第1の超小型電子素子と該第2の超小型電子素子との間にインターコネクトエリアを設けるように互いに横方向に離間して配置される、第1の超小型電子素子及び第2の超小型電子素子と、
前記第1の超小型電子素子及び前記第2の超小型電子素子の前記前面の上に重なり、前記超小型電子素子の前記前面から離れるように面する表面を有する誘電体層であって、該誘電体層は前記第1の表面の反対側にある第2の表面を更に有する、誘電体層と、
前記誘電体層の前記第1の表面において露出する複数のパッケージ端子であって、前記誘電体層に沿って延在するトレースを通して前記素子コンタクトと電気的に接続され、前記トレースから延在し、前記素子コンタクトと接触している第1の金属化ビアと電気的に接続される、複数のパッケージ端子と、
前記誘電体層の前記第2の表面において露出する複数のスタック端子であって、該パッケージを前記誘電体層の前記第2の表面の上に重なる構成要素と接続するために前記パッケージ端子と電気的に接続される複数のスタック端子と
を含む、第1の超小型電子パッケージと、
前記第1の超小型電子パッケージの上に重なり、該第1の超小型電子パッケージの前記スタック端子に接合される端子を有する第2の超小型電子パッケージと
を備える、超小型電子アセンブリ。
[実施形態27]
前記第1のパッケージは、
前記インターコネクトエリア内で前記第1の超小型電子素子及び前記第2の超小型電子素子を少なくとも部分的に包囲し、前記誘電体層の前記第2の表面の上に重なる前記第1の超小型電子素子及び前記第2の超小型電子素子の表面を画定する成形封入層と、
前記スタック端子と電気的に接続され、前記成形封入層の表面において露出する端面を有する導電性インターコネクトと
を更に含む、実施形態26に記載のアセンブリ。
[実施形態28]
超小型電子アセンブリであって、該超小型電子アセンブリは、
第1のパッケージであって、
反対側にある第1の表面及び第2の表面を有する基板と、
それぞれ前記第1の表面上の対応する基板コンタクトと電気的に接続される素子コンタクトを有する第1の超小型電子素子及び第2の超小型電子素子であって、該第1の超小型電子素子及び該第2の超小型電子素子は、該第1の超小型電子素子と該第2の超小型電子素子との間に前記第1の表面のインターコネクトエリアを設けるように、前記第1の表面上で互いに離間して配置される、第1の超小型電子素子及び第2の超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素と接続するために前記基板コンタクトと電気的に相互接続される、前記第2の表面にある複数のパッケージ端子と、
前記インターコネクトエリア内で前記基板の前記第1の表面において露出し、前記パッケージ端子のうちの少なくともいくつかと電気的に接続される複数のスタック端子と
を含む、第1のパッケージと、
前記第1の超小型電子パッケージの上に重なり、端子を有する第2の超小型電子パッケージと、
前記第1の超小型電子パッケージの前記スタック端子と前記第2の超小型電子パッケージの前記端子との間に接合される複数の導電性インターコネクトと
を備える、超小型電子アセンブリ。
[実施形態29]
前記第2の超小型電子パッケージは、反対側にある第1の表面及び第2の表面を有する第2の誘電体層と、該誘電体層の前記第1の表面上に取り付けられる少なくとも1つの超小型電子素子とを更に含む、実施形態28に記載の超小型電子アセンブリ。
[実施形態30]
超小型電子アセンブリであって、該超小型電子アセンブリは、
第1のパッケージであって、
反対側にある第1の表面及び第2の表面を有する基板と、
それぞれ前記第1の表面上の対応する基板コンタクトと電気的に接続される素子コンタクトを有する4つの超小型電子素子であって、該超小型電子素子は、該超小型電子素子によって包囲される前記第1の表面のインターコネクトエリアを画定するように、前記第1の表面上に配置される、4つの超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素と接続するために前記基板コンタクトと電気的に相互接続される、前記第2の表面にある複数のパッケージ端子と、
前記パッケージ端子と電気的に接続される、前記第1の表面の前記インターコネクトエリア内にある複数のスタック端子と
を含む、第1のパッケージと、
前記第1の超小型電子パッケージの上に重なり、端子を有する第2の超小型電子パッケージと、
前記第1の超小型電子パッケージの前記スタック端子と前記第2の超小型電子パッケージの前記端子との間に接合される導電性インターコネクトと
を備える、超小型電子アセンブリ。
[実施形態31]
前記超小型電子素子はそれぞれ、内側の前記インターコネクトエリアが長方形エリアとして画定されるように、前記インターコネクトエリアに隣接する周辺エッジを含む、実施形態30に記載の超小型電子アセンブリ。
[実施形態32]
前記第1のスタック端子のうちの少なくともいくつかは、前記第1の超小型電子素子のうちの少なくとも2つと電気的に接続される、実施形態30に記載の超小型電子アセンブリ。
[実施形態33]
超小型電子アセンブリであって、該超小型電子アセンブリは、
第1のパッケージであって、
反対側にある第1の表面及び第2の表面を有する基板と、
それぞれ前記第1の表面上の対応する基板コンタクトと電気的に接続される素子コンタクトを有する第1の超小型電子素子及び第2の超小型電子素子であって、該第1の超小型電子素子及び該第2の超小型電子素子は、該第1の超小型電子素子と該第2の超小型電子素子との間に前記第1の表面のインターコネクトエリアを設けるように、前記第1の表面上に互いに離間して配置される、第1の超小型電子素子及び第2の超小型電子素子と、
前記基板の前記第2の表面において露出する表面を有する複数のコンタクトパッドであって、該コンタクトパッドの前記表面は、該パッケージを該パッケージの外部にある構成要素と接続するために前記基板コンタクトと電気的に相互接続されるパッケージ端子を画定する、複数のコンタクトパッドと、
前記基板の前記第1の表面の少なくとも一部の上に重なり、封入剤表面を画定する成形封入剤層と
を含む、第1のパッケージと、
前記封入剤表面に結合され、該封入剤表面に面する端子を有する第2の超小型電子パッケージと、
少なくとも前記成形封入剤層を貫通して延在し、前記第1の超小型電子パッケージの前記コンタクトパッドと前記第2の超小型電子パッケージの前記端子とを接続する複数の導電性ビアと
を備える、超小型電子アセンブリ。
[実施形態34]
前記導電性ビアは、前記第1のパッケージの前記コンタクトパッドと電気的に接触しながら、該コンタクトパッドを貫通して更に延在する、実施形態33に記載のアセンブリ。
[実施形態35]
前記第2の超小型電子パッケージは、離間して配置される第1の表面及び第2の表面を有する基板を更に含み、前記第2の表面は前記封入剤表面に結合され、前記第2のパッケージの前記端子は前記基板の前記第2の表面において露出する導電性パッドの表面であり、前記導電性ビアは、前記第2のパッケージの前記コンタクトパッドと電気的に接触しながら、該コンタクトパッドを貫通して更に延在する、実施形態33に記載のアセンブリ。
[実施形態36]
実施形態1に記載の超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続される1つ又は複数の他の電子構成要素とを備えるシステム。
[実施形態37]
電子アセンブリを作製する方法であって、
第1の超小型電子パッケージと第2の超小型電子パッケージとを組み立てるステップであって、前記第2の超小型電子パッケージは前記第1の超小型電子パッケージの上に重なり、該第2の超小型電子パッケージ上に端子を有し、前記第1の超小型電子パッケージは、
反対側にある第1の表面及び第2の表面と有する基板であって、該基板上に基板コンタクトを有する、基板と、
それぞれ前記基板コンタクトと電気的に接続される素子コンタクトを有する第1の超小型電子素子及び第2の超小型電子素子であって、該第1の超小型電子素子及び該第2の超小型電子素子は、該第1の超小型電子素子と該第2の超小型電子素子との間に第1の表面のインターコネクトエリアを設けるように、前記第1の表面上に互いに離間して配置される、第1の超小型電子素子及び第2の超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素に接続するために前記基板コンタクトと電気的に相互接続される、前記第2の表面にある複数のパッケージ端子と、
該パッケージを前記基板の前記第1の表面の上に重なる構成要素と相互接続するために前記インターコネクトエリア内で第1の表面において露出する複数のスタック端子と
を含む、組み立てるステップと、
前記第2の超小型電子パッケージの前記端子を前記第1の超小型電子パッケージの前記スタック端子と接続するステップであって、前記端子と前記スタック端子との間に電気的接続を形成する、接続するステップと
を含む、電子アセンブリを作製する方法。
[実施形態38]
前記第2の超小型電子パッケージの前記端子を前記第1の超小型電子パッケージの前記スタック端子と接続する前記ステップは、前記パッケージ端子を前記第1の超小型電子パッケージの封入剤層上のインターコネクトの露出した端部に接合するステップを含み、前記封入剤層は少なくとも前記基板の前記面の前記インターコネクトエリアにおいて該第1の表面の上に重なり、前記インターコネクトは該インターコネクトの露出した端部の反対側にある前記スタック端子に接合される、実施形態37に記載の方法。
[実施形態39]
前記第2の超小型電子パッケージの前記端子を前記第1の超小型電子パッケージの前記スタック端子と接続する前記ステップは、前記第1の超小型電子パッケージの封入剤層内の穴の中に導電性結合材料塊状物を堆積するステップを含み、前記封入剤層は少なくとも前記インターコネクトエリアにおいて前記基板の前記第1の表面の上に重なり、前記スタック端子は、前記穴内の前記封入剤層の表面において露出し、前記導電性結合材料塊状物は前記第2のパッケージの前記端子及び前記第1のパッケージの前記スタック端子に接合される、実施形態37に記載の方法。
[実施形態40]
前記第2の超小型電子パッケージの前記端子を前記第1の超小型電子パッケージの前記スタック端子と接続する前記ステップは、
前記第1の超小型電子パッケージの少なくとも封入剤を貫通して複数の穴を形成するステップであって、前記封入剤は少なくとも前記基板の前記第1の表面のインターコネクトエリア内で該第1の表面の上に重なり、前記複数の穴は該穴の第1の端部において前記スタック端子のそれぞれのスタック端子と、かつ該穴の第2の端部において前記第2のパッケージの前記端子のうちの対応する端子と位置合わせされる、形成するステップと、
前記穴を、前記第1の超小型電子パッケージの前記スタック端子及び前記第2のパッケージの前記パッケージ端子と接触している導電性材料で満たすステップと
を含む、実施形態37に記載の方法。
[実施形態41]
前記穴は、前記第1のパッケージの前記基板を貫通して、かつ前記第1のパッケージのそれぞれの前記スタック端子を貫通して更に形成される、実施形態40に記載の方法。
[実施形態42]
前記穴は、前記第2のパッケージの前記基板を貫通して、かつ前記第2のパッケージの対応する端子を貫通して更に形成される、実施形態40に記載の方法。
[実施形態43]
前記第1の超小型電子パッケージは、前記第1の超小型電子素子と前記第2の超小型電子素子との間の前記インターコネクトエリアの両側に離間して配置される第3の超小型電子素子及び第4の超小型電子素子を更に含み、前記第2の超小型電子パッケージの前記端子を前記第1の超小型電子パッケージの前記スタック端子と接続する前記ステップは、前記第1のパッケージの前記第1の超小型電子素子、前記第2の超小型電子素子、前記第3の超小型電子素子、前記第4の超小型電子素子と前記第2のパッケージとの間の接続を容易にする、実施形態37に記載の方法。
[実施形態例]
[実施形態1]
超小型電子アセンブリであって、該超小型電子アセンブリは、
第1の超小型電子パッケージであって、
反対側にある第1の表面及び第2の表面を有する基板であって、該基板上に基板コンタクトを有する、基板と、
それぞれ前記基板コンタクトと電気的に接続される素子コンタクトを有する第1の超小型電子素子及び第2の超小型電子素子であって、該第1の超小型電子素子及び該第2の超小型電子素子は、該第1の超小型電子素子と該第2の超小型電子素子との間に第1の表面のインターコネクトエリアを設けるように、前記第1の表面上に互いに離間して配置される、第1の超小型電子素子及び第2の超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素に接続するために前記基板コンタクトと電気的に相互接続される、前記第2の表面にある複数のパッケージ端子と、
該パッケージを前記基板の前記第1の表面の上に重なる構成要素と相互接続するために前記インターコネクトエリア内で第1の表面において露出する複数のスタック端子と
を含む、第1の超小型電子パッケージと、
前記第1の超小型電子パッケージの上に重なり、前記第1の超小型電子パッケージの前記スタック端子に接合される端子を有する第2の超小型電子パッケージと
を備える、超小型電子アセンブリ。
[実施形態2]
前記パッケージ端子及び前記スタック端子はそれぞれ電気的に接続される対として互いに重なり合う、実施形態1に記載の超小型電子アセンブリ。
[実施形態3]
前記パッケージ端子及び前記スタック端子は前記基板を貫通する導電性ビアの両端である、実施形態2に記載の超小型電子アセンブリ。
[実施形態4]
前記スタック端子のうちの更なるスタック端子が、前記インターコネクトエリアの外側の、前記基板の前記第1の表面の一部にある、実施形態1に記載の超小型電子アセンブリ。
[実施形態5]
前記スタック端子のうちの少なくともいくつかは、前記第1の超小型電子素子及び前記第2の超小型電子素子の両方と接続される、実施形態4に記載の超小型電子アセンブリ。
[実施形態6]
前記第1の超小型電子素子及び前記第2の超小型電子素子の両方と接続される前記スタック端子のうちの少なくともいくつかは、コマンド信号、アドレス信号及びタイミング信号のうちの少なくとも1つを搬送するように構成される、実施形態5に記載の超小型電子アセンブリ。
[実施形態7]
前記第1の超小型電子パッケージは、前記第1の超小型電子素子と前記第2の超小型電子素子との間の前記インターコネクトエリアの両側に離間して配置される第3の超小型電子素子及び第4の超小型電子素子を更に含む、実施形態1に記載の超小型電子アセンブリ。
[実施形態8]
前記スタック端子のうちの更なるスタック端子は、前記超小型電子素子のうちの隣接する超小型電子素子によって画定される、前記基板の角領域内に配置される、実施形態7に記載の超小型電子アセンブリ。
[実施形態9]
前記第3の超小型電子素子及び前記第4の超小型電子素子は、前記第1の超小型電子素子、前記第2の超小型電子素子、前記第3の超小型電子素子及び前記第4の超小型電子素子によって画定される前記インターコネクトエリアの角に隣接する角領域において、それぞれ前記第1の超小型電子素子及び前記第2の超小型電子素子と重なり合う、実施形態7に記載の超小型電子アセンブリ。
[実施形態10]
前記第1の超小型電子素子、前記第2の超小型電子素子、前記第3の超小型電子素子及び前記第4の超小型電子素子はそれぞれ、前記インターコネクトエリアの側面を画定するエッジを有し、前記エッジ面はそれぞれ、隣接する超小型電子素子の前記エッジ面を横切る平面に沿って延在する、実施形態7に記載の超小型電子アセンブリ。
[実施形態11]
前記第1の超小型電子素子、前記第2の超小型電子素子、前記第3の超小型電子素子及び前記第4の超小型電子素子はそれぞれ、前記インターコネクトエリアの側面の少なくとも一部を画定するエッジ面を有し、前記エッジ面はそれぞれ1つの平面に沿って延在し、前記超小型電子素子はそれぞれ2つの隣接する平面間に配置される、実施形態7に記載の超小型電子アセンブリ。
[実施形態12]
前記第1の超小型電子パッケージは、前記基板の前記第1の表面の少なくとも一部の上に重なる成形封入剤層を更に含み、前記第1の導電性インターコネクトの少なくとも一部は、前記成形封入剤層を貫通して、露出した端部まで延在する第1の導電性ビアを備える、実施形態1に記載の超小型電子アセンブリ。
[実施形態13]
前記第1の超小型電子素子及び前記第2の超小型電子素子のコンタクト支持面は前記基板に面し、前記基板コンタクトは前記第2の表面において露出する基板コンタクトを含み、前記素子コンタクトはワイヤボンドによって前記基板コンタクトと接続される、実施形態1に記載の超小型電子アセンブリ。
[実施形態14]
前記第1の表面において露出する基板コンタクトを含み、前記第1の超小型電子素子及び前記第2の超小型電子素子の前記素子コンタクトは、前記第1の表面において露出する前記基板コンタクトに面し、該基板コンタクトに接合される、実施形態1に記載の超小型電子アセンブリ。
[実施形態15]
前記第2の超小型電子パッケージは、第2の基板に取り付けられる第3の超小型電子素子を含み、前記端子は前記第2の基板上にあり、前記第3の超小型電子素子と電気的に接続される、実施形態1に記載の超小型電子アセンブリ。
[実施形態16]
前記第2の超小型電子パッケージは、離間して配置される第1の表面及び第2の表面を有する基板と、該基板の前記第2の表面上に取り付けられる第3の超小型電子素子及び第4の超小型電子素子とを含み、前記第3の超小型電子素子及び前記第4の超小型電子素子は前記第2のパッケージの前記基板上に離間して配置され、その中にインターコネクトエリアを画定し、前記端子は、前記インターコネクトエリア内で前記第2のパッケージの前記基板の前記第2の表面において露出し、前記第2のパッケージの前記基板は、該基板の前記第1の表面と前記第2の表面との間に該基板を貫通する窓を更に含み、前記第2のパッケージの前記端子は、前記窓を通って延在するワイヤボンドによって、前記第1のパッケージの前記スタック端子に接合される、実施形態1に記載の超小型電子アセンブリ。
[実施形態17]
前記第1のパッケージの前記基板は、前記第1の超小型電子素子及び前記第2の超小型電子素子のうちの少なくとも1つを包囲する周辺エリアを画定し、前記周辺エリア内に更なるスタック端子が位置し、前記第2のパッケージの前記基板は、前記第3の超小型電子素子及び前記第4の超小型電子素子の少なくとも1つを包囲する周辺エリアと、該周辺エリアを画定する周辺エッジとを画定し、前記周辺エリア内に更なる端子が位置し、前記第1のパッケージの前記更なるスタック端子の少なくともいくつかは、前記第2のパッケージの前記基板の前記周辺エッジを越えて延在するワイヤボンドによって前記第2のパッケージの前記更なる端子の少なくともいくつかと接合される、実施形態16に記載の超小型電子アセンブリ。
[実施形態18]
前記第1の超小型電子パッケージの下方にあり、前記第1の超小型電子パッケージの前記パッケージ端子に接合される端子を有する第3の超小型電子パッケージを更に備える、実施形態1に記載の超小型電子アセンブリ。
[実施形態19]
表面において露出した回路コンタクトを有する回路パネルを更に含み、前記第1の超小型パッケージの前記パッケージ端子は前記回路コンタクトと電気的に接続される、実施形態1に記載の超小型電子アセンブリ。
[実施形態20]
前記第2の超小型電子パッケージの端子はパッケージ端子又はスタック端子のうちの少なくとも1つである、実施形態1に記載の超小型電子アセンブリ。
[実施形態21]
前記第1のパッケージの前記スタック端子は前記第2のパッケージの前記パッケージ端子と電気的に接続される、実施形態20に記載の超小型電子アセンブリ。
[実施形態22]
前記第1のパッケージ及び前記第2のパッケージのスタック端子は電気的に接続される、実施形態20に記載の超小型電子アセンブリ。
[実施形態23]
前記第1の超小型電子パッケージと前記第2の超小型電子パッケージとの間にヒートスプレッダを更に備える、実施形態22に記載の超小型電子アセンブリ。
[実施形態24]
前記ヒートスプレッダは、前記インターコネクトエリアの少なくとも一部の上に重なる、該ヒートスプレッダを貫通して形成される開口部を含み、前記第2の超小型電子パッケージの前記スタック端子は、前記開口部を通して前記第1の超小型電子パッケージの前記スタック端子と接続される、実施形態23に記載の超小型電子アセンブリ。
[実施形態25]
実施形態23に記載の超小型電子アセンブリであって、前記ヒートスプレッダは第1のヒートスプレッダであり、該アセンブリは第2のヒートスプレッダを更に備え、前記第1のヒートスプレッダは前記インターコネクトエリアの第1の側に配置され、前記第2のヒートスプレッダは前記インターコネクトエリアの第2の側に配置され、前記第1のヒートスプレッダと前記第2のヒートスプレッダとの間に間隙が画定され、前記第2の超小型電子パッケージの前記スタック端子は前記間隙を通して前記第1の超小型電子パッケージの前記スタック端子と接続される、実施形態23に記載の超小型電子アセンブリ。
[実施形態26]
超小型電子アセンブリであって、該超小型電子アセンブリは、
第1の超小型電子パッケージであって、
それぞれその前面及び背面と、それぞれの前面において露出する素子コンタクトとを有する第1の超小型電子素子及び第2の超小型電子素子であって、該第1の超小型電子素子及び該第2の超小型電子素子は、該第1の超小型電子素子と該第2の超小型電子素子との間にインターコネクトエリアを設けるように互いに横方向に離間して配置される、第1の超小型電子素子及び第2の超小型電子素子と、
前記第1の超小型電子素子及び前記第2の超小型電子素子の前記前面の上に重なり、前記超小型電子素子の前記前面から離れるように面する表面を有する誘電体層であって、該誘電体層は前記第1の表面の反対側にある第2の表面を更に有する、誘電体層と、
前記誘電体層の前記第1の表面において露出する複数のパッケージ端子であって、前記誘電体層に沿って延在するトレースを通して前記素子コンタクトと電気的に接続され、前記トレースから延在し、前記素子コンタクトと接触している第1の金属化ビアと電気的に接続される、複数のパッケージ端子と、
前記誘電体層の前記第2の表面において露出する複数のスタック端子であって、該パッケージを前記誘電体層の前記第2の表面の上に重なる構成要素と接続するために前記パッケージ端子と電気的に接続される複数のスタック端子と
を含む、第1の超小型電子パッケージと、
前記第1の超小型電子パッケージの上に重なり、該第1の超小型電子パッケージの前記スタック端子に接合される端子を有する第2の超小型電子パッケージと
を備える、超小型電子アセンブリ。
[実施形態27]
前記第1のパッケージは、
前記インターコネクトエリア内で前記第1の超小型電子素子及び前記第2の超小型電子素子を少なくとも部分的に包囲し、前記誘電体層の前記第2の表面の上に重なる前記第1の超小型電子素子及び前記第2の超小型電子素子の表面を画定する成形封入層と、
前記スタック端子と電気的に接続され、前記成形封入層の表面において露出する端面を有する導電性インターコネクトと
を更に含む、実施形態26に記載のアセンブリ。
[実施形態28]
超小型電子アセンブリであって、該超小型電子アセンブリは、
第1のパッケージであって、
反対側にある第1の表面及び第2の表面を有する基板と、
それぞれ前記第1の表面上の対応する基板コンタクトと電気的に接続される素子コンタクトを有する第1の超小型電子素子及び第2の超小型電子素子であって、該第1の超小型電子素子及び該第2の超小型電子素子は、該第1の超小型電子素子と該第2の超小型電子素子との間に前記第1の表面のインターコネクトエリアを設けるように、前記第1の表面上で互いに離間して配置される、第1の超小型電子素子及び第2の超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素と接続するために前記基板コンタクトと電気的に相互接続される、前記第2の表面にある複数のパッケージ端子と、
前記インターコネクトエリア内で前記基板の前記第1の表面において露出し、前記パッケージ端子のうちの少なくともいくつかと電気的に接続される複数のスタック端子と
を含む、第1のパッケージと、
前記第1の超小型電子パッケージの上に重なり、端子を有する第2の超小型電子パッケージと、
前記第1の超小型電子パッケージの前記スタック端子と前記第2の超小型電子パッケージの前記端子との間に接合される複数の導電性インターコネクトと
を備える、超小型電子アセンブリ。
[実施形態29]
前記第2の超小型電子パッケージは、反対側にある第1の表面及び第2の表面を有する第2の誘電体層と、該誘電体層の前記第1の表面上に取り付けられる少なくとも1つの超小型電子素子とを更に含む、実施形態28に記載の超小型電子アセンブリ。
[実施形態30]
超小型電子アセンブリであって、該超小型電子アセンブリは、
第1のパッケージであって、
反対側にある第1の表面及び第2の表面を有する基板と、
それぞれ前記第1の表面上の対応する基板コンタクトと電気的に接続される素子コンタクトを有する4つの超小型電子素子であって、該超小型電子素子は、該超小型電子素子によって包囲される前記第1の表面のインターコネクトエリアを画定するように、前記第1の表面上に配置される、4つの超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素と接続するために前記基板コンタクトと電気的に相互接続される、前記第2の表面にある複数のパッケージ端子と、
前記パッケージ端子と電気的に接続される、前記第1の表面の前記インターコネクトエリア内にある複数のスタック端子と
を含む、第1のパッケージと、
前記第1の超小型電子パッケージの上に重なり、端子を有する第2の超小型電子パッケージと、
前記第1の超小型電子パッケージの前記スタック端子と前記第2の超小型電子パッケージの前記端子との間に接合される導電性インターコネクトと
を備える、超小型電子アセンブリ。
[実施形態31]
前記超小型電子素子はそれぞれ、内側の前記インターコネクトエリアが長方形エリアとして画定されるように、前記インターコネクトエリアに隣接する周辺エッジを含む、実施形態30に記載の超小型電子アセンブリ。
[実施形態32]
前記第1のスタック端子のうちの少なくともいくつかは、前記第1の超小型電子素子のうちの少なくとも2つと電気的に接続される、実施形態30に記載の超小型電子アセンブリ。
[実施形態33]
超小型電子アセンブリであって、該超小型電子アセンブリは、
第1のパッケージであって、
反対側にある第1の表面及び第2の表面を有する基板と、
それぞれ前記第1の表面上の対応する基板コンタクトと電気的に接続される素子コンタクトを有する第1の超小型電子素子及び第2の超小型電子素子であって、該第1の超小型電子素子及び該第2の超小型電子素子は、該第1の超小型電子素子と該第2の超小型電子素子との間に前記第1の表面のインターコネクトエリアを設けるように、前記第1の表面上に互いに離間して配置される、第1の超小型電子素子及び第2の超小型電子素子と、
前記基板の前記第2の表面において露出する表面を有する複数のコンタクトパッドであって、該コンタクトパッドの前記表面は、該パッケージを該パッケージの外部にある構成要素と接続するために前記基板コンタクトと電気的に相互接続されるパッケージ端子を画定する、複数のコンタクトパッドと、
前記基板の前記第1の表面の少なくとも一部の上に重なり、封入剤表面を画定する成形封入剤層と
を含む、第1のパッケージと、
前記封入剤表面に結合され、該封入剤表面に面する端子を有する第2の超小型電子パッケージと、
少なくとも前記成形封入剤層を貫通して延在し、前記第1の超小型電子パッケージの前記コンタクトパッドと前記第2の超小型電子パッケージの前記端子とを接続する複数の導電性ビアと
を備える、超小型電子アセンブリ。
[実施形態34]
前記導電性ビアは、前記第1のパッケージの前記コンタクトパッドと電気的に接触しながら、該コンタクトパッドを貫通して更に延在する、実施形態33に記載のアセンブリ。
[実施形態35]
前記第2の超小型電子パッケージは、離間して配置される第1の表面及び第2の表面を有する基板を更に含み、前記第2の表面は前記封入剤表面に結合され、前記第2のパッケージの前記端子は前記基板の前記第2の表面において露出する導電性パッドの表面であり、前記導電性ビアは、前記第2のパッケージの前記コンタクトパッドと電気的に接触しながら、該コンタクトパッドを貫通して更に延在する、実施形態33に記載のアセンブリ。
[実施形態36]
実施形態1に記載の超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続される1つ又は複数の他の電子構成要素とを備えるシステム。
[実施形態37]
電子アセンブリを作製する方法であって、
第1の超小型電子パッケージと第2の超小型電子パッケージとを組み立てるステップであって、前記第2の超小型電子パッケージは前記第1の超小型電子パッケージの上に重なり、該第2の超小型電子パッケージ上に端子を有し、前記第1の超小型電子パッケージは、
反対側にある第1の表面及び第2の表面と有する基板であって、該基板上に基板コンタクトを有する、基板と、
それぞれ前記基板コンタクトと電気的に接続される素子コンタクトを有する第1の超小型電子素子及び第2の超小型電子素子であって、該第1の超小型電子素子及び該第2の超小型電子素子は、該第1の超小型電子素子と該第2の超小型電子素子との間に第1の表面のインターコネクトエリアを設けるように、前記第1の表面上に互いに離間して配置される、第1の超小型電子素子及び第2の超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素に接続するために前記基板コンタクトと電気的に相互接続される、前記第2の表面にある複数のパッケージ端子と、
該パッケージを前記基板の前記第1の表面の上に重なる構成要素と相互接続するために前記インターコネクトエリア内で第1の表面において露出する複数のスタック端子と
を含む、組み立てるステップと、
前記第2の超小型電子パッケージの前記端子を前記第1の超小型電子パッケージの前記スタック端子と接続するステップであって、前記端子と前記スタック端子との間に電気的接続を形成する、接続するステップと
を含む、電子アセンブリを作製する方法。
[実施形態38]
前記第2の超小型電子パッケージの前記端子を前記第1の超小型電子パッケージの前記スタック端子と接続する前記ステップは、前記パッケージ端子を前記第1の超小型電子パッケージの封入剤層上のインターコネクトの露出した端部に接合するステップを含み、前記封入剤層は少なくとも前記基板の前記面の前記インターコネクトエリアにおいて該第1の表面の上に重なり、前記インターコネクトは該インターコネクトの露出した端部の反対側にある前記スタック端子に接合される、実施形態37に記載の方法。
[実施形態39]
前記第2の超小型電子パッケージの前記端子を前記第1の超小型電子パッケージの前記スタック端子と接続する前記ステップは、前記第1の超小型電子パッケージの封入剤層内の穴の中に導電性結合材料塊状物を堆積するステップを含み、前記封入剤層は少なくとも前記インターコネクトエリアにおいて前記基板の前記第1の表面の上に重なり、前記スタック端子は、前記穴内の前記封入剤層の表面において露出し、前記導電性結合材料塊状物は前記第2のパッケージの前記端子及び前記第1のパッケージの前記スタック端子に接合される、実施形態37に記載の方法。
[実施形態40]
前記第2の超小型電子パッケージの前記端子を前記第1の超小型電子パッケージの前記スタック端子と接続する前記ステップは、
前記第1の超小型電子パッケージの少なくとも封入剤を貫通して複数の穴を形成するステップであって、前記封入剤は少なくとも前記基板の前記第1の表面のインターコネクトエリア内で該第1の表面の上に重なり、前記複数の穴は該穴の第1の端部において前記スタック端子のそれぞれのスタック端子と、かつ該穴の第2の端部において前記第2のパッケージの前記端子のうちの対応する端子と位置合わせされる、形成するステップと、
前記穴を、前記第1の超小型電子パッケージの前記スタック端子及び前記第2のパッケージの前記パッケージ端子と接触している導電性材料で満たすステップと
を含む、実施形態37に記載の方法。
[実施形態41]
前記穴は、前記第1のパッケージの前記基板を貫通して、かつ前記第1のパッケージのそれぞれの前記スタック端子を貫通して更に形成される、実施形態40に記載の方法。
[実施形態42]
前記穴は、前記第2のパッケージの前記基板を貫通して、かつ前記第2のパッケージの対応する端子を貫通して更に形成される、実施形態40に記載の方法。
[実施形態43]
前記第1の超小型電子パッケージは、前記第1の超小型電子素子と前記第2の超小型電子素子との間の前記インターコネクトエリアの両側に離間して配置される第3の超小型電子素子及び第4の超小型電子素子を更に含み、前記第2の超小型電子パッケージの前記端子を前記第1の超小型電子パッケージの前記スタック端子と接続する前記ステップは、前記第1のパッケージの前記第1の超小型電子素子、前記第2の超小型電子素子、前記第3の超小型電子素子、前記第4の超小型電子素子と前記第2のパッケージとの間の接続を容易にする、実施形態37に記載の方法。
Claims (15)
- 超小型電子アセンブリであって、該超小型電子アセンブリは、
第1の超小型電子パッケージであって、
反対側にある第1の表面及び第2の表面を有する基板であって、該基板上に基板コンタクトを有する、基板と、
それぞれ前記基板コンタクトと電気的に接続される素子コンタクトを有する第1の超小型電子素子及び第2の超小型電子素子であって、該第1の超小型電子素子及び該第2の超小型電子素子は、該第1の超小型電子素子と該第2の超小型電子素子との間に第1の表面のインターコネクトエリアを設けるように、前記第1の表面上に互いに離間して配置される、第1の超小型電子素子及び第2の超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素に接続するために前記基板コンタクトと電気的に相互接続される、前記第2の表面にある複数のパッケージ端子と、
該パッケージを前記基板の前記第1の表面の上に重なる構成要素と相互接続するために前記インターコネクトエリア内で第1の表面において露出する複数のスタック端子と
を含む、第1の超小型電子パッケージと、
前記第1の超小型電子パッケージの上に重なり、前記第1の超小型電子パッケージの前記スタック端子に接合される端子を有する第2の超小型電子パッケージと
を備える、超小型電子アセンブリ。 - 前記パッケージ端子及び前記スタック端子はそれぞれ電気的に接続される対として互いに重なり合う、請求項1に記載の超小型電子アセンブリ。
- 前記パッケージ端子及び前記スタック端子は前記基板を貫通する導電性ビアの両端である、請求項2に記載の超小型電子アセンブリ。
- 前記スタック端子のうちの更なるスタック端子が、前記インターコネクトエリアの外側の、前記基板の前記第1の表面の一部にある、請求項1に記載の超小型電子アセンブリ。
- 前記スタック端子のうちの少なくともいくつかは、前記第1の超小型電子素子及び前記第2の超小型電子素子の両方と接続され、コマンド信号、アドレス信号及びタイミング信号のうちの少なくとも1つを搬送するように構成される、請求項4に記載の超小型電子アセンブリ。
- 前記第1の超小型電子パッケージは、前記第1の超小型電子素子と前記第2の超小型電子素子との間の前記インターコネクトエリアの両側に離間して配置される第3の超小型電子素子及び第4の超小型電子素子を更に含む、請求項1に記載の超小型電子アセンブリ。
- 前記スタック端子のうちの更なるスタック端子は、前記超小型電子素子のうちの隣接する超小型電子素子によって画定される、前記基板の角領域内に配置される、請求項6に記載の超小型電子アセンブリ。
- 前記第3の超小型電子素子及び前記第4の超小型電子素子は、前記第1の超小型電子素子、前記第2の超小型電子素子、前記第3の超小型電子素子及び前記第4の超小型電子素子によって画定される前記インターコネクトエリアの角に隣接する角領域において、それぞれ前記第1の超小型電子素子及び前記第2の超小型電子素子と重なり合う、請求項6に記載の超小型電子アセンブリ。
- 前記第1の超小型電子素子、前記第2の超小型電子素子、前記第3の超小型電子素子及び前記第4の超小型電子素子はそれぞれ、前記インターコネクトエリアの側面を画定するエッジを有し、前記エッジ面はそれぞれ、隣接する超小型電子素子の前記エッジ面を横切る平面に沿って延在する、請求項6に記載の超小型電子アセンブリ。
- 前記第1の超小型電子素子、前記第2の超小型電子素子、前記第3の超小型電子素子及び前記第4の超小型電子素子はそれぞれ、前記インターコネクトエリアの側面の少なくとも一部を画定するエッジ面を有し、前記エッジ面はそれぞれ1つの平面に沿って延在し、前記超小型電子素子はそれぞれ2つの隣接する平面間に配置される、請求項6に記載の超小型電子アセンブリ。
- 前記第1の超小型電子パッケージは、前記基板の前記第1の表面の少なくとも一部の上に重なる成形封入剤層を更に含み、前記第1の導電性インターコネクトの少なくとも一部は、前記成形封入剤層を貫通して、露出した端部まで延在する第1の導電性ビアを備える、請求項1に記載の超小型電子アセンブリ。
- 前記第1の表面において露出する基板コンタクトを含み、前記第1の超小型電子素子及び前記第2の超小型電子素子の前記素子コンタクトは、前記第1の表面において露出する前記基板コンタクトに面し、該基板コンタクトに接合される、請求項1に記載の超小型電子アセンブリ。
- 前記第2の超小型電子パッケージは、第2の基板に取り付けられる第3の超小型電子素子を含み、前記端子は前記第2の基板上にあり、前記第3の超小型電子素子と電気的に接続される、請求項1に記載の超小型電子アセンブリ。
- 前記第2の超小型電子パッケージは、離間して配置される第1の表面及び第2の表面を有する基板と、該基板の前記第2の表面上に取り付けられる第3の超小型電子素子及び第4の超小型電子素子とを含み、前記第3の超小型電子素子及び前記第4の超小型電子素子は前記第2のパッケージの前記基板上に離間して配置され、その中にインターコネクトエリアを画定し、前記端子は、前記インターコネクトエリア内で前記第2のパッケージの前記基板の前記第2の表面において露出し、前記第2のパッケージの前記基板は、該基板の前記第1の表面と前記第2の表面との間に該基板を貫通する窓を更に含み、前記第2のパッケージの前記端子は、前記窓を通って延在するワイヤボンドによって、前記第1のパッケージの前記スタック端子に接合される、請求項1に記載の超小型電子アセンブリ。
- 前記第1のパッケージの前記基板は、前記第1の超小型電子素子及び前記第2の超小型電子素子のうちの少なくとも1つを包囲する周辺エリアを画定し、前記周辺エリア内に更なるスタック端子が位置し、前記第2のパッケージの前記基板は、前記第3の超小型電子素子及び前記第4の超小型電子素子の少なくとも1つを包囲する周辺エリアと、該周辺エリアを画定する周辺エッジとを画定し、前記周辺エリア内に更なる端子が位置し、前記第1のパッケージの前記更なるスタック端子の少なくともいくつかは、前記第2のパッケージの前記基板の前記周辺エッジを越えて延在するワイヤボンドによって前記第2のパッケージの前記更なる端子の少なくともいくつかと接合される、請求項14に記載の超小型電子アセンブリ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/346,167 | 2012-01-09 | ||
US13/346,167 US8680684B2 (en) | 2012-01-09 | 2012-01-09 | Stackable microelectronic package structures |
PCT/US2012/070477 WO2013106173A1 (en) | 2012-01-09 | 2012-12-19 | Stackable microelectronic package structures |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015503850A JP2015503850A (ja) | 2015-02-02 |
JP2015503850A5 true JP2015503850A5 (ja) | 2016-02-12 |
Family
ID=47563605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014551265A Pending JP2015503850A (ja) | 2012-01-09 | 2012-12-19 | スタック可能超小型電子パッケージ構造 |
Country Status (7)
Country | Link |
---|---|
US (5) | US8680684B2 (ja) |
EP (1) | EP2803087A1 (ja) |
JP (1) | JP2015503850A (ja) |
KR (1) | KR101925427B1 (ja) |
CN (1) | CN104137260A (ja) |
TW (1) | TWI550789B (ja) |
WO (1) | WO2013106173A1 (ja) |
Families Citing this family (65)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101313391B1 (ko) | 2004-11-03 | 2013-10-01 | 테세라, 인코포레이티드 | 적층형 패키징 |
US8058101B2 (en) | 2005-12-23 | 2011-11-15 | Tessera, Inc. | Microelectronic packages and methods therefor |
US9941195B2 (en) * | 2009-11-10 | 2018-04-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical metal insulator metal capacitor |
US9159708B2 (en) | 2010-07-19 | 2015-10-13 | Tessera, Inc. | Stackable molded microelectronic packages with area array unit connectors |
US8482111B2 (en) | 2010-07-19 | 2013-07-09 | Tessera, Inc. | Stackable molded microelectronic packages |
US20120146206A1 (en) | 2010-12-13 | 2012-06-14 | Tessera Research Llc | Pin attachment |
US8618659B2 (en) | 2011-05-03 | 2013-12-31 | Tessera, Inc. | Package-on-package assembly with wire bonds to encapsulation surface |
KR101128063B1 (ko) | 2011-05-03 | 2012-04-23 | 테세라, 인코포레이티드 | 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리 |
US8404520B1 (en) | 2011-10-17 | 2013-03-26 | Invensas Corporation | Package-on-package assembly with wire bond vias |
US8680684B2 (en) * | 2012-01-09 | 2014-03-25 | Invensas Corporation | Stackable microelectronic package structures |
US8946757B2 (en) | 2012-02-17 | 2015-02-03 | Invensas Corporation | Heat spreading substrate with embedded interconnects |
US9349706B2 (en) | 2012-02-24 | 2016-05-24 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
US8372741B1 (en) | 2012-02-24 | 2013-02-12 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
US8835228B2 (en) | 2012-05-22 | 2014-09-16 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
US9391008B2 (en) | 2012-07-31 | 2016-07-12 | Invensas Corporation | Reconstituted wafer-level package DRAM |
US9502390B2 (en) | 2012-08-03 | 2016-11-22 | Invensas Corporation | BVA interposer |
US8878353B2 (en) | 2012-12-20 | 2014-11-04 | Invensas Corporation | Structure for microelectronic packaging with bond elements to encapsulation surface |
KR102190382B1 (ko) * | 2012-12-20 | 2020-12-11 | 삼성전자주식회사 | 반도체 패키지 |
US9136254B2 (en) | 2013-02-01 | 2015-09-15 | Invensas Corporation | Microelectronic package having wire bond vias and stiffening layer |
KR102127772B1 (ko) * | 2013-05-16 | 2020-06-29 | 삼성전자주식회사 | 방열 판을 갖는 반도체 패키지 및 그 형성 방법 |
US9167710B2 (en) | 2013-08-07 | 2015-10-20 | Invensas Corporation | Embedded packaging with preformed vias |
US9685365B2 (en) | 2013-08-08 | 2017-06-20 | Invensas Corporation | Method of forming a wire bond having a free end |
US20150076714A1 (en) | 2013-09-16 | 2015-03-19 | Invensas Corporation | Microelectronic element with bond elements to encapsulation surface |
US9263394B2 (en) | 2013-11-22 | 2016-02-16 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US9583456B2 (en) | 2013-11-22 | 2017-02-28 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US9379074B2 (en) | 2013-11-22 | 2016-06-28 | Invensas Corporation | Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects |
US9583411B2 (en) | 2014-01-17 | 2017-02-28 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
JP6320799B2 (ja) * | 2014-03-07 | 2018-05-09 | 住友重機械工業株式会社 | 半導体装置の製造方法 |
US10381326B2 (en) | 2014-05-28 | 2019-08-13 | Invensas Corporation | Structure and method for integrated circuits packaging with increased density |
US9646917B2 (en) | 2014-05-29 | 2017-05-09 | Invensas Corporation | Low CTE component with wire bond interconnects |
US9412714B2 (en) | 2014-05-30 | 2016-08-09 | Invensas Corporation | Wire bond support structure and microelectronic package including wire bonds therefrom |
US9595485B2 (en) * | 2014-06-26 | 2017-03-14 | Nxp Usa, Inc. | Microelectronic packages having embedded sidewall substrates and methods for the producing thereof |
US9360644B2 (en) | 2014-09-08 | 2016-06-07 | International Business Machines Corporation | Laser die and photonics die package |
US9735084B2 (en) | 2014-12-11 | 2017-08-15 | Invensas Corporation | Bond via array for thermal conductivity |
WO2016123607A2 (en) | 2015-01-30 | 2016-08-04 | Invensas Corporation | Contact arrangements for stackable microelectronic package structures |
US9888579B2 (en) | 2015-03-05 | 2018-02-06 | Invensas Corporation | Pressing of wire bond wire tips to provide bent-over tips |
US9640236B2 (en) | 2015-03-12 | 2017-05-02 | Invensas Corporation | Reduced load memory module using wire bonds and a plurality of rank signals |
US9653419B2 (en) * | 2015-04-08 | 2017-05-16 | Intel Corporation | Microelectronic substrate having embedded trace layers with integral attachment structures |
US9502372B1 (en) | 2015-04-30 | 2016-11-22 | Invensas Corporation | Wafer-level packaging using wire bond wires in place of a redistribution layer |
US9761554B2 (en) | 2015-05-07 | 2017-09-12 | Invensas Corporation | Ball bonding metal wire bond wires to metal pads |
DE102015213999A1 (de) * | 2015-07-24 | 2017-01-26 | Robert Bosch Gmbh | Herstellungsverfahren für eine mikroelektronische Bauelementanordnung und mikroelektronische Bauelementanordnung |
KR101672967B1 (ko) * | 2015-07-31 | 2016-11-04 | 송영희 | 에지에 사이드 패드를 포함하는 반도체 스택 패키지, 및 이를 포함하는 고밀도 메모리 모듈, 전자 회로 기기 |
WO2017023060A1 (ko) * | 2015-07-31 | 2017-02-09 | 송영희 | 에지에 사이드 패드를 포함하는 패키지 기판, 칩 스택, 반도체 패키지 및 이를 포함하는 메모리 모듈 |
CN105023901B (zh) * | 2015-08-13 | 2017-10-24 | 上海航天电子通讯设备研究所 | 一种基于铝基板的三维叠层芯片的封装结构及其制备方法 |
US20170064821A1 (en) * | 2015-08-31 | 2017-03-02 | Kristof Darmawikarta | Electronic package and method forming an electrical package |
US9490222B1 (en) | 2015-10-12 | 2016-11-08 | Invensas Corporation | Wire bond wires for interference shielding |
US10490528B2 (en) | 2015-10-12 | 2019-11-26 | Invensas Corporation | Embedded wire bond wires |
US10332854B2 (en) | 2015-10-23 | 2019-06-25 | Invensas Corporation | Anchoring structure of fine pitch bva |
US10181457B2 (en) | 2015-10-26 | 2019-01-15 | Invensas Corporation | Microelectronic package for wafer-level chip scale packaging with fan-out |
US9911718B2 (en) | 2015-11-17 | 2018-03-06 | Invensas Corporation | ‘RDL-First’ packaged microelectronic device for a package-on-package device |
US9659848B1 (en) | 2015-11-18 | 2017-05-23 | Invensas Corporation | Stiffened wires for offset BVA |
TW201724423A (zh) * | 2015-12-23 | 2017-07-01 | 力成科技股份有限公司 | 扇出型封裝堆疊構造與方法 |
US9984992B2 (en) | 2015-12-30 | 2018-05-29 | Invensas Corporation | Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces |
DE102016110862B4 (de) * | 2016-06-14 | 2022-06-30 | Snaptrack, Inc. | Modul und Verfahren zur Herstellung einer Vielzahl von Modulen |
US9935075B2 (en) | 2016-07-29 | 2018-04-03 | Invensas Corporation | Wire bonding method and apparatus for electromagnetic interference shielding |
US10299368B2 (en) | 2016-12-21 | 2019-05-21 | Invensas Corporation | Surface integrated waveguides and circuit structures therefor |
TWI699840B (zh) * | 2017-10-23 | 2020-07-21 | 美商應用材料股份有限公司 | 形成扇出互連結構與互連結構的方法 |
KR102538704B1 (ko) * | 2018-12-04 | 2023-06-01 | 에스케이하이닉스 주식회사 | 플렉시블 브리지 다이를 포함한 스택 패키지 |
US10978426B2 (en) * | 2018-12-31 | 2021-04-13 | Micron Technology, Inc. | Semiconductor packages with pass-through clock traces and associated systems and methods |
US10861780B1 (en) * | 2019-05-13 | 2020-12-08 | Advanced Semiconductor Engineering, Inc. | Wiring structure and method for manufacturing the same |
KR102674087B1 (ko) * | 2019-09-06 | 2024-06-12 | 에스케이하이닉스 주식회사 | 전자기간섭 차폐층을 포함하는 반도체 패키지 |
US11830783B2 (en) * | 2019-10-11 | 2023-11-28 | Intel Corporation | Embedded substrate heat sink for bottom side cooling |
US11049791B1 (en) * | 2019-12-26 | 2021-06-29 | Intel Corporation | Heat spreading layer integrated within a composite IC die structure and methods of forming the same |
US20240178188A1 (en) * | 2022-11-30 | 2024-05-30 | Samsung Electronics Co., Ltd. | Semiconductor package and method of fabricating the same |
US20240186288A1 (en) * | 2022-12-01 | 2024-06-06 | Nanya Technology Corporation | Semiconductor package and manufacturing method thereof |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5371654A (en) * | 1992-10-19 | 1994-12-06 | International Business Machines Corporation | Three dimensional high performance interconnection package |
US5579207A (en) * | 1994-10-20 | 1996-11-26 | Hughes Electronics | Three-dimensional integrated circuit stacking |
US5994166A (en) * | 1997-03-10 | 1999-11-30 | Micron Technology, Inc. | Method of constructing stacked packages |
JP4251421B2 (ja) * | 2000-01-13 | 2009-04-08 | 新光電気工業株式会社 | 半導体装置の製造方法 |
US6577013B1 (en) * | 2000-09-05 | 2003-06-10 | Amkor Technology, Inc. | Chip size semiconductor packages with stacked dies |
KR101313391B1 (ko) | 2004-11-03 | 2013-10-01 | 테세라, 인코포레이티드 | 적층형 패키징 |
JP2007036104A (ja) * | 2005-07-29 | 2007-02-08 | Nec Electronics Corp | 半導体装置およびその製造方法 |
US8026611B2 (en) | 2005-12-01 | 2011-09-27 | Tessera, Inc. | Stacked microelectronic packages having at least two stacked microelectronic elements adjacent one another |
JP5040345B2 (ja) * | 2007-02-15 | 2012-10-03 | パナソニック株式会社 | 回路接合方法、回路基板積層体およびメモリカード |
US7781261B2 (en) | 2007-12-12 | 2010-08-24 | Stats Chippac Ltd. | Integrated circuit package system with offset stacking and anti-flash structure |
US8064224B2 (en) * | 2008-03-31 | 2011-11-22 | Intel Corporation | Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same |
US8492905B2 (en) * | 2009-10-07 | 2013-07-23 | Qualcomm Incorporated | Vertically stackable dies having chip identifier structures |
JP5130387B2 (ja) | 2010-08-26 | 2013-01-30 | 東芝テック株式会社 | コード読取装置および商品情報処理システム |
US8680684B2 (en) * | 2012-01-09 | 2014-03-25 | Invensas Corporation | Stackable microelectronic package structures |
-
2012
- 2012-01-09 US US13/346,167 patent/US8680684B2/en active Active
- 2012-12-19 KR KR1020147021931A patent/KR101925427B1/ko active IP Right Grant
- 2012-12-19 WO PCT/US2012/070477 patent/WO2013106173A1/en active Application Filing
- 2012-12-19 CN CN201280070704.5A patent/CN104137260A/zh active Pending
- 2012-12-19 JP JP2014551265A patent/JP2015503850A/ja active Pending
- 2012-12-19 EP EP12816397.9A patent/EP2803087A1/en not_active Withdrawn
-
2013
- 2013-01-09 TW TW102100751A patent/TWI550789B/zh not_active IP Right Cessation
-
2014
- 2014-03-18 US US14/217,820 patent/US8980693B2/en active Active
-
2015
- 2015-03-16 US US14/658,763 patent/US9911717B2/en active Active
- 2015-03-16 US US14/545,019 patent/US9425167B2/en active Active
-
2018
- 2018-03-05 US US15/911,868 patent/US10468380B2/en active Active
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