JP2013168631A5 - - Google Patents

Claims (4)

1. 第１のビット線駆動回路と、第２のビット線駆動回路と、第１のワード線駆動回路と、第２のワード線駆動回路と、を有する駆動回路と、
   第１のメモリセルアレイと、第２のメモリセルアレイと、第３のメモリセルアレイと、第４のメモリセルアレイとを有し、
   前記第１乃至前記第４のメモリセルアレイは、前記駆動回路と重なり、
   前記第１のビット線駆動回路と前記第２のビット線駆動回路とは、前記駆動回路において第１の対角線上に配置され、
   前記第１のワード線駆動回路と前記第２のワード線駆動回路とは、前記駆動回路において前記第１の対角線と交わる第２の対角線上に配置され、
   前記第１のメモリセルアレイは、第１のビット線を有し、
   前記第２のメモリセルアレイは、第２のビット線を有し、
   前記第３のメモリセルアレイは、第３のビット線を有し、
   前記第４のメモリセルアレイは、第４のビット線を有し、
   前記第１のメモリセルアレイと前記第４のメモリセルとは、共通の第１のワード線を有し、
   前記第２のメモリセルアレイと前記第３のメモリセルとは、共通の第２のワード線を有し、
   前記第１のメモリセルアレイと前記第３のメモリセルアレイとは、前記第１の対角線上に配置され、
   前記第２のメモリセルアレイと前記第４のメモリセルアレイとは、前記第２の対角線上に配置され、
   前記第１のワード線は、前記第１のメモリセルアレイと前記第４のメモリセルアレイの境界部で前記第２のワード線駆動回路と接続され、
   前記第２のワード線は、前記第２のメモリセルアレイと前記第３のメモリセルアレイの境界部で前記第１のワード線駆動回路と接続され、
   前記第１のビット線と、前記第２のビット線は、前記第１のメモリセルアレイと前記第２のメモリセルアレイとの境界部で前記第１のビット線駆動回路に接続され、
   前記第３のビット線と、前記第４のビット線は、前記第３のメモリセルアレイと前記第４のメモリセルアレイとの境界部で前記第２のビット線駆動回路に接続されていることを特徴とする記憶装置。
2. 請求項１において、
   前記第１のビット線駆動回路は、前記第１のビット線と前記第２のビット線の電位の差を増幅する増幅素子を有し、
   前記第２のビット線駆動回路は、前記第３のビット線と前記第４のビット線の電位の差を増幅する増幅素子を有することを特徴とする記憶装置。
3. 請求項１又は請求項２において、
   前記第１及び前記第２のビット線駆動回路のそれぞれは、第１のデコーダ、セレクタ、及び、読み出し回路を有し、
   前記第１及び前記第２のワード線駆動回路はそれぞれ、第２のデコーダ、レベルシフタ、及び、バッファを有することを特徴とする記憶装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記メモリセルは、酸化物半導体を有するトランジスタを有し、
   前記駆動回路は、シリコンを有するトランジスタを有することを特徴とする記憶装置。