KR940008722B1 - 반도체 메모리 장치의 워드라인 드라이버 배열방법 - Google Patents

반도체 메모리 장치의 워드라인 드라이버 배열방법 Download PDF

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Abstract

내용 없음.

Description

반도체 메모리 장치의 워드라인 드라이버 배열방법
제1도는 종래 기술에 의한 워드라인 드라이버 배열방법을 보여주는 도면.
제2도는 제1도의 구성에서 발생되는 워드라인 저항의 간략도.
제3도는 본 발명에 의한 워드라인 드라이버 배열방법을 보여주는 도면.
제4도는 제3도의 구성에서 발생되는 워드라인 저항의 간략도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다이나믹 램(dynamic RAM)의 오픈(open) 비트라인 구조에서의 워드라인 드라이버의 배열방법에 관한 것이다.
반도체 메모리 장치가 고집적화함에 따라 칩의 사이즈(size)는 점점 커지게 된다. 이러한 칩 사이즈를 감소시키기 위한 가장 주된 방법은 소정의 데이타를 저장하는 하나의 스토리지 캐피시터와 이를 비트라인으로 전송하기 위한 하나의 액세스 트랜지스터로 이루어지는 다이나믹 램의 메모리쎌의 사이즈를 최대한 줄이는 것이라 할 수 있다. 그러나 이와 같이 되면 메모리쎌의 선택에 필요한 비트라인(컬럼(column)선택)과 워드라인(로우(row)선택)의 피치(pitch : 이는 라인의 넓이(width)와 폭(space)을 의미한다. )가 줄게 되어 이로부터 상기 비트라인의 셀렉터 및 드라이버와 워드라인의 셀렉터 및 드라이버가 차지하는 면적이 줄게 되어 여러가지 문제가 발생되고 특히 상기 워드라인 드라이버는 메모리쎌의 액세스 트랜지스터의 전송동작을 제어하여 센싱동작에 직접적인 영향을 끼치는 바, 이에 관한 설계 및 레이아수(lay-out)이 어렵게 되는 바, 이에 대한 극복 방법에 대한 중요성이 더해가고 있다.
제1도에 종래 기술에 의한 워드라인 드라이버의 배열방법을 나타내는 회로를 도시하였다. 상기 제1도는 이 분야에 통상적으로 폴디드 방식이라 알려져 있는 비트라인 구조에서의 워드라인 드라이버의 배열방법을 나타낸다. 상기 제1도에서의 배열방법은 하나의 워드라인(WL1) (WL2) (WL3) (…)마다 하나의 워드라인 드라이버(WD1) (WD2) (WD3) (…)가 설치되는 구성이다. 또한 상기 각각의 워드라인 드라이버(WD1) (WD2) (WD3) (…)의 수에 비례하여 워드라인 셀렉터(WS1) (WS2) (WS3) (…)의 수(상기 제1도의 구성을 참조하면 4개의 워드라인 드라이버에 하나의 워드라인 셀렉터가 설치된다.)도 설치된다. 이는 상기 각각의 워드라인(WL1) (WL2) (WL3) (…)이 서로 다른 제어신호에 의해 동작되는 워드라인 드라이버 및 워드라인 셀렉터에 각각 연결되었기 때문이다. 그러나 상기 제1도 회로의 구성의 경우에는 예를들어 64M(mega : 106) DRAM급 이상의 초고집적 메모리 소자의 경우와 같이 서브 미크론(sub-micron)급의 디자인 룰리 적용되는 반도체 메모리 장치에서는 그 적용상에 있어서 설계 및 레이아웃에 한계가 있게 되며, 이는 초고집적화에 장애가 되는 요소로 대두된다. 또한 상기 제1도 회로의 구성의 경우에는 메모리 소자의 집적도가 증가될 수록 상기 워드라인의 피치는 비례하여 더욱 감소하는데 이에 따른 워드라인 선로저항이 심각한 문제로 발생된다.
상기 제1도 회로의 구성에서 발생되는 워드라인 선로저항의 이해를 돕기 위하여 제2도에 상기 제1도의 구성에서 발생되는 저항의 간략도를 도시하였다. 통상적으로 반도체 칩내에는 워드라인과 같은 방향으로 1차 메탈(first metal)이 설치되는데 이는 폴리 실리콘과 같은 게이트 폴리(gate poly)로 이루어진 워드라인의 폭이(고집적화에 따라) 점점 좁아지게 되어 이에 따른 상당량의 저항을 각각 수반하게 된다.(상기 제2도의 구성에서 스트랩 영역은 상기 워드라인의 신호전송동작의 딜레이(delay)를 최소화하기 위하여 상기 워드라인상에 일정한 간격을 두고 예컨대 금속과 같은 것으로 스트래핑(strapping)하는 영역을 의미한다.) 상기와 같은 워드라인 선로저항은 칩내에 구비되는 워드라인의 수에 비례하여 존재하는 바, 이는 결과적으로 메모리쎌내에 저장되는 데이타의 센싱동작속도를 저하시키는 악현상을 유발시키게 된다.
따라서 본 발명의 목적은 다수개의 셀에서 하나의 셀을 고속으로 선택하기 위한 워드라인에서 그 선로저항의 발생을 최소화하는 워드라인 드라이버 배열방법을 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 소정의 메모리쎌을 선택하기 위한 워드라인과 비트라인이 서로 행과 열로서 매트릭스형태로 배열되는 메모리 어레이구조를 가지는 반도체 메모리 장치에 있어서, 상기 워드라인을 선택 및 구동하기 위한 워드라인 드라이버가 서로 이웃하는 개의 워드라인을 동시에 선택 및 구동하도록 구성되는 워드라인 드라이버 배열방법임을 특징으로 한다. 또한 상기에서 본 발명에 의한 워드라인 드라이버의 갯수는 칩내에 존재하는 워드라인의 갯수의 1/2임을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명에 의한 워드라인 드라이버의 배열방법을 제3도에 도시하였다. 그리고 본 발명에 의한 상기 제3도의 구성에서 발생되는 워드라인 선로저항의 이해를 돕기 위하여 제4도에 상기 제3도의 구성에서 발생되는 저항의 간략도를 도시하였다.
본 발명에 의한 상기 제3도 회로의 구성을 설명한다. 설명에 앞서 본 발명에 의한 워드라인 드라이버의 배열방법은 이 분야에 오픈(open) 비트라인 배열방법이라 알려진 비트라인의 구조를 가지는 반도체 메모리 장치에 적용됨을 유의하기 바란다. 상기 제3도의 구성에서 워드라인 셀렉터 및 워드라인 드라이버(WD1) (WD2) (WD3) (…), (WD11) (WD12) (WD…)의 내부 회로 구성은 상기 제1도 회로와 동일하게 되며 이는 이 분야에 공지된 사항으로서 설명을 생략한다. 본 발명의 핵심은 도시된 구성에서 쉽게 이해할 수 있는 바와 같이, 임의의 하나의 워드라인 드라이버가 2개의 워드라인을 접속하여 이로부터 2개의 워드라인을 선택 및 구동한다는 것이다.
본 발명에 의한 상기 제3도 회로의 구성상의 특성을 설명한다. 임의의 하나의 선택된 워드라인에 연결된 많은 메모리쎌에 각각 컬럼방향으로 연결되어 있는 센스앰프(71,72,73,74) (75,76,77,78) (…)중에서 컬럼선택선(CSL : column selector line)신호에 의해서 선택된 하나의 센스앰프와 연결된 비트라인이 소정의 선택되는 워드라인과 만나는 부분의 쎌의 데이타를 최종적으로 센싱하는 방법은 상기 제1도의 회로와 동일한 방식으로 수행된다. 즉, 워드라인 셀렉터의 그룹중에서 워드라인 선택신호의 조합에 의해 선택되는 하나의 워드라인 셀렉터는 4개의 워드라인 드라이버를 선택한다. 그리고 상기 4개의 워드라인 드라이버에 각각 입력되는 PX0, …, PX3에 의해 하나의 워드라인 드라이버만이 하나의 워드라인을 인에이블시키게 된다. 그러나, 본 발명에서는 2개의 워드라인이 하나의 워드라인 드라이버에 연결되기 때문에 그에 따른 저항의 영향은 상기 제1도의 회로에 비해 상당히 감소된다. (같은 쎌사이즈와 디자인 룰이 동일하면 정확하게 워드라인 스트랩 사이 저항은 1/3로 감소). 이는 상기 제4도를 참조하면 쉽게 이해할 수 있을 것이다. 본 발명에 의한 워드라인 드라이버 배열방법은 하나의 워드라인 드라이버에 2개의 워드라인이 연결되기 때문에 게이트 폴리에 따른 저항을 상기 제1도 회로의 경우보다 1/2로 줄일 수 있을 뿐만 아니라, 그 위의 1차 메탈의 경우도 2개의 1차 메탈을 하나로 할 수 있어 그에 따른 폭의 증가에 따른 저항이 상기 제1도 회로의 경우보다 1/3로 줄어들어 워드라인의 딜레이가 최소로 억제된다.
상기 제3도 회로의 구성은 상기한 본 발명에 의한 사상에 입각하여 실현한 실시 예로서, 그 구성소자들은 본 발명의 사상에 벗어나지 않는다면 다르게 실시할 수도 있음을 유의하여야 할 것이다.
상술한 바와 같이 본 발명에 의한 워드라인 드라이버 배열방법은 2개의 게이트 폴리로 이루어진 워드라인 드라이버에서 연결되어 일정간격으로 되는 워드라인 스트랩영역에서 서로 연결되므로 워드라인의 폭이 2배로 되는 효과가 있고, 또한 그 위에 위치한 1차 메탈로 이루어진 워드라인도 2개의 1차 메탈을 하나로 합할수 있어 그에 따른 폭이 3배로 증가되어 워드라인이 가지는 딜레이는 상당히 감소하게 되어 데이타의 센싱 속도가 향상에 기여한다.

Claims (3)

  1. 소정의 데이타를 저장하는 메모리쎌이 행과 열방향으로 각각 다수개로씩 배열되어 이루어지는 메모리 쎌어레이와, 상기 행을 구성하며 상기 메모리쎌의 선택을 구동하는 다수개의 워드라인과, 상기 열을 구성하면서 상기 데이타를 전송하고 오픈방식으로 배열되는 다수개의 비트라인을 가지는 반도체 메모리 장치의 워드라인 드라이버 배열방법에 있어서, 상기 다수개의 워드라인 중 서로 이웃하는 2개의 워드라인을 한쌍으로 하여 하나씩 접속되며, 워드라인 선택신호의 입력에 대응된 워드라인 셀렉터의 출력신호를 입력하고 이 입력에 응답하여 대응되는 상기 한쌍의 워드라인을 동시에 구동하도록 배열됨을 특징으로 하는 워드라인 드라이버 배열방법.
  2. 제1항에 있어서, 상기 워드라인 드라이버의 갯수는 칩내에 존재하는 워드라인 갯수의 1/2임을 특징으로 하는 워드라인 드라이버 배열방법.
  3. 제1항에 있어서, 하나의 워드라인 드라이버에 연결된 2개의 워드라인은, 워드라인 스트랩 사이에서 두개의 게이트 풀리 라인과 하나의 일차 메탈로 이루어짐을 특징으로 하는 워드라인 드라이버 구성방법.
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