JPS6034199B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 この発明はデータの電気的消去が可能なプログラマブル
ＲＯＭとして好適する半導体記憶装置に係わり、特にメ
モリーセルを浮遊ゲート中の電荷測定手段が付加される
半導体記憶装置に関する。

ＥＰ−ＲＯＭ（ＥｒａｓａｂｌｅＰｒｏｇｒａｍａｂｌ
ｅ−ＲＯＭ）は製造後にデータの書込みあるいは消去が
可能であり、これを大きく別けると紫外線消去型のもの
と電気的消去型のものの２つになる。このうち紫外線消
去型のＥＰ−ＲＯＭは１つのメモリーセルを１つのトラ
ンジスタで構成することができるために高集積化が可能
であり、現在までに３２Ｋビットおよび６４Ｋビットの
集積度を持つものが開発されている。しかしながらこの
紫外線消去型のものは紫外線を通すパッケージを必要と
するため、価格が高価となる。一方、電気的消去型のも
のは〔これを特にＥ２Ｐ−ＲＯＭ（Ｅ１ｅｃｔｒｉｃａ
ｌｌｙ Ｅｒａｓａｂｌｅ Ｐ−ＲＯＭ）と称する〕、
１つのメモリーセルを最低２つのトランジスタで構成す
るために、集積度をあまり高くすることはできず、現在
までに１紬ビットの集積度を持つものまでしか発表され
ていない。しかしこの電気的消去型のものはパッケージ
として安価なプラスチックが使用可能なため、製造コス
トを低くすることができるという利点をもつている。こ
のうち第１図は、１９８０年２月、ＩＳＳＣＣにおいて
発表された、１つのメモリーセルを２つのトランジスタ
で構成した従来のＥ２Ｐ−ＲＯＭの１つのメモリーセル
部分を示す構造図である。

図において１はディジット線、２は選択線、３はデータ
プログラム線であり、ディジツト線１と薮地雷位点との
間には、ビット選択用のＭＯＳトランジスタ４とデータ
記憶用でコントロールゲートとフローティングゲートを
持つ二重ゲート型のＭＯＳトランジスタ５とが直列接続
されている。そして上記一方のＭＯＳトランジスタ４の
ゲートは上記選択線２に接続され、他方のＭＯＳトラン
ジスタ５のコントロールゲートは上記データプログラム
線３に接続される。このような構成でなる従来のＥ２Ｐ
−ＲＯＭには次のような欠点がある。

■ 第１図から明らかなように、１つのメモリーセルを
２つのトランジスタによって構成しているため、紫外線
消去型のものに比較して素子数は２倍、集積度は１／２
となり、集積化するには不利である。

■ データの書込みおよび消去の際に正負両極性の電圧
が必要であり、印刷配線板等に実装した場合、電気的に
データの書き換えを行なうためには、正負両極性の電源
が必要である。

■ ワード単位、全ビット単位で同時にデータを消去す
るのが困難である。

■ 短時間で全ビットのデータを消去するのが困難であ
る。

■ ５ボルト単一電源でデータを消去することが不可能
である。

本発明は上記実情に鑑みてなされたもので、上記のよう
な欠点を除去できるものでありながら、プログラム後つ
まりメモリーセルの浮遊ゲートに電荷を注入後、該注入
電荷量を定量的つまりアナログ的に知ることができ、ま
たプログラム後浮遊ゲートに蓄積された電荷の減衰量を
定量的に知ることができる半導体記憶装置を提供しよう
とするものである。

以下図面を参照してこの発明の一実施例を説明する。

第２図ａないしｄはこの発明の第１の実施例のメモリー
セルの構成を示すものであり、メモリーセル４ビット分
のみが示されている。このうち第２図ａはパターン平面
図、第２図ｂは同図ａの１−１′線に沿う構造断面図、
第２図ｃは同図ａの０−ロ′線に沿う構造断面図、第２
図ｄは同図ａのｍ−ｍ′線に沿う構造断面図である。第
２図において１１はＰ型シリコンからなる半導体基板で
あり、この基板１１の表面にはゲート絶縁膜１２ａ，１
２ｂ，１２ｃ，１２ｄが一定の間隔でＸＹマトリクス状
に配置形成されている。さらに上記基板１１の表面には
、図中上下方向に隣り合う各２箇所のゲート絶縁膜１２
ａと１２ｃ、１２ｂと１２ｄを対とし、このゲート絶縁
膜対相互間にはフィールド絶縁膜１３が形成されている
。またこのフィールド絶縁膜１３上には、ＰあるいはＡ
ｓを含むポリシリコンからなる第１層目の導電体層１４
が形成されている。さらに上記各ゲート絶縁膜１２ａ，
１２ｂ，１２ｃ，１２ｄ上には、ポリシリコンからなる
第２層目の導電体層１５ａ，１５ｂ，１５ｃ，１５ｄそ
れぞれが互いに分離して形成されている。そして図中第
１層目の導電体層１４に対して左側に位置している２個
所の第２層目の導電体層１５ａ，１５ｃの各右側端部は
、絶縁膜１６を介して上記第１層目の導電体層１４の左
側端部と重なりあっている。また導電体層１４に対して
右側に位置している２箇所の第２層目の導電体層１５ａ
，１５ｄの各左側端部は、上記絶縁膜１６を介して導電
体層１４の右側端部と重なり合っている。さらにまた図
中左右の方向に隣り合う第２層目の導電体層１５ａ，１
５ｂ上には、これを覆うように絶縁膜１７を介して、こ
の両導電体層１５ａ，１５ｂとほぼ同じ幅に設定された
ポリシリコンからなる第３層目の導電体層１８Ａが形成
されると共に、これと同様に図中左右の方向に隣り合う
第２層目の導電体層１５ｃ，１５ｄ上にはこれを覆うよ
うに、上記絶縁膜１７を介して、この両導電体層１５ｃ
，１５ｄとほぼ同じ幅に設定されたポリシリコンからな
るもう１つの第３層目の導電体層１８Ｂが形成されてい
る。そしてまた、図中上下方向に隣り合う２箇所のゲー
ト絶縁膜１２ａと１２ｃとの間の基板１１の表面領域に
は、Ｎ＋型半導体層１９Ａが形成され、これと同様に２
箇所のゲート絶縁膜１２ｂと１２ｄとの間の基板１１の
表面領域には、Ｎ十型半導体層１９Ｂが形成されている
。さらに各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２
ｄに対して、上記Ｎ＋型半導体層１ ９Ａあるいは１９
Ｂ形成側とは反対側の基板１１の表面領域には、連続し
たＮ十型半導体層１９Ｃが形成されている。また上記第
３層目の導電体層１８Ａ，１８Ｂ上には、絶縁膜２０を
介してＮからなる第４層目の導電体層２１Ａ，２１Ｂが
形成されていて、このうち一方の導電体層２１Ａと前記
Ｎ十型半導体層１９Ａとがコンタクトホール２２Ａによ
って接続され、他方の導電体層２１Ｂと前記Ｎ↓型半導
体層１９Ｂとがもう１つのコンタクトホ−ル２２Ｂによ
って接続されている。そして前記Ｎ＋型半導体層１９Ｃ
は基準電位点たとえば接地電位点に俵糠されている。ま
た第２図ａにおいて記号ＡＢＣＤを付して示す破線で園
こまれた領域はこの半導体記憶装置の１ビット分のメモ
リーセルを示し、このメモリーセルは第２図ｂから明ら
かなように、第２層目の導電体層１５をフローティング
ゲート（浮遊ゲート）、第３層目の導電体層１８をコン
トロールゲート（制御ゲート）、第１層目の導電体層１
４をィレースゲート（消去ゲート）、Ｎ＋型半導体層１
９Ａをドレィン、Ｎ＋型半導体層１９Ｃをソースとする
ＭＯＳトランジスタから構成され、さらに第２図ｂに示
す２ビット分をみた場合、上記コントロールゲートとイ
レースゲートはそれぞれ共通であり、イレースゲートに
関して左右対称に構成された一対のＭＯＳトランジスタ
から構成されている。

そして上記コントロールゲートは絶縁膜を介して半導体
基板１１上に設けられ、またフローティングゲートとィ
レースゲートは上記コントロールゲ−トと基板１１によ
って挟まれた絶縁膜内に並設された構成となっている。
またィレースゲ−トはフィールド絶縁膜１３上に形成さ
れているため、各フローティングゲートとィレースゲー
トとの重なり合っている部分はフィールド領域内に存在
することになる。さらに第２図ｂに示すように、上記重
なり合っている部分において、第２層目の導電体層１５
すなわちフローティングゲートが、第１層目の導霞体層
１４すなわちィレースゲ−トの上部に位置し、基板１１
と導電体層１４との間の距離が基板１１と導電体層１５
との間の距離よりも短か〈なっている。第３図は上記第
２図に示す半導体記憶装置の等価回路図である。

図において３１，３２は前記第４層目の導電体層２１Ａ
，２１Ｂからなるディジット線、３３，３４は前記第１
層目の導電体層１４が延長されて形成された消去線、３
５，３６は前記第３層目の導電体層１８Ａ，１８Ｂが延
長された形成された選択線（行線）である。またＭＩ〜
Ｍ４はメモリーセルであり、各メモリーセルはコントロ
ールゲートＣＧ、フローテイングゲートＦＧ、イレース
ゲートＥＧ、ドレインＤおよびソースＳから構成され、
メモリセルＭ１，Ｍ２のドレィンＤは上記一方のディジ
ット線３１に、メモリーセルＭ３，Ｍ４のドレィンＤは
他方のディジット線３２に、そしてすべてのメモリーセ
ルＭのソースＳは接地電位点にそれぞれ接続される。次
に上記第３図に示す等価回路を用いて、この発明の半導
体記憶装置の作用を説明する。いま第３図中のメモリー
セルＭＩに注目すると、初期状態ではこのメモリーセル
ＭＩのフローティングゲートＦＧには電子が注入されて
おらず、そのしさし、電圧Ｖ州は低い状態になっている
。このメモリーセルＭＩにデータを書き込む場合には、
選択線３５に正極性の高電圧たとえば十２０ボルトを、
ディジット線３１に正極性の高電圧たとえば十２０ボル
トをそれぞれ印加することにより、メモリーセルＭＩの
ソースＳからドレインＤに向って熱電子の流れが生じ、
ソース・ドレィン間すなわちチャネル領域からこの熱電
子がフローテイングゲートＦＧに注入される。

これによってこのメモリーセルＭＩのしきい電圧ＶＴＨ
が上昇する。

なおこのデータ書き込みの時、消去線３３には高電圧た
とえば十２０ボルトのパルスを印加するか、あるいは十
５ボルト、０ボルトの直流電圧を印加してもよいし、あ
るいは開放にしてもよい。次にこのメモリーセルＭＩか
らデータを続み出す場合には、選択線３５が選択されて
メモリーセルＭＩのコントロールゲ−トＣＧに高レベル
信号（十５ボルト）が印加される。

この高レベル信号にが印加された時、しきし、電圧ＶＴ
Ｈが低くければ、このメモリーセルＭＩはオンし、一方
のディジット線３１からメモリーセルＭＩを通り接地電
位点に向って電流が流れる。一方、上記高レベル信号が
印加された時、しさし、電圧ＶＴＨが高ければ、このメ
モリーセルＭＩはオフとなり電流は流れない。この時、
メモリーセルＭＩを介して電流が流れる状態を論理“１
”レベル、電流が流れない状態を論理“０”レベルとす
れば、この装置は記憶装置として使用することができる
。またフローブィングゲートＦＧは前記したように、そ
の周囲を絶縁膜によって取り囲こまれ他とは絶縁分離さ
れているので、ここにいったん注入された電子は通常の
使用状態においては外に逃げることができず、したがっ
てデータ不揮発性の記憶装置として使用することができ
る。また一度書き込まれたデータを消去する場合には、
選択線３５およびディジット線３１それぞれを０ボルト
に設定し、消去線３３に高電圧たとえば十４０ボルトの
パルス電圧を印加する。

このような電圧を印加することにより、メモリーセルＭ
ＩのフローテイングゲートＦＧとイレースゲートＥＧと
の間にフィールドェミッション（電界放出）が生じて、
いままでフローティングゲートＦＧ‘こ蓄積されていた
電子がィレースゲートＥＧおよび消去線３３を介して外
部に流出される。この結果、このメモリーセルＭＩにし
きし、電圧ＶＴＨは、初期状態と同様に低い状態に戻る
。このように上記実施例の半導体記憶装置では、通常の
二重ゲート型のＭＯＳトランジスタのフローティングゲ
ートに対してイレースゲートを並設して１ビット分のメ
モリーセルを構成するようにしたので、次のような種々
の効果を得ることができる。

■１つのメモリーセルを１つのトランジスタで構成する
ことができ、しかもデータの電気的消去が行なえる。

したがって電気的消去型のＥＰ−ＲＯＭとして紫外線消
去型と同程度の集積度をもつものが実現できる。またパ
ッケージとして安価なプラスチックのものが使用できる
ため低コストである。■ データの書き込み、消去およ
び読み出しを単一極性の電源で行なうことができる。

すなわち、例えば書き込み時には十２０ボルト、消去時
には十４０ボルト、読み出し時には十５ボルトの正極性
の電源があればよく、また十５ボルトの電圧から昇圧回
路によって十２０ボルト、十４０ボルトを得るようにす
れば電源は十５ボルトの一つで済ませることもできる。
したがって印刷破線板等に実装した状態でデータの書き
込み、消去および読み出しが可能である。■ ビット選
択用のトランジスタがないので、ワード単位、全ビット
単位で同時にデ−夕を消去することができる。

■ データ消去の際フィールドェミッションを利用して
いるので、短時間で消去が可能である。

■ ３層のポリシリコン構造を形成するのみで他のプロ
セスを必要としないので、通常のシリコンゲートプロセ
スを用いて製造が可能である。次に第２図に示すこの発
明に係る半導体記憶装置を製造するための製造方法の一
例を、第４図ａないしｅに示すパターン平面図および第
５図ａないしｅに示すそれらの１一１′線に沿う断面図
を用いて説明する。まず、第４図ａおよび第５図ａに示
すように、Ｐ型シリコンからなる半導体基板１１の表面
に光触刻法により絶縁膜をｌＡｍ成長させてフィールド
絶縁膜１３，１３′を形成し、さらに第４図ａ中の斜線
を付した領域にＰあるいはＡｓをィンプランテーション
法あるいは拡散法によって拡散し、Ｎ＋型半導体層１９
Ｃ′を形成する。上記拡散終了後、上記フィールド絶縁
膜１３，１３′形成領域以外の領域の基板１１表面を露
出させた後、ここに熱酸化法によって１０００Ａ〜２０
００Ａと比較的膜厚の薄い酸化膜を形成して、前記ゲー
ト絶縁膜１２を形成する。次に基板１１の全体に６００
０△の厚みのポリシリコンを成長させ、これにＰあるい
はＡｓをドーピングした後、光触刻法によって第４図ｂ
の実線領域に第１層目の導電体層１４を形成する。ここ
で隣り合うフィールド絶縁膜１３′上には上記第１層目
の導電体層１４を形成していない例を示しているが、こ
れは必要に応じて形成してもよい。次に上記第１層目の
導電体層形成後、第４図ｃおよび第５図ｃに示すように
、熱酸化法によって５００Ａの厚さの絶縁膜１６を成長
させ、さらにこれに続いてＣＶＤ法により５０００Ａの
厚さのポリシリコン膜を成長させ、これを光触刻法を適
用してフローティングゲートとしての第２層目の導電体
層１５ａ，１５ｂ，１５ｃ，１５ｄを形成する。ここで
第５図ｃには、図から明らかなように、フローテイング
ゲートとなる導電体層１５ａ，１５ｂのフィード絶縁膜
１３上に延在する一方側の端部のみが絶縁膜１６を介し
て第１層目の導電体層１４と少なくとも一部が重なり合
う例を示した。そして導電体層１５ａ，１５ｂの他端に
ついては導露体層１４と重なり合っていない。フローテ
ィングゲートＦＧ形成後、第４図ｄおよび第５図ｄに示
すように、熱酸化法によって１０００〜２０００Ａの厚
さの絶縁膜１７を形成し、その上にポリシリコンを堆積
形成し、これに光触刻法を適用してコントロ−ルゲート
となる第３層目の導電体層１８Ａ，１８Ｂを形成すると
同時に第２層目の導電体層１５ａ，１５ｂ，１５ｃ，１
５ｄのセルフアラィンにより形成する。次に第４図ｅ中
の斜線を付した領域にＰあるいは＄を拡散してＮ＋型半
導体層１９Ａ，１９Ｂ，１９Ｃを形成する。さらに第４
図ｅおよび第５図ｅに示すように、基板１１全体に絶縁
膜２０および山膜を連続して堆積形成し、このＡＩ膜に
光触刻法を適用して第４層目の導電体層２１Ａ，２１Ｂ
を形成すると共に、コンタクト部分２２Ａ，２２Ｂによ
って上記Ｎ＋型半導体層１９Ａ，１９Ｂそれぞれと接続
することによりこの半導体記憶装置は完成する。第６図
ａないしｃはこの発明の第２の実施例のメモリーセルの
構成を示すものであり、第６図ａはパターン平面図、第
６図ｂは同図ａの１−１′線に沿う構造断面図、第６図
ｃは同図ａのロー０′線に沿う構造断面図である。

第６図において１１１はＰ型シリコンからなる半導体基
板であり、この基板１１１の表面にはゲート絶縁膜１１
２ａ〜１１２ｆが一定の間隔でＸＹ７トリクス状に配置
形成されている。

さらに上記基板１１１の表面には、図中上下方向に隣り
合う各箇所のゲート絶縁膜１１２ａと１１２ｄ，１１２
ｂと１１２ｅ、１１２ｃと１１２ｆを対とし、このゲー
ト絶縁膜対相互間にはフイード絶縁膜１１３，１１３′
が形成されている。また上記１箇所のフィールド絶縁糠
１１３上には、ＰあるいはＡｓを含むボリシリコンから
なる第１層目の導館体層１１４が形成されている。さら
に上記各ゲート絶縁膜１１２ａ〜１１２ｆ上には、ポリ
シリコンからなる第２層目の導電体層１１５ａ〜１１５
ｆそれぞれが互いに分離して形成されている。そして図
中第１層目の導電体層１１４に対して左側に位檀してい
る２箇所の第２層目の導電体層１１５ｂ，１１５ｅの各
右側端部には、絶縁膜１１６を介して上記第１層目の導
電体層１１４の左側端部と重なり合っている。また導電
体層１１４に対して右側に位置している２箇所の第２層
目の導電体層１１５ｃ，１１５ｆの各左側端部は、上記
絶縁膜１１６を介して導電体層１１４の右側端部と重な
り合っている。さらにまた図中左右の方向に隣り合う第
２層目の導電体層１１５ａ，１１５ｂ，１１５ｃ上には
、これを覆うように絶縁膜１１７を介して、これら各導
電体層１１５ａ，１１５ｂ，１１５ｃとほぼ同じ幅に設
定されたポリシリコンからなる第３層目の導電体層１１
８Ａが形成されると共に、これと同様に図中左右の方向
に隣り合う第２層目の導電体層１１５ｄ，１１５ｅ，１
１５ｆ−上には、これを覆うように上記絶縁膜１１７を
介して、これら各導電体層１１５ｄ，１１５ｅ，１１５
ｆとほぼ同じ幅に設定されたポリシリコンからなるもう
１つの第３層目の導電体層１１８Ｂが形成されている。
そしてまた、図中上下方向に隣り合う２箇所のゲート絶
縁膜１１２ａと１１２ｄとの間の基板１１１の表面領域
にはＮ十型半導体層１１９Ａが形成され、また２箇所の
ゲート絶縁膜１１２ｂと１１２ｅとの間の基板１１１の
表面領域にはＮ＋型半導体層１１９Ｂが、同機に２箇所
のゲート絶縁膜１ １２ｃと１１２ｅとの間の基板１１
１の表要領城にはＮ＋型０半導体層１１９Ｃが形成され
ている。さらに各ゲート絶縁膜１１２ａ〜１１２ｅに対
して、上記Ｎ＋型半導体層１１９Ａ，１１９Ｂ，１ １
９Ｃ形成側とは反対側の基板１１１の表面領域には、連
続したＮ＋型半導体層１１９Ｄが形成されてし、夕る。
また上記第３層目の導電体層１１８Ａ，１１８Ｂ上には
、絶縁膜１２０を介して山からなる配線層１２１Ａ，１
２１Ｂ，１２１Ｃ，１２１Ｄが形成されていて、このう
ち１つの配線層１２１Ａと前記Ｎ＋型半導体層１１９Ａ
とがコンタクトホール１２２Ａによって接続され、配線
層１２１ＢとＮ＋型半導体層１１９Ｂとがコンタクトホ
ール１２２Ｂによって接続され、配線層１２１Ｃと前記
第１層目の導電体層１１４とがコンタクトホール１２２
Ｃによって接続され、また配線層１２１ＤとＮ＋型半導
体層１１９Ｃとがコンタクトホール１２２Ｄによって接
続されている。そして前記Ｎ＋型半導体層１１９０は基
準電位点たとえば接地電位点に接続されている。また第
６図ａにおいて記号ＡＢＣＤを付して示す破線で囲まれ
た領域はこの半導体記憶装置の１ビット分のメモリーセ
ルを示し、このメモリーセルは第２層目の導電体層１１
５をフローティングゲート（浮遊ゲート）、第３層目の
導電体層１１８をコントロールゲート（制御ゲート）、
第１層目の導電体層１１４をィレースゲート（消去ゲ−
ト）、Ｎ＋型半導体層１１９Ｂをドレィン、Ｎ十型半導
体層１ １９ＤをソースとするＭＯＳトランジスタから
構成され、さらに第６図ｂに示す２ビット分をみた場合
、上記コントロールゲートとィレースゲートはそれぞれ
共通であり、ィレースゲートに関して左右対称に構成さ
れた一対のＭＯＳトランジスタから構成されている。

そして上記コントロールゲートは絶縁膜を介して半導体
基板１１１上に設けられ、またフローテイングゲートと
イレ−スゲートは上記コントロールゲートと基板１１１
によって挟まれた絶縁膜内に並設された構成となってい
る。またィレースゲートはフィールド絶縁膜１１３上に
形成されているため、各フローナイングゲートとイレー
スゲートとの重なり合っている部分はフィールド領域内
に存在することになる。さらに第６図ｂに示すように、
上記重なり合っている部分において、第２層目の導電体
層１１５すなわちフローティングゲートが、第１層目の
導電体層１１４すなわちィレースゲートの上言己に位置
し、基板１１１と導電体層１１４との間の距離が基板１
１１と導電体層１１５との間の距離よりも短かくなって
いる。また第６図ａから明らかなように、前記第１層目
の導電体層１１４は４ビットのメモリーセルに対して１
箇所だけ設けられ、この各１箇所の導電体層１１４は１
箇所のコンタクトホール１２２Ｃで前記配線層１２１Ｃ
と接続されている。上言己第６図に示す半導体記憶装置
の等価回路図は前記第３図に示すものと同様であり、そ
の作用も同様であるので説明は省略する。

また上言己実施例の半導体記憶装置では前記実施例装置
のもつ■〜■の効果の他に、次の■〜■の効果も得るこ
とができる。

■ ィレースゲート（第１層目の導電体層）１１４を構
成するポリシリコンによって配線をするのではなく、Ａ
Ｉからなる配線層１２１Ｃによって消去線を配線形成す
るようにしたので、この消去線と基板との間の絶縁膜の
厚さを比較的厚くすることができ、したがって消去線に
高い電圧をＥＯ加してもリークが発生することはない。

■ ィレースゲートと配線層１２１Ｃとを接続するコン
タクトホールは、メモリーセル４ビットに１箇所設けれ
ばよいので、１ビット当りのコンタクト数は１／４であ
り高集積化が可能である。■ データ書き込み時には熱
電子の注入を、消去時にはフィールドェミツションをそ
れぞれ利用するため、フ。

ーティングゲートの周囲の絶縁膜は比較的厚いものが使
用でき、不揮発特性すなわちデータ保持特性は良好とな
る。次に第６図に示すこの発明に係る半導体記憶装置を
製造するための製造方法の一例を、第７図ａないしｅに
示すパターン平面図および第８図ａないしｅに示すそれ
らの１一１′線に沿う断面図を用いて説明する。

まず、第７図ａおよび第８図ａに示すように、Ｐ型シリ
コンからなる半導体基板１１１の表面に光触刻法により
絶縁膜を１〃肌成長させてフィールド絶縁膜１１３，１
１３′を形成する。なおこのとき、フィールド絶縁膜１
１３，１１３′間には膜厚の薄い絶縁膜１２３が形成さ
れている。次に基板１１１の全面に６０００Ａの厚みに
ポリシリコンを成長させ、これにＰあるいはＡｓをドー
ピングした後、光触刻法によって第７図ｂ中実線で示す
ように上記１箇所のフィールド絶縁膜１１３上に第１層
目の導電体層１１４を形成する。ここで隣り合うフィー
ルド絶縁膜１１３′上には上記導電体層１１４を形成し
ていない例を示しているが、これは必要に応じて形成し
てもよい。次に第１層目の導電体層１１４形成後、第７
図ｃおよび第８図ｃに示すように、熱酸化法によって５
００Ａの厚さの酸化膜を成長させて前記ゲート絶縁膜１
１２ａ〜１ １２ｆおよび絶縁膜１１６を形成し、さ
らにこれに続いてＣＶＤ法により５０００△の厚さにポ
リシリコンを成長させ、これを光触刻法を適用してフロ
ーティングゲートとしての第２層目の導電体層１１５ａ
〜１１５ｆを形成する。ここで第８図ｃには、図から明
らかなように、フローテイングゲートとなる導電体層１
１５ｂ，１１５ｃのフィールド絶縁膜１１３上に延在す
る一方側の端部のみが絶縁膜１１６を介して第１層目の
導電体層１１４と少なくとも一部が重なり合う例を示し
た。そして導電体層１１５ｂ，１ １５ｃの池端につい
ては導電体層１ １４と重なり合っていない。フローテ
ィングゲート形成後は、第７図ｄおよび第８図ｄに示す
ように、熱酸化法によって１０００Ａ〜２０００Ａの厚
さの絶縁膜１１７を形成し、その上にポリシリコンを堆
積形成し、これに光触刻法を適用してコントロールゲー
トとなる第３層目の導電体層１１８Ａ，１１８Ｂを形成
すると同時に第２層目の導電体層１１５ａ〜１１５ｆを
セルフアラインにより形成する。次に第７図ｅ中の斜線
を付した領域にＰあるいは兆を拡散してドレィンとなる
Ｎ＋型半導体層１１９Ａ，１１９Ｂ，１１９Ｃおよびソ
ースとなるＮ＋型半導体層１１９Ｄそれぞれ形成する。
さらに第７図ｅおよび第８図ｅに示すように、基板Ｉ１
１全体に絶縁膜１２０および山膜を連続して堆積形成し
、このＡＩ膜に光触刻法を適用して配線層１２１Ａ，１
２１Ｂ，１２１Ｃ，１２１Ｄを形成する。なおこのとき
予めコンタクトホール１２２Ａ，１２２Ｂ，１２２Ｃ，
１２２０を開孔しておき、コンタクトホール１２２Ａ，
１２２Ｂ，１２２ＤそれぞれによってＮ＋型半導体層１
１９Ａ，１１９Ｂ，１１９Ｃと配線層１２１Ａ，１２１
Ｂ，１２１Ｄそれぞれを、コンタクトホール１２２Ｃに
よって第１層目の導電体層１１４と配線層１２１Ｃとを
接続することによりこの半導体記憶装置は完成する。第
９図はこの発明の一実施例を示すもので、前記第２図ま
たは第６図に示す半導体記憶装置を用いてＭＸＮビット
の半導体記憶装置を構成したものである。

図においてＭ，．，・・……・ＭＩＭ，…．・・．・・
ＭＮ・，・・・・・・・・・ＮＮＭは、列方向にＮ個お
よび行方向にＭ個マトリクス状に配置形成された各１ビ
ットのメモリーセルであり、これら各メモリーセルは前
記と同様にコントロールゲートＣＧ、フロー７イングゲ
ートＦＧ、イレースゲートＥＧ、ドレインＤおよびソー
スＳから構成される。そして同一列に配置された各個の
メモリーセルのドレィンＤは、Ｎ本の各ディジット線４
１，〜４１Ｎそれぞれに共通接続されている。また上言
己Ｎ本のディジット線４１，〜４１Ｎは、列アドレスが
入力されデータ読み出し時あるいはデータ書き込み時に
その列アドレスに応じて１つの出力端が選択されこの選
択された出力端のみから高レベル信号、たとえば十５、
十２０ボルトを出力し、選択されない出力端すべてから
低レベル信号、たとえば０ボルトを出力する列デコ−ダ
４２の出力端に接続されている。さらに同一行に配置さ
れたＮ個のメモリーセルのコントロールゲートＣＧは、
Ｍ本の行選択線４３，〜４３Ｍそれぞれに共通接続され
ている。さらに上記Ｍ本の行選択線４３，〜４３Ｍは、
行アドレスが入力されデータ読み出し時あるいはデータ
書き込み時にその行アドレスに応じて１つの出力端が選
択されこの選択された出力端のみから高レベル信号を出
力し、選択されない出力端すべてから低レベル信号を出
力する行デコ−ダ４４の出力端に接続されている。また
すべてのメモリーセルのイレースゲートＥＧは共通接続
され、さらに保護抵抗４５を介して消去端子４６に接続
されている。そしてすべてのメモリーセルのソースＳは
共通接続されさらに接地電位点に接続されている。上記
消去端子４６は上記各メモリーセルに記憶されているデ
ータを消去する際にデータ消去電圧、たとえば十４０ボ
ルトが印加されるようになっている。

このような構成でなる記憶装置において、浮遊ゲートＦ
Ｇと制御ゲートＣＧとの間の容量をＣＦｃとすると、浮
遊ゲートＦＧに−Ｑの電荷（電子）が入れば、そのメモ
リーセルのトランジスタの関値電圧の変化分△ＶＴは、
△ｖＴ：希 ・・．・・．・・仙となる。

従って一Ｑの電荷が入ったことにより、‘１｝式のよう
に関値電圧が変化するから、メモリーセルの記憶データ
“１”或いは“０”を判定できる。一方、消去端子４６
を介して消去ゲートＥＧに電圧ＶＥを印加すると、△Ｖ
Ｔは△ＶＴ：生毒害生 肌州 で示される。

ここでＣＦ８は浮遊ゲートＦＯと消去ゲートＥＧ間の容
量である。このように△ＶＴは‘２）式で表わされ、見
かけ上浮遊ゲートに蓄積された電荷−Ｑは、消去ゲート
ＥＧに電圧ＶＢを印加することにより、減らしたり増加
させたりすることができ、浮遊ゲートＦＧ中に注入され
た電圧量を、定量的に消去ゲートＥＧに印加した電圧に
より知ることができる。即ち或る△ＶＴを得るために必
要な消去ゲート印加電圧ＶＥが測定でき、‘２ー式より
Ｑが分かる。上記電荷量Ｑの測定法の具体例を示せば、
デコーダ４２，４４によりメモリーセルを選択し、消去
端子４６の電圧Ｖ８を変化させて前記選択メモリーセル
のディジット線のデータが反転する時の電圧ＶＥを知れ
ばよい。

またデータ書き込み直後の電荷量Ｑをまず測定し、次に
所定期間が経過してから再び電荷量Ｑを測定すれば、両
漁り定結果から経年変化による電荷減衰量を定量的に予
測することができ、従って各メモリーセルの保持特性を
推定できることから、メモリーセルの保持特性の悪いビ
ットを予めスクリーニングできるものである。一方効率
よく電荷量Ｑを知るためには、■式かりＣＦＥ〜〜ＣＦ
ｃ …・・・・・・【３｝
の方がよいが、書き込み効率上からは、ＣＦＣ＞ＣＦは
………ｔ４１の傾向がより大の
方がよく、従って容量Ｃ風はある程度以下の大きさを具
備することが要求されるため、上記書き込み効率上及び
電荷量チェックの上からｃＦＣ＞ｃＦＥ≧学 ．
・・．・・．・・【５’を満足することが望ましい。

第１０図は上記第９図に示す実施例の第１の変形例の構
成図であり、前記抵抗４５と前記消去端子４６との間に
、一端が接地電位点に接続された抵抗４７の他端を接続
するようにしたものである。

このような構成にすると、データ非消却時に消去端子４
６がオープン状態になっても、抵抗４７により各メモリ
ーセルのィレースゲートＥＧは接地電位に設定されてフ
ローティング状態になることがないので、ノイズによる
誤動作の防止が計れる。またデータ非消去時、ィレース
ゲートＥＧは接地電位に設定されるため、フローティン
グゲートＦＯとィレースゲートＥＧとの間の前記重なり
合い部分におけるカップリングによりフローテイングゲ
ートＦＧがより接地電位に近い電位にバイアスされるこ
とになり、この結果メモリーセルの閥値電圧ＶＴＨは深
くなる。第１１図は第９図に示す実施例の第２の変形例
の構成図であり、上記第１０図の抵抗４７の代りに、前
記抵抗４５と前記消去端子４６との間に、一端が正極性
の電源電圧Ｖｃｃ（十５ボルト）印加点に接続された抵
抗４８の他端を接続するようにしたものである。

このような構成にすると、上記と同様、データ非消去時
に消去端子４６がオープン状態になっても、抵抗４８に
より各メモリーセルのィレースゲートＥＧはＶｃ。電位
に設定されてフローティング状態になることがないので
、ノイズによる誤動作の防止が計れる。またデータ非消
去時、ィレースゲートＥＧはＶｃ。電位に設定されるた
め、前記と同様にフローテイングゲートＦＧとィレース
ゲートＥＧとの間の重なり合い部分におけるカップリン
グによりフローテイングゲートＦＧがよりＶｃｃ電位に
近い電位にバイアスされることになり、この結果メモリ
ーセルの閥値電圧は浅くなる。第１２図は第９図に示す
実施例の第３の変形例の構成図であり、第９図の回路に
第１０図中の抵抗４７と第１１図中の抵抗４８とを両方
設けるようにしたものである。

このような構成にすると、データ非消去時、イレースゲ
ートＥＧは接地電位とＶｃｃ電位との間のある電位に設
定されることになる。なお、本発明は上記実施例のみに
限定されるものではなく、種々の応用が可能である。

例えば第２図または第６図において第２層目の導電体層
１５または１１５の各右側端部或いは各左側端部のみが
第１層目の導電体層１４または１１４の少なくとも一部
と重なり合っている場合につき説明したが、これは導電
体層１５または１１５の両端部が導電体層１４または１
１４と重なり合うようにしてもよい。以上説明した如く
本発明の半導体記魔装置は、１つのメモリーセルを１つ
のトランジスタで構成することができしかもデータを電
気的に消去できるものであるため、集積度、コスト等の
面で従来の問題点が改善でき、またメモリーセルに注入
された電荷量を測定できるため、電荷の注入具合とかデ
ータ保持特性を知ることができるものである。

【図面の簡単な説明】

第１図は従釆のＥ坪−ＲＯＭの１つのメモリーセル部分
の構成図、第２図ａないしｄはこの発明の第１の実施例
のメモリーセルの構成を示すものであり、第２図ａはパ
ターン平面図、第２図ｂは同図ａの１−１′線に沿う構
造断面図、第２図ｃは同図ａのローＤ′線に沿う構造断
面図、第２図ｄは同図ａのｍ−ｍ′線に沿う構造断面図
、第３図は第２図に示す装置の等価回路図、第４図ａな
いしｅおよび第５図ａないしｅはそれぞれ上記第２図に
示す装置を製造するための製造方法の一例を説明するた
めのもので、第４図ａないしｅはパターン平面図、第５
図ａないしｅは第４図ａないしｅの各１一１′線に沿う
断面図、第６図ａないしｅはこの発明の第２の実施例の
メモリーセルの構成を示すものであり、第６図ａはパタ
ーン平面図、第６図ｂは同図ａの１−１′線に沿う構造
断面図、第６図ｃは同図ａのロー０′線に沿う構造断面
図、第７図ａないしｅおよび第８図ａないしｅはそれぞ
れ上記第６図に示す装置を製造するための製造方法の一
例を説明するためのもので、第７図ａないしｅはパ夕−
ン平面図、第８図ａないしｅは第７図ａないしｅの各１
−１′線に沿う断面図、第９図はこの発明の一実施例の
回路構成図、第１０図は上言己実施例の第１の変形例の
回路構成図、第１１図は上記実施例の第２の変形例の回
路構成図、第１２図は上記実施例の第３の変形例の回路
構成図である。 １１，１１１・・…・半導体基板、１２，１１２・・・
…ゲート絶縁膜、１３，１１３・・・・・・フィールド
絶縁膜、１４，１ １４・・・・・・第１層目の導電体
層（ィレースゲート）、１５，１１５……第２層目の導
電体層（フローティングゲート）、１６，１１６，１７
，１１７，２０，１２０，１２３・・・・・・絶縁膜、
１８，１１８・・・・・・第３層目の導電体層（コント
ロールゲート）、１９，１１９・・・・・・Ｎ十型半導
体層、２１・・・・・・第４層目の導電体層、１２１・
・・・・・配線層、２２，１２２・・・・・・コンタク
トホール、３１，３２……ディジット線、３３，３４・
・・…消去線、３５，−３６・・・・・・選択線、Ｍ１
，Ｍ２，Ｍ３，Ｍ４・・…・メモＩＪーセル、ＣＧ・・
・・・・コントロールゲート（制御ゲート）、ＦＧ……
フローテイングゲート（浮遊ゲート）、ＥＧ・・・・・
・ィレースゲート（消去ゲート）、Ｄ……ドレイン、Ｓ
……ソース、Ｍ，．〜Ｍ，Ｍ〜ＭＮ，〜ＭＮＭ……メモ
リーセル、４１……ディジット線、４２……列デコーダ
、４３……行選択線、４４・・…・行デコーダ、４５，
４７，４８・・・・・・抵抗、４６・・・・・・消去端
子。 第１図第２図 第２図 第３図 第４図 第５図 第７図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図

Claims (1)

1. 【特許請求の範囲】 １ 半導体基体上に絶縁膜を介して設けられる制御ゲー
   トと、この制御ゲートと前記基体によつて挾まれた前記
   絶縁膜内に設けられる消去ゲートと、前記絶縁膜内に前
   記消去ゲートと並設されるその端部が絶縁膜を介して消
   去ゲートの少なくとも一部と重なり合つている浮遊ゲー
   トと、ソース及びドレインとから構成されたメモリーセ
   ルを設け、該メモリーセルの消去ゲートに与える電圧を
   変化させ浮遊ゲートに蓄積された電荷量を測定する手段
   を設けたことを特徴とする半導体記憶装置。 ２ 前記手段は、前記メモリーセルの消去ゲートに与え
   られる電圧を変化させた際前記メモリーセルの動作が反
   転する時の電圧を測定するものである特許請求の範囲第
   １項に記載の半導体記憶装置。