JP2003123500A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2003123500A JP2003123500A JP2001314904A JP2001314904A JP2003123500A JP 2003123500 A JP2003123500 A JP 2003123500A JP 2001314904 A JP2001314904 A JP 2001314904A JP 2001314904 A JP2001314904 A JP 2001314904A JP 2003123500 A JP2003123500 A JP 2003123500A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- address signal
- test
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0405—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals comprising complete test loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1208—Error catch memory
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 歩留りが高く、テスト時間が短くて済む半導
体装置を提供する。 【解決手段】 半導体集積回路装置１の複数のメモリチ
ップ２〜４の各々において、パターン発生試験回路９お
よび救済解析回路１０によってメモリ回路５の不良メモ
リセルＭＣのアドレス信号を求め、そのアドレス信号を
置換記憶回路１１に格納し、置換記憶回路１１から読出
したアドレス信号を置換救済回路１２にセットして、不
良メモリセルＭＣをスペアメモリセルＳＭＣで置換す
る。パッケージング後でも不良メモリセルＭＣをスペア
メモリセルＳＭＣで置換できるので歩留りが向上し、複
数のメモリチップ２〜４を並列にテストするのでテスト
時間が短くて済む。
体装置を提供する。 【解決手段】 半導体集積回路装置１の複数のメモリチ
ップ２〜４の各々において、パターン発生試験回路９お
よび救済解析回路１０によってメモリ回路５の不良メモ
リセルＭＣのアドレス信号を求め、そのアドレス信号を
置換記憶回路１１に格納し、置換記憶回路１１から読出
したアドレス信号を置換救済回路１２にセットして、不
良メモリセルＭＣをスペアメモリセルＳＭＣで置換す
る。パッケージング後でも不良メモリセルＭＣをスペア
メモリセルＳＭＣで置換できるので歩留りが向上し、複
数のメモリチップ２〜４を並列にテストするのでテスト
時間が短くて済む。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、複数のメモリチップを備えた半導体装置に関
する。
し、特に、複数のメモリチップを備えた半導体装置に関
する。
【０００２】
【従来の技術】従来より、複数種類の複数のメモリチッ
プを１つのパッケージ内に収容した半導体集積回路装置
が知られている。従来の半導体集積回路装置では、各メ
モリチップごとに個別のテスト規格でウエハテストを行
ない、不良メモリセルをスペアメモリセルで置換して不
良メモリセルを救済した後、再度テストを行なって全メ
モリセルが正常なメモリチップを選別し、ダイシングお
よびパッケージングを行なっていた。その際の不良メモ
リセルの救済は、レーザトリミング装置でヒューズをブ
ローすることによって不良メモリセルのアドレス信号を
プログラムし、そのアドレス信号が入力された場合は不
良メモリセルの代わりにスペアメモリセルを選択するこ
とにより行なわれている。
プを１つのパッケージ内に収容した半導体集積回路装置
が知られている。従来の半導体集積回路装置では、各メ
モリチップごとに個別のテスト規格でウエハテストを行
ない、不良メモリセルをスペアメモリセルで置換して不
良メモリセルを救済した後、再度テストを行なって全メ
モリセルが正常なメモリチップを選別し、ダイシングお
よびパッケージングを行なっていた。その際の不良メモ
リセルの救済は、レーザトリミング装置でヒューズをブ
ローすることによって不良メモリセルのアドレス信号を
プログラムし、そのアドレス信号が入力された場合は不
良メモリセルの代わりにスペアメモリセルを選択するこ
とにより行なわれている。
【０００３】また、パッケージング後でも種々の要因に
よって不良になるメモリセルがあるので、パッケージン
グ後に再度テストを行なって複数種類の複数のメモリチ
ップの全メモリセルが正常な半導体集積回路装置のみを
製品として出荷している。
よって不良になるメモリセルがあるので、パッケージン
グ後に再度テストを行なって複数種類の複数のメモリチ
ップの全メモリセルが正常な半導体集積回路装置のみを
製品として出荷している。
【０００４】
【発明が解決しようとする課題】しかし、従来の半導体
集積回路装置では、パッケージング後に不良が発生して
も救済することができなかったので、半導体集積回路装
置にたとえば３つのメモリチップが収容されているもの
として３つのメモリチップのパッケージング後における
歩留まりをそれぞれａ％，ｂ％，ｃ％とすると、総合歩
留まりはａ％×ｂ％×ｃ％に低下してしまう。
集積回路装置では、パッケージング後に不良が発生して
も救済することができなかったので、半導体集積回路装
置にたとえば３つのメモリチップが収容されているもの
として３つのメモリチップのパッケージング後における
歩留まりをそれぞれａ％，ｂ％，ｃ％とすると、総合歩
留まりはａ％×ｂ％×ｃ％に低下してしまう。
【０００５】また、パッケージング後のテストでは、半
導体集積回路装置に内蔵されている複数のメモリチップ
を１つずつシリアルにテストしていたので、テスト時間
が長くなるという問題があった。
導体集積回路装置に内蔵されている複数のメモリチップ
を１つずつシリアルにテストしていたので、テスト時間
が長くなるという問題があった。
【０００６】それゆえに、この発明の主たる目的は、歩
留まりが高く、テスト時間が短くて済む半導体装置を提
供することである。
留まりが高く、テスト時間が短くて済む半導体装置を提
供することである。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置は、複数のメモリチップ、テスト回路、不揮発性メモ
リおよび転送制御回路を備える。複数のメモリチップの
各々には、それぞれに固有のアドレス信号が予め割当て
られた複数のメモリセルと、複数のメモリセルのうちの
不良なメモリセルと置換するためのスペアメモリセル
と、不良なメモリセルのアドレス信号を保持するための
保持回路と、アドレス信号を受け、受けたアドレス信号
が保持回路に保持されているアドレス信号と同じである
場合は受けたアドレス信号に対応するメモリセルの代わ
りにスペアメモリセルを選択し、受けたアドレス信号が
保持回路に保持されているアドレス信号と異なる場合は
受けたアドレス信号に対応するメモリセルを選択するメ
モリセル選択回路と、メモリセル選択回路によって選択
されたメモリセルのデータ信号の書込／読出を行なう書
込／読出回路とが設けられている。テスト回路は、複数
のメモリチップを並列にテストし、各メモリチップの複
数のメモリセルのうちの不良なメモリセルのアドレス信
号を求める。不揮発性メモリは、テスト回路によって求
められたアドレス信号を記憶する。転送制御回路は、不
揮発性メモリからアドレス信号を読出し、そのアドレス
信号に対応するメモリチップの保持回路に転送する。
置は、複数のメモリチップ、テスト回路、不揮発性メモ
リおよび転送制御回路を備える。複数のメモリチップの
各々には、それぞれに固有のアドレス信号が予め割当て
られた複数のメモリセルと、複数のメモリセルのうちの
不良なメモリセルと置換するためのスペアメモリセル
と、不良なメモリセルのアドレス信号を保持するための
保持回路と、アドレス信号を受け、受けたアドレス信号
が保持回路に保持されているアドレス信号と同じである
場合は受けたアドレス信号に対応するメモリセルの代わ
りにスペアメモリセルを選択し、受けたアドレス信号が
保持回路に保持されているアドレス信号と異なる場合は
受けたアドレス信号に対応するメモリセルを選択するメ
モリセル選択回路と、メモリセル選択回路によって選択
されたメモリセルのデータ信号の書込／読出を行なう書
込／読出回路とが設けられている。テスト回路は、複数
のメモリチップを並列にテストし、各メモリチップの複
数のメモリセルのうちの不良なメモリセルのアドレス信
号を求める。不揮発性メモリは、テスト回路によって求
められたアドレス信号を記憶する。転送制御回路は、不
揮発性メモリからアドレス信号を読出し、そのアドレス
信号に対応するメモリチップの保持回路に転送する。
【０００８】好ましくは、テスト回路は、それぞれ複数
のメモリチップに対応して設けられた複数の副テスト回
路を含む。各副テスト回路は、対応のメモリチップに設
けられて対応のメモリチップをテストし、対応のメモリ
チップの複数のメモリセルのうちの不良なメモリセルの
アドレス信号を求める。不揮発性メモリは、それぞれ複
数のメモリチップに対応して設けられた複数の副不揮発
性メモリを含む。各副不揮発性メモリは、対応のメモリ
チップに設けられ、対応の副テスト回路によって求めら
れたアドレス信号を記憶する。各副不揮発性メモリから
読出されたアドレス信号は、対応の保持回路に転送され
る。
のメモリチップに対応して設けられた複数の副テスト回
路を含む。各副テスト回路は、対応のメモリチップに設
けられて対応のメモリチップをテストし、対応のメモリ
チップの複数のメモリセルのうちの不良なメモリセルの
アドレス信号を求める。不揮発性メモリは、それぞれ複
数のメモリチップに対応して設けられた複数の副不揮発
性メモリを含む。各副不揮発性メモリは、対応のメモリ
チップに設けられ、対応の副テスト回路によって求めら
れたアドレス信号を記憶する。各副不揮発性メモリから
読出されたアドレス信号は、対応の保持回路に転送され
る。
【０００９】また好ましくは、テスト回路は、それぞれ
複数のメモリチップに対応して設けられた複数の副テス
ト回路を含む。各副テスト回路は、対応のメモリチップ
に設けられて対応のメモリチップをテストし、対応のメ
モリチップの複数のメモリセルのうちの不良なメモリセ
ルのアドレス信号を求める。不揮発性メモリは、複数の
メモリチップのうちの予め定められたメモリチップに設
けられ、各副テスト回路によって求められたアドレス信
号を記憶する。複数のメモリチップの保持回路は直列接
続される。不揮発性メモリから読出されたアドレス信号
は、ある保持回路を介して他の保持回路に転送される。
複数のメモリチップに対応して設けられた複数の副テス
ト回路を含む。各副テスト回路は、対応のメモリチップ
に設けられて対応のメモリチップをテストし、対応のメ
モリチップの複数のメモリセルのうちの不良なメモリセ
ルのアドレス信号を求める。不揮発性メモリは、複数の
メモリチップのうちの予め定められたメモリチップに設
けられ、各副テスト回路によって求められたアドレス信
号を記憶する。複数のメモリチップの保持回路は直列接
続される。不揮発性メモリから読出されたアドレス信号
は、ある保持回路を介して他の保持回路に転送される。
【００１０】また好ましくは、テスト回路および不揮発
性メモリは、複数のメモリチップのうちの予め定められ
たメモリチップに設けられる。複数のメモリチップの保
持回路は直列接続される。不揮発性メモリから読出され
たアドレス信号は、ある保持回路を介して他の保持回路
に転送される。
性メモリは、複数のメモリチップのうちの予め定められ
たメモリチップに設けられる。複数のメモリチップの保
持回路は直列接続される。不揮発性メモリから読出され
たアドレス信号は、ある保持回路を介して他の保持回路
に転送される。
【００１１】また好ましくは、さらに、複数のメモリチ
ップとは別個のテストチップが設けられる。テスト回路
はテストチップに設けられる。不揮発性メモリは、複数
のメモリチップのうちの予め定められたメモリチップに
設けられる。複数のメモリチップの保持回路は直列接続
される。不揮発性メモリから読出されたアドレス信号
は、ある保持回路を介して他の保持回路に転送される。
ップとは別個のテストチップが設けられる。テスト回路
はテストチップに設けられる。不揮発性メモリは、複数
のメモリチップのうちの予め定められたメモリチップに
設けられる。複数のメモリチップの保持回路は直列接続
される。不揮発性メモリから読出されたアドレス信号
は、ある保持回路を介して他の保持回路に転送される。
【００１２】また好ましくは、予め定められたメモリチ
ップはフラッシュメモリであり、不揮発性メモリはフラ
ッシュメモリである。
ップはフラッシュメモリであり、不揮発性メモリはフラ
ッシュメモリである。
【００１３】また好ましくは、さらに、複数のメモリチ
ップとは別個のテストチップが設けられる。テスト回路
および不揮発性メモリはテストチップに設けられる。複
数のメモリチップの保持回路は不揮発性メモリに対して
並列に接続される。不揮発性メモリから読出されたアド
レス信号は、対応の保持回路に直接転送される。
ップとは別個のテストチップが設けられる。テスト回路
および不揮発性メモリはテストチップに設けられる。複
数のメモリチップの保持回路は不揮発性メモリに対して
並列に接続される。不揮発性メモリから読出されたアド
レス信号は、対応の保持回路に直接転送される。
【００１４】また好ましくは、さらに、少なくとも１つ
のヒューズを含み、ヒューズがブローされているか否か
に基づいて不良なメモリセルのアドレス信号をプログラ
ムするためのプログラム回路が各メモリチップに設けら
れる。メモリセル選択回路は、受けたアドレス信号が対
応のプログラム回路にプログラムされているアドレス信
号および対応の保持回路に保持されているアドレス信号
のうちのいずれかのアドレス信号と同じである場合は、
受けたアドレス信号に対応するメモリセルの代わりに対
応のスペアメモリセルを選択し、受けたアドレス信号が
対応のプログラム回路にプログラムされているアドレス
信号および対応の保持回路に保持されているアドレス信
号のうちのいずれのアドレス信号とも異なる場合は、受
けたアドレス信号に対応するメモリセルを選択する。
のヒューズを含み、ヒューズがブローされているか否か
に基づいて不良なメモリセルのアドレス信号をプログラ
ムするためのプログラム回路が各メモリチップに設けら
れる。メモリセル選択回路は、受けたアドレス信号が対
応のプログラム回路にプログラムされているアドレス信
号および対応の保持回路に保持されているアドレス信号
のうちのいずれかのアドレス信号と同じである場合は、
受けたアドレス信号に対応するメモリセルの代わりに対
応のスペアメモリセルを選択し、受けたアドレス信号が
対応のプログラム回路にプログラムされているアドレス
信号および対応の保持回路に保持されているアドレス信
号のうちのいずれのアドレス信号とも異なる場合は、受
けたアドレス信号に対応するメモリセルを選択する。
【００１５】また好ましくは、さらに、プログラム回路
にプログラムされたアドレス信号を読出して外部に取出
すための読出回路が設けられる。
にプログラムされたアドレス信号を読出して外部に取出
すための読出回路が設けられる。
【００１６】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１による半導体集積回路装置１の構成を
示すブロック図である。図１において、この半導体集積
回路装置１は複数種類、複数（図では３種類、３つ）の
メモリチップ２〜４、データバスＤＢおよび信号バスＳ
Ｂを備え、メモリチップ２〜４の各々はメモリ回路５を
備える。
明の実施の形態１による半導体集積回路装置１の構成を
示すブロック図である。図１において、この半導体集積
回路装置１は複数種類、複数（図では３種類、３つ）の
メモリチップ２〜４、データバスＤＢおよび信号バスＳ
Ｂを備え、メモリチップ２〜４の各々はメモリ回路５を
備える。
【００１７】メモリ回路５は、図２に示すように、メモ
リアレイ１３、行デコーダ１４、冗長行デコーダ１５、
列デコーダ１６、冗長列デコーダ１７、読出／書込回路
１８、および制御回路１９を含む。メモリアレイ１３
は、複数行複数列に配置された複数のメモリセルＭＣ
と、それぞれ複数行に対応して設けられた複数のワード
線ＷＬと、それぞれ複数列に対応して設けられた複数の
ビット線ＢＬとを含む。またメモリアレイ１３は、複数
のビット線ＢＬと交差して配置された所定数のスペアワ
ード線ＳＷＬと、複数のワード線ＷＬと交差して配置さ
れた所定数のスペアビット線ＳＢＬと、ビット線ＢＬと
スペアワード線ＳＷＬの各交差部およびワード線ＷＬと
スペアビット線ＳＢＬの各交差部に配置されたスペアメ
モリセルＳＭＣとを含む。
リアレイ１３、行デコーダ１４、冗長行デコーダ１５、
列デコーダ１６、冗長列デコーダ１７、読出／書込回路
１８、および制御回路１９を含む。メモリアレイ１３
は、複数行複数列に配置された複数のメモリセルＭＣ
と、それぞれ複数行に対応して設けられた複数のワード
線ＷＬと、それぞれ複数列に対応して設けられた複数の
ビット線ＢＬとを含む。またメモリアレイ１３は、複数
のビット線ＢＬと交差して配置された所定数のスペアワ
ード線ＳＷＬと、複数のワード線ＷＬと交差して配置さ
れた所定数のスペアビット線ＳＢＬと、ビット線ＢＬと
スペアワード線ＳＷＬの各交差部およびワード線ＷＬと
スペアビット線ＳＢＬの各交差部に配置されたスペアメ
モリセルＳＭＣとを含む。
【００１８】行デコーダ１４は、行アドレス信号ＲＡ０
〜ＲＡｍ（ただし、ｍは０以上の整数である）に従っ
て、複数のワード線ＷＬのうちのいずれかのワード線Ｗ
Ｌを選択する。冗長行デコーダ１５は、信号φＲＥが活
性化レベルの「Ｈ」レベルにされたことに応じて活性化
され、不良行アドレス信号φＲＡ０〜φＲＡｍと行アド
レス信号ＲＡ０〜ＲＡｍとが一致したことに応じて、行
デコーダ１４を非活性化させるとともに、所定のスペア
ワード線ＳＷＬを選択する。
〜ＲＡｍ（ただし、ｍは０以上の整数である）に従っ
て、複数のワード線ＷＬのうちのいずれかのワード線Ｗ
Ｌを選択する。冗長行デコーダ１５は、信号φＲＥが活
性化レベルの「Ｈ」レベルにされたことに応じて活性化
され、不良行アドレス信号φＲＡ０〜φＲＡｍと行アド
レス信号ＲＡ０〜ＲＡｍとが一致したことに応じて、行
デコーダ１４を非活性化させるとともに、所定のスペア
ワード線ＳＷＬを選択する。
【００１９】列デコーダ１６は、列アドレス信号ＣＡ０
〜ＣＡｍに従って、複数のビット線ＢＬのうちのいずれ
かのビット線ＢＬを選択する。冗長列デコーダ１７は、
信号φＣＥが活性化レベルの「Ｈ」レベルにされたこと
に応じて活性化され、不良列アドレス信号φＣＡ０〜φ
ＣＡｍと列アドレス信号ＣＡ０〜ＣＡｍとが一致したこ
とに応じて、列デコーダ１６を非活性化させるととも
に、所定のスペアビット線ＳＢＬを選択する。
〜ＣＡｍに従って、複数のビット線ＢＬのうちのいずれ
かのビット線ＢＬを選択する。冗長列デコーダ１７は、
信号φＣＥが活性化レベルの「Ｈ」レベルにされたこと
に応じて活性化され、不良列アドレス信号φＣＡ０〜φ
ＣＡｍと列アドレス信号ＣＡ０〜ＣＡｍとが一致したこ
とに応じて、列デコーダ１６を非活性化させるととも
に、所定のスペアビット線ＳＢＬを選択する。
【００２０】読出／書込回路１８は、行デコーダ１４ま
たは１５によって選択されたワード線ＷＬまたはＳＷＬ
と列デコーダ１６または１７によって選択されたビット
線ＢＬまたはＳＢＬとの交差部のメモリセルＭＣまたは
ＳＭＣのデータＱ／Ｄの読出／書込を行なう。制御回路
１９は、制御信号ＣＮＴに従って、メモリ回路５全体を
制御する。
たは１５によって選択されたワード線ＷＬまたはＳＷＬ
と列デコーダ１６または１７によって選択されたビット
線ＢＬまたはＳＢＬとの交差部のメモリセルＭＣまたは
ＳＭＣのデータＱ／Ｄの読出／書込を行なう。制御回路
１９は、制御信号ＣＮＴに従って、メモリ回路５全体を
制御する。
【００２１】ここで、行選択動作について補足してお
く。図および説明の簡単化のため、図３に示すように、
ワード線ＷＬの数を８本とし、スペアワード線ＳＷＬの
数を１本とする。８本のワード線ＷＬ０〜ＷＬ７には、
それぞれ行アドレス信号ＲＡ０〜ＲＡ２＝０００，００
１，…，１１１が予め割当てられている。行デコーダ１
４は、冗長行デコーダ１５からのビット信号φＨが非活
性化レベルの「Ｌ」レベルの場合に活性化され、入力さ
れた行アドレス信号ＲＡ０〜ＲＡ２に対応するワード線
ＷＬを選択し、ワード線ＷＬを選択レベルにして各メモ
リセルＭＣを活性化させる。ヒット信号φＨが活性化レ
ベルの「Ｈ」レベルの場合は、行デコーダ１４は非活性
化され、８本のワード線ＷＬ０〜ＷＬ７はともに非選択
レベルに固定される。
く。図および説明の簡単化のため、図３に示すように、
ワード線ＷＬの数を８本とし、スペアワード線ＳＷＬの
数を１本とする。８本のワード線ＷＬ０〜ＷＬ７には、
それぞれ行アドレス信号ＲＡ０〜ＲＡ２＝０００，００
１，…，１１１が予め割当てられている。行デコーダ１
４は、冗長行デコーダ１５からのビット信号φＨが非活
性化レベルの「Ｌ」レベルの場合に活性化され、入力さ
れた行アドレス信号ＲＡ０〜ＲＡ２に対応するワード線
ＷＬを選択し、ワード線ＷＬを選択レベルにして各メモ
リセルＭＣを活性化させる。ヒット信号φＨが活性化レ
ベルの「Ｈ」レベルの場合は、行デコーダ１４は非活性
化され、８本のワード線ＷＬ０〜ＷＬ７はともに非選択
レベルに固定される。
【００２２】冗長行デコーダ１５は、図４に示すよう
に、ＥＸ−ＯＲゲート２０〜２２、インバータ２３、Ｎ
ＯＲゲート２４およびワードドライバ２５を含む。行ア
ドレス信号ＲＡ０〜ＲＡ２は、それぞれＥＸ−ＯＲゲー
ト２０〜２２の一方入力ノードに入力される。不良行ア
ドレス信号φＲＡ０〜φＲＡ２は、それぞれＥＸ−ＯＲ
ゲート２０〜２２の他方入力ノードに入力される。活性
化信号φＲＥは、インバータ２３に入力される。ＮＯＲ
ゲート２４は、ＥＸ−ＯＲゲート２０〜２２およびイン
バータ２３の出力信号を受け、ヒット信号φＨを出力す
る。ワードドライバ２５は、ヒット信号φＨが活性化レ
ベルの「Ｈ」レベルにされたことに応じて、スペアワー
ド線ＳＷＬを選択レベルにする。
に、ＥＸ−ＯＲゲート２０〜２２、インバータ２３、Ｎ
ＯＲゲート２４およびワードドライバ２５を含む。行ア
ドレス信号ＲＡ０〜ＲＡ２は、それぞれＥＸ−ＯＲゲー
ト２０〜２２の一方入力ノードに入力される。不良行ア
ドレス信号φＲＡ０〜φＲＡ２は、それぞれＥＸ−ＯＲ
ゲート２０〜２２の他方入力ノードに入力される。活性
化信号φＲＥは、インバータ２３に入力される。ＮＯＲ
ゲート２４は、ＥＸ−ＯＲゲート２０〜２２およびイン
バータ２３の出力信号を受け、ヒット信号φＨを出力す
る。ワードドライバ２５は、ヒット信号φＨが活性化レ
ベルの「Ｈ」レベルにされたことに応じて、スペアワー
ド線ＳＷＬを選択レベルにする。
【００２３】信号ＲＡ０とφＲＡ０，ＲＡ１とφＲＡ
１，ＲＡ２とφＲＡ２の論理レベルがすべて一致し、か
つ信号φＲＥが「Ｈ」レベルの場合は、ＥＸ−ＯＲゲー
ト２０〜２２およびインバータ２３の出力信号はともに
「Ｌ」レベルになり、ＮＯＲゲート２４の出力信号φＨ
が「Ｈ」レベルにされてスペアワード線ＳＷＬが選択レ
ベルにされる。
１，ＲＡ２とφＲＡ２の論理レベルがすべて一致し、か
つ信号φＲＥが「Ｈ」レベルの場合は、ＥＸ−ＯＲゲー
ト２０〜２２およびインバータ２３の出力信号はともに
「Ｌ」レベルになり、ＮＯＲゲート２４の出力信号φＨ
が「Ｈ」レベルにされてスペアワード線ＳＷＬが選択レ
ベルにされる。
【００２４】信号ＲＡ０とφＲＡ０，ＲＡ１とφＲＡ
１，ＲＡ２とφＲＡ２のうちの少なくとも１対の論理レ
ベルが一致しない場合または信号φＲＥが「Ｌ」レベル
の場合は、ＥＸ−ＯＲゲート２０〜２２およびインバー
タ２３の出力信号のうちの少なくとも１つが「Ｈ」レベ
ルになり、ＮＯＲゲート２４の出力信号φＨが「Ｌ」レ
ベルにされ、スペアワード線ＳＷＬが非選択レベルにさ
れる。列デコーダ１６および冗長列デコーダ１７も行デ
コーダ１４および冗長行デコーダ１５と同様の構成であ
る。
１，ＲＡ２とφＲＡ２のうちの少なくとも１対の論理レ
ベルが一致しない場合または信号φＲＥが「Ｌ」レベル
の場合は、ＥＸ−ＯＲゲート２０〜２２およびインバー
タ２３の出力信号のうちの少なくとも１つが「Ｈ」レベ
ルになり、ＮＯＲゲート２４の出力信号φＨが「Ｌ」レ
ベルにされ、スペアワード線ＳＷＬが非選択レベルにさ
れる。列デコーダ１６および冗長列デコーダ１７も行デ
コーダ１４および冗長行デコーダ１５と同様の構成であ
る。
【００２５】また、メモリチップ２のメモリ回路５は、
フラッシュメモリである。フラッシュメモリのメモリセ
ルＭＣは、図５に示すように、１つのメモリトランジス
タ３０を含む。ワード線ＷＬ、ビット線ＢＬ、ソース線
ＳＬなどの電位の制御をしてメモリトランジスタ３０の
しきい値電位を高低２段階に切換えることにより、１ビ
ットのデータを記憶する。フラッシュメモリは、電源を
遮断しても記憶データが失われない不揮発性メモリであ
るが、データ信号の書込に長時間を要する。
フラッシュメモリである。フラッシュメモリのメモリセ
ルＭＣは、図５に示すように、１つのメモリトランジス
タ３０を含む。ワード線ＷＬ、ビット線ＢＬ、ソース線
ＳＬなどの電位の制御をしてメモリトランジスタ３０の
しきい値電位を高低２段階に切換えることにより、１ビ
ットのデータを記憶する。フラッシュメモリは、電源を
遮断しても記憶データが失われない不揮発性メモリであ
るが、データ信号の書込に長時間を要する。
【００２６】メモリチップ３のメモリ回路５は、ＤＲＡ
Ｍである。ＤＲＡＭのメモリセルＭＣは、図６に示すよ
うに、１つのＮチャネルＭＯＳトランジスタ３１と１つ
のキャパシタ３２とを含む。ワード線ＷＬおよびビット
線対ＢＬ，／ＢＬの電位を制御してＮチャネルＭＯＳト
ランジスタ３１とキャパシタ３２の間のストレージノー
ドＳＮを「Ｈ」レベルにするか「Ｌ」レベルにするかに
より、１ビットのデータを記憶する。ＤＲＡＭは、電源
を遮断すると記憶データが失われる揮発性メモリであ
り、所定時間ごとにデータの再書込（リフレッシュ）を
行なう必要があるが、メモリセルＭＣが小さいので大き
なメモリ容量を得ることができる。
Ｍである。ＤＲＡＭのメモリセルＭＣは、図６に示すよ
うに、１つのＮチャネルＭＯＳトランジスタ３１と１つ
のキャパシタ３２とを含む。ワード線ＷＬおよびビット
線対ＢＬ，／ＢＬの電位を制御してＮチャネルＭＯＳト
ランジスタ３１とキャパシタ３２の間のストレージノー
ドＳＮを「Ｈ」レベルにするか「Ｌ」レベルにするかに
より、１ビットのデータを記憶する。ＤＲＡＭは、電源
を遮断すると記憶データが失われる揮発性メモリであ
り、所定時間ごとにデータの再書込（リフレッシュ）を
行なう必要があるが、メモリセルＭＣが小さいので大き
なメモリ容量を得ることができる。
【００２７】メモリチップ４のメモリ回路５は、ＳＲＡ
Ｍである。ＳＲＡＭのメモリセルＭＣは、図７に示すよ
うに、２つの抵抗素子３３，３４と４つのＮチャネルＭ
ＯＳトランジスタ３５〜３８を含む。ワード線ＷＬおよ
びビット線対ＢＬ，／ＢＬの電位を制御してノードＮ
１，Ｎ２をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに
するか「Ｌ」レベルおよび「Ｈ」レベルにするかによ
り、１ビットのデータを記憶する。ＳＲＡＭは、電源を
遮断すると記憶データが失われる揮発性メモリであり、
メモリセルＭＣが大きいので大きなメモリ容量を得るこ
とはできないが、データの読出／書込を高速に行なうこ
とができる。
Ｍである。ＳＲＡＭのメモリセルＭＣは、図７に示すよ
うに、２つの抵抗素子３３，３４と４つのＮチャネルＭ
ＯＳトランジスタ３５〜３８を含む。ワード線ＷＬおよ
びビット線対ＢＬ，／ＢＬの電位を制御してノードＮ
１，Ｎ２をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに
するか「Ｌ」レベルおよび「Ｈ」レベルにするかによ
り、１ビットのデータを記憶する。ＳＲＡＭは、電源を
遮断すると記憶データが失われる揮発性メモリであり、
メモリセルＭＣが大きいので大きなメモリ容量を得るこ
とはできないが、データの読出／書込を高速に行なうこ
とができる。
【００２８】データバスＤＢは、メモリチップ２〜４の
各々と外部との間でデータ信号ＤＱの入出力を行なうた
めに設けられている。信号バスＳＢは、外部からメモリ
チップ２〜４の各々にアドレス信号ＡＤＤおよび制御信
号ＣＮＴを与えるために設けられている。
各々と外部との間でデータ信号ＤＱの入出力を行なうた
めに設けられている。信号バスＳＢは、外部からメモリ
チップ２〜４の各々にアドレス信号ＡＤＤおよび制御信
号ＣＮＴを与えるために設けられている。
【００２９】図１に戻って、メモリチップ２〜４の各々
は、さらに、メモリ回路５の各メモリセルＭＣが正常か
否かをテストし、不良なメモリセルＭＣをスペアメモリ
セルＳＭＣで置換するためのモード制御回路６、選択器
７，８、パターン発生試験回路９、救済解析回路１０、
置換記憶回路１１、および置換救済回路１２を備える。
モード制御回路６は、外部制御信号ＣＮＴに従って対応
のメモリチップ２，３または４の各回路を制御する。
は、さらに、メモリ回路５の各メモリセルＭＣが正常か
否かをテストし、不良なメモリセルＭＣをスペアメモリ
セルＳＭＣで置換するためのモード制御回路６、選択器
７，８、パターン発生試験回路９、救済解析回路１０、
置換記憶回路１１、および置換救済回路１２を備える。
モード制御回路６は、外部制御信号ＣＮＴに従って対応
のメモリチップ２，３または４の各回路を制御する。
【００３０】パターン発生試験回路９は、図８に示すよ
うに、パターン発生試験回路９全体を制御する制御回路
４０と、データ発生を制御するための命令を記憶するデ
ータ発生命令記憶部４１と、アドレス演算を制御するた
めの命令を記憶するアドレス演算命令記憶部４２と、記
憶部４１，４２のアドレスを指定して命令を読出すため
の命令アドレス制御部４３と、データ発生命令記憶部４
１から読出された命令に従ってテスト用の書込データ信
号Ｄおよび期待値ＥＤを生成するデータ発生回路４４
と、アドレス演算命令記憶部４２から読出された命令に
従ってテスト用のアドレス信号ＡＤＤおよび制御信号Ｃ
ＮＴを生成するアドレス演算回路４５とを含む。
うに、パターン発生試験回路９全体を制御する制御回路
４０と、データ発生を制御するための命令を記憶するデ
ータ発生命令記憶部４１と、アドレス演算を制御するた
めの命令を記憶するアドレス演算命令記憶部４２と、記
憶部４１，４２のアドレスを指定して命令を読出すため
の命令アドレス制御部４３と、データ発生命令記憶部４
１から読出された命令に従ってテスト用の書込データ信
号Ｄおよび期待値ＥＤを生成するデータ発生回路４４
と、アドレス演算命令記憶部４２から読出された命令に
従ってテスト用のアドレス信号ＡＤＤおよび制御信号Ｃ
ＮＴを生成するアドレス演算回路４５とを含む。
【００３１】アドレス信号ＡＤＤは、行アドレス信号Ｒ
Ａ０〜ＲＡｍおよび列アドレス信号ＣＡ０〜ＣＡｍを含
む。パターン発生試験回路９は、テストモード時に活性
化され、アドレス信号ＡＤＤ、制御信号ＣＮＴおよび書
込データ信号Ｄを生成してメモリ回路５の各メモリセル
ＭＣにデータ信号Ｄを書込んだ後、アドレス信号ＡＤＤ
および制御信号ＣＮＴを生成して各メモリセルＭＣから
データ信号Ｑを読出すとともに、各メモリセルＭＣから
読出されるべきデータ信号の期待値ＥＤを生成する。
Ａ０〜ＲＡｍおよび列アドレス信号ＣＡ０〜ＣＡｍを含
む。パターン発生試験回路９は、テストモード時に活性
化され、アドレス信号ＡＤＤ、制御信号ＣＮＴおよび書
込データ信号Ｄを生成してメモリ回路５の各メモリセル
ＭＣにデータ信号Ｄを書込んだ後、アドレス信号ＡＤＤ
および制御信号ＣＮＴを生成して各メモリセルＭＣから
データ信号Ｑを読出すとともに、各メモリセルＭＣから
読出されるべきデータ信号の期待値ＥＤを生成する。
【００３２】選択器７は、外部から与えられたアドレス
信号ＡＤＤおよび制御信号ＣＮＴとパターン発生試験回
路９で生成されたアドレス信号ＡＤＤおよび制御信号Ｃ
ＮＴとを受け、通常動作時は外部から与えられたアドレ
ス信号ＡＤＤおよび制御信号ＣＮＴをメモリ回路５に与
え、テストモード時はパターン発生回路９で生成された
アドレス信号ＡＤＤおよび制御信号ＣＮＴをメモリ回路
５に与える。選択器７は、アドレス信号ＡＤＤおよび制
御信号ＣＮＴに含まれる複数の信号と同数の切換回路７
ａを含む。
信号ＡＤＤおよび制御信号ＣＮＴとパターン発生試験回
路９で生成されたアドレス信号ＡＤＤおよび制御信号Ｃ
ＮＴとを受け、通常動作時は外部から与えられたアドレ
ス信号ＡＤＤおよび制御信号ＣＮＴをメモリ回路５に与
え、テストモード時はパターン発生回路９で生成された
アドレス信号ＡＤＤおよび制御信号ＣＮＴをメモリ回路
５に与える。選択器７は、アドレス信号ＡＤＤおよび制
御信号ＣＮＴに含まれる複数の信号と同数の切換回路７
ａを含む。
【００３３】切換回路７ａは、図９に示すように、イン
バータ５１、ＮＯＲゲート５２，５３およびＯＲゲート
５４を含む。テスト信号ＴＥは、ＮＯＲゲート５２の一
方入力ノードに直接入力されるとともに、インバータ５
１を介してＮＯＲゲート５３の一方入力ノードに入力さ
れる。外部から与えられたアドレス信号ＡＤＤおよび制
御信号ＣＮＴに含まれる１つの信号Ａ０はＮＯＲゲート
５２の他方入力ノードに入力され、パターン発生試験回
路９で生成されたアドレス信号ＡＤＤおよび制御信号Ｃ
ＮＴに含まれる１つの信号Ａ０′はＮＯＲゲート５３の
他方入力ノードに入力される。ＮＯＲゲート５２，５３
の出力信号はＯＲゲート５４に入力される。ＯＲゲート
５４の出力信号は切換回路７ａの出力信号となる。
バータ５１、ＮＯＲゲート５２，５３およびＯＲゲート
５４を含む。テスト信号ＴＥは、ＮＯＲゲート５２の一
方入力ノードに直接入力されるとともに、インバータ５
１を介してＮＯＲゲート５３の一方入力ノードに入力さ
れる。外部から与えられたアドレス信号ＡＤＤおよび制
御信号ＣＮＴに含まれる１つの信号Ａ０はＮＯＲゲート
５２の他方入力ノードに入力され、パターン発生試験回
路９で生成されたアドレス信号ＡＤＤおよび制御信号Ｃ
ＮＴに含まれる１つの信号Ａ０′はＮＯＲゲート５３の
他方入力ノードに入力される。ＮＯＲゲート５２，５３
の出力信号はＯＲゲート５４に入力される。ＯＲゲート
５４の出力信号は切換回路７ａの出力信号となる。
【００３４】通常動作時はテスト信号ＴＥが非活性化レ
ベルの「Ｌ」レベルにされてＮＯＲゲート５３の出力信
号が「Ｌ」レベルに固定され、外部から与えられた信号
Ａ０がＮＯＲゲート５２およびＯＲゲート５４を介して
メモリ回路５に与えられる。テストモード時はテスト信
号ＴＥが活性化レベルの「Ｈ」レベルにされ、ＮＯＲゲ
ート５２の出力信号が「Ｌ」レベルに固定され、パター
ン発生試験回路９で生成された信号Ａ０′がＮＯＲゲー
ト５３およびＯＲゲート５４を介してメモリ回路５に与
えられる。
ベルの「Ｌ」レベルにされてＮＯＲゲート５３の出力信
号が「Ｌ」レベルに固定され、外部から与えられた信号
Ａ０がＮＯＲゲート５２およびＯＲゲート５４を介して
メモリ回路５に与えられる。テストモード時はテスト信
号ＴＥが活性化レベルの「Ｈ」レベルにされ、ＮＯＲゲ
ート５２の出力信号が「Ｌ」レベルに固定され、パター
ン発生試験回路９で生成された信号Ａ０′がＮＯＲゲー
ト５３およびＯＲゲート５４を介してメモリ回路５に与
えられる。
【００３５】図１に戻って、選択器８は、通常動作時に
おける書込動作時は外部からデータバスＤＢを介して与
えられた書込データ信号Ｄをメモリ回路５に与え、テス
トモード時における書込動作時はパターン発生試験回路
９で生成された書込データ信号Ｄをメモリ回路５に与え
る。また選択器８は、通常動作時における読出動作時は
メモリ回路５からの読出データ信号ＱをデータバスＤＢ
を介して外部に伝達し、テストモード時における読出動
作時はメモリ回路５からの読出データ信号Ｑを救済解析
回路１０に与える。
おける書込動作時は外部からデータバスＤＢを介して与
えられた書込データ信号Ｄをメモリ回路５に与え、テス
トモード時における書込動作時はパターン発生試験回路
９で生成された書込データ信号Ｄをメモリ回路５に与え
る。また選択器８は、通常動作時における読出動作時は
メモリ回路５からの読出データ信号ＱをデータバスＤＢ
を介して外部に伝達し、テストモード時における読出動
作時はメモリ回路５からの読出データ信号Ｑを救済解析
回路１０に与える。
【００３６】救済解析回路１０は、図１０に示すよう
に、期待値判定回路５５、不良アドレス情報蓄積回路５
６、冗長置換アドレス解析回路５７および制御回路５８
を含む。期待値判定回路５５は、メモリ回路５から選択
器８を介して与えられた読出データ信号Ｑとパターン発
生試験回路９で生成された期待値ＥＤとを比較し、比較
結果に応じたレベルの信号を出力する。期待値ＥＤは、
そのメモリセルＭＣに書込んだデータ信号Ｄと同じ論理
レベルを持つ。したがって、読出データ信号Ｑと期待値
ＥＤとの論理レベルが一致した場合は、期待値判定回路
５５はそのメモリセルＭＣが正常であることを示す信号
（たとえば「Ｌ」レベルの信号）を出力し、読出データ
信号Ｑと期待値ＥＤとの論理レベルが一致しない場合
は、期待値判定回路５５はそのメモリセルＭＣが不良で
あることを示す信号（たとえば「Ｈ」レベルの信号）を
出力する。
に、期待値判定回路５５、不良アドレス情報蓄積回路５
６、冗長置換アドレス解析回路５７および制御回路５８
を含む。期待値判定回路５５は、メモリ回路５から選択
器８を介して与えられた読出データ信号Ｑとパターン発
生試験回路９で生成された期待値ＥＤとを比較し、比較
結果に応じたレベルの信号を出力する。期待値ＥＤは、
そのメモリセルＭＣに書込んだデータ信号Ｄと同じ論理
レベルを持つ。したがって、読出データ信号Ｑと期待値
ＥＤとの論理レベルが一致した場合は、期待値判定回路
５５はそのメモリセルＭＣが正常であることを示す信号
（たとえば「Ｌ」レベルの信号）を出力し、読出データ
信号Ｑと期待値ＥＤとの論理レベルが一致しない場合
は、期待値判定回路５５はそのメモリセルＭＣが不良で
あることを示す信号（たとえば「Ｈ」レベルの信号）を
出力する。
【００３７】不良アドレス情報蓄積回路５６は、期待値
判定回路５５の出力信号に応答して、不良なメモリセル
ＭＣに対応するアドレス信号ＡＤＤを記憶する。冗長置
換アドレス解析回路５７は、不良アドレス情報蓄積回路
５６の記憶データに基づいて、置換すべき不良行アドレ
ス信号φＲ０〜φＲｍおよび／または不良列アドレス信
号φＣ０〜φＣｍを求め、置換記憶回路１１に与える。
制御回路５８は、救済解析回路１０全体を制御する。
判定回路５５の出力信号に応答して、不良なメモリセル
ＭＣに対応するアドレス信号ＡＤＤを記憶する。冗長置
換アドレス解析回路５７は、不良アドレス情報蓄積回路
５６の記憶データに基づいて、置換すべき不良行アドレ
ス信号φＲ０〜φＲｍおよび／または不良列アドレス信
号φＣ０〜φＣｍを求め、置換記憶回路１１に与える。
制御回路５８は、救済解析回路１０全体を制御する。
【００３８】置換記憶回路１１は、図１１に示すよう
に、冗長置換アドレス記憶素子６０、冗長置換アドレス
記憶制御回路６１、設定クロック回路６２および制御回
路６３を含む。冗長置換アドレス記憶素子６０は、救済
解析回路１０で生成された不良行アドレス信号φＲ０〜
φＲｍおよび不良列アドレス信号φＣ０〜φＣｍを記憶
する。冗長置換アドレス記憶素子６０は、不揮発性半導
体記憶装置（たとえばフラッシュメモリ）、強誘電体メ
モリ、薄膜配線に過電圧を印加して溶断することにより
データを記憶するメモリ、アモルファスシリコン膜を溶
着することによりデータを記憶するメモリなどによって
構成される。
に、冗長置換アドレス記憶素子６０、冗長置換アドレス
記憶制御回路６１、設定クロック回路６２および制御回
路６３を含む。冗長置換アドレス記憶素子６０は、救済
解析回路１０で生成された不良行アドレス信号φＲ０〜
φＲｍおよび不良列アドレス信号φＣ０〜φＣｍを記憶
する。冗長置換アドレス記憶素子６０は、不揮発性半導
体記憶装置（たとえばフラッシュメモリ）、強誘電体メ
モリ、薄膜配線に過電圧を印加して溶断することにより
データを記憶するメモリ、アモルファスシリコン膜を溶
着することによりデータを記憶するメモリなどによって
構成される。
【００３９】冗長置換アドレス記憶制御回路６１は、救
済解析回路１０で生成された不良行アドレス信号φＲ０
〜φＲｍおよび不良列アドレス信号φＣ０〜φＣｍを冗
長置換アドレス記憶素子６０に書込み、たとえば電源投
入時に冗長置換アドレス記憶素子６０から不良行アドレ
ス信号φＲ０〜φＲｍおよび不良列アドレス信号φＣ０
〜φＣｍを読出して置換救済回路１２に与える。設定ク
ロック回路６２は、冗長置換アドレス記憶素子６０から
出力される不良アドレス信号φＲ０〜φＲｍ，φＣ０〜
φＣｍに同期したクロック信号ＣＬＫを出力する。制御
回路６３は、置換記憶回路１１全体を制御する。
済解析回路１０で生成された不良行アドレス信号φＲ０
〜φＲｍおよび不良列アドレス信号φＣ０〜φＣｍを冗
長置換アドレス記憶素子６０に書込み、たとえば電源投
入時に冗長置換アドレス記憶素子６０から不良行アドレ
ス信号φＲ０〜φＲｍおよび不良列アドレス信号φＣ０
〜φＣｍを読出して置換救済回路１２に与える。設定ク
ロック回路６２は、冗長置換アドレス記憶素子６０から
出力される不良アドレス信号φＲ０〜φＲｍ，φＣ０〜
φＣｍに同期したクロック信号ＣＬＫを出力する。制御
回路６３は、置換記憶回路１１全体を制御する。
【００４０】置換救済回路１２は、図１２に示すよう
に、制御回路６４と、各スペアワード線ＳＷＬに対応し
て設けられた置換救済単位回路６５と、各スペアビット
線ＳＢＬに対応して設けられた置換救済単位回路７８と
を含む。図１２では、メモリ回路５が１本のスペアワー
ド線ＳＷＬと１本のスペアビット線ＳＢＬとを含む場合
の置換救済回路１２が示されている。また、図４と同様
に、ｍ＝２とされている。
に、制御回路６４と、各スペアワード線ＳＷＬに対応し
て設けられた置換救済単位回路６５と、各スペアビット
線ＳＢＬに対応して設けられた置換救済単位回路７８と
を含む。図１２では、メモリ回路５が１本のスペアワー
ド線ＳＷＬと１本のスペアビット線ＳＢＬとを含む場合
の置換救済回路１２が示されている。また、図４と同様
に、ｍ＝２とされている。
【００４１】制御回路６４は、モード制御回路６からの
コマンド信号ＣＭＤと、置換記憶回路１１からのクロッ
ク信号ＣＬＫとに基づいて、シフトクロック信号ＳＣＬ
Ｋおよび制御信号ＳＤＲ，ＵＰＤＲを生成して置換救済
単位回路６５，７８に与える。また、制御回路６４は、
置換記憶回路１１からの不良行アドレスφＲ０〜φＲ２
に「Ｈ」レベルの信号φＲ３を付加して信号φＲ０〜φ
Ｒ３を生成するとともに不良列アドレスφＣ０〜φＣ２
に「Ｈ」レベルの信号φＣ３を付加して信号φＣ０〜φ
Ｃ３を生成し、生成した信号φＣ０〜φＣ３，φＲ０〜
φＲ３を１つずつ順次置換救済単位回路６５に与える。
コマンド信号ＣＭＤと、置換記憶回路１１からのクロッ
ク信号ＣＬＫとに基づいて、シフトクロック信号ＳＣＬ
Ｋおよび制御信号ＳＤＲ，ＵＰＤＲを生成して置換救済
単位回路６５，７８に与える。また、制御回路６４は、
置換記憶回路１１からの不良行アドレスφＲ０〜φＲ２
に「Ｈ」レベルの信号φＲ３を付加して信号φＲ０〜φ
Ｒ３を生成するとともに不良列アドレスφＣ０〜φＣ２
に「Ｈ」レベルの信号φＣ３を付加して信号φＣ０〜φ
Ｃ３を生成し、生成した信号φＣ０〜φＣ３，φＲ０〜
φＲ３を１つずつ順次置換救済単位回路６５に与える。
【００４２】置換救済単位回路６５は、シフト機能付レ
ジスタ回路６６〜６９、ヒューズ回路７０〜７３および
ＯＲゲート７４〜７７を含む。レジスタ回路６６は、信
号をシフトするために用いられる第１入力端子ＴＤＩお
よび第１出力端子ＴＤＯと、信号を保持および出力する
ために用いられる第２入力端子ＤＩおよび第２出力端子
ＤＯとを含む。制御回路６４で生成された信号ＳＣＬ
Ｋ，ＵＰＤＲ，ＳＤＲは、レジスタ回路６６〜６９の各
々に与えられる。制御回路６４で生成された信号φＲ０
〜φＲ３，φＣ０〜φＣ３は、レジスタ回路６６の第１
入力端子ＴＤＩに１つずつ順次入力される。レジスタ回
路６６〜６８の第１出力端子ＴＤＯから出力される信号
φ６６ａ〜φ６８ａは、それぞれレジスタ回路６７〜６
９の第１入力端子ＴＤＩに与えられる。レジスタ回路６
９の第１出力端子ＴＤＯから出力される信号φ６９ａ
は、置換救済単位回路７８に含まれるレジスタ回路６６
の第１入力端子ＴＤＩに与えられる。
ジスタ回路６６〜６９、ヒューズ回路７０〜７３および
ＯＲゲート７４〜７７を含む。レジスタ回路６６は、信
号をシフトするために用いられる第１入力端子ＴＤＩお
よび第１出力端子ＴＤＯと、信号を保持および出力する
ために用いられる第２入力端子ＤＩおよび第２出力端子
ＤＯとを含む。制御回路６４で生成された信号ＳＣＬ
Ｋ，ＵＰＤＲ，ＳＤＲは、レジスタ回路６６〜６９の各
々に与えられる。制御回路６４で生成された信号φＲ０
〜φＲ３，φＣ０〜φＣ３は、レジスタ回路６６の第１
入力端子ＴＤＩに１つずつ順次入力される。レジスタ回
路６６〜６８の第１出力端子ＴＤＯから出力される信号
φ６６ａ〜φ６８ａは、それぞれレジスタ回路６７〜６
９の第１入力端子ＴＤＩに与えられる。レジスタ回路６
９の第１出力端子ＴＤＯから出力される信号φ６９ａ
は、置換救済単位回路７８に含まれるレジスタ回路６６
の第１入力端子ＴＤＩに与えられる。
【００４３】ＯＲゲート７４は、レジスタ回路６６の第
２出力端子ＤＯから出力される信号φ６６ｂとヒューズ
回路７０の出力信号φ７０とを受け、信号φＲＥを出力
する。ＯＲゲート７５は、レジスタ回路６７の第２出力
端子ＤＯから出力される信号φ６７ｂとヒューズ回路７
１の出力信号φ７１とを受け、信号φＲＡ２を出力す
る。ＯＲゲート７６は、レジスタ回路６８の第２出力端
子ＤＯから出力される信号φ６８ｂとヒューズ回路７２
の出力信号φ７２とを受け、信号φＲＡ１を出力する。
ＯＲゲート７７は、レジスタ回路６９の第２出力端子Ｄ
Ｏから出力される信号φ６９ｂとヒューズ回路７３の出
力信号φ７３とを受け、信号φＲＡ０を出力する。信号
φＲＡ０〜φＲＡ２，φＲＥは、それぞれ図４のＥＸ−
ＯＲゲート２０〜２２およびインバータ２３に与えられ
るとともに、それぞれレジスタ回路６９〜６６の第２入
力端子ＤＩに与えられる。
２出力端子ＤＯから出力される信号φ６６ｂとヒューズ
回路７０の出力信号φ７０とを受け、信号φＲＥを出力
する。ＯＲゲート７５は、レジスタ回路６７の第２出力
端子ＤＯから出力される信号φ６７ｂとヒューズ回路７
１の出力信号φ７１とを受け、信号φＲＡ２を出力す
る。ＯＲゲート７６は、レジスタ回路６８の第２出力端
子ＤＯから出力される信号φ６８ｂとヒューズ回路７２
の出力信号φ７２とを受け、信号φＲＡ１を出力する。
ＯＲゲート７７は、レジスタ回路６９の第２出力端子Ｄ
Ｏから出力される信号φ６９ｂとヒューズ回路７３の出
力信号φ７３とを受け、信号φＲＡ０を出力する。信号
φＲＡ０〜φＲＡ２，φＲＥは、それぞれ図４のＥＸ−
ＯＲゲート２０〜２２およびインバータ２３に与えられ
るとともに、それぞれレジスタ回路６９〜６６の第２入
力端子ＤＩに与えられる。
【００４４】レジスタ回路６６は、図１３に示すよう
に、モードレジスタ８０、セレクタ８１およびフリップ
フロップ８２，８３を含む。モードレジスタ８０は、シ
フトクロック信号ＳＣＬＫに同期して動作し、制御信号
ＳＤＲに従ってセレクタ８１を制御する。セレクタ８１
は、モードレジスタ８０によって制御され、不良アドレ
ス信号をレジスタ回路６６〜６９にセットするレジスタ
情報設定モード時は第１入力端子ＴＤＩとフリップフロ
ップ８２の入力端子とを接続し、ヒューズ回路７０〜７
３の出力信号φ７０〜φ７３を読出すヒューズ情報読出
モード時は第２入力端子ＤＩとフリップフロップ８２の
入力端子とを接続する。
に、モードレジスタ８０、セレクタ８１およびフリップ
フロップ８２，８３を含む。モードレジスタ８０は、シ
フトクロック信号ＳＣＬＫに同期して動作し、制御信号
ＳＤＲに従ってセレクタ８１を制御する。セレクタ８１
は、モードレジスタ８０によって制御され、不良アドレ
ス信号をレジスタ回路６６〜６９にセットするレジスタ
情報設定モード時は第１入力端子ＴＤＩとフリップフロ
ップ８２の入力端子とを接続し、ヒューズ回路７０〜７
３の出力信号φ７０〜φ７３を読出すヒューズ情報読出
モード時は第２入力端子ＤＩとフリップフロップ８２の
入力端子とを接続する。
【００４５】フリップフロップ８２は、シフトクロック
信号ＳＣＬＫが「Ｌ」レベルの期間にセレクタ８１の出
力信号のレベルを取込み、シフトクロック信号ＳＣＬＫ
が「Ｌ」レベルから「Ｈ」レベルに立上げられたことに
応じて、取込んだレベルの信号を出力する。フリップフ
ロップ８３は、信号ＵＰＤＲが「Ｌ」レベルの期間にフ
リップフロップ８２の出力信号のレベルを取込み、信号
ＵＰＤＲが「Ｌ」レベルから「Ｈ」レベルに立上げられ
たことに応じて、取込んだレベルの信号を出力する。フ
リップフロップ８２，８３の出力信号は、それぞれ信号
φ６６ａ，φ６６ｂとなる。他のレジスタ回路６７〜６
９の各々もレジスタ回路６６と同様の構成である。
信号ＳＣＬＫが「Ｌ」レベルの期間にセレクタ８１の出
力信号のレベルを取込み、シフトクロック信号ＳＣＬＫ
が「Ｌ」レベルから「Ｈ」レベルに立上げられたことに
応じて、取込んだレベルの信号を出力する。フリップフ
ロップ８３は、信号ＵＰＤＲが「Ｌ」レベルの期間にフ
リップフロップ８２の出力信号のレベルを取込み、信号
ＵＰＤＲが「Ｌ」レベルから「Ｈ」レベルに立上げられ
たことに応じて、取込んだレベルの信号を出力する。フ
リップフロップ８２，８３の出力信号は、それぞれ信号
φ６６ａ，φ６６ｂとなる。他のレジスタ回路６７〜６
９の各々もレジスタ回路６６と同様の構成である。
【００４６】ヒューズ回路７０は、図１４に示すよう
に、ヒューズ８４およびドライバ８５を含む。ヒューズ
８４は、ウエハテスト時に検出された不良行アドレス信
号をプログラムするために用いられるものであり、レー
ザトリミング装置によってブローされる。ドライバ８５
は、ヒューズ８４がブローされていない場合は信号φ７
０を「Ｌ」レベルにし、ヒューズ８４がブローされてい
る場合は信号φ７０を「Ｈ」レベルにする。他のヒュー
ズ回路７１〜７３の各々もヒューズ回路７０と同様の構
成である。また、置換救済単位回路７８も置換救済単位
回路６５と同様の構成である。
に、ヒューズ８４およびドライバ８５を含む。ヒューズ
８４は、ウエハテスト時に検出された不良行アドレス信
号をプログラムするために用いられるものであり、レー
ザトリミング装置によってブローされる。ドライバ８５
は、ヒューズ８４がブローされていない場合は信号φ７
０を「Ｌ」レベルにし、ヒューズ８４がブローされてい
る場合は信号φ７０を「Ｈ」レベルにする。他のヒュー
ズ回路７１〜７３の各々もヒューズ回路７０と同様の構
成である。また、置換救済単位回路７８も置換救済単位
回路６５と同様の構成である。
【００４７】図１５は、図１２〜図１４に示した置換救
済回路１２のレジスタ情報設定モード時の動作を示すタ
イムチャートである。パッケージング後のファイナルテ
ストにおいて不良アドレスが新たに検出された場合は、
半導体集積回路装置はレジスタ情報設定モードに設定さ
れる。ここでは、ウエハテストにおいては不良行アドレ
スが検出されなかったが、ファイナルテストにおいて不
良行アドレスが検出された場合について説明する。
済回路１２のレジスタ情報設定モード時の動作を示すタ
イムチャートである。パッケージング後のファイナルテ
ストにおいて不良アドレスが新たに検出された場合は、
半導体集積回路装置はレジスタ情報設定モードに設定さ
れる。ここでは、ウエハテストにおいては不良行アドレ
スが検出されなかったが、ファイナルテストにおいて不
良行アドレスが検出された場合について説明する。
【００４８】図１５において、ある時刻ｔ０にシフトコ
マンドが入力され、これに応じて制御信号ＳＤＲが
「Ｈ」レベルから「Ｌ」レベルに立下げられ、レジスタ
回路６６〜６９の各々において第１入力端子ＴＤＩがセ
レクタ８１を介してフリップフロップ８２の入力端子に
接続される。また、シフトクロック信号ＳＣＬＫが生成
されてレジスタ回路６６〜６９のフリップフロップ８２
が駆動される。
マンドが入力され、これに応じて制御信号ＳＤＲが
「Ｈ」レベルから「Ｌ」レベルに立下げられ、レジスタ
回路６６〜６９の各々において第１入力端子ＴＤＩがセ
レクタ８１を介してフリップフロップ８２の入力端子に
接続される。また、シフトクロック信号ＳＣＬＫが生成
されてレジスタ回路６６〜６９のフリップフロップ８２
が駆動される。
【００４９】次に、時刻ｔ１において、信号φＲ０〜φ
Ｒ３が制御回路６４からレジスタ回路６６の第１入力端
子ＴＤＩに１クロックサイクルずつ順次入力される。レ
ジスタ回路６６〜６９のフリップフロップ８２は、シフ
トクロック信号ＳＣＬＫが「Ｌ」レベルの期間に入力信
号のレベルを取込み、シフトクロック信号ＳＣＬＫが
「Ｌ」レベルから「Ｈ」レベルに立上げられたことに応
じて、取込んだレベルの信号を出力する。したがって、
時刻ｔ１からカウントして、シフトクロック信号ＳＣＬ
Ｋの４つめの立上がりエッジ（時刻ｔ５）に応答して、
レジスタ回路６６〜６９のフリップフロップ８２の出力
信号φ６６ａ〜φ６９ａのレベルはそれぞれ信号φＲ３
〜φＲ０のレベルと同じになる。
Ｒ３が制御回路６４からレジスタ回路６６の第１入力端
子ＴＤＩに１クロックサイクルずつ順次入力される。レ
ジスタ回路６６〜６９のフリップフロップ８２は、シフ
トクロック信号ＳＣＬＫが「Ｌ」レベルの期間に入力信
号のレベルを取込み、シフトクロック信号ＳＣＬＫが
「Ｌ」レベルから「Ｈ」レベルに立上げられたことに応
じて、取込んだレベルの信号を出力する。したがって、
時刻ｔ１からカウントして、シフトクロック信号ＳＣＬ
Ｋの４つめの立上がりエッジ（時刻ｔ５）に応答して、
レジスタ回路６６〜６９のフリップフロップ８２の出力
信号φ６６ａ〜φ６９ａのレベルはそれぞれ信号φＲ３
〜φＲ０のレベルと同じになる。
【００５０】次いで、時刻ｔ５の立上がりエッジに続く
立下がりエッジに応答して、制御信号ＳＤＲが「Ｌ」レ
ベルから「Ｈ」レベルに立上げられてレジスタ回路６６
〜６９の各々において第２入力端子ＤＩとフリップフロ
ップ８２の入力端子とが接続されるとともに、シフトク
ロック信号ＳＣＬＫが「Ｌ」レベルに固定される。
立下がりエッジに応答して、制御信号ＳＤＲが「Ｌ」レ
ベルから「Ｈ」レベルに立上げられてレジスタ回路６６
〜６９の各々において第２入力端子ＤＩとフリップフロ
ップ８２の入力端子とが接続されるとともに、シフトク
ロック信号ＳＣＬＫが「Ｌ」レベルに固定される。
【００５１】次に、時刻ｔ６において制御信号ＵＰＤＲ
が所定時間だけ「Ｈ」レベルに立上げられ、レジスタ回
路６６〜６９のフリップフロップ８３の出力信号φ６６
ｂ〜φ６９ｂのレベルがそれぞれ信号φＲ３〜φＲ０の
レベルと同じになる。ウエハテストでは不良行アドレス
は検出されなかったので、ヒューズ回路７０〜７３の出
力信号φ７０〜φ７３はともに「Ｌ」レベルにされてい
る。したがって、ＯＲゲート７４〜７７の出力信号φＲ
Ｅ，φＲＡ２〜φＲＡ０のレベルは信号φＲ３〜φＲ０
のレベルと同じになる。このようにして、パッケージン
グ後のファイナルテストで検出された不良行アドレスが
置換救済回路１２にセットされる。
が所定時間だけ「Ｈ」レベルに立上げられ、レジスタ回
路６６〜６９のフリップフロップ８３の出力信号φ６６
ｂ〜φ６９ｂのレベルがそれぞれ信号φＲ３〜φＲ０の
レベルと同じになる。ウエハテストでは不良行アドレス
は検出されなかったので、ヒューズ回路７０〜７３の出
力信号φ７０〜φ７３はともに「Ｌ」レベルにされてい
る。したがって、ＯＲゲート７４〜７７の出力信号φＲ
Ｅ，φＲＡ２〜φＲＡ０のレベルは信号φＲ３〜φＲ０
のレベルと同じになる。このようにして、パッケージン
グ後のファイナルテストで検出された不良行アドレスが
置換救済回路１２にセットされる。
【００５２】図１６は、図１２〜図１４で示した置換救
済回路１２のヒューズ情報読出モード時の動作を示すタ
イムチャートである。ヒューズ情報読出モードでは、信
号φＲ０〜φＲ３，ＵＰＤＲはともに「Ｌ」レベルに固
定される。また初期状態では、信号ＳＤＲは「Ｈ」レベ
ルにされ、第２入力端子ＤＩがセレクタ８１を介してフ
リップフロップ８２の入力端子に接続されている。ある
時刻ｔ０においてＤ入力セットコマンドが入力される
と、シフトクロック信号ＳＣＬＫが生成される。次いで
時刻ｔ１においてシフトクロック信号ＳＣＬＫが「Ｌ」
レベルから「Ｈ」レベルに立上げられると、レジスタ回
路６６〜６９のフリップフロップ８２の出力信号φ６６
ａ〜φ６９ａのレベルはヒューズ回路７０〜７３の出力
信号φ７０〜φ７３のレベルと同じになる。
済回路１２のヒューズ情報読出モード時の動作を示すタ
イムチャートである。ヒューズ情報読出モードでは、信
号φＲ０〜φＲ３，ＵＰＤＲはともに「Ｌ」レベルに固
定される。また初期状態では、信号ＳＤＲは「Ｈ」レベ
ルにされ、第２入力端子ＤＩがセレクタ８１を介してフ
リップフロップ８２の入力端子に接続されている。ある
時刻ｔ０においてＤ入力セットコマンドが入力される
と、シフトクロック信号ＳＣＬＫが生成される。次いで
時刻ｔ１においてシフトクロック信号ＳＣＬＫが「Ｌ」
レベルから「Ｈ」レベルに立上げられると、レジスタ回
路６６〜６９のフリップフロップ８２の出力信号φ６６
ａ〜φ６９ａのレベルはヒューズ回路７０〜７３の出力
信号φ７０〜φ７３のレベルと同じになる。
【００５３】次に、時刻ｔ２においてシフトコマンドが
入力され、再度シフトクロック信号ＳＣＬＫが生成され
るとともに、制御信号ＳＤＲが「Ｈ」レベルから「Ｌ」
レベルに立下げられてレジスタ回路６６〜６９の各々に
おいて第１入力端子ＴＤＩがセレクタ８１を介してフリ
ップフロップ８２の入力端子に接続される。シフトクロ
ック信号ＳＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立
上げられるごとに、レジスタ回路６６〜６９の第１入力
端子ＴＤＩのレベルが第１出力端子ＴＤＯに伝達され
る。したがって、レジスタ回路６９は、時刻ｔ２〜ｔ５
においてそれぞれヒューズ回路７３〜７０の出力信号φ
７３〜φ７０を出力する。レジスタ回路６９の出力信号
は、置換救済単位回路７８のレジスタ回路６６〜６９お
よび所定の信号端子（図示せず）を介して外部に出力さ
れる。置換救済単位回路６９，７８の各々のヒューズ回
路７０〜７３の出力信号φ７０〜φ７３を読出すことに
より、スペアワード線ＳＷＬおよびスペアビット線ＳＢ
Ｌが使用されているか否かを容易に知ることができ、パ
ッケージング後にまだ救済可能かどうかを判定すること
ができる。
入力され、再度シフトクロック信号ＳＣＬＫが生成され
るとともに、制御信号ＳＤＲが「Ｈ」レベルから「Ｌ」
レベルに立下げられてレジスタ回路６６〜６９の各々に
おいて第１入力端子ＴＤＩがセレクタ８１を介してフリ
ップフロップ８２の入力端子に接続される。シフトクロ
ック信号ＳＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立
上げられるごとに、レジスタ回路６６〜６９の第１入力
端子ＴＤＩのレベルが第１出力端子ＴＤＯに伝達され
る。したがって、レジスタ回路６９は、時刻ｔ２〜ｔ５
においてそれぞれヒューズ回路７３〜７０の出力信号φ
７３〜φ７０を出力する。レジスタ回路６９の出力信号
は、置換救済単位回路７８のレジスタ回路６６〜６９お
よび所定の信号端子（図示せず）を介して外部に出力さ
れる。置換救済単位回路６９，７８の各々のヒューズ回
路７０〜７３の出力信号φ７０〜φ７３を読出すことに
より、スペアワード線ＳＷＬおよびスペアビット線ＳＢ
Ｌが使用されているか否かを容易に知ることができ、パ
ッケージング後にまだ救済可能かどうかを判定すること
ができる。
【００５４】以下、図１〜図１６で示した半導体集積回
路装置１のテストモード時の動作について簡単に説明す
る。半導体集積回路装置１に電源電圧を投入すると、メ
モリチップ２〜４の各々に電源電圧が投入され、スタン
バイ状態になる。制御信号ＣＮＴによってモード制御回
路６にテストコマンドが入力されると、選択器７，８に
よってメモリ回路５とパターン発生試験回路９および救
済解析回路１０とが結合される。
路装置１のテストモード時の動作について簡単に説明す
る。半導体集積回路装置１に電源電圧を投入すると、メ
モリチップ２〜４の各々に電源電圧が投入され、スタン
バイ状態になる。制御信号ＣＮＴによってモード制御回
路６にテストコマンドが入力されると、選択器７，８に
よってメモリ回路５とパターン発生試験回路９および救
済解析回路１０とが結合される。
【００５５】次に、パターン発生試験回路９からメモリ
回路５にアドレス信号ＡＤＤ、制御信号ＣＮＴおよび書
込データ信号Ｄが与えられ、メモリ回路５の各メモリセ
ルＭＣにデータ信号Ｄが書込まれる。次いで、パターン
発生回路９からメモリ回路５にアドレス信号ＡＤＤおよ
び制御信号ＣＮＴが与えられてメモリ回路５の各メモリ
セルＭＣからデータ信号Ｑが読出されるとともに、パタ
ーン発生試験回路９から救済解析回路１０にアドレス信
号ＡＤＤおよび期待値ＥＤが与えられる。救済解析回路
１０は、メモリセルＭＣからの読出データ信号Ｑと期待
値ＥＤとを比較し、比較結果に基づいて、置換すべき不
良行アドレス信号φＲ０〜φＲｍおよび不良列アドレス
信号φＣ０〜φＣｍを求める。不良行アドレス信号φＲ
０〜φＲｍおよび不良列アドレス信号φＣ０〜φＣｍ
は、置換記憶回路１１に書込まれる。
回路５にアドレス信号ＡＤＤ、制御信号ＣＮＴおよび書
込データ信号Ｄが与えられ、メモリ回路５の各メモリセ
ルＭＣにデータ信号Ｄが書込まれる。次いで、パターン
発生回路９からメモリ回路５にアドレス信号ＡＤＤおよ
び制御信号ＣＮＴが与えられてメモリ回路５の各メモリ
セルＭＣからデータ信号Ｑが読出されるとともに、パタ
ーン発生試験回路９から救済解析回路１０にアドレス信
号ＡＤＤおよび期待値ＥＤが与えられる。救済解析回路
１０は、メモリセルＭＣからの読出データ信号Ｑと期待
値ＥＤとを比較し、比較結果に基づいて、置換すべき不
良行アドレス信号φＲ０〜φＲｍおよび不良列アドレス
信号φＣ０〜φＣｍを求める。不良行アドレス信号φＲ
０〜φＲｍおよび不良列アドレス信号φＣ０〜φＣｍ
は、置換記憶回路１１に書込まれる。
【００５６】置換記憶回路１１から読出された不良アド
レス信号は置換救済回路１２に保持されてメモリ回路５
に与えられる。これにより、メモリ回路５の不良メモリ
セルＭＣはスペアメモリセルＳＭＣと置換される。以上
のテストおよび救済動作は、メモリチップ２〜４で同
時、並列に行なわれる。
レス信号は置換救済回路１２に保持されてメモリ回路５
に与えられる。これにより、メモリ回路５の不良メモリ
セルＭＣはスペアメモリセルＳＭＣと置換される。以上
のテストおよび救済動作は、メモリチップ２〜４で同
時、並列に行なわれる。
【００５７】図１７は、半導体集積回路装置１の組立方
法を示す図である。図１７において、四角形のリードフ
レーム８６の表面にメモリチップ３が搭載され、メモリ
チップ３の表面にメモリチップ２が搭載される。メモリ
チップ４は、リードフレーム８６の裏面に搭載されてい
る。メモリチップ２〜４の各々には、上述のとおり、パ
ターン発生試験回路９、救済解析回路１０、置換記憶回
路１１が設けられている。メモリチップ２と３は複数の
ボンディングワイヤ８７で接続され、メモリチップ３と
リードフレーム８６は複数のボンディングワイヤ８７で
接続される。リードフレーム８６の周辺部には複数のリ
ード８８が設けられている。リードフレーム８６には複
数の配線（図示せず）が形成されており、各リード８８
は配線およびボンディングワイヤ８７を介してメモリチ
ップ３に接続される。この後、リード８８の先端部を除
き、樹脂などでシーリングされて半導体集積回路装置１
のパッケージングが終了する。
法を示す図である。図１７において、四角形のリードフ
レーム８６の表面にメモリチップ３が搭載され、メモリ
チップ３の表面にメモリチップ２が搭載される。メモリ
チップ４は、リードフレーム８６の裏面に搭載されてい
る。メモリチップ２〜４の各々には、上述のとおり、パ
ターン発生試験回路９、救済解析回路１０、置換記憶回
路１１が設けられている。メモリチップ２と３は複数の
ボンディングワイヤ８７で接続され、メモリチップ３と
リードフレーム８６は複数のボンディングワイヤ８７で
接続される。リードフレーム８６の周辺部には複数のリ
ード８８が設けられている。リードフレーム８６には複
数の配線（図示せず）が形成されており、各リード８８
は配線およびボンディングワイヤ８７を介してメモリチ
ップ３に接続される。この後、リード８８の先端部を除
き、樹脂などでシーリングされて半導体集積回路装置１
のパッケージングが終了する。
【００５８】この実施の形態１では、パターン発生試験
回路９および救済解析回路１０によってメモリチップの
不良アドレス信号を求め、その不良アドレス信号を置換
記憶回路１１に書込み、置換記憶回路１１から読出した
不良アドレス信号を置換救済回路１２に転送し、不良ア
ドレス信号に対応するメモリセルＭＣをスペアメモリセ
ルＳＭＣで置換する。したがって、パッケージング後に
不良メモリセルＭＣが発生した場合でも、その不良メモ
リセルＭＣをスペアメモリセルＳＭＣで置換することが
でき、半導体集積回路装置１の歩留まりの向上を図るこ
とができる。
回路９および救済解析回路１０によってメモリチップの
不良アドレス信号を求め、その不良アドレス信号を置換
記憶回路１１に書込み、置換記憶回路１１から読出した
不良アドレス信号を置換救済回路１２に転送し、不良ア
ドレス信号に対応するメモリセルＭＣをスペアメモリセ
ルＳＭＣで置換する。したがって、パッケージング後に
不良メモリセルＭＣが発生した場合でも、その不良メモ
リセルＭＣをスペアメモリセルＳＭＣで置換することが
でき、半導体集積回路装置１の歩留まりの向上を図るこ
とができる。
【００５９】また、複数組のパターン発生試験回路９お
よび救済解析回路１０によって複数のメモリチップ２〜
４を同時、並列にテストするので、複数のメモリチップ
２〜４を直列にテストする場合に比べ、テスト時間が短
くて済む。
よび救済解析回路１０によって複数のメモリチップ２〜
４を同時、並列にテストするので、複数のメモリチップ
２〜４を直列にテストする場合に比べ、テスト時間が短
くて済む。
【００６０】また、ヒューズ回路７０〜７３の出力信号
φ７０〜φ７３を外部に読出すことができるので、パッ
ケージング後において使用可能なスペアワード線ＷＬ、
スペアビット線ＢＬが残っているか否かを容易に知るこ
とができる。また、パッケージング前後の不良発生状態
の変化を容易に知ることができ、歩留まり向上のための
解析を容易に行なうことができる。
φ７０〜φ７３を外部に読出すことができるので、パッ
ケージング後において使用可能なスペアワード線ＷＬ、
スペアビット線ＢＬが残っているか否かを容易に知るこ
とができる。また、パッケージング前後の不良発生状態
の変化を容易に知ることができ、歩留まり向上のための
解析を容易に行なうことができる。
【００６１】［実施の形態２］図１８は、この発明の実
施の形態２による半導体集積回路装置９０の構成を示す
ブロック図である。図１８において、この半導体集積回
路９０はメモリチップ２，９１，９２を備える。メモリ
チップ９１，９２が図１のメモリチップ３，４と異なる
点は、置換記憶回路１１が削除され、置換救済回路１２
が置換救済回路１２′で置換されている点である。置換
救済回路１２′は、図１２の置換救済回路１２から制御
回路６４を削除したものである。信号ＳＣＬＫ，ＳＤ
Ｒ，ＵＰＤＲは、メモリチップ２の置換救済回路１２の
制御回路６４からメモリチップ９１，９２の置換救済回
路１２′に与えられる。メモリチップ２の置換救済回路
１２の最終段のレジスタ回路６９の第１出力端子ＴＤＯ
はメモリチップ９２の置換救済回路１２′の初段のレジ
スタ回路６６の第１入力端子ＴＤＩに接続され、メモリ
チップ９１の置換救済回路１２′の最終段のレジスタ回
路６９の第１出力端子ＴＤＯはメモリチップ９２の置換
救済回路１２′の初段のレジスタ回路６６の第１入力端
子ＤＴＩに接続される。
施の形態２による半導体集積回路装置９０の構成を示す
ブロック図である。図１８において、この半導体集積回
路９０はメモリチップ２，９１，９２を備える。メモリ
チップ９１，９２が図１のメモリチップ３，４と異なる
点は、置換記憶回路１１が削除され、置換救済回路１２
が置換救済回路１２′で置換されている点である。置換
救済回路１２′は、図１２の置換救済回路１２から制御
回路６４を削除したものである。信号ＳＣＬＫ，ＳＤ
Ｒ，ＵＰＤＲは、メモリチップ２の置換救済回路１２の
制御回路６４からメモリチップ９１，９２の置換救済回
路１２′に与えられる。メモリチップ２の置換救済回路
１２の最終段のレジスタ回路６９の第１出力端子ＴＤＯ
はメモリチップ９２の置換救済回路１２′の初段のレジ
スタ回路６６の第１入力端子ＴＤＩに接続され、メモリ
チップ９１の置換救済回路１２′の最終段のレジスタ回
路６９の第１出力端子ＴＤＯはメモリチップ９２の置換
救済回路１２′の初段のレジスタ回路６６の第１入力端
子ＤＴＩに接続される。
【００６２】メモリチップ９１，９２の救済解析回路１
０で求められた不良行アドレス信号および不良列アドレ
ス信号は、メモリチップ２の置換記憶回路１１に格納さ
れる。置換記憶回路１１から読出された不良行アドレス
信号および不良列アドレス信号は、メモリチップ２の置
換救済回路１２にセットされるとともに、さらにメモリ
チップ２の置換救済回路１２を介してメモリチップ９
１，９２の置換救済回路１２′にセットされる。他の構
成および動作は、図１の半導体集積回路装置１と同じで
あるので、その説明は繰返さない。
０で求められた不良行アドレス信号および不良列アドレ
ス信号は、メモリチップ２の置換記憶回路１１に格納さ
れる。置換記憶回路１１から読出された不良行アドレス
信号および不良列アドレス信号は、メモリチップ２の置
換救済回路１２にセットされるとともに、さらにメモリ
チップ２の置換救済回路１２を介してメモリチップ９
１，９２の置換救済回路１２′にセットされる。他の構
成および動作は、図１の半導体集積回路装置１と同じで
あるので、その説明は繰返さない。
【００６３】図１９は、半導体集積回路装置９０の組立
方法を示す図である。図１９において、四角形のリード
フレーム８６の表面にメモリチップ９１が搭載され、メ
モリチップ９１の表面にメモリチップ２が搭載される。
メモリチップ９２は、リードフレーム８６の裏面に搭載
されている。メモリチップ２にはパターン発生試験回路
９、救済解析回路１０および置換記憶回路１１が設けら
れ、メモリチップ９１，９２の各々にはパターン発生試
験回路９および救済解析回路１０が設けられている。メ
モリチップ２と９１は複数のボンディングワイヤ８７で
接続され、メモリチップ９１とリードフレーム８６は複
数のボンディングワイヤ８７で接続される。リードフレ
ーム８６の周辺部には、複数のリード８８が設けられて
いる。各リード８８は、リードフレーム８６の配線（図
示せず）およびボンディングワイヤ８７を介してメモリ
チップ９１に接続される。この後、リード８８の先端部
を除き、樹脂などでシーリングされて半導体集積回路装
置９０のパッケージングが終了する。
方法を示す図である。図１９において、四角形のリード
フレーム８６の表面にメモリチップ９１が搭載され、メ
モリチップ９１の表面にメモリチップ２が搭載される。
メモリチップ９２は、リードフレーム８６の裏面に搭載
されている。メモリチップ２にはパターン発生試験回路
９、救済解析回路１０および置換記憶回路１１が設けら
れ、メモリチップ９１，９２の各々にはパターン発生試
験回路９および救済解析回路１０が設けられている。メ
モリチップ２と９１は複数のボンディングワイヤ８７で
接続され、メモリチップ９１とリードフレーム８６は複
数のボンディングワイヤ８７で接続される。リードフレ
ーム８６の周辺部には、複数のリード８８が設けられて
いる。各リード８８は、リードフレーム８６の配線（図
示せず）およびボンディングワイヤ８７を介してメモリ
チップ９１に接続される。この後、リード８８の先端部
を除き、樹脂などでシーリングされて半導体集積回路装
置９０のパッケージングが終了する。
【００６４】この実施の形態２では、置換記憶回路１１
をメモリチップ２のみに設けたので、他の２つのメモリ
チップ９１，９２のチップ面積の縮小化を図ることがで
きる。また、置換記憶回路１１をフラッシュメモリで構
成すれば、メモリチップ２のメモリ回路５と置換記憶回
路１１を同じプロセスで製造することができ、製造プロ
セスの簡単化を図ることができる。
をメモリチップ２のみに設けたので、他の２つのメモリ
チップ９１，９２のチップ面積の縮小化を図ることがで
きる。また、置換記憶回路１１をフラッシュメモリで構
成すれば、メモリチップ２のメモリ回路５と置換記憶回
路１１を同じプロセスで製造することができ、製造プロ
セスの簡単化を図ることができる。
【００６５】［実施の形態３］図２０は、この発明の実
施の形態３による半導体集積回路装置９３の構成を示す
ブロック図である。図２０において、この半導体集積回
路装置９３はメモリチップ９４〜９６を備える。メモリ
チップ９４は図１８のメモリチップ２の選択器７，８を
それぞれ選択器９７，９８で置換したものであり、メモ
リチップ９５，９６は図１８のメモリチップ９１，９２
からモード制御回路６、選択器７，８、パターン発生試
験回路９および救済解析回路１０を削除したものであ
る。
施の形態３による半導体集積回路装置９３の構成を示す
ブロック図である。図２０において、この半導体集積回
路装置９３はメモリチップ９４〜９６を備える。メモリ
チップ９４は図１８のメモリチップ２の選択器７，８を
それぞれ選択器９７，９８で置換したものであり、メモ
リチップ９５，９６は図１８のメモリチップ９１，９２
からモード制御回路６、選択器７，８、パターン発生試
験回路９および救済解析回路１０を削除したものであ
る。
【００６６】選択器９７は、モード制御回路６によって
制御され、通常動作時は外部から信号バスＳＢを介して
与えられたアドレス信号ＡＤＤおよび制御信号ＣＮＴを
メモリチップ９４のメモリ回路５に与え、テストモード
時はパターン発生試験回路９で生成されたアドレス信号
ＡＤＤおよび制御信号ＣＮＴをメモリチップ９４のメモ
リ回路５に与えるとともに信号バスＳＢを介してメモリ
チップ９５，９６のメモリ回路５に与える。
制御され、通常動作時は外部から信号バスＳＢを介して
与えられたアドレス信号ＡＤＤおよび制御信号ＣＮＴを
メモリチップ９４のメモリ回路５に与え、テストモード
時はパターン発生試験回路９で生成されたアドレス信号
ＡＤＤおよび制御信号ＣＮＴをメモリチップ９４のメモ
リ回路５に与えるとともに信号バスＳＢを介してメモリ
チップ９５，９６のメモリ回路５に与える。
【００６７】選択器９８は、モード制御回路６によって
制御され、通常動作時はデータバスＤＢとメモリ回路５
を接続し、テストモード時における書込動作時はパター
ン発生試験回路９で生成された書込データ信号Ｄをメモ
リチップ９４のメモリ回路５に与えるとともにデータバ
スＤＢを介してメモリチップ９５，９６のメモリ回路５
に与え、テストモード時における読出動作時はメモリチ
ップ９４のメモリ回路５からの読出データ信号Ｑを救済
解析回路１０に与える。
制御され、通常動作時はデータバスＤＢとメモリ回路５
を接続し、テストモード時における書込動作時はパター
ン発生試験回路９で生成された書込データ信号Ｄをメモ
リチップ９４のメモリ回路５に与えるとともにデータバ
スＤＢを介してメモリチップ９５，９６のメモリ回路５
に与え、テストモード時における読出動作時はメモリチ
ップ９４のメモリ回路５からの読出データ信号Ｑを救済
解析回路１０に与える。
【００６８】次に、この半導体集積回路装置９３のテス
トモード時の動作について説明する。外部制御信号ＣＮ
Ｔによってモード制御回路６にテストコマンドが入力さ
れると、選択器９７，９８によってパターン発生試験回
路９とメモリチップ９４〜９６のメモリ回路５とが結合
される。
トモード時の動作について説明する。外部制御信号ＣＮ
Ｔによってモード制御回路６にテストコマンドが入力さ
れると、選択器９７，９８によってパターン発生試験回
路９とメモリチップ９４〜９６のメモリ回路５とが結合
される。
【００６９】次に、パターン発生試験回路９からメモリ
チップ９４〜９６のメモリ回路５に制御信号ＣＮＴ、ア
ドレス信号ＡＤＤおよび書込データ信号Ｄが与えられ、
メモリチップ９４〜９６のメモリ回路５の各メモリセル
ＭＣにデータ信号Ｄが書込まれる。次いで、パターン発
生試験回路９から各メモリ回路５に制御信号ＣＮＴおよ
びアドレス信号ＡＤＤが与えられ、各メモリ回路５の各
メモリセルＭＣからデータ信号Ｑが読出されるととも
に、パターン発生試験回路９から救済解析回路１０にア
ドレス信号ＡＤＤおよび期待値ＥＤが与えられる。
チップ９４〜９６のメモリ回路５に制御信号ＣＮＴ、ア
ドレス信号ＡＤＤおよび書込データ信号Ｄが与えられ、
メモリチップ９４〜９６のメモリ回路５の各メモリセル
ＭＣにデータ信号Ｄが書込まれる。次いで、パターン発
生試験回路９から各メモリ回路５に制御信号ＣＮＴおよ
びアドレス信号ＡＤＤが与えられ、各メモリ回路５の各
メモリセルＭＣからデータ信号Ｑが読出されるととも
に、パターン発生試験回路９から救済解析回路１０にア
ドレス信号ＡＤＤおよび期待値ＥＤが与えられる。
【００７０】救済解析回路１０は、メモリセルＭＣから
の読出データ信号Ｑと期待値ＥＤとを比較し、比較結果
に基づいて、置換されるべき不良行アドレス信号φＲ０
〜φＲｍおよび不良列アドレス信号φＣ０〜φＣｍを求
める。不良行アドレス信号φＲ０〜φＲｍおよび不良列
アドレス信号φＣ０〜φＣｍは、置換記憶回路１１に書
込まれる。置換記憶回路１１から読出された不良行アド
レス信号および不良列アドレス信号は、メモリチップ２
の置換救済回路１２およびメモリチップ９５，９６の置
換救済回路１２′に順次セットされる。
の読出データ信号Ｑと期待値ＥＤとを比較し、比較結果
に基づいて、置換されるべき不良行アドレス信号φＲ０
〜φＲｍおよび不良列アドレス信号φＣ０〜φＣｍを求
める。不良行アドレス信号φＲ０〜φＲｍおよび不良列
アドレス信号φＣ０〜φＣｍは、置換記憶回路１１に書
込まれる。置換記憶回路１１から読出された不良行アド
レス信号および不良列アドレス信号は、メモリチップ２
の置換救済回路１２およびメモリチップ９５，９６の置
換救済回路１２′に順次セットされる。
【００７１】図２１は、半導体集積回路装置９３の組立
方法を示す図である。図２１において、四角形のリード
フレーム８６の表面にメモリチップ９５が搭載され、メ
モリチップ９５の表面にメモリチップ９４が搭載され
る。メモリチップ９６は、リードフレーム８６の裏面に
搭載される。メモリチップ９４〜９６のうちのメモリチ
ップ９４のみにパターン発生試験回路９、救済解析回路
１０および置換記憶回路１１が設けられている。メモリ
チップ９４は複数のボンディングワイヤ８７を介してメ
モリチップ９５に接続され、メモリチップ９５は複数の
ボンディングワイヤ８７を介してリードフレーム８６周
辺部の複数のリード８８に接続される。この後、リード
８８の先端部を除き、樹脂などでシーリングされて半導
体集積回路装置９３のパッケージングが終了する。
方法を示す図である。図２１において、四角形のリード
フレーム８６の表面にメモリチップ９５が搭載され、メ
モリチップ９５の表面にメモリチップ９４が搭載され
る。メモリチップ９６は、リードフレーム８６の裏面に
搭載される。メモリチップ９４〜９６のうちのメモリチ
ップ９４のみにパターン発生試験回路９、救済解析回路
１０および置換記憶回路１１が設けられている。メモリ
チップ９４は複数のボンディングワイヤ８７を介してメ
モリチップ９５に接続され、メモリチップ９５は複数の
ボンディングワイヤ８７を介してリードフレーム８６周
辺部の複数のリード８８に接続される。この後、リード
８８の先端部を除き、樹脂などでシーリングされて半導
体集積回路装置９３のパッケージングが終了する。
【００７２】この実施の形態３では、パターン発生回路
９、救済解析回路１０および置換記憶回路１１をメモリ
チップ９４のみに設けたので、他の２つのメモリチップ
９５，９６のチップ面積の縮小化、設計の簡単化、制御
の簡単化を図ることができる。
９、救済解析回路１０および置換記憶回路１１をメモリ
チップ９４のみに設けたので、他の２つのメモリチップ
９５，９６のチップ面積の縮小化、設計の簡単化、制御
の簡単化を図ることができる。
【００７３】なお、この実施の形態３では、パターン発
生回路９、救済解析回路１０および置換記憶回路１１を
メモリチップ９４に設けたが、これに限るものではな
く、３つのメモリチップ９４〜９６のうちの空き領域の
大きなメモリチップに設けるとよい。
生回路９、救済解析回路１０および置換記憶回路１１を
メモリチップ９４に設けたが、これに限るものではな
く、３つのメモリチップ９４〜９６のうちの空き領域の
大きなメモリチップに設けるとよい。
【００７４】［実施の形態４］図２２は、この発明の実
施の形態４による半導体集積回路装置１００の構成を示
すブロック図である。図２２において、この半導体集積
回路装置１００はテストチップ１０１およびメモリチッ
プ１０２〜１０４を備える。メモリチップ１０２は、図
１８のメモリチップ２からパターン発生試験回路９およ
び救済解析回路１０を除去したものである。メモリチッ
プ１０３，１０４は、図１８のメモリチップ９１，９２
からパターン発生試験回路９および救済解析回路１０を
除去したものである。
施の形態４による半導体集積回路装置１００の構成を示
すブロック図である。図２２において、この半導体集積
回路装置１００はテストチップ１０１およびメモリチッ
プ１０２〜１０４を備える。メモリチップ１０２は、図
１８のメモリチップ２からパターン発生試験回路９およ
び救済解析回路１０を除去したものである。メモリチッ
プ１０３，１０４は、図１８のメモリチップ９１，９２
からパターン発生試験回路９および救済解析回路１０を
除去したものである。
【００７５】テストチップ１０１は、モード制御回路
６、パターン発生試験回路９および救済解析回路１０を
含む。モード制御回路６は、外部から信号バスＳＢを介
して与えられた制御信号ＣＮＴに従って、パターン発生
試験回路９および救済解析回路１０を制御する。パター
ン発生試験回路９は、テストモード時における書込動作
時に制御信号ＣＮＴ、アドレス信号ＡＤＤおよび書込デ
ータ信号Ｄを生成し、制御信号ＣＮＴおよびアドレス信
号ＡＤＤをメモリチップ１０２〜１０４の選択器７に与
えるとともに、書込データ信号Ｄをメモリチップ１０２
〜１０４の選択器８に与える。またパターン発生試験回
路９は、テストモード時における読出動作時に、制御信
号ＣＮＴ、アドレス信号ＡＤＤおよび期待値ＥＤを生成
し、制御信号ＣＮＴおよびアドレス信号ＡＤＤをメモリ
チップ１０２〜１０４の選択器７に与えるとともにアド
レス信号ＡＤＤおよび期待値ＥＤを救済解析回路１０に
与える。
６、パターン発生試験回路９および救済解析回路１０を
含む。モード制御回路６は、外部から信号バスＳＢを介
して与えられた制御信号ＣＮＴに従って、パターン発生
試験回路９および救済解析回路１０を制御する。パター
ン発生試験回路９は、テストモード時における書込動作
時に制御信号ＣＮＴ、アドレス信号ＡＤＤおよび書込デ
ータ信号Ｄを生成し、制御信号ＣＮＴおよびアドレス信
号ＡＤＤをメモリチップ１０２〜１０４の選択器７に与
えるとともに、書込データ信号Ｄをメモリチップ１０２
〜１０４の選択器８に与える。またパターン発生試験回
路９は、テストモード時における読出動作時に、制御信
号ＣＮＴ、アドレス信号ＡＤＤおよび期待値ＥＤを生成
し、制御信号ＣＮＴおよびアドレス信号ＡＤＤをメモリ
チップ１０２〜１０４の選択器７に与えるとともにアド
レス信号ＡＤＤおよび期待値ＥＤを救済解析回路１０に
与える。
【００７６】救済解析回路１０は、テストモード時にお
ける読出モード時に、メモリチップ１０２〜１０４のメ
モリ回路５からデータバスＤＢを介して与えられた読出
データ信号Ｑとパターン発生試験回路９から与えられた
期待値ＥＤとを比較し、比較結果に基づいてメモリチッ
プ１０２〜１０４の置換すべき不良アドレス信号を生成
する。不良アドレス信号は、メモリチップ１０２の置換
記憶回路１１に書込まれる。置換記憶回路１１から読出
された不良アドレス信号は、メモリチップ１０２の置換
救済回路１２およびメモリチップ１０３，１０４の置換
救済回路１２′，１２′に順次セットされる。
ける読出モード時に、メモリチップ１０２〜１０４のメ
モリ回路５からデータバスＤＢを介して与えられた読出
データ信号Ｑとパターン発生試験回路９から与えられた
期待値ＥＤとを比較し、比較結果に基づいてメモリチッ
プ１０２〜１０４の置換すべき不良アドレス信号を生成
する。不良アドレス信号は、メモリチップ１０２の置換
記憶回路１１に書込まれる。置換記憶回路１１から読出
された不良アドレス信号は、メモリチップ１０２の置換
救済回路１２およびメモリチップ１０３，１０４の置換
救済回路１２′，１２′に順次セットされる。
【００７７】図２３は、半導体集積回路装置１００の組
立方法を示す図である。図２３において、四角形のリー
ドフレーム８６の表面にテストチップ１０１およびメモ
リチップ１０３が隣接して搭載され、メモリチップ１０
３の表面にメモリチップ１０２が搭載される。メモリチ
ップ１０４は、リードフレーム８６の裏面に搭載され
る。テストチップ１０１にパターン発生試験回路９およ
び救済解析回路１０が設けられ、メモリチップ１０２に
置換記憶回路１１が設けられている。チップ１０１〜１
０４間は複数のボンディングワイヤ８７とリードフレー
ム８６の配線とで結合され、チップ１０１〜１０４とリ
ードフレーム８６の周辺部の複数のリード８８とは複数
のボンディングワイヤ８７とリードフレーム８６の配線
とで結合される。この後、リード８８の先端部を除き、
樹脂などでシーリングされて半導体集積回路装置１００
のパッケージングが終了する。
立方法を示す図である。図２３において、四角形のリー
ドフレーム８６の表面にテストチップ１０１およびメモ
リチップ１０３が隣接して搭載され、メモリチップ１０
３の表面にメモリチップ１０２が搭載される。メモリチ
ップ１０４は、リードフレーム８６の裏面に搭載され
る。テストチップ１０１にパターン発生試験回路９およ
び救済解析回路１０が設けられ、メモリチップ１０２に
置換記憶回路１１が設けられている。チップ１０１〜１
０４間は複数のボンディングワイヤ８７とリードフレー
ム８６の配線とで結合され、チップ１０１〜１０４とリ
ードフレーム８６の周辺部の複数のリード８８とは複数
のボンディングワイヤ８７とリードフレーム８６の配線
とで結合される。この後、リード８８の先端部を除き、
樹脂などでシーリングされて半導体集積回路装置１００
のパッケージングが終了する。
【００７８】この実施の形態４では、パターン発生試験
回路９および救済解析回路１０をテストチップ１０１に
設けたので、メモリチップ１０２〜１０４の内部回路の
簡単化および縮小化を図ることができる。
回路９および救済解析回路１０をテストチップ１０１に
設けたので、メモリチップ１０２〜１０４の内部回路の
簡単化および縮小化を図ることができる。
【００７９】また、テストチップ１０１をメモリチップ
１０２〜１０４とは別の最適なプロセスルールで作製で
きるので、パターン発生試験回路９および救済解析回路
１０の不良によるメモリチップの歩留り低下を回避する
ことができ、装置コストの低減化を図ることができる。
１０２〜１０４とは別の最適なプロセスルールで作製で
きるので、パターン発生試験回路９および救済解析回路
１０の不良によるメモリチップの歩留り低下を回避する
ことができ、装置コストの低減化を図ることができる。
【００８０】［実施の形態５］図２４は、この発明の実
施の形態５による半導体集積回路装置１１０の構成を示
すブロック図である。図２４において、この半導体集積
回路装置１１０はテストチップ１１１およびメモリチッ
プ１１２〜１１４を備える。テストチップ１１１は、図
２２のテストチップ１０１に置換記憶回路１１を追加し
たものである。メモリチップ１１２は、図２２のメモリ
チップ１０２から置換記憶回路１１およびモード制御回
路６を削除したものである。メモリチップ１１３，１１
４は、メモリチップ１１２と同様に、メモリ回路５、選
択器７，８および置換救済回路１２を含む。ただし、メ
モリチップ１１２〜１１４のメモリ回路５は、それぞれ
フラッシュメモリ、ＤＲＡＭおよびＳＲＡＭである。
施の形態５による半導体集積回路装置１１０の構成を示
すブロック図である。図２４において、この半導体集積
回路装置１１０はテストチップ１１１およびメモリチッ
プ１１２〜１１４を備える。テストチップ１１１は、図
２２のテストチップ１０１に置換記憶回路１１を追加し
たものである。メモリチップ１１２は、図２２のメモリ
チップ１０２から置換記憶回路１１およびモード制御回
路６を削除したものである。メモリチップ１１３，１１
４は、メモリチップ１１２と同様に、メモリ回路５、選
択器７，８および置換救済回路１２を含む。ただし、メ
モリチップ１１２〜１１４のメモリ回路５は、それぞれ
フラッシュメモリ、ＤＲＡＭおよびＳＲＡＭである。
【００８１】この半導体集積回路装置１１０では、メモ
リチップ１１２〜１１４のテストおよび救済が同時、並
列に行なわれる。すなわち、外部制御信号ＣＮＴによっ
てテストチップ１１１のモード制御回路６にテストコマ
ンドが入力されると、テストチップ１１１のパターン発
生試験回路９とメモリチップ１１２〜１１４の各々のメ
モリ回路５とが結合される。
リチップ１１２〜１１４のテストおよび救済が同時、並
列に行なわれる。すなわち、外部制御信号ＣＮＴによっ
てテストチップ１１１のモード制御回路６にテストコマ
ンドが入力されると、テストチップ１１１のパターン発
生試験回路９とメモリチップ１１２〜１１４の各々のメ
モリ回路５とが結合される。
【００８２】次に、パターン発生試験回路９からメモリ
チップ１１２〜１１４のメモリ回路５に制御信号ＣＮ
Ｔ、アドレス信号ＡＤＤおよび書込データ信号ＤＵが与
えられ、メモリチップ１１２〜１１４のメモリ回路５の
各メモリセルＭＣにデータ信号Ｄが書込まれる。次い
で、パターン発生試験回路９から各メモリ回路５に制御
信号ＣＮＴおよびアドレス信号ＡＤＤが与えられて各メ
モリ回路５の各メモリセルＭＣからデータ信号Ｑが読出
されるとともに、パターン発生試験回路９から救済解析
回路１０にアドレス信号ＡＤＤおよび期待値ＥＤが与え
られる。
チップ１１２〜１１４のメモリ回路５に制御信号ＣＮ
Ｔ、アドレス信号ＡＤＤおよび書込データ信号ＤＵが与
えられ、メモリチップ１１２〜１１４のメモリ回路５の
各メモリセルＭＣにデータ信号Ｄが書込まれる。次い
で、パターン発生試験回路９から各メモリ回路５に制御
信号ＣＮＴおよびアドレス信号ＡＤＤが与えられて各メ
モリ回路５の各メモリセルＭＣからデータ信号Ｑが読出
されるとともに、パターン発生試験回路９から救済解析
回路１０にアドレス信号ＡＤＤおよび期待値ＥＤが与え
られる。
【００８３】救済解析回路１０は、メモリセルＭＣから
の読出データ信号Ｑと期待値ＥＤとを比較し、比較結果
に基づいて、置換すべき不良アドレス信号を求める。不
良アドレスは、置換記憶回路１１に書込まれる。置換記
憶回路１１から読出された不良アドレス信号は、メモリ
チップ１１２〜１１４の置換救済回路１２に同時、並列
にセットされる。
の読出データ信号Ｑと期待値ＥＤとを比較し、比較結果
に基づいて、置換すべき不良アドレス信号を求める。不
良アドレスは、置換記憶回路１１に書込まれる。置換記
憶回路１１から読出された不良アドレス信号は、メモリ
チップ１１２〜１１４の置換救済回路１２に同時、並列
にセットされる。
【００８４】図２５は、半導体集積回路装置１１０の組
立方法を示す図である。図２５において、四角形のリー
ドフレーム８６の表面にテストチップ１１１およびメモ
リチップ１１３が隣接して搭載され、メモリチップ１１
３の表面にメモリチップ１１２が搭載される。メモリチ
ップ１１４は、リードフレーム８６の裏面に搭載され
る。テストチップ１１１にパターン発生試験回路９、救
済解析回路１０および置換記憶回路１１が設けられてい
る。チップ１１１〜１１４間は複数のボンディングワイ
ヤ８７とリードフレーム８６の配線とで結合され、チッ
プ１１１〜１１４とリードフレーム８６の周辺部の複数
のリード８８とは複数のボンディングワイヤ８７とリー
ドフレーム８６の配線とで結合される。この後、リード
８８の先端部を除き、樹脂などでシーリングされて半導
体集積回路装置１１０のパッケージングは終了する。
立方法を示す図である。図２５において、四角形のリー
ドフレーム８６の表面にテストチップ１１１およびメモ
リチップ１１３が隣接して搭載され、メモリチップ１１
３の表面にメモリチップ１１２が搭載される。メモリチ
ップ１１４は、リードフレーム８６の裏面に搭載され
る。テストチップ１１１にパターン発生試験回路９、救
済解析回路１０および置換記憶回路１１が設けられてい
る。チップ１１１〜１１４間は複数のボンディングワイ
ヤ８７とリードフレーム８６の配線とで結合され、チッ
プ１１１〜１１４とリードフレーム８６の周辺部の複数
のリード８８とは複数のボンディングワイヤ８７とリー
ドフレーム８６の配線とで結合される。この後、リード
８８の先端部を除き、樹脂などでシーリングされて半導
体集積回路装置１１０のパッケージングは終了する。
【００８５】この実施の形態５では、実施の形態４と同
じ効果が得られるほか、置換記憶回路１１から読出され
た不良アドレス信号をメモリチップ１１２〜１１４の置
換救済回路１２に並列にセットできるので、電源投入か
ら不良アドレス信号のセット完了までの時間の短縮化を
図ることができる。
じ効果が得られるほか、置換記憶回路１１から読出され
た不良アドレス信号をメモリチップ１１２〜１１４の置
換救済回路１２に並列にセットできるので、電源投入か
ら不良アドレス信号のセット完了までの時間の短縮化を
図ることができる。
【００８６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８７】
【発明の効果】以上のように、この発明に係る半導体装
置では、複数のメモリセルと、スペアメモリセルと、不
良なメモリセルのアドレス信号を保持するための保持回
路と、アドレス信号が保持回路に保持されているアドレ
ス信号と同じである場合はスペアメモリセルを選択し、
アドレス信号が保持回路に保持されているアドレス信号
と異なる場合はアドレス信号に対応するメモリセルを選
択するメモリセル選択回路と、選択されたメモリセルの
データ信号の書込／読出を行なう書込／読出回路とがそ
れぞれに設けられた複数のメモリチップと、複数のメモ
リチップを並列にテストし、各メモリチップの複数のメ
モリセルのうちの不良なメモリセルのアドレス信号を求
めるテスト回路と、テスト回路によって求められたアド
レス信号を記憶する不揮発性メモリと、不揮発性メモリ
からアドレス信号を読出し、そのアドレス信号に対応す
るメモリチップの保持回路に転送する転送制御回路とが
設けられる。したがって、テスト回路によって各メモリ
チップの不良なメモリセルのアドレス信号を求め、その
アドレス信号を不揮発性メモリに格納し、不揮発性メモ
リから読出した各アドレス信号を各メモリチップの保持
回路に転送し、不良なメモリセルをスペアメモリセルで
置換する。よって、パッケージング後に不良メモリセル
が発生した場合でも不良メモリセルをスペアメモリセル
で置換することができ、半導体装置の歩留りの向上を図
ることができる。また、テスト回路は複数のメモリチッ
プを並列にテストするので、複数のメモリチップを直列
にテストする場合に比べ、テスト時間の短縮化を図るこ
とができる。
置では、複数のメモリセルと、スペアメモリセルと、不
良なメモリセルのアドレス信号を保持するための保持回
路と、アドレス信号が保持回路に保持されているアドレ
ス信号と同じである場合はスペアメモリセルを選択し、
アドレス信号が保持回路に保持されているアドレス信号
と異なる場合はアドレス信号に対応するメモリセルを選
択するメモリセル選択回路と、選択されたメモリセルの
データ信号の書込／読出を行なう書込／読出回路とがそ
れぞれに設けられた複数のメモリチップと、複数のメモ
リチップを並列にテストし、各メモリチップの複数のメ
モリセルのうちの不良なメモリセルのアドレス信号を求
めるテスト回路と、テスト回路によって求められたアド
レス信号を記憶する不揮発性メモリと、不揮発性メモリ
からアドレス信号を読出し、そのアドレス信号に対応す
るメモリチップの保持回路に転送する転送制御回路とが
設けられる。したがって、テスト回路によって各メモリ
チップの不良なメモリセルのアドレス信号を求め、その
アドレス信号を不揮発性メモリに格納し、不揮発性メモ
リから読出した各アドレス信号を各メモリチップの保持
回路に転送し、不良なメモリセルをスペアメモリセルで
置換する。よって、パッケージング後に不良メモリセル
が発生した場合でも不良メモリセルをスペアメモリセル
で置換することができ、半導体装置の歩留りの向上を図
ることができる。また、テスト回路は複数のメモリチッ
プを並列にテストするので、複数のメモリチップを直列
にテストする場合に比べ、テスト時間の短縮化を図るこ
とができる。
【００８８】好ましくは、テスト回路はそれぞれ複数の
メモリチップに対応して設けられた複数の副テスト回路
を含み、各副テスト回路は対応のメモリチップに設けら
れて対応のメモリチップをテストし、対応のメモリチッ
プの複数のメモリセルのうちの不良なメモリセルのアド
レス信号を求める。不揮発性メモリはそれぞれ複数のメ
モリチップに対応して設けられた複数の副不揮発性メモ
リを含み、各不揮発性メモリは対応のメモリチップに設
けられ、対応の副テスト回路によって求められたアドレ
ス信号を記憶する。各不揮発性メモリから読出されたア
ドレス信号は対応の保持回路に転送される。この場合
は、各メモリチップに副テスト回路および副不揮発性メ
モリを設けたので、複数のメモリチップのテストおよび
救済を並列に容易に行なうことができる。
メモリチップに対応して設けられた複数の副テスト回路
を含み、各副テスト回路は対応のメモリチップに設けら
れて対応のメモリチップをテストし、対応のメモリチッ
プの複数のメモリセルのうちの不良なメモリセルのアド
レス信号を求める。不揮発性メモリはそれぞれ複数のメ
モリチップに対応して設けられた複数の副不揮発性メモ
リを含み、各不揮発性メモリは対応のメモリチップに設
けられ、対応の副テスト回路によって求められたアドレ
ス信号を記憶する。各不揮発性メモリから読出されたア
ドレス信号は対応の保持回路に転送される。この場合
は、各メモリチップに副テスト回路および副不揮発性メ
モリを設けたので、複数のメモリチップのテストおよび
救済を並列に容易に行なうことができる。
【００８９】また好ましくは、テスト回路はそれぞれ複
数のメモリチップに対応して設けられた複数の副テスト
回路を含み、各副テスト回路は、対応のメモリチップに
設けられて対応のメモリチップをテストし、対応のメモ
リチップの複数のメモリセルにおける不良なメモリセル
のアドレス信号を求める。不揮発性メモリは、複数のメ
モリチップのうちの予め定められたメモリチップに設け
られ、各副テスト回路によって求められたアドレス信号
を記憶する。複数のメモリチップの保持回路は直列接続
される。不揮発性メモリから読出されたアドレス信号
は、ある保持回路を介して他の保持回路に転送される。
この場合は、不揮発性メモリを複数のメモリチップのう
ちの１つのメモリチップに設けるので、他のメモリチッ
プのチップ面積の縮小化を図ることができる。
数のメモリチップに対応して設けられた複数の副テスト
回路を含み、各副テスト回路は、対応のメモリチップに
設けられて対応のメモリチップをテストし、対応のメモ
リチップの複数のメモリセルにおける不良なメモリセル
のアドレス信号を求める。不揮発性メモリは、複数のメ
モリチップのうちの予め定められたメモリチップに設け
られ、各副テスト回路によって求められたアドレス信号
を記憶する。複数のメモリチップの保持回路は直列接続
される。不揮発性メモリから読出されたアドレス信号
は、ある保持回路を介して他の保持回路に転送される。
この場合は、不揮発性メモリを複数のメモリチップのう
ちの１つのメモリチップに設けるので、他のメモリチッ
プのチップ面積の縮小化を図ることができる。
【００９０】また好ましくは、テスト回路および不揮発
性メモリは、複数のメモリチップのうちの予め定められ
たメモリチップに設けられる。複数のメモリチップの保
持回路は直列接続される。不揮発性メモリから読出され
たアドレス信号は、ある保持回路を介して他の保持回路
に転送される。この場合は、テスト回路および不揮発性
メモリを１つのメモリチップに設けるので、他のメモリ
チップのチップ面積の一層の縮小化を図ることができ
る。
性メモリは、複数のメモリチップのうちの予め定められ
たメモリチップに設けられる。複数のメモリチップの保
持回路は直列接続される。不揮発性メモリから読出され
たアドレス信号は、ある保持回路を介して他の保持回路
に転送される。この場合は、テスト回路および不揮発性
メモリを１つのメモリチップに設けるので、他のメモリ
チップのチップ面積の一層の縮小化を図ることができ
る。
【００９１】また好ましくは、さらに、複数のメモリチ
ップとは別個のテストチップが設けられ、テスト回路は
テストチップに設けられる。不揮発性メモリは、複数の
メモリチップのうちの予め定められたメモリチップに設
けられる。複数のメモリチップの保持回路は直列接続さ
れる。不揮発性メモリから読出されたアドレス信号は、
ある保持回路を介して他の保持回路に転送される。この
場合は、メモリチップとは別個のテストチップにテスト
回路を設けるので、テスト回路の不良によってメモリチ
ップが不良になるのを防止することができる。
ップとは別個のテストチップが設けられ、テスト回路は
テストチップに設けられる。不揮発性メモリは、複数の
メモリチップのうちの予め定められたメモリチップに設
けられる。複数のメモリチップの保持回路は直列接続さ
れる。不揮発性メモリから読出されたアドレス信号は、
ある保持回路を介して他の保持回路に転送される。この
場合は、メモリチップとは別個のテストチップにテスト
回路を設けるので、テスト回路の不良によってメモリチ
ップが不良になるのを防止することができる。
【００９２】また好ましくは、予め定められたメモリチ
ップはフラッシュメモリであり、不揮発性メモリはフラ
ッシュメモリである。この場合は、予め定められたメモ
リチップのメモリセルと不揮発性メモリのメモリセルと
を同じプロセスで製造できるので、製造プロセスの簡単
化を図ることができる。
ップはフラッシュメモリであり、不揮発性メモリはフラ
ッシュメモリである。この場合は、予め定められたメモ
リチップのメモリセルと不揮発性メモリのメモリセルと
を同じプロセスで製造できるので、製造プロセスの簡単
化を図ることができる。
【００９３】また好ましくは、さらに、複数のメモリチ
ップとは別個のテストチップが設けられ、テスト回路お
よび不揮発性メモリはテストチップに設けられる。複数
のメモリチップの保持回路は不揮発性メモリに対して並
列接続される。不揮発性メモリから読出されたアドレス
信号は、対応の保持回路に直接転送される。この場合
は、メモリチップとは別個のテストチップにテスト回路
および不揮発性メモリを設けるので、テスト回路および
不揮発性メモリを最適なプロセスルールで作製すること
ができ、テスト回路および不揮発性メモリの不良による
半導体装置の歩留りの低下を回避できる。
ップとは別個のテストチップが設けられ、テスト回路お
よび不揮発性メモリはテストチップに設けられる。複数
のメモリチップの保持回路は不揮発性メモリに対して並
列接続される。不揮発性メモリから読出されたアドレス
信号は、対応の保持回路に直接転送される。この場合
は、メモリチップとは別個のテストチップにテスト回路
および不揮発性メモリを設けるので、テスト回路および
不揮発性メモリを最適なプロセスルールで作製すること
ができ、テスト回路および不揮発性メモリの不良による
半導体装置の歩留りの低下を回避できる。
【００９４】また好ましくは、さらに、少なくとも１つ
のヒューズを含み、ヒューズがブローされているか否か
に基づいて不良なメモリセルのアドレス信号をプログラ
ムするためのプログラム回路が各メモリチップに設けら
れる。メモリセル選択回路は、受けたアドレス信号が対
応のプログラム回路にプログラムされていないアドレス
信号および対応の保持回路に保持されているアドレス信
号のうちのいずれかのアドレス信号と同じである場合
は、受けたアドレス信号に対応するメモリセルの代わり
に対応のスペアメモリセルを選択し、受けたアドレス信
号が対応のプログラム回路にプログラムされているアド
レス信号および対応の保持回路に保持されているアドレ
ス信号のうちのいずれのアドレス信号とも異なる場合は
受けたアドレス信号に対応するメモリセルを選択する。
この場合は、ウェハ状態でテストし、不良なメモリセル
のアドレス信号をプログラムすることにより、不良なメ
モリセルをスペアメモリセルで置換することもできる。
のヒューズを含み、ヒューズがブローされているか否か
に基づいて不良なメモリセルのアドレス信号をプログラ
ムするためのプログラム回路が各メモリチップに設けら
れる。メモリセル選択回路は、受けたアドレス信号が対
応のプログラム回路にプログラムされていないアドレス
信号および対応の保持回路に保持されているアドレス信
号のうちのいずれかのアドレス信号と同じである場合
は、受けたアドレス信号に対応するメモリセルの代わり
に対応のスペアメモリセルを選択し、受けたアドレス信
号が対応のプログラム回路にプログラムされているアド
レス信号および対応の保持回路に保持されているアドレ
ス信号のうちのいずれのアドレス信号とも異なる場合は
受けたアドレス信号に対応するメモリセルを選択する。
この場合は、ウェハ状態でテストし、不良なメモリセル
のアドレス信号をプログラムすることにより、不良なメ
モリセルをスペアメモリセルで置換することもできる。
【００９５】また好ましくは、さらに、プログラム回路
にプログラムされたアドレス信号を読出して外部に取出
すための読出回路が設けられる。この場合は、パッケー
ジング後において、スペアメモリセルが使用されている
か否かを容易に判定することができる。
にプログラムされたアドレス信号を読出して外部に取出
すための読出回路が設けられる。この場合は、パッケー
ジング後において、スペアメモリセルが使用されている
か否かを容易に判定することができる。
【図１】 この発明の実施の形態１による半導体集積回
路装置の構成を示すブロック図である。
路装置の構成を示すブロック図である。
【図２】 図１に示したメモリ回路の構成を示すブロッ
ク図である。
ク図である。
【図３】 図２に示した行デコーダおよび冗長行デコー
ダの動作を説明するためのブロック図である。
ダの動作を説明するためのブロック図である。
【図４】 図３に示した冗長行デコーダの構成を示す回
路図である。
路図である。
【図５】 図１に示したメモリチップ２のメモリ回路５
に含まれるメモリセルの構成を示す回路図である。
に含まれるメモリセルの構成を示す回路図である。
【図６】 図１に示したメモリチップ３のメモリ回路５
に含まれるメモリセルの構成を示す回路図である。
に含まれるメモリセルの構成を示す回路図である。
【図７】 図１に示したメモリチップ４のメモリ回路５
に含まれるメモリセルの構成を示す回路図である。
に含まれるメモリセルの構成を示す回路図である。
【図８】 図１に示したパターン発生試験回路の構成を
示すブロック図である。
示すブロック図である。
【図９】 図１に示した選択器７に含まれる切換回路の
構成を示す回路図である。
構成を示す回路図である。
【図１０】 図１に示した救済解析回路の構成を示すブ
ロック図である。
ロック図である。
【図１１】 図１に示した置換記憶回路の構成を示すブ
ロック図である。
ロック図である。
【図１２】 図１に示した置換救済回路の構成を示す回
路ブロック図である。
路ブロック図である。
【図１３】 図１２に示したシフト機能付レジスタ回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１４】 図１２に示したヒューズ回路の構成を示す
回路ブロック図である。
回路ブロック図である。
【図１５】 図１２〜図１４に示した置換救済回路のレ
ジスタ情報設定モード時の動作を示すタイムチャートで
ある。
ジスタ情報設定モード時の動作を示すタイムチャートで
ある。
【図１６】 図１２〜図１４に示した置換救済回路のヒ
ューズ情報読出モード時の動作を示すタイムチャートで
ある。
ューズ情報読出モード時の動作を示すタイムチャートで
ある。
【図１７】 図１〜図１６に示した半導体集積回路装置
の組立方法を説明するための図である。
の組立方法を説明するための図である。
【図１８】 この発明の実施の形態２による半導体集積
回路装置の構成を示すブロック図である。
回路装置の構成を示すブロック図である。
【図１９】 図１８に示した半導体集積回路装置の組立
方法を説明するための図である。
方法を説明するための図である。
【図２０】 この発明の実施の形態３による半導体集積
回路装置の構成を示すブロック図である。
回路装置の構成を示すブロック図である。
【図２１】 図２０に示した半導体集積回路装置の組立
方法を説明するための図である。
方法を説明するための図である。
【図２２】 この発明の実施の形態４による半導体集積
回路装置の構成を示すブロック図である。
回路装置の構成を示すブロック図である。
【図２３】 図２２に示した半導体集積回路装置の組立
方法を説明するため図である。
方法を説明するため図である。
【図２４】 この発明の実施の形態５による半導体集積
回路装置の構成を示すブロック図である。
回路装置の構成を示すブロック図である。
【図２５】 図２４に示した半導体集積回路装置の組立
方法を説明するための図である。
方法を説明するための図である。
１，９０，９３，１００，１１０ 半導体集積回路装
置、２〜４，９１，９２，９４〜９６，１０２〜１０
４，１１２〜１１４ メモリチップ、５ メモリ回路、
６ モード制御回路、７，８，９７，９８ 選択器、７
ａ 切換回路、９パターン発生試験回路、１０ 救済解
析回路、１１ 置換記憶回路、１２，１２′ 置換救済
回路、ＤＢ データバス、ＳＢ 信号バス、１３ メモ
リアレイ、１４ 行デコーダ、１５ 冗長行デコーダ、
１６ 列デコーダ、１７ 冗長列デコーダ、１８ 読出
／書込回路、１９，４０，５８，６３，６４ 制御回
路、ＭＣ メモリセル、ＳＭＣ スペアメモリセル、Ｗ
Ｌ ワード線、ＳＷＬ スペアワード線、ＢＬ，／ＢＬ
ビット線、ＳＢＬ スペアビット線、２０〜２２ Ｅ
Ｘ−ＯＲゲート、２３，５１ インバータ、２４，５
２，５３ ＮＯＲゲート、２５ ワードドライバ、３０
メモリトランジスタ、３１，３５〜３８ Ｎチャネル
ＭＯＳトランジスタ、３２ キャパシタ、３３，３４
抵抗素子、４１ データ発生命令記憶部、４２ アドレ
ス演算命令記憶部、４３ 命令アドレス制御部、４４
データ発生回路、４５ アドレス演算回路、５４，７４
〜７７ ＯＲゲート、５５ 期待値判定回路、５６ 不
良アドレス情報蓄積回路、５７ 冗長置換アドレス解析
回路、６０ 冗長置換アドレス記憶素子、６１ 冗長置
換アドレス記憶制御回路、６２ 設定クロック回路、６
５，７８ 置換救済単位回路、６６〜６９ シフト機能
付レジスタ回路、８０ モードレジスタ、８１ セレク
タ、８２，８３ フリップフロップ、８４ ヒューズ、
８５ ドライバ、８６リードフレーム、８７ ボンディ
ングワイヤ、８８ リード、１０１，１１１テストチッ
プ。
置、２〜４，９１，９２，９４〜９６，１０２〜１０
４，１１２〜１１４ メモリチップ、５ メモリ回路、
６ モード制御回路、７，８，９７，９８ 選択器、７
ａ 切換回路、９パターン発生試験回路、１０ 救済解
析回路、１１ 置換記憶回路、１２，１２′ 置換救済
回路、ＤＢ データバス、ＳＢ 信号バス、１３ メモ
リアレイ、１４ 行デコーダ、１５ 冗長行デコーダ、
１６ 列デコーダ、１７ 冗長列デコーダ、１８ 読出
／書込回路、１９，４０，５８，６３，６４ 制御回
路、ＭＣ メモリセル、ＳＭＣ スペアメモリセル、Ｗ
Ｌ ワード線、ＳＷＬ スペアワード線、ＢＬ，／ＢＬ
ビット線、ＳＢＬ スペアビット線、２０〜２２ Ｅ
Ｘ−ＯＲゲート、２３，５１ インバータ、２４，５
２，５３ ＮＯＲゲート、２５ ワードドライバ、３０
メモリトランジスタ、３１，３５〜３８ Ｎチャネル
ＭＯＳトランジスタ、３２ キャパシタ、３３，３４
抵抗素子、４１ データ発生命令記憶部、４２ アドレ
ス演算命令記憶部、４３ 命令アドレス制御部、４４
データ発生回路、４５ アドレス演算回路、５４，７４
〜７７ ＯＲゲート、５５ 期待値判定回路、５６ 不
良アドレス情報蓄積回路、５７ 冗長置換アドレス解析
回路、６０ 冗長置換アドレス記憶素子、６１ 冗長置
換アドレス記憶制御回路、６２ 設定クロック回路、６
５，７８ 置換救済単位回路、６６〜６９ シフト機能
付レジスタ回路、８０ モードレジスタ、８１ セレク
タ、８２，８３ フリップフロップ、８４ ヒューズ、
８５ ドライバ、８６リードフレーム、８７ ボンディ
ングワイヤ、８８ リード、１０１，１１１テストチッ
プ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 杉浦 和史
兵庫県伊丹市瑞原四丁目１番地 菱電セミ
コンダクタシステムエンジニアリング株式
会社内
(72)発明者 小林 真一
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 2G132 AA08 AA09 AB01 AE19 AK00
AK29 AL12
5L106 AA01 AA02 AA10 CC09 CC17
DD01 DD22 DD23 DD24 EE02
Claims (9)
- 【請求項１】 半導体装置であって、 それぞれに固有のアドレス信号が予め割当てられた複数
のメモリセルと、前記複数のメモリセルのうちの不良な
メモリセルと置換するためのスペアメモリセルと、前記
不良なメモリセルのアドレス信号を保持するための保持
回路と、アドレス信号を受け、受けたアドレス信号が前
記保持回路に保持されているアドレス信号と同じである
場合は受けたアドレス信号に対応するメモリセルの代わ
りに前記スペアメモリセルを選択し、受けたアドレス信
号が前記保持回路に保持されているアドレス信号と異な
る場合は受けたアドレス信号に対応するメモリセルを選
択するメモリセル選択回路と、前記メモリセル選択回路
によって選択されたメモリセルのデータ信号の書込／読
出を行なう書込／読出回路とがそれぞれに設けられた複
数のメモリチップ、 前記複数のメモリチップを並列にテストし、各メモリチ
ップの複数のメモリセルのうちの不良なメモリセルのア
ドレス信号を求めるテスト回路、 前記テスト回路によって求められたアドレス信号を記憶
する不揮発性メモリ、および前記不揮発性メモリからア
ドレス信号を読出し、そのアドレス信号に対応するメモ
リチップの保持回路に転送する転送制御回路を備える、
半導体装置。 - 【請求項２】 前記テスト回路は、それぞれ前記複数の
メモリチップに対応して設けられた複数の副テスト回路
を含み、 各副テスト回路は、対応のメモリチップに設けられて対
応のメモリチップをテストし、対応のメモリチップの複
数のメモリセルのうちの不良なメモリセルのアドレス信
号を求め、 前記不揮発性メモリは、それぞれ前記複数のメモリチッ
プに対応して設けられた複数の副不揮発性メモリを含
み、 各副不揮発性メモリは、対応のメモリチップに設けら
れ、対応の副テスト回路によって求められたアドレス信
号を記憶し、 各副不揮発性メモリから読出されたアドレス信号は、対
応の保持回路に転送される、請求項１に記載の半導体装
置。 - 【請求項３】 前記テスト回路は、それぞれ前記複数の
メモリチップに対応して設けられた複数の副テスト回路
を含み、 各副テスト回路は、対応のメモリチップに設けられて対
応のメモリチップをテストし、対応のメモリチップの複
数のメモリセルのうちの不良なメモリセルのアドレス信
号を求め、 前記不揮発性メモリは、前記複数のメモリチップのうち
の予め定められたメモリチップに設けられ、各副テスト
回路によって求められたアドレス信号を記憶し、 前記複数のメモリチップの保持回路は直列接続され、 前記不揮発性メモリから読出されたアドレス信号は、あ
る保持回路を介して他の保持回路に転送される、請求項
１に記載の半導体装置。 - 【請求項４】 前記テスト回路および前記不揮発性メモ
リは、前記複数のメモリチップのうちの予め定められた
メモリチップに設けられ、 前記複数のメモリチップの保持回路は直列接続され、 前記不揮発性メモリから読出されたアドレス信号は、あ
る保持回路を介して他の保持回路に転送される、請求項
１に記載の半導体装置。 - 【請求項５】 さらに、前記複数のメモリチップとは別
個のテストチップを備え、 前記テスト回路は前記テストチップに設けられ、 前記不揮発性メモリは、前記複数のメモリチップのうち
の予め定められたメモリチップに設けられ、 前記複数のメモリチップの保持回路は直列接続され、 前記不揮発性メモリから読出されたアドレス信号は、あ
る保持回路を介して他の保持回路に転送される、請求項
１に記載の半導体装置。 - 【請求項６】 前記予め定められたメモリチップはフラ
ッシュメモリであり、 前記不揮発性メモリはフラッシュメモリである、請求項
３から請求項５のいずれかに記載の半導体装置。 - 【請求項７】 さらに、前記複数のメモリチップとは別
個のテストチップを備え、 前記テスト回路および前記不揮発性メモリは前記テスト
チップに設けられ、 前記複数のメモリチップの保持回路は前記不揮発性メモ
リに対して並列に接続され、 前記不揮発性メモリから読出されたアドレス信号は、対
応の保持回路に直接転送される、請求項１に記載の半導
体装置。 - 【請求項８】 さらに、少なくとも１つのヒューズを含
み、前記ヒューズがブローされているか否かに基づいて
前記不良なメモリセルのアドレス信号をプログラムする
ためのプログラム回路が各メモリチップに設けられ、 前記メモリセル選択回路は、受けたアドレス信号が対応
のプログラム回路にプログラムされているアドレス信号
および対応の保持回路に保持されているアドレス信号の
うちのいずれかのアドレス信号と同じである場合は、受
けたアドレス信号に対応するメモリセルの代わりに対応
のスペアメモリセルを選択し、受けたアドレス信号が対
応のプログラム回路にプログラムされているアドレス信
号および対応の保持回路に保持されているアドレス信号
のうちのいずれのアドレス信号とも異なる場合は受けた
アドレス信号に対応するメモリセルを選択する、請求項
１から請求項７のいずれかに記載の半導体装置。 - 【請求項９】 さらに、前記プログラム回路にプログラ
ムされたアドレス信号を読出して外部に取出すための読
出回路を備える、請求項８に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001314904A JP2003123500A (ja) | 2001-10-12 | 2001-10-12 | 半導体装置 |
| US10/140,104 US6724668B2 (en) | 2001-10-12 | 2002-05-08 | Semiconductor device provided with memory chips |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001314904A JP2003123500A (ja) | 2001-10-12 | 2001-10-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003123500A true JP2003123500A (ja) | 2003-04-25 |
Family
ID=19133148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001314904A Pending JP2003123500A (ja) | 2001-10-12 | 2001-10-12 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6724668B2 (ja) |
| JP (1) | JP2003123500A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015038796A (ja) * | 2013-08-19 | 2015-02-26 | 株式会社東芝 | メモリシステムおよび制御方法 |
| JP2017054548A (ja) * | 2016-12-15 | 2017-03-16 | 株式会社東芝 | メモリシステムおよび制御方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4284154B2 (ja) * | 2003-10-30 | 2009-06-24 | 株式会社東芝 | マルチチップパッケージ型メモリシステム |
| EP1647992A1 (en) * | 2004-10-14 | 2006-04-19 | Infineon Technologies AG | Memory circuit with a substitution memory for faulty memory cells |
| JP2006120241A (ja) * | 2004-10-21 | 2006-05-11 | Toshiba Corp | 半導体装置 |
| US20070118778A1 (en) * | 2005-11-10 | 2007-05-24 | Via Telecom Co., Ltd. | Method and/or apparatus to detect and handle defects in a memory |
| US7793175B1 (en) | 2007-01-10 | 2010-09-07 | Marvell International Ltd. | Automated scan testing of DDR SDRAM |
| US8977912B2 (en) * | 2007-05-07 | 2015-03-10 | Macronix International Co., Ltd. | Method and apparatus for repairing memory |
| US7768847B2 (en) | 2008-04-09 | 2010-08-03 | Rambus Inc. | Programmable memory repair scheme |
| JP2009266258A (ja) * | 2008-04-22 | 2009-11-12 | Hitachi Ltd | 半導体装置 |
| TWI614747B (zh) * | 2011-01-26 | 2018-02-11 | 半導體能源研究所股份有限公司 | 記憶體裝置及半導體裝置 |
| KR20120136474A (ko) * | 2011-06-09 | 2012-12-20 | 삼성전자주식회사 | 반도체 테스트 장치 및 그 테스트 방법 |
| JP6081171B2 (ja) | 2011-12-09 | 2017-02-15 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| CN113393888A (zh) * | 2020-03-11 | 2021-09-14 | 长鑫存储技术有限公司 | 存储器的测试方法及相关设备 |
| CN113393893A (zh) * | 2020-03-11 | 2021-09-14 | 长鑫存储技术有限公司 | 存储器的测试方法及相关设备 |
| EP4036917B1 (en) | 2020-09-15 | 2023-05-24 | Changxin Memory Technologies, Inc. | Memory device, testing method therefor and usage method therefor, and memory system |
| CN114187954A (zh) * | 2020-09-15 | 2022-03-15 | 长鑫存储技术有限公司 | 存储器装置及其测试方法和使用方法、存储器*** |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11176194A (ja) | 1997-12-10 | 1999-07-02 | Toshiba Corp | 半導体試験装置 |
| JP4587500B2 (ja) | 1998-11-11 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法 |
| JP3409056B2 (ja) | 1999-01-26 | 2003-05-19 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置およびそれを用いたシステム |
| US6141267A (en) * | 1999-02-03 | 2000-10-31 | International Business Machines Corporation | Defect management engine for semiconductor memories and memory systems |
| JP3848004B2 (ja) | 1999-03-11 | 2006-11-22 | 株式会社東芝 | 半導体メモリ装置及び半導体メモリ装置搭載システム |
| JP2001052495A (ja) * | 1999-06-03 | 2001-02-23 | Toshiba Corp | 半導体メモリ |
| JP2002025288A (ja) * | 2000-06-30 | 2002-01-25 | Hitachi Ltd | 半導体集積回路 |
| US6243306B1 (en) * | 2000-07-19 | 2001-06-05 | International Business Machines Corporation | Defect management engine for generating a unified address to access memory cells in a primary and a redundancy memory array |
| JP2003059288A (ja) * | 2001-08-09 | 2003-02-28 | Mitsubishi Electric Corp | 半導体装置 |
-
2001
- 2001-10-12 JP JP2001314904A patent/JP2003123500A/ja active Pending
-
2002
- 2002-05-08 US US10/140,104 patent/US6724668B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015038796A (ja) * | 2013-08-19 | 2015-02-26 | 株式会社東芝 | メモリシステムおよび制御方法 |
| US9569355B2 (en) | 2013-08-19 | 2017-02-14 | Kabushiki Kaisha Toshiba | Memory system and control method |
| JP2017054548A (ja) * | 2016-12-15 | 2017-03-16 | 株式会社東芝 | メモリシステムおよび制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030107926A1 (en) | 2003-06-12 |
| US6724668B2 (en) | 2004-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5917764A (en) | Semiconductor memory device | |
| KR0135108B1 (ko) | 스트레스 테스트 회로를 포함하는 반도체 메모리 장치 | |
| KR100946752B1 (ko) | 반도체 메모리 및 시스템 | |
| US6353562B2 (en) | Integrated semiconductor memory with redundant units for memory cells | |
| US20010024390A1 (en) | Semiconductor memory device and method of testing the same | |
| US6256237B1 (en) | Semiconductor device and method for repairing failed memory cell by directly programming fuse memory cell | |
| JP2003123500A (ja) | 半導体装置 | |
| JP2000260198A (ja) | 半導体メモリ装置及び半導体メモリ装置搭載システム | |
| JPH04232693A (ja) | スタティック型半導体記憶装置 | |
| JP2004503897A (ja) | 行修理をセグメント化した半導体メモリ | |
| KR100433022B1 (ko) | 반도체 집적 회로 장치 | |
| JPH09147551A (ja) | メモリデバイス回路及びマルチバンクメモリアレイのマルチバンク列の同時アドレス方法 | |
| JPS6240796B2 (ja) | ||
| JP2000311496A (ja) | 冗長アドレス設定回路及びこれを内蔵した半導体記憶装置 | |
| US20060133126A1 (en) | Semiconductor memory device capable of switching from multiplex method to non-multiplex method | |
| KR100416919B1 (ko) | 메모리디바이스의메모리셀억세스방법및억세스회로 | |
| JP4685282B2 (ja) | マルチロウアドレステスト可能な半導体メモリ装置及びそのテスト方法 | |
| JPH09120696A (ja) | 半導体メモリ装置のバーンインテスト回路及び方法 | |
| JP2002288997A (ja) | 半導体記憶装置 | |
| KR100418647B1 (ko) | 반도체 기억장치 및 그의 평가방법 | |
| JP4257342B2 (ja) | 半導体記憶装置、メモリモジュール及びメモリモジュールの検査方法 | |
| US7266036B2 (en) | Semiconductor memory device | |
| US6178125B1 (en) | Semiconductor memory device preventing repeated use of spare memory cell and repairable by cell substitution up to two times | |
| US6809972B2 (en) | Circuit technique for column redundancy fuse latches | |
| JPH10334699A (ja) | ワード線多重選択可能な半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040714 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070320 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070508 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070911 |