JP2012119048A5

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Publication number: JP2012119048A5
Application number: JP2011213630A
Authority: JP
Filing date: 2011-09-29
Publication date: 2014-10-16
Anticipated expiration: 2031-09-29

Claims

１以上のビット線と、４以上のワード線と、２以上のセルと、を有し、
前記セルは、２以上のメモリセルと、サブビット線と、第１の選択トランジスタと、第２の選択トランジスタと、増幅回路と、を有し、
前記第１の選択トランジスタのドレインは、第１のビット線に電気的に接続し、
前記第１の選択トランジスタのソースと、前記増幅回路の第１の端子とは、前記サブビット線に電気的に接続し、
前記増幅回路の第２の端子は、前記第２の選択トランジスタのソースに電気的に接続し、
前記第２の選択トランジスタのドレインもしくは前記増幅回路の第３の端子は、前記第１のビット線あるいは他のビット線に電気的に接続し、
前記メモリセルは、１以上のトランジスタと１以上の容量素子を有し、
前記容量素子の容量は、１ｆＦ以下であり、
前記メモリセルのトランジスタの一のゲートは、前記ワード線の一と電気的に接続し、
前記メモリセルのトランジスタの一のドレインは、前記サブビット線と電気的に接続し、
前記メモリセルのトランジスタの一のソースは、前記容量素子の電極の一に電気的に接続することを特徴とする半導体メモリ装置。
１以上のビット線と、４以上のワード線と、ワード線と平行な１以上の第１選択線と、ワード線と平行な１以上の第２選択線と、２以上のセルと、を有し、
前記セルは、２以上のメモリセルと、サブビット線と、第１の選択トランジスタと、第２の選択トランジスタと、増幅回路と、を有し、
前記第１の選択トランジスタのドレインは、第１のビット線に電気的に接続し、
前記第１の選択トランジスタのゲートは、前記第１選択線の一に電気的に接続し、
前記第２の選択トランジスタのゲートは、前記第２選択線の一に電気的に接続し、
前記第１の選択トランジスタのソースと前記増幅回路の第１の端子とは、前記サブビット線に電気的に接続し、
前記増幅回路の第２の端子は、第２の選択トランジスタのソースに電気的に接続し、
前記第２の選択トランジスタのドレインもしくは前記増幅回路の第３の端子は、前記第１のビット線あるいは他のビット線に電気的に接続し、
前記メモリセルは、１以上のトランジスタと１以上の容量素子を有し、
前記容量素子の容量は、１ｆＦ以下であり、
前記メモリセルのトランジスタの一のゲートは、前記ワード線の一に電気的に接続することを特徴とする半導体メモリ装置。
請求項１および２のいずれか一において、
前記第１の選択トランジスタと、前記メモリセルの一のトランジスタの一とは、異なる層に設けられていることを特徴とする半導体メモリ装置。
請求項１乃至３のいずれか一において、
前記第１の選択トランジスタに用いられる半導体と、前記メモリセルの一のトランジスタに用いられる半導体とは、異なる材料であることを特徴とする半導体メモリ装置。
請求項１乃至４のいずれか一において、
前記メモリセルの一のトランジスタの一と、他のメモリセルのトランジスタの一とは、異なる層に設けられていることを特徴とする半導体メモリ装置。
請求項１乃至５のいずれか一において、
前記増幅回路は、相補型インバータであることを特徴とする半導体メモリ装置。
請求項１乃至６のいずれか一において、
前記セルは、４乃至６４のメモリセルを有することを特徴とする半導体メモリ装置。
１以上のビット線と、４以上のワード線と、２以上のセルと、を有し、
前記セルは、２以上のメモリセルと、サブビット線と、第１の選択トランジスタと、第２の選択トランジスタと、増幅回路と、を有し、
前記第１の選択トランジスタのドレインは、前記ビット線の一に電気的に接続し、
前記第１の選択トランジスタのソースと、前記増幅回路の第１の端子とは、前記サブビット線に電気的に接続し、
前記増幅回路の第２の端子は、前記第２の選択トランジスタのソースに電気的に接続し、
前記メモリセルは、１以上のトランジスタと、１以上の容量素子と、を有し、
前記容量素子の容量は、１ｆＦ以下であり、
前記メモリセルのトランジスタの一のゲートは、前記ワード線の一と電気的に接続し、
前記メモリセルのトランジスタの一のドレインは、前記サブビット線と電気的に接続し、
前記メモリセルのトランジスタの一のソースは、前記容量素子の電極の一に電気的に接続し、
前記第１の選択トランジスタをオンとすることにより前記サブビット線の電位を特定の電位とする第１の過程と、前記メモリセルの一のトランジスタの一をオンとする第２の過程と、を有することを特徴とする半導体メモリ装置の駆動方法。