JPH08330536A - 半導体記憶装置およびこれを用いたコンピュータシステム - Google Patents

Abstract

(57)【要約】 【目的】 サブワード線抵抗の低減によってアクセス時
間を高速化し、かつ裏打ち用配線ピッチの緩和によって
大容量化が可能な半導体記憶装置を提供する。 【構成】 分割ワード線ドライバ方式の大容量ＤＲＡＭ
であって、サブワードドライバとサブワード線の配置に
おいて、メインワード線から分離されるサブワード線
は、サブワードドライバを中央にして隣合うサブワード
ドライバの近くまでの長さで配置され、かつ隣合うサブ
ワードドライバ間において交互に配置されており、この
サブワード線は抵抗低減化のために裏打ちされ、この裏
打ち用の配線は、サブワード線のほぼ１／２長までを、
このサブワード線の上層に形成されるメタル１層配線
（たとえばアルミニウム配線）によりシャントされ、こ
のメタル１層配線（たとえばアルミニウム配線）とサブ
ワード線はコンタクトを通じて接続されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置技術に
関し、特に大容量ＤＲＡＭなどの分割ワード線ドライバ
方式の半導体記憶装置のレイアウト設計において、ワー
ド線抵抗の低減および裏打ち用配線ピッチの緩和に好適
な半導体記憶装置およびこれを用いたコンピュータシス
テムに適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、発明者が検討した技術とし
て、ＤＲＡＭなどの半導体記憶装置においては、ワード
ドライバ自身をＰＭＯＳ構造にして高速化しても、ワー
ド線自身の配線遅延が問題となり、そのために広く実用
化されている技術として、比較的高抵抗のポリシリコン
やポリサイドからなるワード線をアルミニウム配線など
のメタル配線で裏打ちして抵抗を下げる方法がある。

【０００３】なお、このようなワード線の裏打ちによる
低抵抗化に関する技術については、たとえば１９９４年
１１月５日、株式会社培風館発行の「アドバンスト エ
レクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ１５１〜Ｐ
１６１などの文献に記載されている。

【０００４】

【発明が解決しようとする課題】ところが、前記のよう
なワード線の裏打ちによる低抵抗化技術において、たと
えば大容量ＤＲＡＭの半導体記憶装置に適用した場合に
は、裏打ち用のメタル配線のピッチが大容量化するに従
って問題となってきており、このメタル配線ピッチの緩
和のために、ワード線を多分割にしてサブワード線とす
る分割ワード線ドライバ方式が用いられている。この場
合、ワード線の抵抗依存性が大きくなり、スピードが遅
くなってしまうという問題が生じている。

【０００５】すなわち、メタル配線で裏打ちするワード
線構造と、分割ワード線ドライバ方式による階層形ワー
ド線構造とにおいて、裏打ち用のメタル配線がない場合
にはスピードのワード線抵抗依存性が大きく、サブワー
ド線のシート抵抗が大きいためにスピードが遅く、一方
階層形ワード線構造でない場合には、裏打ち用配線のシ
ャント層におけるレイアウトピッチが厳しく、歩留まり
の低下につながるという問題が考えられ、これらの両立
が難しくなっている。

【０００６】そこで、本発明の目的は、ワード線抵抗の
低減と裏打ち用配線ピッチの緩和とを両立させ、特に大
容量ＤＲＡＭなどの分割ワード線ドライバ方式の半導体
記憶装置のレイアウト設計において、サブワード線抵抗
の低減によってアクセス時間の高速化を可能とし、かつ
裏打ち用配線ピッチの緩和によって大容量化を可能とす
ることができる半導体記憶装置およびこれを用いたコン
ピュータシステムを提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００９】すなわち、本発明の半導体記憶装置は、ワ
ード線を多分割にしてサブワード線とし、これらの多分
割されたサブワード線で１組の行デコーダとワードドラ
イバを共有する分割ワード線ドライバ方式に適用される
ものであり、隣合って配置される２つのサブワードドラ
イバの相互間において、それぞれのサブワードドライバ
を中央にして配置されるサブワード線が、このサブワー
ド線と異なる層に形成される配線により裏打ちされ、こ
の裏打ち用の配線はサブワード線のほぼ１／２長までを
隣合って配置される２つのサブワード線間で交互に配置
されているものである。

【００１０】この場合に、前記隣合って配置される２つ
のサブワード線間において、サブワード線と裏打ち用の
配線とを接続するコンタクトの位置がずらされて交互に
配置されており、特に前記半導体記憶装置が大容量ＤＲ
ＡＭなどとされるものである。

【００１１】また、本発明のコンピュータシステムは、
前記半導体記憶装置に加えて、少なくとも中央処理装置
およびその周辺回路などが備えられているものである。

【００１２】

【作用】前記した半導体記憶装置およびこれを用いたコ
ンピュータシステムによれば、隣合って配置される２つ
のサブワードドライバにおける隣合う２つのサブワード
線において、これらのサブワード線をサブワード線のほ
ぼ１／２長までを交互に裏打ち用の配線でシャントする
ことにより、裏打ち用配線の配線ピッチが緩和され、な
おかつサブワード線抵抗を低減することができる。

【００１３】すなわち、裏打ち用の配線によってサブワ
ード線抵抗を低減し、この抵抗低減によってワード線の
高速化、ひいては半導体記憶装置、これを搭載した半導
体集積回路装置のアクセスサイクル時間を高速化するこ
とができる。

【００１４】また、裏打ち用配線でサブワード線をシャ
ントする場合に、裏打ち用配線をサブワード線のほぼ１
／２までとすることで、裏打ち用配線の配線ピッチを緩
和することができ、特にサブワード線と裏打ち用配線の
コンタクト位置をずらして配置することによって、より
一層配線ピッチを緩和することができる。

【００１５】これにより、半導体記憶装置、特に大容量
ＤＲＡＭなどの分割ワード線ドライバ方式の半導体記憶
装置のレイアウト設計において、ワード線抵抗の低減と
裏打ち用配線ピッチの緩和とを両立させ、半導体記憶装
置の大容量化に伴うアクセス時間の高速化を可能とする
ことができる。

【００１６】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１７】図１は本発明の一実施例である半導体記憶
装置の一例を示すブロック図、図２は本実施例の半導体
記憶装置において、メモリアレイの周辺回路を示す概略
構成図、図３はその概略レイアウト図、図４〜図６はそ
れぞれメインワードドライバ、ＦＸドライバ、サブワー
ドドライバを示す回路図、図７はサブワードドライバと
サブワード線の配置を示す概略レイアウト図、図８はそ
の概略断面図、図９はコンタクト位置の変形例を示す概
略レイアウト図、図１０は本実施例の半導体記憶装置を
用いたコンピュータシステムを示すブロック図である。

【００１８】まず、図１により本実施例の半導体記憶装
置の構成を説明する。

【００１９】本実施例の半導体記憶装置は、たとえばワ
ード線を多分割にしてサブワード線とし、これらの多分
割されたサブワード線で１組の行デコーダとワードドラ
イバを共有する分割ワード線ドライバ方式の大容量ＤＲ
ＡＭとされ、複数のメモリセルによる複数のメモリアレ
イＭＭＡＴと、このメモリアレイＭＭＡＴの行方向選択
のためのメインワードドライバＭＷＤ、サブワードドラ
イバＳＷＤ、ＦＸドライバＦＸＤ、ロウアドレスデコー
ダＸＤおよびロウアドレスバッファＲＡＢと、列方向選
択のためのカラムアドレスデコーダＹＤおよびカラムア
ドレスバッファＣＡＢと、読み出しのためのセンスアン
プＳＡ、さらにこれらの周辺回路などから構成されてい
る。

【００２０】次に、このＤＲＡＭにおけるそれぞれの構
成要素の詳細、およびそれぞれの動作概要などを含めて
説明する。

【００２１】メモリアレイＭＭＡＴには、同図の垂直方
向に平行して配置される複数のワード線と、水平方向に
平行して配置される複数の相補ビット線、およびこれら
のワード線と相補ビット線の交点に格子状に配置される
複数のダイナミック型メモリセルとが含まれている。

【００２２】メモリアレイＭＭＡＴを構成するワード線
は、メインワードドライバＭＷＤで上位のワード線を選
択し、ＦＸドライバＦＸＤで下位のワード線を選択する
信号を活性化し、サブワードドライバＳＷＤでメインワ
ード線とＦＸ線の信号をデコードして１本のワード線を
選択する。

【００２３】ロウアドレスデコーダＸＤには、特に制限
されないが、ロウアドレスバッファＲＡＢからｉ＋１ビ
ットの相補内部アドレス信号ＡＸ０＊〜ＡＸｉ＊（ここ
で、たとえば非反転内部相補アドレス信号ＡＸ０と反転
内部アドレス信号ＡＸ０Ｂを合わせて相補内部アドレス
信号ＡＸ０＊のように表す。以下、相補信号についても
同様である。）が供給される。

【００２４】メインワードドライバＭＷＤは、タイミン
グ信号ΦＸがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、ロウアドレスデ
コーダＸＤは、アドレスマルチプレクサＡＭＸから伝送
されるロウアドレス信号を、タイミング発生回路ＴＧか
ら供給されるタイミング信号ΦＸＬに従って取り込み、
保持する。また、これらのロウアドレス信号ＡＸ０＊〜
ＡＸｉ＊を形成し、ロウアドレスデコーダＸＤに供給す
る。

【００２５】アドレスマルチプレクサＡＭＸは、特に制
限されないが、ＤＲＡＭが通常の動作モードとされ、タ
イミング発生回路ＴＧからロウレベルのタイミング信号
ΦＲＥＦが供給されるとき、外部端子Ａ０〜Ａｉを介し
て時分割的に供給されるＸアドレス信号ＡＸ０〜ＡＸｉ
を選択し、上記ロウアドレス信号としてロウアドレスバ
ッファＲＡＢに伝達する。

【００２６】また、ＤＲＡＭがＣＢＲリフレッシュサイ
クルとされ、上記タイミング信号ΦＲＥＦがハイレベル
とされるとき、リフレッシュアドレスカウンタＲＦＣか
ら供給されるリフレッシュアドレス信号を選択し、上記
ロウアドレス信号としてロウアドレスバッファＲＡＢに
伝達する。

【００２７】リフレッシュアドレスカウンタＲＦＣは、
特に制限されないが、ＤＲＡＭがＣＢＲリフレッシュモ
ードとされるとき、タイミング発生回路ＴＧから供給さ
れるタイミング信号ΦＲＣに従って進歩動作を行う。

【００２８】一方、メモリアレイＭＭＡＴを構成する相
補ビット線は、その一方において、センスアンプＳＡに
対応する単位増幅回路に結合される。センスアンプＳＡ
には、メモリアレイＭＭＡＴの各相補ビット線に対応し
て設けられる複数の単位増幅回路の他に、ＤＲＡＭが待
機時に相補ビット線対をイコライズするＮチャネル型Ｍ
ＯＳＦＥＴ、相補ビット線を電源電圧ＶＣＣの約１／２
レベルであるＨＶＣに給電するＮチャネル形ＭＯＳＦＥ
Ｔ、左右のメモリアレイを１個のセンスアンプＳＡが共
有するシェアード用のＮチャネル型ＭＯＳＦＥＴ、およ
び相補ビット線をＩ／Ｏ線に接続するＮチャネル型ＭＯ
ＳＦＥＴが含まれている。

【００２９】カラムアドレスデコーダＹＤは、タイミン
グ信号ΦＹがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、カラムアドレス
デコーダＹＤは、上記内部相補アドレス信号をデコード
し、対応するビット線選択信号を択一的にハイレベルと
する。また、救済ビット線選択用カラムアドレスデコー
ダは、カラムアドレスデコーダＹＤと同様にタイミング
信号ΦＹがハイレベルとされることで動作状態とされ
る。

【００３０】カラムアドレスバッファＣＡＢは、外部端
子Ａ０〜Ａｉを介して時分割的に供給されるＹアドレス
信号をタイミング発生回路ＴＧから供給されるタイミン
グ信号ΦＹＬに従って取り込み、保持する。また、これ
らのＹアドレス信号をもとに、相補内部アドレス信号Ａ
Ｙ０＊〜ＡＹｉ＊を形成する。特に制限されないが、こ
のうち、上位数ビット（たとえば上位３ビット）の内部
相補アドレス信号は図示しないメインアンプセレクタに
供給され、残りの相補内部アドレス信号は、前述のよう
にカラムアドレスデコーダＹＤに供給される。

【００３１】ビット線の信号がローカルＩ／Ｏ線に微小
振幅として伝わると、メインアンプ駆動信号ΦＭＡによ
りメインアンプＭＡが活性化され、ローカルＩ／Ｏ線の
電位を増幅して、メインアンプ出力ＣＤｉに伝える。

【００３２】データ線ＣＤ０＊〜ＣＤｉ＊は、特に制限
されないが、データ入出力回路Ｉ／Ｏに結合される。デ
ータ入出力回路Ｉ／Ｏには、タイミング発生回路ＴＧか
らタイミング信号ΦＷおよびΦＲが供給される。

【００３３】メモリマット制御回路ＭＡＴＣは、タイミ
ング発生回路ＴＧからマット選択信号ＭＳおよびタイミ
ング信号ΦＳＡにより、上記センスアンプＳＡ内の各回
路を制御する。

【００３４】タイミング発生回路ＴＧには、外部装置か
ら起動制御信号として、ロウアドレスストローブ信号Ｒ
ＡＳＢおよびカラムアドレスストローブ信号ＣＡＳＢ、
およびライトイネーブル信号ＷＥＢならびに出力イネー
ブル信号ＯＥＢが供給され、上記外部起動制御信号をも
とに、ＤＲＡＭの動作モードを判定するとともに、上記
各種のタイミング信号を形成し、ＤＲＡＭの各部に供給
する。

【００３５】以上のように構成されるＤＲＡＭにおい
て、メモリアレイの周辺回路は図２に詳細に示すよう
に、複数のダイナミック型メモリセルに対して、行方向
を選択する複数のワード線、およびこのワード線から分
割されるサブワード線と、列方向を選択するビット線と
が格子状に配置されている。

【００３６】これらのワード線、サブワード線、ビット
線は、それぞれメインワードドライバ、ＦＸドライバと
サブワードドライバ、センスアンプに接続され、たとえ
ばメインワードドライバ、ＦＸドライバ、サブワードド
ライバのそれぞれの領域は図３のようにレイアウトされ
て構成されている。

【００３７】また、これらのメインワードドライバ、Ｆ
Ｘドライバ、サブワードドライバは、たとえば図４〜図
６に示すような回路構成となっており、それぞれ図４〜
図６(a) または図４〜図６(b) の回路が対応して用いら
れるようになっている。

【００３８】図４はメインワードドライバを示し、(a)
のメインワードドライバＭＷＤ１は上位アドレス信号Ａ
Ｘ、マット選択信号ＭＳとタイミング信号Ｒを受けて、
メインワード線の信号ＭＷでハイレベルに立ち上げ、一
方(b) のメインワードドライバＭＷＤ２は、上位アドレ
ス信号ＡＸ、マット選択信号ＭＳとタイミング信号Ｒを
受けて、メインワード線をハイレベルとする信号ＭＷと
その反転のロウレベルとする信号ＭＷＢを作る。

【００３９】図５はＦＸドライバを示し、(a) のＦＸド
ライバＦＸＤ１は下位アドレス信号ＡＸとタイミング信
号を受けて、ＦＸ信号ＦＸをハイレベルに立ち上げ、こ
のサブワード線がメモリセルのゲートにつながり、一方
(b) のＦＸドライバＦＸＤ２は、下位アドレス信号ＡＸ
とマット選択信号ＭＳとタイミング信号を受けて、ＦＸ
信号ＦＸを作る。

【００４０】図６はサブワードドライバを示し、(a) の
サブワードドライバＳＷＤ１はメインワード信号ＭＷと
ＦＸ信号ＦＸがハイレベルとなると、サブワード線が選
択されてサブワード信号ＳＷがハイレベルとなり、一方
(b) のサブワードドライバＳＷＤ２は、反転のメインワ
ード信号ＭＷＢ、ＦＸ信号ＦＸがロウレベルとなるとサ
ブワード線が選択されて信号ＳＷがハイレベルとなる。

【００４１】次に、本実施例の特徴となるサブワードド
ライバとサブワード線の配置について、図７のレイアウ
ト図、図８の断面図に基づいて説明する。

【００４２】すなわち、サブワードドライバにより駆動
されるサブワード線の配置については、図７に示すよう
に、たとえば２５６ｂｉｔの場合に１本のメインワード
線（メタル２層Ｍ２）から分離される８本のサブワード
線は、それぞれのサブワードドライバを中央にして隣合
うサブワードドライバの近くまでの長さで配置され、か
つ隣合うサブワードドライバ間において交互に配置され
ている。

【００４３】そして、比較的高抵抗のポリサイドやポリ
シリコンからなるサブワード線は抵抗低減化のために裏
打ちされ、この裏打ち用の配線は、図８に示すようにサ
ブワード線のほぼ１／２長までを、このサブワード線の
上層に形成されるメタル１層配線Ｍ１、たとえばアルミ
ニウム配線によりシャントされ、このアルミニウム配線
とサブワード線はコンタクトを通じて接続されている。

【００４４】この裏打ち用のアルミニウム配線の長さを
サブワード線のほぼ１／２長までとする理由は、ワード
線抵抗の低減とアルミニウム配線のピッチ緩和との両立
を考慮して、たとえばそれ以上にするとアルミニウム配
線の配線ピッチがきつくなり、一方それ以下ではサブワ
ード線抵抗の低減効果が減ってしまうからである。

【００４５】以上のようにして、サブワードドライバと
サブワード線の配置において、アルミニウム配線のメタ
ル配線で裏打ちするワード線構造と、分割ワード線ドラ
イバ方式による階層形ワード線構造とのそれぞれの利点
を活かしたレイアウトの実現が可能となる。

【００４６】従って、本実施例の半導体記憶装置によれ
ば、メインワード線から分離されるサブワード線に対し
て、このサブワード線のほぼ１／２長までを交互に、こ
のサブワード線の上層に形成される裏打ち用のアルミニ
ウム配線によってシャントすることにより、裏打ち用の
アルミニウム配線によってサブワード線抵抗を低減し、
この抵抗低減によってワード線のアクセス時間を高速化
することができる。

【００４７】また、裏打ち用のアルミニウム配線をサブ
ワード線のほぼ１／２長までとすることにより、アルミ
ニウム配線の配線ピッチを緩和することができる。

【００４８】特に、この配線ピッチの緩和については、
さらに図９に示すように、サブワード線とアルミニウム
配線のコンタクト位置が重ならないようにずらして配置
することによって、ワード線ピッチが大きくなることを
避け、より一層配線ピッチを緩和して狭ピッチ化を可能
とすることができる。

【００４９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００５０】たとえば、本実施例の半導体記憶装置につ
いては、大容量ＤＲＡＭに適用した場合について説明し
たが、本発明は前記実施例に限定されるものではなく、
他の半導体メモリについても広く適用可能であり、特に
大容量化が要求される半導体メモリに良好に適用でき
る。

【００５１】また、本実施例においては、１本のメイン
ワード線から８本のサブワード線が分離される場合につ
いて説明したが、これに限定されるものではなく、半導
体メモリの容量に応じて変更可能であることはいうまで
もない。

【００５２】以上の説明では、主として本発明者によっ
てなされた発明をその利用分野である大容量ＤＲＡＭな
どの半導体記憶装置に適用した場合について説明した
が、これに限定されるものではなく、この半導体記憶装
置を搭載した半導体集積回路装置、さらにこれらを適用
したコンピュータシステムなどについても広く適用可能
である。

【００５３】たとえば、半導体記憶装置としてのＤＲＡ
Ｍをコンピュータシステムに適用した場合には、図１０
に示すように、バスと中央処理装置ＣＰＵ、周辺装置制
御部、主記憶メモリとしての本発明のＤＲＡＭおよびそ
の制御部、バックアップメモリとしてのＳＲＡＭおよび
バックアップパリティとその制御部、プログラムが格納
されるＲＯＭ、表示系などによって本コンピュータシス
テムは構成される。

【００５４】周辺装置制御部は、外部記憶装置およびキ
ーボードＫＢなどと接続されている。また、表示系はＶ
ＲＡＭなどによって構成され、出力装置としてのディス
プレイと接続されることによってＶＲＡＭ内の記憶情報
の表示を行う。また、コンピュータシステム内部回路に
電源を供給するための電源供給部が設けられている。

【００５５】中央処理装置ＣＰＵは、各メモリを制御す
るための信号を形成することによって前記各メモリの動
作タイミング制御を行う。ここで、本発明を主記憶メモ
リとしてのＤＲＡＭに適用した例について述べたが、前
記表示系のＶＲＡＭがマルチポートＶＲＡＭである場合
は、前記ＶＲＡＭのランダムアクセス部に適用すること
も可能である。

【００５６】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５７】(1).隣合って配置される２つのサブワード
ドライバの相互間において、それぞれのサブワードドラ
イバを中央にして配置されるサブワード線が、このサブ
ワード線と異なる層に形成される配線により裏打ちさ
れ、この裏打ち用の配線はサブワード線のほぼ１／２長
までを隣合って配置される２つのサブワード線間で交互
に配置されることにより、裏打ち用の配線によってサブ
ワード線抵抗を低減し、この抵抗低減によってワード線
の高速化、ひいては半導体記憶装置、半導体集積回路装
置のアクセスサイクル時間の高速化が可能となる。

【００５８】(2).前記(1) により、裏打ち用の配線をサ
ブワード線のほぼ１／２長までとすることで、裏打ち用
の配線の配線ピッチを緩和することができ、サブワード
線、さらにワード線の配線ピッチを狭くすることが可能
となる。

【００５９】(3).サブワード線と裏打ち用の配線とを接
続するコンタクトの位置がずらされて交互に配置される
場合には、より一層、配線ピッチを緩和して狭ピッチ化
を可能とすることができる。

【００６０】(4).前記(1) 〜(3) により、半導体記憶装
置、特に大容量ＤＲＡＭなどの分割ワード線ドライバ方
式の半導体記憶装置のレイアウト設計において、ワード
線抵抗の低減と裏打ち用配線ピッチの緩和とを両立さ
せ、半導体記憶装置、半導体集積回路装置、さらにこれ
らを適用するコンピュータシステムなどの大容量化に伴
うアクセス時間の高速化を可能とすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体記憶装置の一例
を示すブロック図である。

【図２】本実施例の半導体記憶装置において、メモリア
レイの周辺回路を示す概略構成図である。

【図３】本実施例において、メモリアレイの周辺回路を
示す概略レイアウト図である。

【図４】本実施例において、メインワードドライバを示
す回路図である。

【図５】本実施例において、ＦＸドライバを示す回路図
である。

【図６】本実施例において、サブワードドライバを示す
回路図である。

【図７】本実施例において、サブワードドライバとサブ
ワード線の配置を示す概略レイアウト図である。

【図８】本実施例において、サブワードドライバとサブ
ワード線の配置を示す概略断面図である。

【図９】本実施例において、コンタクト位置の変形例を
示す概略レイアウト図である。

【図１０】本実施例の半導体記憶装置を用いたコンピュ
ータシステムを示すブロック図である。

【符号の説明】

ＭＭＡＴ メモリアレイ ＭＷＤ メインワードドライバ ＳＷＤ サブワードドライバ ＦＸＤ ＦＸドライバ ＸＤ ロウアドレスデコーダ ＲＡＢ ロウアドレスバッファ ＹＤ カラムアドレスデコーダ ＣＡＢ カラムアドレスバッファ ＳＡ センスアンプ ＡＭＸ アドレスマルチプレクサ ＴＧ タイミング発生回路 ＲＦＣ リフレッシュアドレスカウンタ ＭＡ メインアンプ Ｉ／Ｏ データ入出力回路 ＭＡＴＣ メモリマット制御回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ワード線を多分割にしてサブワード線と
   し、これらの多分割されたサブワード線で１組の行デコ
   ーダとワードドライバを共有する分割ワード線ドライバ
   方式の半導体記憶装置であって、隣合って配置される２
   つのサブワードドライバの相互間において、それぞれの
   サブワードドライバを中央にして配置されるサブワード
   線が、このサブワード線と異なる層に形成される配線に
   より裏打ちされ、かつ、この裏打ち用の配線は前記サブ
   ワード線のほぼ１／２長までを隣合って配置される２つ
   のサブワード線間で交互に配置されていることを特徴と
   する半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置であっ
   て、前記隣合って配置される２つのサブワード線間にお
   いて、前記サブワード線と前記裏打ち用の配線とを接続
   するコンタクトの位置がずらされて交互に配置されてい
   ることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１または２記載の半導体記憶装置
   であって、前記半導体記憶装置が大容量ＤＲＡＭなどと
   されることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１、２または３記載の半導体記憶
   装置を用いたコンピュータシステムであって、前記半導
   体記憶装置に加えて、少なくとも中央処理装置およびそ
   の周辺回路などが備えられていることを特徴とするコン
   ピュータシステム。