JP4632107B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、ダイナミック型メモリセルが接続されるワード線及びビット線が複数に分割され、階層ワード線及び階層IO線を持つものに利用して有効な技術に関するものである。
【0002】
【従来の技術】
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平2−308489号公報(以下、先行技術1という)、特開平9−205182号公報(以下、先行技術2という)、特開平10−178158号公報(以下、先行技術3という)があることが判明した。先行技術1にはメモリセルアレイ外に中間アンプ(サブアンプ)を設けたものが、先行技術2にはセンスアンプ行とサブワードドライバ列との交差するクロス部に、センスアンプ制御回路のNチャンネル型MOSFETとPチャンネル型MOSFETを分散して配置するもの、先行技術3には感知増幅行(センスアンプ)とサブワードドライバ列との交差するコンジャクション領域において、階層構造とされるGIO(グローバル入出力線)とLIO(ローカル入出力線)を接続するスイッチ手段を分散して配置させ、上記感知増幅器のPチャンネル型のドライバMOSFETと、Nチャンネル型のドライバMOSFETの対を同じコンジャクション領域に配置させるものが開示されている。しかしながら、これらの公報には、いずれにおいても後に説明するような本願発明に係る階層IO構造に向けた配慮は何ら開示されていない。
【0003】
【発明が解決しようとする課題】
本願出願人においては、ワード線をサブワードドライバ領域により分割し、ビット線をセンスアンプ領域により分割し、かかるセンスアンプ領域には、上記ビット線に接続されるローカル入出力線を配置し、上記サブワードドライバ領域にはメイン入出力線を配置し、上記両者が交差するクロスエリアには上記ローカル入出力線とメイン入出力線とを接続させるとともに、信号増幅を行なうサブアンプを分散配置したダイナミック型RAMを開発した。かかるダイナミック型RAM(以下、単にDRAMという)のチップサイズ低減のためには、繰り返し回数の多いサブワードドライバ領域、センスアンプ領域の縮小化(シュリンク)が避けられない。この結果、上記クロスエリアの面積は、上記センスアンプ幅とサブワードトライイバ幅の縮小分に対応して大幅に小さくなってしまうため、上記ローカル入出力線とメイン入出力線との選択的な接続と信号増幅を行なう上記サブアンプを形成するエリアの確保が困難となるものである。
【0004】
上記サブワードドライバに沿って設けられるメイン入出力線と、選択されたメモリセルが接続されたビット線をセンスアンプに沿って設けられるローカル入出力線に接続させるカラムスイッチの選択信号は、上記メイン入出力線と平行に延長されることになる。DRAMのバーストモードでは、上記カラムスイッチの選択信号を順次に切り替えて複数ビットの読み出しや書き込みを行なうが、このとき上記メイン入出力線と上記カラムスイッチの選択信号とが同じ方向に並んで配置されるため、上記カラム選択信号がそれにより切り替えられたビット線のメモリセルの読み出し信号又は書き込み信号に対して線間ノイズが生じる結果となり、動作マージンが低下してしまうという問題が生じる。
【0005】
この発明の目的は、高集積化と動作の安定化を実現した階層IO構造の半導体記憶装置を提供することにある。この発明の他の目的は、高集積化と高速化を実現した階層IO構造の半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0006】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第1方向に沿って設けられた複数のビット線、上記第1方向と直交する第2方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んだ複数のメモリアレイ領域を上記第1方向に複数個設けてセンスアンプ領域と交互に配置し、かかるセンスアンプ領域に対応するビット線と第1選択回路を通して接続される第1共通入出力線を設け、上記第1方向に沿って配置された複数のメモリアレイに対応した複数の上記第1共通入出力線と第2選択回路を通して接続される第2共通入出力線として、上記第2方向に延長されて上記メモリセルとの間での読み出し信号及び書き込み信号を伝える信号伝達経路を持たせる。
【0008】
【発明の実施の形態】
図1には、この発明に係るDRAMの一実施例の全体概略レイアウト図が示され、図2にはそのうちの一部分の拡大されたレイアウト図が示されている。これら図1と図2においては、この発明に係るダイナミック型RAMを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
【0009】
特に制限されないが、この発明が適用されるDRAMは、それぞれが独立にメモリアクセスされるBANK0ないし3のような4つのメモリバンクが設けられる。これらの4つのメモリバンクBANK0ないし3は、それぞれが同じ回路構成及びレイアウトにされており、そのうちメモリバンクBANK0において代表としてこの発明に係る階層IO構造に関連する部分が例示的に示されている。
【0010】
図1において、メモリセルアレイ領域(以下、単にメモリセルアレイという)は全体として4個に分けられる。つまり、半導体チップ10の長手方向に対して左右に分けられて、中央部分14には図示しないけれども、アドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。これら中央部分14の両側とメモリセルアレイとが接する部分には、メインアンプMA、メモリアレイ制御回路(Array Control)11、メインワードドライバ(MWD)12等が配置される。上記メモリアレイ制御回路11は、サブワード選択線やセンスアンプを駆動するための制御回路からなる。上述のように半導体チップ10の長手方向に対して左右に2個、上下に2個ずつに分けられた4個からなる各メモリセルアレイにおいて、長手方向に対して上下中央部にカラムデコーダ領域(YDC)13が設けられる。
【0011】
上述のよう各メモリセルアレイにおいて、メインワードドライバ12は、それに対応した1つのメモリアレイ領域(以下、単にメモリアレイという)を貫通するように延長されるメインワード線の選択信号を形成する。上記メインワードドライバ領域12にサブワード選択用のサブワード選択線のドライバも設けられ、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。カラムデコーダ13は、それに対応した1つのメモリセルアレイを貫通するように延長されるカラム選択線の選択信号を形成する。
【0012】
上記各メモリセルアレイは、複数からなる上記メモリアレイ(以下、単にアレイ又はメモリマットと称する)15に分割される。メモリマット15は、図2の拡大図に示すように、センスアンプ領域16、サブワードドライバ領域17に囲まれて形成される。上記センスアンプ領域16と、上記サブワードドライバ領域17の交差部は、交差領域(クロスエリア)18とされる。上記センスアンプ領域16に設けられるセンスアンプは、CMOS構成のラッチ回路により構成される。特に制限されないが、この実施例のメモリセルアレイは、センスアンプを中心にして左右に延長される相補ビット線の信号を増幅するという、いわゆる1交点方式又はオープンビットライン型とされる。
【0013】
1つのメモリマット15は、特に制限されないが、サブワード線(ワード線)が512本と、それと直交する相補ビット線の一方(又はデータ線)は1024本とされる。上記1つのメモリセルアレイ(BANK0〜3)において、上記メモリマット15がビット線延長方向に正規用に32個と参照電圧を形成するためのダミービット線が設けられる端(ダミー)マットが3個ずつ設けられる。上記端マットは、通常のメモリマットのメモリセルの数が半分になるので、冗長用に用いるものであってもよい。
【0014】
上記3個の端マットのうち、図面上ではメモリセルアレイのビット線方向の両端側に2個設けられるよう2つがそれに相当し、残り1個の端マットは、端マットのように呼ばれるのにもかかわらずメモリセルアレイの中央部に設けられる。この実施例では、1つのメモリセルアレイ(メモリバンク)は、1回の選択動作によって2語(ワード)分のデータを読み出し、それを出力部にパラレルに出力し、クロック信号の立ち上がりエッジと立ち下がりエッジの両方で1語ずつシリアルに入出力するといDDR(Double Data Rate Synchronous Dynamic Random Access Memory ;以下単にDDR SDRAM)に対応するために2分割されている。書き込み動作のときには、逆にシリアルに2語分のデータを入力し、2語同時にパラレルにメモリセルに書き込まれる。
【0015】
このようなDDR SDRAMに対応させるために、1つのメモリバンクに対応したメモリセルアレイは、ビット線方向において2つのメモリブロックに分割されてそれぞれから1語ずつに対応したメモリセルを選択するようにされる。それ故、メモリセルアレイの中央部のメモリアレイのビット線の半分ずつが上記分割された2つのメモリブロックの端マットとして用いられる。
【0016】
前記1交点方式において上記メモリマット15は、センスアンプ16を中心として一対の相補ビット線が左右に振り分けられて設けられるので、ビット線の延長方向でみると、ビット線は上記メモリマット15によって実質的に16分割される。また、上記メモリマット15は、ワード線の延長方向に4個設けられる。これにより、ワード線の延長方向でみると、サブワード線は、上記メモリマット15によって4分割される。
【0017】
1つのメモリマット15において、上記のような端メモリマットを除いてビット線が1024本設けられるので、ワード線方向には約4K分のメモリセルが接続され、サブワード線が512本設けられるので、ビット線方向には512×32=16K分のメモリセルが接続される。これにより、1つのメモリセルアレイ(メモリバンク)には、4K×16K=64Mビットのような記憶容量を持ち、4つのメモリアレイ(メモリバンク)によりメモリチップの全体では4×64M=256Mビットのような記憶容量を持つようにされる。
【0018】
図2において、メモリセルアレイのワード線方向の両側に、サブアンプ(SubAmpが設けられる。このサブアンプに対応して、メイン入出力線MIOがサブアンプと上記メモリセルアレイの外側に平行して延長される。この場合、ワード線方向には4つのメモリアレイ(メモリマット)のうち、2分割された右半分の2つのメモリアレイに対応したメイン入出力線MIOがメモリセルアレイの右側、つまり前記半導体チップの中央寄りに8ビット分が配置され、左半分の2つのメモリアレイに対応したメイン入出力線MIOがメモリセルの左側、つまりは前記半導体チップの長手方向の端部寄りに8ビット分が配置される。
【0019】
上記のように1つのメモリセルアレイにおいて、各メモリブロックが8ビットずつ18ビットの単位でデータの入出力が行なわれるので、メインアンプMAはそれぞれに対応して16個ずつ、全体で32個設けられる。上記メインアンプMAは、読み出し動作に対応した増幅アンプの他に、書き込み用のライトアンプも含むものであると理解されたい。これにより、1回のメモリアクセスで16ビットずつ32ビット読み出しておいて、1つのクロックの立ち上がりと立ち下がりに同期して16ビットずつ2回に分けて出力すること、あるいは16ビットズツ2回に分けて取り込んで32ビットの単位でメモリセルに書き込むようにすることができる。
【0020】
図3には、上記メイン入出力線MIOとメモリアレイ部に設けられるローカル入出力線LIOとの関係を示す一実施例のレイアウト図が示されている。メモリアレイは、アレイ(マット)1ないし4のようにワード線の延長方向に4個設けられる。上記ワード線方向に設けられる各アレイ1ないし4には、サブワードSWDが設けられ、これらのSWDによりメモリセルが接続されるワード線が4分割される。また、ビット線は、センスアンプSAによって前記のように相補ビット線としてみたときには16分割される。上記センスアンプSA上にローカル入出力線LIOがビット線方向に延長される。同図では、省略されているが、かかるセンスアンプSA上に設けられるローカル入出力線LIOは、第1選択回路としてのカラムスイッチMOSFETを介してメモリアレイのビット線と選択的に接続される。
【0021】
アレイ1に対応したローカル入出力線LIOは、トルーT(非反転)とバーB(反転)からなる相補信号を伝える2対からなり、トルーTとバーBのうちの一方がセンスアンプを中心にして一方のメモリマットに設けられたビット線に接続され、他方がセンスアンプを中心にして他方のメモリマットに設けられたビット線に接続される。この場合、ワード線が選択された側のメモリマットにビット線に読み出された信号は、ワード線が非選択とされた側のメモリマットのビット線のプリチャージ電圧を参照電圧としてセンスアンプによって増幅される。
【0022】
上記アレイ1のセンスアンプSAに対応した上記2対のローカル入出力線は、そのままチップの外側に向かって、言い換えるならば、2個のサブアンプ回路に向かって延びる。アレイ2に対応したローカル入出力線LIOも前記同様に2対となるが、アレイ2及びアレイ1上を延びに信号線によって半導体チップの外側に延びて2個のサブアンプ回路と接続される。これにより、アレイ1と2において、1つのセンスアンプ列から4ビット分のデータの入出力が行なわれる。
【0023】
上記アレイ1のワード線が選択されたとき、それと交差する1024本のビット線のうち、半分ずつが振り分けられてセンスアンプに接続される。それ故、上記アレイ1のワード線が選択されたときには、上記アレイ1を挟むように設けられる他方のセンスアンプSAにおいても上記同様に2ビット分のデータの入出力が行なわれるローカル入出力線LIOが設けられる。このことは、アレイ2に対応した他方のセンスアンプSAに設けられるローカル入出力線LIOにおいても同様である。したがって、上記アレイ1と2において、全体で8ビット分のデータの読み出しと書き込みが可能になる。
【0024】
上記アレイ4のセンスアンプSAに対応した上記2対のローカル入出力線は、アレイ1及び2とは逆方向にそのままチップの内側に向かって、言い換えるならば、メインワードドライバに隣接して設けられた2個のサブアンプ回路に向かって延びる。アレイ3に対応したローカル入出力線LIOも前記同様に2対となるが、アレイ3及びアレイ4上を延びに信号線によって半導体チップの内側に延びて2個のサブアンプ回路と接続される。これにより、アレイ3と4において1つのセンスアンプ列から4ビット分のデータの入出力が行なわれる。
【0025】
そして、前記同様にアレイ3と4のワード線が選択されたとき、かかるアレイ3と4を挟むように設けられる他方のセンスアンプSAにおいても同様に2ビット分のデータの入出力が行なわれるローカル入出力線LIOが設けられる。したがって、上記アレイ3と4においても全体で8ビット分のデータの読み出しと書き込みが可能になる。この結果、1つのメモリブロックにおいては、16ビットの読み出しと書き込みが可能になるものであり、16個のメインアンプMA(ライトアンプも含む)が設けられることになる。
【0026】
図2の実施例では、上記メモリセルアレイのワード線方向のメモリセルアレイの外側に設けられるメイン入出力線MIOのうち、半導体チップの長手方向に外周に沿って設けられる8ビット分のメイン入出力線MIOは、上記メモリセルアレイ(ワード線方向に並ぶ4つのメモリアレイ又はメモリマット)を横断するように延長され、かつ前記メインワードドライバMWD及びアレイ制御回路を横断してメインアンプMAに導かれる。これに対して、上記メモリセルアレイのワード線方向のメモリセルアレイの外側に設けられるメイン入出力線MIOのうち、半導体チップの長手方向に内側に設けられる残り8ビット分のメイン入出力線MIOは、前記メインワードドライバMWD及びアレイ制御回路を横断してメインアンプMAに導かれる。
【0027】
図2の実施例では、上記半導体チップの長手方向に外周に沿って設けられる8ビット分のメイン入出力線MIOに対して、上記メモリセルアレイのワード線方向に並ぶ4つのメモリアレイ又はメモリマットを横断するように延長される配線は、1つのメモリブロックがビット線方向に16個のメモリマットに分割されており、そのうちの半分の8ビット分に対応した信号を伝達する8対の信号線を8つのメモリマットに分散させて設けられる。この8つのメモリマットは互いに隣接する8個のメモリマットに設ける構成としてもよいし、1つおきのメモリマットに割り振るようにしてもよい。
【0028】
図4には、この発明に係るDRAMの他の一実施例の全体概略レイアウト図が示されている。この実施例においては、上記メモリセルアレイのワード線方向のメモリセルアレイの外側に設けられるメイン入出力線MIOのうち、半導体チップの長手方向に外周に沿って設けられる8ビット分のメイン入出力線MIOを上記メモリセルアレイのワード線方向に並ぶ4つのメモリアレイ(メモリマット)を横断して延長するよう配置される配線は、前記図2の実施例のように各メモリマットに分散して配置するものとは異なり、各メモリセルアレイの2つのメモリブロックのそれぞれにおいて、半導体チップの中央寄りに最も近い1つのメモリマットに前記8ビット分の信号線を集中して配置させる。
【0029】
つまり、メモリバンクBANK0を例にして説明すると、前記のように2つのメモリブロックのうち、半導体チップの外側に位置するメモリブロックを構成するビット線方向に並べられた16個の正規アレイのうち、最も半導体チップの内側、つまりは当該メモリバンクBANK0のビット線方向のほぼ中央寄りに設けられたメモリアレイをワード線方向に横断するように上記配線が配置される。このような信号線の集中配置に対応して、集中的に8ビット分のメインアンプ(ライトアンプも含む)MAが配置される。
【0030】
同様に、上記メモリセルアレイのワード線方向のメモリセルアレイの内側に設けられる残り8ビット分のメイン入出力線MIOに接続される配線も、集中的に設けられる。これに対応して残り8ビット分に対応したメインアンプMAが設けられる。したがって、上記メモリバンクBANK0の前記のように2つのメモリブロックのうち、半導体チップの外側に位置するメモリブロックに対応した16個のメインアンプが2つのメモリブロックのほぼ境界部に集中して設けられることになる。
【0031】
上記メモリバンクBANK0の他方のメモリブロック、つまりは半導体チップの内側に位置するメモリブロックにおいては、上記メモリセルアレイのワード線方向のメモリセルアレイの外側に設けられる8ビット分のメイン入出力線MIOは、メモリビット線方向に並べられた16個の正規アレイのうち最も半導体チップの内側、つまりは当該メモリバンクBANK0のビット線方向の中央寄りの端けられたメモリアレイを集中的にワード線方向に横断するように配線によって8ビット分のメインアンプMAに導かれる。同様に、上記メモリセルアレイのワード線方向のメモリセルアレイの内側に設けられる残り8ビット分のメイン入出力線MIOに接続される配線もそれと隣接するように集中的に設けられて、残り8ビット分に対応したメインアンプMAと接続される。
【0032】
上記の構成は、他のメモリバンクBANK1ないし3においても同様である。このような4つのメモリバンクBANK0〜3の前記16個ずつのメインアンプMAは、グローバル入出力線GIOを通して共通に接続され、16ビットのデータ入出力端子DQPADに対応したデータ入出力回路と接続される。このような各メモリバンク(メモリセルアレイ)BANK0〜3におけるメインアンプMAの集中配置によって、上記グローバル入出力線GIOの長さを半導体チップの長手方向の約半分に短くすることができる。
【0033】
つまり、前記図1の実施例のように各メモリバンクBANK0〜3の各々において、メインアンプMAを各メモリマットに対応させて分散配置した場合には、各メモリバンクBANK0〜3に設けられる全ての対応するメンアンプMAを前記グローバル入出力線GIOによって共通に接続させるようにするためには、その長さがほぼ半導体チップの長手方向の長さに対応したものとなり、上記グローバル入出力線GIOでの信号伝達が前記図4の実施例に比べて遅くなってしまう。言い換えるならば、前記図4の実施例では、メインアンプMAの配置、あるいはそれとメイン入出力線MIOとの接続を行なう配線の工夫によって、上記グローバル入出力線GIOでの信号伝達時間が短くなり、動作の高速化が可能になるものである。
【0034】
図5には、この発明に係るサブアンプの一実施例の構成図が示されている。同図には、前記図3の実施例に対応したサブアンプとその制御回路の配置とその回路が具体的に示されている。前記のように1つのメモリアレイに対応したセンスアンプ領域SA上には2対のローカル入出力線LIOが配置される。メモリセルアレイの外側には、サブワードドライバ領域SWDに隣接するようセンスアンプ列(ワード線方向)に沿って設けられた2個分のメモリアレイから合計4対のローカル入出力線LIOに対応された4個のサブアンプが設けられる。4個のサブアンプは、特に制限されないが、中央部に設けられた制御回路を挟んで、2個ずつのサブアンプに振り分けられて配置される。
【0035】
サブアンプは、リード系の増幅回路とライト系の増幅回路からなり、前記ローカル入出力線LIOとメイン入出力線MIOとの間を接続するスイッチの機能も合わせて持つようにされる。つまり、ローカル入出力線LIOとメイン入出力線MIOは、リード系の増幅回路又はライト系の増幅回路のいずれかが動作状態にされることによって信号伝達が行なわれて両者の間の選択的な接続が行なわれるものである。
【0036】
ローカル入出力線LIOとメイン入出力線MIOとの間をスイッチMOSFETにより接続し、ラッチ回路からなるサブアンプを設けてリード/ライト動作の双方に用いることも考えられるが、この場合にはラッチ回路の動作タイミングの設定が難しくなり高速化が難しくなる。つまり、ラッチ回路を用いた増幅動作では、ラッチ回路が安定的に動作するに必要な信号量が得られるまで動作タイミングを待たなければならなく、ワーストケースを想定したタイミングマージンの設定が必要となって動作速度が遅くなる。
【0037】
これに対して、この実施例のようにリード系の増幅回路とライト系の増幅回路を別々に設ける構成では、信号は常に一方にしか伝達されないからタイミング設定に制約がなく、読み出し動作ではローカル入出力線LIOに現れた信号がそのままメイン入出力線MIOに増幅して伝えられ、書き込み動作では逆にメイン入出力線MIOに伝えられた信号がそのままローカル入出力線LIOに伝えられるので、高速な読み出しや書き込みが可能になるものである。
【0038】
リード系の増幅回路は、トルー側のローカル入出力線LIOTにゲートが接続されたNチャンネル型MOSFETQ21と、バー側のローカル入出力線LIOBにゲートが接続されたNチャンネル型MOSFETQ22と、それぞれの増幅MOSFETQ21とQ22のソースと回路の接地電位との間に設けられて選択信号によって動作電流を流すNチャンネル型MOSFETQ23とQ24と、リード動作のときに上記増幅MOSFETQ21とQ22のソース間には、スイッチMOSFETQ25とQ26が並列形態に設けられる。これらのMOSFETQ25とQ26は、リード動作のときにオン状態となって増幅MOSFETQ21とQ22のソース間を接続して差動動作を行なわせ、ライト動作のときにはオフ状態となって書き込み信号によって増幅MOSFETQ21とQ22がオン状態となってもメイン入出力線MIOTとMIOBとの間を接続させてしまうのを防止する。
【0039】
上記スイッチMOSFETQ25とQ26は、基本的には1つのMOSFETにより構成できるが、この実施例のように2つのMOSFETQ25とQ26の並列接続とすることにより、差動MOSFETQ21とQ22のソースに接続される抵抗を小さくし、その増幅動作を高速にするためと、回路を左右対称して素子レイアウトもミラー反転構成として、レイアウトの効率化と差動のペア特性も合わせて改善させるようにするものである。
【0040】
上記トルー側のローカル入出力線LIOTの信号を受ける差動MOSFETQ21のドレインは、バー側のメイン入力出力線MIOBと接続される。上記バー側のローカル入出力線LIOBの信号を受ける差動MOSFETQ22のドレインは、トルー側のメイン入力出力線MIOTと接続される。これより、ローカル入出力線LIOの信号と、それが伝えられるメイン入出力線MIOの信号は同相信号とされる。
【0041】
ライト系の増幅回路は、CMOSバッファ回路により構成される。つまり、ライト動作以外は出力ハイインピーダンス状態となるようなCMOSの3状態出力回路が用いられる。トルー側のローカル入出力線LIOTは、Nチャンネル型MOSFETQ33とPチャンネル型MOSFETQ31によりドライブされる。バー側のローカル入出力線LIOBは、Nチャンネル型MOSFETQ32とPチャンネル型MOSFETQ30によりドライブされる。
【0042】
トルー側のローカル入出力線LIOTをドライブするNチャンネル型MOSFETQ33のゲートには、ノアゲート回路G2を通してトルー側のメイン入出力線MIOTの信号が供給される。トルー側のローカル入出力線LIOBをドライブするPチャンネル型MOSFETQ31のゲートには、ノアゲート回路G1とインバータ回路N1を通したバー側のメイン入出力線MIOBの信号が供給される。バー側のローカル入出力線LIOBをドライブするNチャンネル型MOSFETQ32のゲートには、上記ノアゲート回路G1を通してバー側のメイン入出力線MIOBの信号が供給される。バー側のローカル入出力線LIOBをドライブするPチャンネル型MOSFETQ30のゲートには、上記ノアゲート回路G2とインバータ回路N2を通したトルー側のメイン入出力線MIOTの信号が供給される。
【0043】
上記ノアゲート回路G1とG2は、サブアンプ制御回路により形成された制御信号によりライト動作以外のときには、メイン入出力線MIOT,Bの信号に無関係にロウレベルの信号を形成して出力する。これにより、上記ドライブ用のNチャンネル型MOSFETQ32とQ33及びPチャンネル型MOSFETQ30とQ31がオフ状態となり出力ハイインピーダンス状態にされる。ライト動作のときには、上記ノアゲート回路G1とG2の出力信号は、メイン入出力線MIOTとMIOBに対応した信号を伝えるので、それぞれに対応してローカル入出力線LIOTとLIOBが同相信号となるようドライブされる。
【0044】
上記ローカル入出力線LIOTとLIOBには、中間電圧VBLRにプリチャージするNチャンネル型のMOSFETQ37〜Q39と、内部電源電圧VCLにプリチャージするPチャンネル型MOSFETQ34〜Q37が設けられる。これらのプリチャージ回路は、リード/ライト動作に対応してローカル入出力線LIOのプリチャージレベルを上記VBLRとVCLに切り替えて使用するものである。
【0045】
以上のような本発明に係るDRAMでは、サブアンプ回路をクロスエリアに配置せずメモリセルアレイの外側にサブワードドライバSWDと並行に集中配置し、サブアンプ回路から遠いローカル入出力線LIO線はセンスアンプSA上からアレイ上を通してサブアンプに接続する。メイン入出力線MIO線は、サブアンプ領域上を通しメインアンプMAに接続する。メインアンプMA回路は、Yデコーダ領域とは垂直方向に並べて配置するものである。
【0046】
この実施例では、サブアンプをクロスエリアに配置せず、メモリセルアレイの外にSWD列と並行に配置するものである。この構成においては、アレイ1のローカル入出力線LIOはセンスアンプ上を通して接続し、アレイ2は、それに対応したセンスアンプ上を通した後、アレイ上を通して対応したサブアンプに接続するものである。従って,クロスエリアにサブアンプを配置しなくても階層IO構成を実現できる。
【0047】
クロスエリアにサブアンプを配置しないことにより、サブワードドライバ領域SWD上の配線本数低減、クロスエリア内の回路数低減、サブアンプ回路の面積制約低減の各メリットが生じる。なお、ローカル入出力線LIO長が、上記サブアンプをメモリセルアレイの外側に設ける構成とすることによりその分長くなる。しかし、ローカル入出力線LIOに接続されるセンスアンプ数は同じであり、ローカル入出力線LIOの寄生容量は、かかるセンスアンプを構成するMOSFETのソース,ドレイン拡散層によって支配される。したがって、この実施例のような配線を設けることによって配線長が長くされることによる信号伝達速度の低下はほとんど無い。
【0048】
この実施例では、メインアンプMAをYデコーダYDC側でなく、メインワードドライバMWD側に配置し、メイン入出力線MIO線をメモリセルアレイ上を通して接続するものである。この構成では、サブアンプブロック上を通すMIO線の本数を半減できる。メインアンプMAをYデコーダYDC側に配置すると、前記のような1つのメモリセルアレイ(メモリバンク)を2つのメモリブロックに分けて構成する場合、サブアンプブロック上にメイン入出力線MIO線を32本通さなければならない。従って、この実施例においては、前記図2、図3のようにサブアンプブロック上には半分の16本に削減できる。メモリセルアレイ上を横断する配線は、メインワード線MWL線の間を通すことにより容易に実現できるから問題ない。
【0049】
前記図4の実施例のようにメインアンプMAを中央配置した場合には、メイン入出力線MIOをどのアレイ上に通すかの制約が無くなる。従って、メインアンプMAの出力(GIO線)信号線長が最も短くなるように、チップ中央にメインアンプMAを配置し,その位置に対応したメモリセルアレイ上にメイン入出力線MIO線を横断させる配線を通す。これにより半導体チップのほぼ長辺方向全体に走っていたグーバル入出力線GIO線を約半分の配線長まで低減することが可能となる。
【0050】
前記図5の実施例のようにリード系のサブアンプ回路とライト系のCMOSバッファを用いる構成では、サブアンプのコアの部分を、いわばπ型に接続したゲート受けの差動Nチャンネル型MOSFETQ20とQ21を用いることによりローカル入出力線LIOの小信号をメイン入出力線MIOに高速に伝えることが可能(起動タイミングフリー)。ライト動作はCMOSバッファで行うことにより、高速にローカル入出力線LIOのCMOS振幅が可能となる。なお、この実施例のようなリード系とライト系の増幅回路を用いる構成は、クロスエリアに配置することは素子数の点からほぼ不可能であるので、上記サブアンプのメモリセルアレイの外側配置に適している。
【0051】
図6には、前記図5のサブアンプの動作の一例を説明するための波形図が示されている。リード動作時は、カラム選択信号YSを選択レベルにするとローカル入出力線LIO上に選択されたセンスアンプSAの増幅出力に対応した小振幅の信号が出力される。これをサブアンプ回路により増幅し、メイン入出力線MIO線に伝播する。ここで、本実施例のサブアンプ回路の特徴として、サブアンプの起動タイミングDIORETとローカル入出力線LIOの信号量との間にタイミングが不要な点がある。これは、本実施例のサブアンプ回路が非フィードバック回路なため、ローカル入出力線LIOの信号量が小さい場合でもデータを破壊することが無いためである。従って、タイミング設計が容易となり、高速に動作させることが可能となる。
【0052】
ライト動作時は、メイン入出力線MIOのデータをローカル入出力線LIOに伝播する。この時、本実施例のCMOSバッファは、メイン入出力線MIOデータをバッファして出力するため、高速に動作可能となる。さらに,起動信号DIOWETを先に活性化しておくことが可能であり、リード系と同様タイミング不要である。
【0053】
図7には、この発明に係るDRAMの他の一実施例の全体概略レイアウト図が示されている。ここでは、サブアンプブロックをメモリセルアレイ(メモリバンク)バンクのワード線方向の中央部とチップ中央寄りの2列に配置するものである。特に制限されないが、メモリアレイ(メモリマット)は、前記図1の実施例の2×2倍にされる。同図では、1つのメモリバンクBANK0について、主要な回路ブロックに付された回路記号が拡大して示されている。
【0054】
つまり、1つのメモリバンクは、図1の1つのメモリチップに相当する記憶容量を持ち、YデコーダYDCを中心にして2つのメモリブロックに分けられ、それぞれがビット線方向に正規アレイだけで32個ずつ設けられる。また、前記中央寄りのサブアンプブロックにより2つに分けられて、それぞれがワード線方向に4個のメモリアレイを持つようにされる。この結果、1つのメモリバンクにおいて、メモリアレイはワード線の延長方向に8個に設けられ、ビット線方向には正規アイレだけで64個設けられる。メモリアレイに前記のように1024×512のメモリセルが配置されるものでは、全体で約1G(ギガ)ビットのような記憶容量を持つことになる。
【0055】
前記図1の実施例と同様に記憶容量が256Mビットの場合には、1つのメモリアレイが512×256ビット構成となり、1本のビット線に接続されるメモリセルの数が256個と少なくなり、1本のサブワード線に接続されるメモリセルの数が512個と少なくなるため、メモリセルからの読み出し信号量の拡大とワード線の選択動作の高速化によって、高速なDRAMを実現することが可能となるものである。
【0056】
図8には、この発明に係るDRAMの一実施例のデバイス断面構造図が示されている。アレイ部は、メモリセルを構成するアドレス選択用のMOSFETと記憶用のキャパシタが設けられる。ワード線はMOSFETのゲート電極と一体的に構成され、ビット線は第1層目のメタル配線(Metal 1、以下単にM1という)によって構成される。メモリセルの蓄積電極は、MOSFETの一方のソース,ドレイン(活性化領域)拡散層とを接続するコンタクトにより接続され、ビット線は上記MOSFETの一方のソース,ドレイン(活性化領域)拡散層とを接続するコンタクトにより接続される。上記メタルM1とビット線は同じ配線層であり、第1層目ポリシリコン層FGとサブワード線WLも同じ配線層で構成される。
【0057】
メモリセルはCOB(Capacitor over Bitline)構造を用いている。すなわち、蓄積電極をビット線の上部に設ける。このことによって、プレートはメモリアレイ中でビット線と上記アドレス選択MOSFETの接続部により分断されることなく、1枚の平面状に形成することができるため、プレートの抵抗を低減することが可能である。プレートは、特に制限されないが、PL(D)とPL(U)のような積層構造とされ、かかるプレートのシート抵抗値を下げることができ有利である。一例として、キャパシタの容量絶縁膜CPにBSTやTa2O5のような高誘電体膜を用いた場合、蓄積電極及び上部電極下層PL(D)にはRuを用いると、キャパシタの容量を高めることができる。RuはポリSiに比べるとシート抵抗値が低いためプレート電極PLの抵抗値を下げることが出来る。
【0058】
さらに、この構造にプレートPL(U)としてWを積層すると、プレートの抵抗値をさらに下げることができる。このようにして、プレート自体の抵抗値を下げると、プレートにのったノイズが打ち消される速度が高速化され、プレートノイズが低減される。また、プレートPL(D)としてはTiNを用いてもよい。この場合も上記と同様の効果が得られる。
【0059】
上記メモリアレイ上配線としては、第2層目及び第3層目メタル配線(Metal 2、Metal 3、以下単にM2、M3という)が走っており,それぞれ,メインワード線MWL、カラム選択線YSとして使用される。しかし、配線ピッチと必要本数を考慮すると,メインワード線MWL及びYS線の総数の倍の配線を使用することができるため,通常は1本おきに、電源線を通してアレイ上にメッシュ状の電源網を構築している。
【0060】
この実施例では、その電源線の一部をメイン入出力線MIO線及びローカル入出力線LIO線に割り当てる。すなわち、メインワード線(上記メタル配線M2)の間に、前記ワード線方向にメモリセルアレイを横断するメイン入出力線MIO線及びアレイ2や3のセンスアンプ領域に形成されたローカル入出力線LIO線をサブアンプに導くためのローカル入出力線LIO配線を通す。この実施例では、サブワードドライバ上は、通常メタル配線M3にメイン入出力線MIO線及びサブワードドライバ選択信号線FXを通し、メタル配線M2は、メインワード線MWL及び電源線を通過させるのに使用する。
【0061】
図9には、この発明に係るDRAMにおけるクロスエリアの回路図が示されている。この実施例のようにサブアンプをメモリセルアレイの外側に配置する場合には、サブワードドライバ領域SWDとセンスアンプ領域SAとが交差するクロスエリアには、センスアンプの駆動回路としてのセンスアンプのPチャンネル型MOSFETに動作電圧VDLを与えるNチャンネル型のドライバMOSFETQ15と、センスアンプのPチャンネル型MOSFETにVDDのようなオーバードライブ用の電圧を供給するNチャンネル型MOSFETQ16と、センスアンプのNチャンネル型MOSFETに回路の接地電位VSSを与えるNチャンネル型MOSFETQ14が設けられる。
【0062】
上記センスアンプを構成する上記Nチャンネル型MOSFETのコモンソース線NCS及びPチャンネル型MOSFETのコモンソース線PCSをプリチャージ期間に中間電圧VBLRにプリチャージするNチャンネル型MOSFETQ40〜42からなるプリチャージ回路と、かかるプリチャージ回路に供給されるプリチャージ信号BLEQTを供給するドライブ用のインバータ回路、及びサブワードドライバに供給されるサブワード線選択信号FXB0、FXB1を形成するドライブ用インバータ回路が設けられる。このようにクロスエリアにサブアンプを配置する必要が無くなった結果、クロスエリアに残つた回路としては、センスアンプ及びサブワードドライバの制御系の回路のみとなる。
【0063】
図10には、この発明に係るDRAMの他の一実施例の概略全体概略レイアウト図が示されている。この実施例では、サブアンプがクロスエリアに分散配置される。つまり、サブワードドライバ領域上にメイン入出力線MIOが分散して配置され、センスアンプ領域に設けられたローカル入出力線LIOと交差する部分にサブアンプが配置される。そして、メイン入出力線MIOは、アレイ上を通してYデコーダYDCとは垂直方向、つまりはメインワードドライバやアレイ制御回路と並んで配置されるメインアンプMAに接読することにより同様の効果を得ることが可能である。
【0064】
Yデコーダ回路YDC側にメインアンプを配置した場合、サブワードドライバ領域のうち、Yデコーダ回路に隣接して設けられるメモリブロックにおいては、それ自身のメイン入出力線MIOの他に、上記他方のメモリブロックのメイン入出力線MIOを上記Yデコーダ回路YDCに隣接して設けられるメインアンプに導くための配線が設けられる。それ故、上記Yデコーダ回路YDCに隣接して設けられるメモリブロックにおいては、読み出しや書き込み信号を伝える信号線と、ローカル入出力線LIOとビット線とを接続されるカラム選択線YSとが平行に延長される。
【0065】
両者は、バーストモードではメモリアレイのカラムスイッチを切り替えながら、上記メイン入出力線MIOを通して読み出し信号を得るため、上記メイン入出力線MIOを伝達する信号にカラム選択線YSがノイズとしてのり、動作マージンを悪化させる。これに対して、この実施例のようにメイン入出力線MIOをアレイ上を通してYデコーダYDCとは垂直方向、つまりはメインワードドライバやアレイ制御回路と並んで配置されるメインアンプMAに接読する構成では、カラム選択線YSからのノイズの影響がほとんどなく、動作マージンの改善が図られる。
【0066】
図11には、前記図10の実施例に対応したアレイ上の拡大されたレイアウト図が示されている。同図には、主としてメイン入出力線MIOの配線を中心にして描かれている。アレイ上には、2層目メタル配線M2によりメインワード線MWL線と電源線が走っているが、この電源線を一部間引いて前記メインアンプMAに導くメイン入出力線MIO線を通すようにするものである。
【0067】
つまり、アレイのビット線に対応して設けられるローカル入出力線LIOは、センスアンプ領域SA上を延長される。かかるセンスアンプ領域SAとサブワードドライバ領域SWDとが交差するクロスエリアにサブアンプ回路を配置し、上記サブワードドライバSWD上に設けられたメイン入出力線MIOと、上記ローカル入出力線LIOとを選択的に接続し、かかるサブワードドライバ領域SWD上に設けられたメイン入出力線MIOと上記メインアンプMAとを接続する配線に上記メタル配線M2を用いるようにするものである。このようなアレイ上を横断するメイン入出力線MIO線の本数は、電源線に比べ圧倒的に少ないため、電源線を間引く影響は小さく問題になることはない。
【0068】
図12には、前記図11に示したDRAMの動作の一例を説明するためのタイミング図が示されている。メインワード線MWL線はバンクアクティブコマンドACTVが入ってから特定のメインワード線が非選択レベルから選択レベルに変化するのに対し、メイン入出力線MIO線に伝えられる信号は、リードコマンド等が入ってからクロック信号CLKに同期してカラムスイッチの切り替えが行なわれて変化する。従って、これらの信号をアレイ上に交互に配置しても、線間ノイズによる動作マージンの低下は発生しない。
【0069】
図11において、例えばメインアンプMAをYデコーダ回路YDC側の領域に配置し、メイン入出力線MIOサブワードドライバ上を通して接続する構成では、前記のように1つのメモリバンクを2つのメモリブロックに分けて構成した場合には、上記2つのメモリブロックの各々においてマットが選択されるため、同時活性化マット列が2列となる。そして、それぞれのマットから異なるメイン入出力線MIO線を取り出す必要が有り、Yデコーダ回路YDCに隣接して設けられるメモリブロックでは、それ自身のメイン入出力線MIOの他に上記他方のメモリブロックのメイン入出力線もサブワードドライバ上を通過させる必要があり、サブワードドライバ上を通過するするメイン入出力線MIO線の本数が増加する。
【0070】
このような構成では、メモリ容量が増加し、同時活性化マット列が増えるに従いさらに問題となるが、前記図1の実施例のようなメインアンプMAの配置及びアレイ上を横断するメイン入出力線MIOを設ける構成では、サブワードドライバ上を通過するメイン入出力線MIO線は、それ自身のメモリブロックに必要する本数だけとなり、同時活性化マット列が増えてもその本数は増加しない。
【0071】
図13に,この発明に係るDRAMに用いられるメインアンプの一実施例の回路図が示されている。この実施例では、読み出し系の増幅回路が代表として例示的に示されている。相補信号が伝達されるメイン入出力線MIOTとMIOBに伝えられる読み出し信号は、入力取り込みタイミング信号MAICにより制御されるスイッチMOSFETQ48とQ49からなるパスゲートを介して取り込まれる。この入力信号は、活性化信号DMAETにより動作状態とされるPチャンネル型MOSFETQ43とQ44及びNチャンネル型MOSFETQ45とQ46からなるCMOSラッチ回路により増幅され、ナンドゲート回路G3とG4からなるレジスタに保持される。そして、ナンドゲート回路G5とノアゲート回路G6からなり、出力タイミング信号MAOCにより制御される出力制御回路を通して、Pチャンネル型MOSFETQ50とNチャンネル型Q51からなるCMOSバッファを通してグローバル入出力線GIOに伝えられる出力信号が形成される。
【0072】
本願において、用語「MOS」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのMOSは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。CMOSもまた、上のようなMOSに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。MOSFETもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のCMOS、MOSFET等は上記のような一般的呼称に習っている。
【0073】
図14には、この発明に係るDRAMのメモリマットを説明するための一実施例の構成図が示されている。図14(a)は、前記図1のような階層ワード線方式のDRAMに設けられる2つのメモリマットMAT0,MAT1に対応した回路が示され、図14(b)は、それに対応したレイアウトが示されている。図14(a)において、ビット線BLとサブワード線WLの全ての交点にMOSFETとセル容量CSからなるメモリセルMCが接続されている。ビット線BLはセンスアンプSA、ワード線WLにはサブワードドライバSWDが接続される。
【0074】
この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、1つのメインワード線に対して、相補ビット線方向に4本からなるサブワード線を配置させる。前記図1の実施例のように4つのメモリマットに分割された場合、メインワード線方向には2本に分割され、及びビット線方向に対して上記4本ずつが割り当てられたサブワード線の中から1本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向(サブワードドライバ列SWDA)に延長される4本のサブワード選択線の中から1つを選択する選択信号を形成する。メインワード線MWLは、図示しないがサブワード線WLと平行に延長される。カラム選択線YSは図示しないがそれと直交するようビット線BLの延長方向と平行に配置される。
【0075】
上記2つのメモリマットMAT0とMAT1の間に設けられたセンスアンプ列SAAのセンスアンプSAは、上記2つのメモリマットMAT0とMAT1の両側に延長するような相補ビット線に接続される。これらのセンスアンプSAは、上記センスアンプ列SAAにおいて、特に制限されないが、2つのビット線毎に1つのセンスアンプSAが配置される。したがって、上記メモリマットMAT0とMAT1の間に設けられたセンスアンプ列SAAには、前記のようにビット線BLが1024本ある場合には、その半分の512個のセンスアンプSAが設けられる。
【0076】
そして、メモリマットMAT0において、残りの512本のビット線は、メモリマットMAT1とは反対側のセンスアンプ列SAAに設けられたセンスアンプSAに接続される。メモリマットMAT1において、残り512本のビット線は、メモリマットMAT0とは反対側に設けられたセンスアンプ列SAAに設けられるセンスアンプSAに接続される。このようなセンスアンプSAのビット線方向の両側の分散配置によって、2本分のビット線に対して1つのセンスアンプをその両端に交互に分散して形成すればよいから、センスアンプSAとビット線BLのピッチを合わせて高密度にメモリマット及びセンスアンプ列を形成することができる。
【0077】
このことは、サブワードドライバSWDにおいても同様である。メモリマットMAT0に設けられた512本のサブワード線WLは、256本ずつに分けられてメモリマットMAT0の両側に配置されたサブワードドライバ列SWDAの256個のサブワードドライバSWDに接続される。この実施例では、2本のサブワード線WLを1組として、2個ずつのサブワードドライバSWDが分散配置される。つまり、ビット線との接続部を共通とする2つのメモリセルに対応したサブワード線を1組として、2つのサブワードドライバがメモリマットMAT0の一端側(図の上側)に配置され、それと隣接する上記同様の2本のサブワード線を1組として、2つのサブワードトライバがメモリマットMAT0の他端側(図の下側)に配置される。
【0078】
上記サブワードドライバSWDは、図示しないが、それが形成されるサブワードドライバ列SWDAを挟んで両側に設けられるメモリマットのサブワード線の選択信号を形成する。これにより、メモリセルの配列ピッチに合わせて形成されたサブワード線に対応して、サブワードドライバSWDを効率よく分散配置させるとともに、サブワード線WLの選択動作を高速に行なうようにすることができる。
【0079】
上記のようなサブワードドライバ列SWDAとセンスアンプ列SAAで囲まれてなるメモリマットMAT0,MAT1等のビット線BLとサブワード線WLの各交点にメモリセルMCが形成される。上記各メモリセルMCが形成されるメモリマットMAT0において、図14(b)のように、記憶キャパシタCSの上部電極(プレート電極)PLはメモリマットMAT0,MAT1内の全てのメモリセルMCで共通に形成されて平面状の電極とされる。かかるプレート電極PLへの給電は、ビット線BLの延長方向に配線された電源配線VPLTより接続部PLCTを介して、サブワードドライバ列SWDAとメモリマットMAT0,MAT1との境界で行うようにされる。同図において、蓄積ノードSNは記憶キャパシタCSの下部電極であり、アドレス選択MOSFETとの接続部を示す。
【0080】
この実施例では、図14(b)のように、センスアンプ列SAAの両側に存在するメモリマットMAT0、MAT1にそれぞれ形成される上記のようなプレート電極PL0とPL1を、プレート層自体を用いた配線PLSAで互いに接続する。しかも、この配線PLSAをセンスアンプ例SAAを貫通させるよう多数設けて、2つのプレート電極PL0とPL1の間の抵抗を大幅に下げるようにするものである。これによって、上記メモリマットMAT0とMAT1の相補ビット線BL間に選択されたメモリセルMCから読み出された微小信号をセンスアンプSAによって増幅する際にプレート電極PL0とPL1に生ずる互いに逆相になるノイズを高速に打ち消すことが可能になり、プレート電極PL0とPL1に生ずるノイズを大幅に低減することが可能になる。
【0081】
図15には、この発明に係るダイナミック型RAMの他の一実施例の回路図が示されている。同図においては、センスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された回路図が例示的に示されている。この実施例は、センスアンプを中心にして一対の相補ビット線が折り返して平行に延長されるといういわゆる2交点方式に向けられている。同図においては、2つのサブアレイ15に上下から挟まれるようにされたセンスアンプ16と交差エリア18に設けられる回路が例示的に示され、他はブロック図として示されている。
【0082】
ダイナミック型メモリセルは、上記1つのメモリマット15に設けられたサブワード線SWLと、相補ビット線BL,BLBのうちの一方のビット線BLとの間に設けられた1つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択MOSFETQmと記憶キャパシタCsから構成される。アドレス選択MOSFETQmのゲートは、サブワード線SWLに接続され、このMOSFETQmのドレインがビット線BLに接続され、ソースに記憶キャパシタCsが接続される。記憶キャパシタCsの他方の電極は共通化されてプレート電圧VPLTが与えられる。上記MOSFETQmの基板(チャンネル)には負のバックバイアス電圧VBBが印加される。特に制限されないが、上記バックバイアス電圧VBBは、−1Vのような電圧に設定される。上記サブワード線SWLの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択MOSFETQmのしきい値電圧分だけ高くされた高電圧VPPとされる。
【0083】
センスアンプを内部降圧電圧VDLで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧VDLレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧VPPはVDL+Vth+αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線BLとBLBは、同図に示すように平行に配置される。かかる相補ビット線BLとBLBは、シェアードスイッチMOSFETQ1とQ2によりセンスアンプの単位回路の入出力ノードと接続される。
【0084】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたNチャンネル型の増幅MOSFETQ5,Q6及びPチャンネル型の増幅MOSFETMOSFETQ7,Q8からなるCMOSラッチ回路で構成される。Nチャンネル型MOSFETQ5とQ6のソースは、共通ソース線CSNに接続される。Pチャンネル型MOSFETQ7とQ8のソースは、共通ソース線CSPに接続される。上記共通ソース線CSNとCSPには、それぞれパワースイッチMOSFETが接続される。
【0085】
特に制限されないが、Nチャンネル型の増幅MOSFETQ5とQ6のソースが接続された共通ソース線CSNには、特に制限されないが、上記クロスエリア18に設けられたNチャンネル型のパワースイッチMOSFETQ14により接地電位に対応した動作電圧が与えられる。同様に上記Pチャンネル型の増幅MOSFETQ7とQ8のソースが接続された共通ソース線CSPには、上記内部電圧VDLを供給するNチャンネル型のパワーMOSFETQ15が設けられる。上記のパワースイッチMOSFETは、各単位回路に分散して設けるようにしてもよい。
【0086】
上記Nチャンネル型のパワーMOSFETQ14とQ15のゲートに供給されるセンスアンプ用活性化信号SANとSAPは、センスアンプの活性時にハイレベルにされる同相の信号とされる。信号SAPのハイレベルは昇圧電圧VPPレベルの信号とされる。昇圧電圧VPPは、VDLが1.8Vのとき、約3.6Vにされるので、上記Nチャンネル型MOSFETQ15を十分にオン状態にして共通ソース線CSPを内部電圧VDLレベルにすることができる。
【0087】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズMOSFETQ11と、相補ビット線にハーフプリチャージ電圧VBLRを供給するスイッチMOSFETQ9とQ10からなるプリチャージ(イコライズ)回路が設けられる。これらのMOSFETQ9〜Q11のゲートは、共通にプリチャージ信号PCBが供給される。このプリチャージ信号PCBを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するMOSFETQ9〜Q11を高速に切り替えるようにするものである。
【0088】
上記クロスエリア18には、IOスイッチ回路IOSW(ローカル入出力線LIOとメイン入出力線MIOを接続するスイッチMOSFETQ19,Q20)が置かれる。さらに、前記説明したようにセンスアンプのコモンソース線CSPとCSNのハーフプリチャージ回路、ローカル入出力線LIOのハーフプリチャージ回路、メイン入出力線のVDLプリチャージ回路、シェアード選択信号線SHRとSHLの分散ドライバ回路等も設けられる。
【0089】
センスアンプの単位回路は、シェアードスイッチMOSFETQ3とQ4を介して図下側のサブアレイ15の同様な相補ビット線BL,BLBに接続される。例えば、上側のサブアレイのサブワード線SWLが選択されたときには、センスアンプの上側シェアードスイッチMOSFETQ1とQ2はオン状態に、下側シェアードスイッチMOSFETQ3とQ4とがオフ状態にされる。スイッチMOSFETQ12とQ13は、カラム(Y)スイッチ回路を構成するものであり、上記選択信号YSが選択レベル(ハイレベル)にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線LIO1とLIO1B、LIO2,LIO2B等とを接続させる。
【0090】
これにより、センスアンプの入出力ノードは、上記上側の相補ビット線BL,BLBに接続されて、選択されたサブワード線SWLに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路(Q12とQ13)を通してローカル入出力線LIO1,LIO1Bに伝える。上記ローカル入出力線LIO1,LIO1Bは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線LIO1,LIO1Bは、クロスエリア18に設けられたNチャンネル型MOSFETQ19とQ20からなるIOスイッチ回路を介してメインアンプ61の入力端子が接続されるメイン入出力線MIO,MIOBに接続される。
【0091】
上記IOスイッチ回路は、X系のアドレス信号を解読して形成された選択信号よりスイッチ制御される。なお、IOスイッチ回路は、上記Nチャンネル型MOSFETQ19とQ20のそれぞれにPチャンネル型MOSFETを並列に接続したCMOSスイッチ構成としてもよい。シンクロナスDRAMのバーストモードでは、上記カラム選択信号YSがカウンタ動作により切り換えられ、上記ローカル入出力線LIO1,LIO1B及びLIO2,LIO2Bとサブアレイの二対ずつの相補ビット線BL,BLBとの接続が順次に切り換えられる。
【0092】
アドレス信号Aiは、アドレスバッファ51に供給される。このアドレスバッファは、時分割的に動作してXアドレス信号とYアドレス信号を取り込む。Xアドレス信号は、プリデコーダ52に供給され、メインローデコーダ11とメインワードドライバ12を介してメインワード線MWLの選択信号が形成される。上記アドレスバッファ51は、外部端子から供給されるアドレス信号Aiを受けるものであり、外部端子から供給される電源電圧VDDQにより動作させられ、上記プリデコーダは、それを降圧した降圧電圧VPERI(VDD)により動作させられ、上記メインワードドライバ12は、昇圧電圧VPPにより動作させられる。このメインワードドライバ12として、上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ(ドライバ)53は、上記VCLP発生回路を構成するMOSFETQ23により動作電圧が形成される駆動回路を含み、上記アドレスバフッァ51の時分割的な動作によって供給されるYアドレス信号を受けて、上記選択信号YSを形成する。
【0093】
上記メインアンプ61は、前記降圧電圧VPERI(VDD)により動作させられ、外部端子から供給される電源電圧VDDQで動作させられる出力バッファ62を通して外部端子Dout から出力される。外部端子Dinから入力される書き込み信号は、入力バッファ63を通して取り込まれ、同図においてメインアンプ61に含まれるライトアンプ(ライトドライバ)を通して上記メイン入出力線MIOとMIOBに書き込み信号を供給する。上記出力バッファ62の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【0094】
特に制限されないが、上記外部端子から供給される電源電圧VDDQは、第1の形態では3.3Vにされ、内部回路に供給される降圧電圧VPERI(VDD)は2.5Vに設定され、上記センスアンプの動作電圧VDLは1.8Vとされる。そして、ワード線の選択信号(昇圧電圧)は、3.6Vにされる。ビット線のプリチャージ電圧VBLRは、VDL/2に対応した0.9Vにされ、プレート電圧VPLTも0.9Vにされる。そして、基板電圧VBBは−1.0Vにされる。上記外部端子から供給される電源電圧VDDQは、第2の形態として2.5Vのような低電圧にされてもよい。このように低い電源電圧VDDQのときには、降圧電圧VPERI(VDD)と、降圧電圧VDLを1.8V程度と同じくしてもよい。
【0095】
あるいは、外部端子から供給される電源電圧VDDQは3.3Vにされ、内部回路に供給される降圧電圧VPERI(VDD)とセンスアンプの動作電圧VDLとを同じく2.0V又は1.8Vのようにしてもよい。このように外部電源電圧VDDQに対して内部電圧は、種々の実施形態を採ることができる。
【0096】
図16には、この発明に係るダイナミック型RAMの一実施例のブロック図が示されている。この実施例におけるダイナミック型RAMは、DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory ;以下単にDDR SDRAMという)に向けられている。この実施例のDDR SDRAMは、特に制限されないが、4つのメモリバンクに対応して4つのメモリセルアレイ200A〜200Dが設けられる。4つのメモリバンク0〜3にそれぞれ対応されたメモリセルアレイ200A〜200Dは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線(図示せず)に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線(図示せず)に結合される。
【0097】
上記メモリセルアレイ200Aの図示しないワード線は行(ロウ)デコーダ(Row DEC) 201Aによるロウアドレス信号のデコード結果に従って1本が選択レベルに駆動される。メモリセルアレイ200Aの図示しない相補データ線はセンスアンプ(Sense AMP)202A及びカラム選択回路(Column DEC)203AのI/O線に結合される。センスアンプ202Aは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路203Aは、上記相補データ線を各別に選択して相補I/O線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ203Aによるカラムアドレス信号のデコード結果に従って選択動作される。
【0098】
メモリセルアレイ200Bないし200Dも同様に、ロウデコーダ201B〜D,センスアンプ203B〜D及びカラム選択回路203B〜Dが設けられる。上記相補I/O線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)210の出力端子及びメインアンプを含むデータ出力回路(Dout Buffer)211の入力端子に接続される。端子DQは、特に制限されないが、16ビットからなるデータD0−D15を入力又は出力するデータ入出力端子とされる。DQSバッファ(DQS Buffer) 215は、読み出し動作のときに上記端子DQから出力するデータのデータストローブ信号を形成する。
【0099】
アドレス入力端子から供給されるアドレス信号A0〜A14は、アドレスバッファ(Address Buffer)204で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)205に保持され、カラム系アドレス信号はカラムアドレスバッファ(Column Address Buffer)206に保持される。リフレッシュカウンタ(Refresh Counter) 208は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【0100】
例えば、256Mビットのような記憶容量を持つ場合、カラムアドレス信号としては、2ビット単位でのメモリアクセスを行うようにする場合には、アドレス信号A14を入力するアドレス端子が設けられる。×4ビット構成では、アドレス信号A11まで有効とされ、×8ビット構成ではアドレス信号A10までが有効とされ、×16ビット構成ではアドレス信号A9までが有効とされる。64Mビットのような記憶容量の場合には、×4ビット構成では、アドレス信号A10まで有効とされ、×8ビット構成ではアドレス信号A9までが有効とされ、そして図のように×16ビット構成ではアドレス信号A8までが有効とされる。
【0101】
上記カラムアドレスバッファ206の出力は、カラムアドレスカウンタ(Column Address Counter) 207のプリセットデータとして供給され、列(カラム)アドレスカウンタ207は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ203A〜203Dに向けて出力する。
【0102】
モードレジスタ(Mode Register) 213は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) 201Aないし201Dは、バンクセレクト(Bank Select)回路212で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路(Control Logic)209は、特に制限されないが、クロック信号CLK、/CLK(記号/はこれが付された信号がロウイネーブルの信号であることを意味するバー信号を示している。)、クロックイネーブル信号CKE、チップセレクト信号/CS、カラムアドレスストローブ信号/CAS、ロウアドレスストローブ信号/RAS、及びライトイネーブル信号/WEなどの外部制御信号と、/DM及びDQSとモードレジスタ213を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてDDR SDRAMの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。
【0103】
クロック信号CLKと/CLKは、クロックバッファを介してDLL回路214に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路211とDQSバッファ215の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路210や、列アドレスカウンタ207に供給されるクロック端子に供給される。
【0104】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号/CSはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号/CSがハイレベルのとき(チップ非選択状態)やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。/RAS,/CAS,/WEの各信号は通常のDRAMにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【0105】
クロックイネーブル信号CKEは次のクロック信号の有効性を指示する信号であり、当該信号CKEがハイレベルであれば次のクロック信号CLKの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路211に対するアウトプットイネーブルの制御を行う外部制御信号/OEを設けた場合には、かかる信号/OEもコントロール回路209に供給され、その信号が例えばハイレベルのときにはデータ出力回路211は高出力インピーダンス状態にされる。
【0106】
上記ロウアドレス信号は、クロック信号CLK(内部クロック信号)の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるA0〜A11のレベルによって定義される。
【0107】
アドレス信号A12とA13は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、A12とA13の組み合わせにより、4つのメモリバンク0〜3のうちの1つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路210及びデータ出力回路への接続などの処理によって行うことができる。
【0108】
上記カラムアドレス信号は、前記のように256Mビットで×16ビット構成の場合には、クロック信号CLK(内部クロック)の立ち上がりエッジに同期するリード又はライトコマンド(後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド)サイクルにおけるA0〜A9のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【0109】
次に、コマンドによって指示されるSDRAMの主な動作モードを説明する。
(1)モードレジスタセットコマンド(Mo)
上記モードレジスタ30をセットするためのコマンドであり、/CS,/RAS,/CAS,/WE=ロウレベルによって当該コマンド指定され、セットすべきデータ(レジスタセットデータ)はA0〜A11を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、CASレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、2,4,8とされ、設定可能なCASレイテンシイは2,2.5とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【0110】
上記CASレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において/CASの立ち下がりから出力バッファ211の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはCASレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはCASレイテンシイを相対的に小さな値に設定する。
【0111】
(2)ロウアドレスストローブ・バンクアクティブコマンド(Ac)
これは、ロウアドレスストローブの指示とA12とA13によるメモリバンクの選択を有効にするコマンドであり、/CS,/RAS=ロウレベル、/CAS,/WE=ハイレベルによって指示され、このときA0〜A9に供給されるアドレスがロウアドレス信号として、A12とA13に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【0112】
(3)カラムアドレス・リードコマンド(Re)
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、/CS,/CAS=ロウレベル、/RAS,/WE=ハイレベルによって指示され、このときA0〜A9(×16ビット構成の場合)に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ207に供給される。
【0113】
これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ207から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ211からのデータ読出し開始は上記CASレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【0114】
(4)カラムアドレス・ライトコマンド(Wr)
当該コマンドは、/CS,/CAS,/WE=ロウレベル、/RAS=ハイレベルによって指示され、このときA0〜A9に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ207に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはCASレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルの1クロック後から開始される。
【0115】
(5)プリチャージコマンド(Pr)
これはA12とA13によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、/CS,/RAS,/WE=ロウレベル、/CAS=ハイレベルによって指示される。
【0116】
(6)オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、/CS,/RAS,/CAS=ロウレベル、/WE,CKE=ハイレベルによって指示される。
【0117】
(7)ノーオペレーションコマンド(Nop)
これは実質的な動作を行わないこと指示するコマンドであり、/CS=ロウレベル、/RAS,/CAS,/WEのハイレベルによって指示される。
【0118】
DDR SDRAMにおいては、1つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
【0119】
したがって、例えば16ビットからなるデータ入出力端子においてデータD0−D15が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のDDR SDRAMは、上記のように16ビットの単位でのメモリアクセスを行い、A0〜A11のアドレスにより約4Mのアドレスを持ち、4つのメモリバンクで構成されることから、全体では約256Mビット(4M×4バンク×16ビット)のような記憶容量を持つようにされる。
【0120】
DDR SDRAMの詳細な読み出し動作は、次の通りである。チップセレクト/CS, /RAS、/CAS、ライトイネーブル/WEの各信号はCLK信号に同期して入力される。/RAS=0と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ205とバンクセレクト回路212で保持される。バンクセレクト回路212で指定されたバンクのロウデコーダ210がロウアドレス信号をデコードしてメモリセルアレイ200から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ202によって増幅, 保持される。指定されたバンクはアクティブ(Active)になる。
【0121】
行アドレス入力から3CLK後、CAS=0と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ206とバンクセレクト回路212で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ207から出力され、カラムデコーダ203が列を選択する。選択されたデータがセンスアンプ202から出力される。このとき出力されるデータは2組分である(×4ビット構成では8ビット、×16ビット構成では32ビット)。
【0122】
センスアンプ202から出力されたデータはデータバスDataBusを介してデータ出力回路211からチップ外へ出力される。出力タイミングはDLL214から出力されるQCLKの立上がり、立ち下がりの両エッジに同期する。この時、上記のように2組分のデータはパラレル→シリアル変換され、1組分×2のデータとなる。データ出力と同時に、DQSバッファ215からデータストローブ信号DQSが出力される。モードレジスタ213に保存されているバースト長が4以上の場合、カラムアドレスカウンタ207は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
【0123】
上記DLL214の役割は、データ出力回路211と、DQSバッファ215の動作クロックを生成する。上記データ出力回路211とDQSバッファ215は、DLL214で生成された内部クロック信号が入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、適当なレプリカ回路を用いて内部クロック信号の位相を外部CLKよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックCLKに一致させる。したがって、上記DQSバッファは、上記のようなデータ出力動作以外のときには、出力ハイインピーダンス状態にされる。
【0124】
書き込み動作のときには、上記DDR SDRAMのDQSバッファ215が出力ハイインピーダンス状態であるので、上記端子DQSにはマクロプロセッサ等のようなデータ処理装置からデータストローブ信号DQSが入力され、端子DQにはそれに同期した書き込みデータが入力される。データ入力回路210は、上記端子DQから入力された書き込みデータを、上記端子DQSから入力されたデータストローブ信号に基づいて形成されたクロック信号により、前記のようにシリアルに取り込み、クロック信号CLKに同期してパラレルに変換して、データバスDataBusを介して選択されたメモリバンクに伝えられて、かかるメモリバンクの選択されたメモリセルに書き込まれる。
【0125】
上記のようなDDR SDRAMに本願発明を適用することによって、メモリチップの小型化を図りつつ、高速な書き込みと読み出しが可能な半導体メモリを構成することができるものとなる。
【0126】
上記の実施例から得られる作用効果は、下記の通りである。
(1) 第1方向に沿って設けられた複数のビット線、上記第1方向と直交する第2方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んだ複数のメモリアレイ領域を上記第1方向に複数個設けてセンスアンプ領域と交互に配置し、かかるセンスアンプ領域に対応するビット線と第1選択回路を通して接続される第1共通入出力線を設け、上記第1方向に沿って配置された複数のメモリアレイに対応した複数の上記第1共通入出力線と第2選択回路を通して接続される第2共通入出力線として、上記第2方向に延長されて上記メモリセルとの間での読み出し信号及び書き込み信号を伝える信号伝達経路を持たせることにより、高集積化と動作の安定化及び高速化を実現できるという効果が得られる。
【0127】
(2) 上記に加えて、MOSFETとキャパシタとで構成され、上記MOSFETのゲートを選択端子とし、一方のソース,ドレインを入出力端子とし、他方のソース,ドレインを上記キャパシタの一方の電極である蓄積ノードと接続しててなるダイナミック型メモリセルを用いることにより、高集積化を実現できるという効果が得られる。
【0128】
(3) 上記に加えて、上記センスアンプ領域を第2方向に延長されて第1選択回路を介して対応するメモリアレイ領域のビット線と接続させる第1配線及び上記メモリアレイ領域上を第2方向に延長されて、上記複数のメモリアレイで構成されたメモリセルアレイ領域の外側に延びて上記第2選択回路の一端に接続させる第2配線により上記第1共通入出力線を構成し、上記メモリセルアレイ領域の第2方向における外側において上記第1方向に沿って延長される第3信号線含んで第2共通入出力線を構成し、上記第2選択回路を上記第2信号線と第3信号線との接続部に設けてクロスエリアに配置しないようにすることにより、サブワードドライバ上の配線本数低減、クロスエリア内の回路数低減及びサブアンプ回路の面積制約低減の各メリットが生じるという効果が得られる。
【0129】
(4) 上記に加えて、上記第2選択回路を選択信号により第1共通入出力線と第2共通入出力線との間で伝達される信号を増幅する増幅回路で構成することにより、タイミングマージンが不要で高速化が可能になるという効果が得られる。
【0130】
(5) 上記に加えて、半導体チップの上記2方向に上記メモリセルアレイ領域を少なくとも2個設け、上記第2共通入出力線の第3信号線を上記メモリセルアレイ領域の上記第2方向の両側に分散して配置することにより、第1共通入出力線と第2選択回路との間での信号伝達を高速にできるという効果が得られる。
【0131】
(6) 上記に加えて、上記第2方向に沿って設けられるメモリアレイ領域の間には、上記ワード線を選択するサブワードドライバを設け、半導体チップの内側に上記メモリセルアレイ領域に対応したワード線の選択信号を形成する上記第2選択信号発生回路を設けることにより、ワード線も階層構造となりワード線の選択動作の高速化と、上記第2信号線や上記第3信号線をメインアンプに導く配線領域を簡単に確保することができるという効果が得られる。
【0132】
(7) 上記に加えて、上記第1方向に延長される第3信号線と接続され、上記メモリアレイ領域上を上記第2方向に延長して配置され、上記第2選択信号発生回路と隣接して設けられたメモリセルからの読み出し信号を増幅するメインアンプ及びメモリセルに書き込み信号を伝えるライトアンプとを接続させる第4信号線により上記第2共通入出力線を構成することにより、バーストモードでのカラム選択信号からのノイズの影響がなく、かつ複数のメモリセルアレイに対して共通に用いられる入出力線との間の信号伝達経路を合理的に配置させることができるという効果が得られる。
【0133】
(8) 上記に加えて、上記第4信号線を第2方向に沿って配置された特定のメモリアレイ領域上にまとめて配置し、かかる第4信号線の配置に合わせて上記メインアンプ及びライトアンプをまとめて配置することにより、複数のメモリセルアレイに対して共通に用いられる入出力線との間の信号伝達経路を短くすることができるという効果が得られる。
【0134】
(9) 上記に加えて、上記第1及び第2方向にそれぞれ複数個のメモリアレイ領域が配置されて構成されたメモリセルアレイ領域を半導体チップの第2方向にも少なくとも2個設け、上記第2方向に沿って設けられるメモリアレイ領域の間に、上記ワード線を選択するサブワードドライバ領域を設け、上記半導体チップの内側に上記ワード線の選択信号を形成する上記第2選択信号発生回路を設け、上記サブワードドライバ領域に沿って延長されて第1共通入出力線との交差部に上記第2選択回路とそれを介して接続される第5信号線を設け、かかる第5信号線と接続されて上記メモリアレイ領域上において第2方向に延長されて上記第2選択信号発生回路に隣接して設けられた上記メインアンプ及びライトアンプとを接続させる第6信号線により上記第2共通入出力線を構成することにより、バーストモードでのカラム選択信号からのノイズの影響がなく、かつ複数のメモリセルアレイに対して共通に用いられる入出力線との間の信号伝達経路を合理的に配置させることができるという効果が得られる。
【0135】
(10) 上記に加えて、半導体チップの上記第1方向と第2方向に2個ずつ上記メモリセルアレイ領域を設け、上記メモリセルアレイ領域の各々において第2方向に沿って設けられるメモリアレイ領域の間に上記ワード線を選択するサブワードドライバ領域を設け、上記半導体チップの内側に上記第2方向に沿って設けられるメモリセルアレイ領域に対応した上記第2選択信号発生回路を設け、上記半導体チップの内側に上記第1方向に沿って設けられるメモリセルアレイ領域に対応した上記第1選択信号発生回路を設け、上記4つのメモリセルアレイ領域に対応して設けられたメインアンプ及びライトアンプを、更に設けられた第3共通入出力線を介して入出力回路に接続し、上記特定のメモリアレイ領域を上記第3共通入出力線が最も短くなるようメモリセルアレイ領域の上記第1方向の特定の位置に配置されることにより、上記入出力回路に至る信号伝達経路を短くすることができるという効果か得られる。
【0136】
(11) 上記に加えて、上記メモリセルアレイ領域を上記第1方向において2分割された第1メモリブロックと第2メモリブロックに分割し、上記第1選択信号発生回路は、上記第1メモリブロックと第2メモリブロックに対して共通に選択信号を供給し、上記第2選択信号発生回路は、上記第1メモリブロックと第2メモリブロックの各々に対して選択信号を供給し、上記特定のメモリアレイ領域は、上記第1メモリブロック及び第2メモリブロックの第1方向に設けられるメモリアレイ領域のうちチップ中央寄りに位置するものとすることにより、上記入出力回路に至る信号伝達経路を短くすることができるという効果か得られる。
【0137】
(12) 上記に加えて、上記第1共通入出力線及び第2共通入出力線の各々を、相補の信号を伝達する一対とし、上記増幅回路は、上記第1共通入出力線がゲートに接続され、ドレインが交差的に第2共通入出力線に接続された差動形態の第1と第2MOSFETと、差動形態の第1と第2MOSFETの各々のソースに設けられ、選択信号により動作電流を形成する第3と第4MOSFETと、上記差動MOSFETのソース間に設けられ、少なくともライト動作時にオフ状態にされる第5MOSFETからなるサブアンプと、上記第2共通入出力線からの相補信号に対応して上記第1共通入出力線を駆動する一対のPチャンネル型MOSFETとNチャンネル型MOSFETからなるCMOSバッファとすることにより、タイミングマージンが不要で高速な信号伝達を実現できるという効果が得られる。
【0138】
(13) 上記に加えて、上記第5MOSFETを同じサイズにされた並列接続された2つのMOSFETを用いることにより、素子のレイアウト配置に無駄が無く、かつ所望の増幅特性を得ることができるという効果が得られる。
【0139】
(14) 第1方向に沿って設けられた複数のビット線、上記第1方向と直交する第2方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んだ複数のメモリアレイ領域を上記第1方向に複数個設けてセンスアンプ領域と交互に配置し、かかるセンスアンプ領域に対応するビット線と第1選択回路を通して接続される第1共通入出力線を設け、上記第1方向に沿って配置された複数のメモリアレイに対応した複数の上記第1共通入出力線と第2共通入出力線との間で選択信号により信号の伝達を行なう増幅回路を用いて第2選択回路を構成し、かかる増幅回路を上記第1共通入出力線がゲートに接続され、ドレインが交差的に第2共通入出力線に接続された差動形態の第1と第2MOSFETと、差動形態の第1と第2MOSFETの各々のソースに設けられ、選択信号により動作電流を形成する第3と第4MOSFETと、上記差動MOSFETのソース間に設けられ、少なくともライト動作時にオフ状態にされる第5MOSFETからなるリード用サブアンプと、上記第2共通入出力線からの相補信号に対応して上記第1共通入出力線を駆動する一対のPチャンネル型MOSFETとNチャンネル型MOSFETからなるライト用のCMOSバッファとで構成するとにより、信号線の選択機能とタイミングマージンが不要で高速な信号伝達とが可能になるという効果が得られる。
【0140】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリセルは、前記のようなダイナミック型メモリセルの他に、記憶手段として強誘電体キャパシタを用いて不揮発化するものであってもよい。強誘電体キャパシタは、その誘電体膜に加える電圧の大きさによって、不揮発性モードと前記ダイナミック型メモリセルと同様な揮発性モードの両方に用いるようにするものであってもよい。
【0141】
メモリセルアレイあるいはメモリバンク、メモリアレイあるいはメモリマットの構成は種々の実施形態を採ることができる。ワード線は、前記のような階層ワード線方式の他にワードシャント方式を採るものであってもよい。つまり、IOのみを階層構造にするものであってもよい。ダイナミック型RAMの入出力インターフェイスは、ランバス構成あるいはシンクロナスDRAM等に適合可能にするもの、あるいは前記論理回路に搭載されるもの等種々の実施形態を採ることができる。
【0142】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。第1方向に沿って設けられた複数のビット線、上記第1方向と直交する第2方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んだ複数のメモリアレイ領域を上記第1方向に複数個設けてセンスアンプ領域と交互に配置し、かかるセンスアンプ領域に対応するビット線と第1選択回路を通して接続される第1共通入出力線を設け、上記第1方向に沿って配置された複数のメモリアレイに対応した複数の上記第1共通入出力線と第2選択回路を通して接続される第2共通入出力線として、上記第2方向に延長されて上記メモリセルとの間での読み出し信号及び書き込み信号を伝える信号伝達経路を持たせることにより、高集積化と動作の安定化及び高速化を実現できる。
【0143】
第1方向に沿って設けられた複数のビット線、上記第1方向と直交する第2方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んだ複数のメモリアレイ領域を上記第1方向に複数個設けてセンスアンプ領域と交互に配置し、かかるセンスアンプ領域に対応するビット線と第1選択回路を通して接続される第1共通入出力線を設け、上記第1方向に沿って配置された複数のメモリアレイに対応した複数の上記第1共通入出力線と第2共通入出力線との間で選択信号により信号の伝達を行なう増幅回路を用いて第2選択回路を構成し、かかる増幅回路を上記第1共通入出力線がゲートに接続され、ドレインが交差的に第2共通入出力線に接続された差動形態の第1と第2MOSFETと、差動形態の第1と第2MOSFETの各々のソースに設けられ、選択信号により動作電流を形成する第3と第4MOSFETと、上記差動MOSFETのソース間に設けられ、少なくともライト動作時にオフ状態にされる第5MOSFETからなるリード用サブアンプと、上記第2共通入出力線からの相補信号に対応して上記第1共通入出力線を駆動する一対のPチャンネル型MOSFETとNチャンネル型MOSFETからなるライト用のCMOSバッファとで構成するとにより、信号線の選択機能とタイミングマージンが不要で高速な信号伝達とが可能になる。
【図面の簡単な説明】
【図1】この発明に係るDRAMの一実施例を示す全体概略レイアウト図である。
【図2】図1の一部分の拡大されたレイアウト図である。
【図3】図2に示したメイン入出力線MIOとメモリアレイ部に設けられるローカル入出力線LIOとの関係を説明するためのレイアウト図である。
【図4】この発明に係るDRAMの他の一実施例を示す全体概略レイアウト図である。
【図5】この発明に係るサブアンプの一実施例を示す構成図である。
【図6】図5のサブアンプの動作の一例を説明するための波形図である。
【図7】この発明に係るDRAMの他の一実施例を示す全体概略レイアウト図である。
【図8】この発明に係るDRAMの一実施例を示すデバイス断面構造図である。
【図9】この発明に係るDRAMにおけるクロスエリアに設けられる回路の一実施例 を示す回路図である。
【図10】この発明に係るDRAMの他の一実施例を示す概略全体概略レイアウト図である。
【図11】図10のアレイ上の拡大された一実施例を示すレイアウト図である。
【図12】図11のDRAMの動作の一例を説明するためのタイミング図である。
【図13】この発明に係るDRAMに用いられるメインアンプの一実施例を示す回路図である。
【図14】この発明に係るDRAMのメモリマットを説明するための一実施例を示す構成図である。
【図15】この発明に係るダイナミック型RAMの他の一実施例を示す回路図である。
【図16】この発明る係るダイナミック型RAMの一実施例を示すブロック図である。
【符号の説明】
BANK0〜3…メモリバンク、MWD…メインワードドライバ、MIO…メイン入出力線、YDC…Yデコーダ回路、MA…メインアンプ、SA…センスアンプ、SWD…サブワードドライバ、LIO…ローカル出力線、GIO…グローバル入出力線、AC…アレイ制御回路、
Q1〜Q51…MOSFET、G1〜G6…ゲート回路、(領域)、
10…メモリチップ、11…アレイ制御回路、12…メインワードドライバ、13…カラムデコーダ、15…サブアレイ(メモリマット)、16…センスアンプ、17…サブワードドライバ、18…交差領域、
200A〜D…メモリセルアレイ、201A〜D…ロウデコーダ、202A〜D…センスアンプ、203A〜D…カラムデコーダ、204…アドレスバッファ、205…ロウアドレスバッファ、206…カラムアドレスバッファ、207…カラムアドレスカウンタ、208…リフレッシュカウンタ、209…コントロール回路、210…データ入力回路、211…データ出力回路、212…バンクセレクト回路、213…モードレジスタ、214…DLL、214…DQSバッファ
Claims (12)
- 第1方向に沿って設けられた複数のビット線、上記第1方向と直交する第2方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んでなり、上記第1方向及び上記第2方向のそれぞれに沿って配置された複数のメモリアレイ領域と、
上記第1方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域と、
上記センスアンプ領域に設けられ、対応するビット線に第1選択回路を通して接続される第1共通入出力線と、
上記第1方向に沿って配置された複数のメモリアレイ領域に対応した複数の上記第1共通入出力線と第2選択回路を通して接続される第2共通入出力線と、
上記第1方向に沿って配置された複数のメモリアレイ領域に対応した複数の上記第1選択回路に対して選択信号を供給する第1選択信号発生回路と、
上記第2方向に沿って配置された複数のメモリアレイ領域のワード線の選択信号を形成する第2選択信号発生回路とを備え、
上記第2共通入出力線は、上記第2方向に延長されて上記メモリセルとの間での読み出し信号及び書き込み信号を伝える信号伝達経路を持ち、
上記第1共通入出力線は、
上記センスアンプ領域を上記第2方向に延長されて上記第1選択回路を介して対応するメモリアレイ領域のビット線と接続される第1配線と、
上記メモリアレイ領域上を上記第2方向に延長されて、上記複数のメモリアレイで構成された上記メモリセルアレイ領域の外側に延びて上記第2選択回路の一端に接続される第2配線からなり、
上記第2共通入出力線は、
上記メモリセルアレイ領域の上記第2方向における外側において上記第1方向に沿って延長される第3信号線を含み、
上記第2選択回路は、上記第2信号線と上記第3信号線との接続部に設けられるものであることを特徴とする半導体記憶装置。 - 請求項1において、
上記メモリセルは、MOSFETとキャパシタとからなり、上記MOSFETのゲートが選択端子とされ、一方のソース,ドレインが入出力端子とされ、他方のソース,ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルであることを特徴とする半導体記憶装置。 - 請求項1又は2において、
上記第2選択回路は、選択信号により上記第1共通入出力線と上記第2共通入出力線との間で伝達される信号を増幅する増幅回路からなることを特徴とする半導体記憶装置。 - 請求項3において、
上記メモリセルアレイ領域は、半導体チップの上記2方向に少なくとも2個設けられてなり、
上記第2共通入出力線の上記第3信号線は、上記メモリセルアレイ領域の上記第2方向の両側に分散して配置されてなることを特徴とする半導体記憶装置。 - 請求項4において、
上記第2方向に沿って設けられるメモリアレイ領域の間には、上記ワード線を選択するサブワードドライバが設けられ、上記半導体チップの内側に上記メモリセルアレイ領域に対応したワード線の選択信号を形成する上記第2選択信号発生回路が設けられるものであることを特徴とする半導体記憶装置。 - 請求項5において、
上記第2共通入出力線は、上記第1方向に延長される上記第3信号線と接続され、上記メモリアレイ領域上を上記第2方向に延長して配置され、上記第2選択信号発生回路と隣接して設けられたメモリセルからの読み出し信号を増幅するメインアンプ及びメモリセルに書き込み信号を伝えるライトアンプとを接続させる第4信号線を更に備えてなることを特徴とする半導体記憶装置。 - 請求項6において、
上記第4信号線は、上記第2方向に沿って配置された特定のメモリアレイ領域上に配置され、かかる第4信号線の配置に合わせて上記メインアンプ及び上記ライトアンプが設けられるものであることを特徴とする半導体記憶装置。 - 請求項6において、
上記第1及び第2方向にそれぞれ複数個のメモリアレイ領域が配置されて構成されたメモリセルアレイ領域が半導体チップの上記第2方向に少なくとも2個設けられてなり、
上記第2方向に沿って設けられるメモリアレイ領域の間には、上記ワード線を選択するサブワードドライバ領域が設けられ、上記半導体チップの内側に上記ワード線の選択信号を形成する上記第2選択信号発生回路が設けられ、
上記第2共通入出力線は、
上記サブワードドライバ領域に沿って延長されて上記第1共通入出力線との交差部において上記第2選択回路を介して接続される第5信号線と、
上記第5信号線と接続され、上記メモリアレイ領域上において上記第2方向に延長されて上記第2選択信号発生回路に隣接して設けられた上記メインアンプ及び上記ライトアンプとを接続させる第6信号線からなることを特徴とする半導体記憶装置。 - 請求項7において、
上記第1及び第2方向にそれぞれ複数個のメモリアレイ領域が配置されて構成された上記メモリセルアレイ領域が半導体チップの上記第1方向と第2方向に2個ずつ設けられてなり、
上記メモリセルアレイ領域の各々において上記第2方向に沿って設けられるメモリアレイ領域の間に上記ワード線を選択するサブワードドライバ領域が設けられ、
上記半導体チップの内側に上記第2方向に沿って設けられるメモリセルアレイ領域に対応した上記第2選択信号発生回路がそれぞれに設けられ、
上記半導体チップの内側に上記第1方向に沿って設けられるメモリセルアレイ領域に対応した上記第1選択信号発生回路がそれぞれに設けられ、
上記4つのメモリセルアレイ領域に対応して設けられた上記メインアンプ及び上記ライトアンプは、更に設けられた第3共通入出力線を介して共通の設けられた入出力回路と接続され、
上記特定のメモリアレイ領域は、上記第3共通入出力線が最も短くなるよう上記メモリセルアレイ領域の上記第1方向の特定の位置に配置されたものであることを特徴とする半導体記憶装置。 - 請求項9において、
上記メモリセルアレイ領域は、上記第1方向において2分割された第1メモリブロックと第2メモリブロックを有し、
上記第1選択信号発生回路は、上記第1メモリブロックと上記第2メモリブロックに対して共通に選択信号を供給し、
上記第2選択信号発生回路は、上記第1メモリブロックと上記第2メモリブロックの各々に対して選択信号を供給し、
上記特定のメモリアレイ領域は、上記第1メモリブロック及び上記第2メモリブロックの上記第1方向に設けられるメモリアレイ領域のうちチップ中央寄りに位置するものであることを特徴とする半導体記憶装置。 - 請求項3ないし10のいずれかにおいて、
上記第1共通入出力線及び第2共通入出力線の各々は、相補の信号を伝達する一対からなり、
上記増幅回路は、リード用のサブアンプとライト用のバッファからなり、
上記サブアンプは、上記第1共通入出力線がゲートに接続され、ドレインが交差的に上記第2共通入出力線に接続された差動形態の第1と第2MOSFETと、差動形態の第1と第2MOSFETの各々のソースに設けられ、選択信号により動作電流を形成する第3と第4MOSFETと、上記差動形態の第1と第2MOSFETのソース間に設けられ、少なくともライト動作時にオフ状態にされる第5MOSFETからなり、
上記バッファは、上記第2共通入出力線からの相補信号に対応して上記第1共通入出力線を駆動する一対のPチャンネル型MOSFETとNチャンネル型MOSFETからなるCMOSバッファからなることを特徴とする半導体記憶装置。 - 請求項11において、
上記第5MOSFETは、同じサイズにされ、並列接続された2つのMOSFETにより構成されるものであることを特徴とする半導体記憶装置。
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Families Citing this family (64)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6426893B1 (en) * | 2000-02-17 | 2002-07-30 | Sandisk Corporation | Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks |
JP4552258B2 (ja) * | 2000-03-29 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体記憶装置 |
US6844583B2 (en) * | 2001-06-26 | 2005-01-18 | Samsung Electronics Co., Ltd. | Ferroelectric memory devices having expanded plate lines |
JP4328495B2 (ja) * | 2002-05-23 | 2009-09-09 | エルピーダメモリ株式会社 | 半導体メモリ装置 |
JP2004006479A (ja) | 2002-05-31 | 2004-01-08 | Elpida Memory Inc | 半導体記憶装置 |
KR100487918B1 (ko) * | 2002-08-30 | 2005-05-09 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
KR100486260B1 (ko) * | 2002-09-11 | 2005-05-03 | 삼성전자주식회사 | 동기식 디램의 고주파수 동작을 위한 비트라인 센스앰프구동 제어회로 및 그 구동 제어방법 |
KR100546172B1 (ko) * | 2003-05-23 | 2006-01-24 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 레지스터를 이용한 입출력 바이트 제어장치 |
KR100583112B1 (ko) | 2003-11-27 | 2006-05-23 | 주식회사 하이닉스반도체 | 싱글엔디드 센싱 구조를 갖는 불휘발성 강유전체 메모리장치 |
KR100721547B1 (ko) * | 2003-12-29 | 2007-05-23 | 주식회사 하이닉스반도체 | 고속으로 데이터 엑세스를 하기 위한 반도체 메모리 장치 |
US7598134B2 (en) | 2004-07-28 | 2009-10-06 | Micron Technology, Inc. | Memory device forming methods |
KR100615577B1 (ko) * | 2004-09-10 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법 |
KR100557712B1 (ko) * | 2004-11-10 | 2006-03-07 | 삼성전자주식회사 | 반도체 메모리의 리페어 방법 및 장치 |
JP4632122B2 (ja) * | 2004-12-16 | 2011-02-16 | エルピーダメモリ株式会社 | モジュール |
US7428168B2 (en) * | 2005-09-28 | 2008-09-23 | Hynix Semiconductor Inc. | Semiconductor memory device sharing a data line sense amplifier and a write driver in order to reduce a chip size |
US7532530B2 (en) | 2005-09-29 | 2009-05-12 | Hynix Semiconductor, Inc. | Semiconductor memory device |
US7606057B2 (en) * | 2006-05-31 | 2009-10-20 | Arm Limited | Metal line layout in a memory cell |
JP4186169B2 (ja) * | 2006-09-01 | 2008-11-26 | セイコーエプソン株式会社 | 強誘電体記憶装置および電子機器 |
US7808804B2 (en) * | 2006-11-10 | 2010-10-05 | Samsung Electronics Co., Ltd. | Power line layout |
KR100850283B1 (ko) * | 2007-01-25 | 2008-08-04 | 삼성전자주식회사 | 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및그의 워드라인 디코딩 방법 |
US7508723B2 (en) * | 2007-05-24 | 2009-03-24 | Entorian Technologies, Lp | Buffered memory device |
JP5690464B2 (ja) * | 2007-11-20 | 2015-03-25 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体記憶装置 |
KR100915821B1 (ko) * | 2007-12-07 | 2009-09-07 | 주식회사 하이닉스반도체 | 뱅크의 로우 방향의 길이를 줄일 수 있는 반도체 메모리장치 |
JP5228468B2 (ja) * | 2007-12-17 | 2013-07-03 | 富士通セミコンダクター株式会社 | システム装置およびシステム装置の動作方法 |
KR100929826B1 (ko) * | 2008-06-04 | 2009-12-07 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
JP5743045B2 (ja) * | 2008-07-16 | 2015-07-01 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体記憶装置及び半導体記憶装置におけるメモリアクセス方法 |
JP2010257552A (ja) * | 2009-04-28 | 2010-11-11 | Elpida Memory Inc | 半導体記憶装置 |
KR20100130398A (ko) * | 2009-06-03 | 2010-12-13 | 삼성전자주식회사 | 멀티 포트 메모리에서의 딥 파워 다운 모드 제어 방법 |
JP5450109B2 (ja) * | 2010-01-05 | 2014-03-26 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置および半導体記憶装置の試験方法 |
JP2011170918A (ja) * | 2010-02-18 | 2011-09-01 | Elpida Memory Inc | 半導体記憶装置 |
WO2012029638A1 (en) * | 2010-09-03 | 2012-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2012256821A (ja) | 2010-09-13 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
KR101872926B1 (ko) * | 2010-09-13 | 2018-06-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
JP5595236B2 (ja) | 2010-11-11 | 2014-09-24 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
TWI614747B (zh) | 2011-01-26 | 2018-02-11 | 半導體能源研究所股份有限公司 | 記憶體裝置及半導體裝置 |
JP6081171B2 (ja) | 2011-12-09 | 2017-02-15 | 株式会社半導体エネルギー研究所 | 記憶装置 |
JP6114074B2 (ja) * | 2012-03-14 | 2017-04-12 | 株式会社半導体エネルギー研究所 | 電力供給システム |
JP2014179153A (ja) * | 2013-03-15 | 2014-09-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR20140146369A (ko) | 2013-06-17 | 2014-12-26 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 메모리 시스템 |
US9135982B2 (en) | 2013-12-18 | 2015-09-15 | Intel Corporation | Techniques for accessing a dynamic random access memory array |
KR20160069705A (ko) * | 2014-12-09 | 2016-06-17 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US9601183B1 (en) * | 2016-04-14 | 2017-03-21 | Micron Technology, Inc. | Apparatuses and methods for controlling wordlines and sense amplifiers |
US10020252B2 (en) | 2016-11-04 | 2018-07-10 | Micron Technology, Inc. | Wiring with external terminal |
KR102646847B1 (ko) * | 2016-12-07 | 2024-03-12 | 삼성전자주식회사 | 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템 |
EP4187539B1 (en) * | 2017-07-30 | 2024-06-05 | NeuroBlade Ltd. | A memory-based distributed processor architecture |
US10141932B1 (en) | 2017-08-04 | 2018-11-27 | Micron Technology, Inc. | Wiring with external terminal |
US10304497B2 (en) * | 2017-08-17 | 2019-05-28 | Micron Technology, Inc. | Power supply wiring in a semiconductor memory device |
US10319435B2 (en) * | 2017-08-30 | 2019-06-11 | Taiwan Semiconductor Manufacturing Company Limited | Write assist for a memory device and methods of forming the same |
DE102018117461A1 (de) | 2017-08-30 | 2019-02-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Schreibassistent für eine speichervorrichtung und verfahren zu dessen herstellung |
US10497410B2 (en) * | 2017-09-07 | 2019-12-03 | Mellanox Technologies, Ltd. | High-density memory macro |
KR102407226B1 (ko) * | 2018-01-08 | 2022-06-10 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US10847207B2 (en) | 2019-04-08 | 2020-11-24 | Micron Technology, Inc. | Apparatuses and methods for controlling driving signals in semiconductor devices |
US10910027B2 (en) | 2019-04-12 | 2021-02-02 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
US11043246B2 (en) * | 2019-04-18 | 2021-06-22 | Samsung Electronics Co, Ltd. | Memory modules including a mirroring circuit and methods of operating the same |
US10937476B2 (en) | 2019-06-24 | 2021-03-02 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
US10854273B1 (en) | 2019-06-24 | 2020-12-01 | Micron Technology, Inc. | Apparatuses and methods for controlling word drivers |
US10854272B1 (en) | 2019-06-24 | 2020-12-01 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
KR20210015209A (ko) * | 2019-08-01 | 2021-02-10 | 에스케이하이닉스 주식회사 | 데이터 라인 스위칭 제어회로 및 이를 포함하는 반도체 장치 |
US10854274B1 (en) | 2019-09-26 | 2020-12-01 | Micron Technology, Inc. | Apparatuses and methods for dynamic timing of row pull down operations |
DE102020105669A1 (de) | 2019-12-31 | 2021-07-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrierte schaltung |
CN113129944A (zh) * | 2019-12-31 | 2021-07-16 | 台湾积体电路制造股份有限公司 | 集成电路及其方法 |
US11222691B2 (en) * | 2020-03-09 | 2022-01-11 | Mediatek Inc. | Double-pitch-layout techniques and apparatus thereof |
US11205470B2 (en) | 2020-04-20 | 2021-12-21 | Micron Technology, Inc. | Apparatuses and methods for providing main word line signal with dynamic well |
US11990175B2 (en) | 2022-04-01 | 2024-05-21 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0554634A (ja) * | 1991-08-29 | 1993-03-05 | Hitachi Ltd | 半導体メモリ装置 |
JPH10283772A (ja) * | 1997-04-04 | 1998-10-23 | Toshiba Corp | 半導体記憶装置 |
JPH10283798A (ja) * | 1996-10-31 | 1998-10-23 | Texas Instr Inc <Ti> | 集積回路メモリ・デバイス及びその試験方法 |
JP2000049305A (ja) * | 1998-07-28 | 2000-02-18 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02308489A (ja) | 1989-05-23 | 1990-12-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US5644527A (en) * | 1991-10-22 | 1997-07-01 | Sharp Kabushiki Kaisha | Semiconductor memory device |
JP3453235B2 (ja) * | 1995-09-14 | 2003-10-06 | 三菱電機株式会社 | 半導体記憶装置 |
JP2757849B2 (ja) | 1996-01-25 | 1998-05-25 | 日本電気株式会社 | 半導体記憶装置 |
JP2927243B2 (ja) * | 1996-07-11 | 1999-07-28 | 日本電気株式会社 | 半導体記憶装置 |
KR100224667B1 (ko) | 1996-12-10 | 1999-10-15 | 윤종용 | 계층적 입출력라인 구조를 갖는 반도체 메모리장치 및 이의 배치방법 |
JPH10269765A (ja) * | 1997-03-24 | 1998-10-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6072743A (en) * | 1998-01-13 | 2000-06-06 | Mitsubishi Denki Kabushiki Kaisha | High speed operable semiconductor memory device with memory blocks arranged about the center |
US5909388A (en) * | 1998-03-31 | 1999-06-01 | Siemens Aktiengesellschaft | Dynamic random access memory circuit and methods therefor |
KR100307221B1 (ko) * | 1998-06-29 | 2001-11-30 | 박종섭 | 반도체메모리장치 |
JP2000215669A (ja) * | 1999-01-19 | 2000-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3535766B2 (ja) * | 1999-04-13 | 2004-06-07 | Necエレクトロニクス株式会社 | 半導体記憶装置 |
US6188596B1 (en) * | 1999-05-20 | 2001-02-13 | Advanced Micro Devices, Inc. | Layout for semiconductor memory including multi-level sensing |
JP2001094069A (ja) * | 1999-09-21 | 2001-04-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2002025251A (ja) * | 2000-07-06 | 2002-01-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2000
- 2000-06-29 JP JP2000196024A patent/JP4632107B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-21 TW TW090112115A patent/TW499754B/zh not_active IP Right Cessation
- 2001-05-30 US US09/866,623 patent/US6665203B2/en not_active Expired - Lifetime
- 2001-06-26 KR KR1020010036510A patent/KR100820294B1/ko active IP Right Grant
-
2003
- 2003-09-10 US US10/658,396 patent/US6765844B2/en not_active Expired - Lifetime
-
2004
- 2004-06-25 US US10/875,209 patent/US6934214B2/en not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0554634A (ja) * | 1991-08-29 | 1993-03-05 | Hitachi Ltd | 半導体メモリ装置 |
JPH10283798A (ja) * | 1996-10-31 | 1998-10-23 | Texas Instr Inc <Ti> | 集積回路メモリ・デバイス及びその試験方法 |
JPH10283772A (ja) * | 1997-04-04 | 1998-10-23 | Toshiba Corp | 半導体記憶装置 |
JP2000049305A (ja) * | 1998-07-28 | 2000-02-18 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
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