JP2011060394A - 半導体装置及びデータ処理システム - Google Patents

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Abstract

【課題】内部動作電圧ＶＰＥＲＩが外部電圧ＶＤＤに比べて十分に低い場合であっても、ビット線対とローカルＩＯ線対との間のデータ転送が高速化された半導体装置を提供する。
【解決手段】半導体装置１０は、振幅ＶＤＤを有するアドレス信号を受け付ける入力バッファ４２と、入力バッファ４２から出力されたアドレス信号の振幅をＶＤＤよりも小さい振幅ＶＰＥＲＩに変換するレベルシフト回路４３と、レベルシフト回路４３から出力されたアドレス信号を受け付けるアドレス制御回路５０と、アドレス制御回路５０から出力されるアドレス信号をデコードすることによりデコード信号を生成するアドレスデコーダ６１，６５と、少なくともデコード信号の振幅レベルがＶＤＤとなるように、前記アドレス信号又は前記デコード信号の振幅をＶＰＥＲＩからＶＤＤに変換するレベルシフト回路５３，５４とを備える。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、半導体装置を構成する各ブロックにおいて使用する電圧レベルに関するものである。また、本発明はこの半導体装置を用いたデータ処理システムに関するものである。
近年、半導体プロセスの微細化に合わせて半導体装置の内部動作電圧が低下してきている。例えば、特許文献１の図３に記載された従来のＤＲＡＭにおいては、外部電圧ＶＤＤよりも低い内部動作電圧ＶＰＥＲＩを使用している。半導体装置から外部装置へ出力される信号は、内部動作電圧ＶＰＥＲＩから外部電圧ＶＤＤにレベルシフトして出力している。
ＤＲＡＭの動作電圧について説明すると、例えば、６０ｎｍ世代のＤＤＲ２ＳＤＲＡＭでは、外部電圧ＶＤＤ＝１．８Ｖであるが、周辺回路電圧ＶＰＥＲＩ＝１．３Ｖ、アレイ系回路電圧ＶＡＲＹ＝１．２Ｖである。また、５０ｎｍ世代のＤＤＲ３ＳＤＲＡＭでは、外部電圧ＶＤＤ＝１．５Ｖとなり、周辺回路電圧ＶＰＥＲＩ＝１．０Ｖ、アレイ系回路電圧ＶＡＲＹ＝１．０Ｖまで降圧されている。５０ｎｍ世代では周辺回路電圧ＶＰＥＲＩとアレイ系回路電圧ＶＡＲＹが等しくなっているが、この理由は、周辺回路電圧ＶＰＥＲＩとアレイ系回路電圧ＶＡＲＹの降下トレンドが異なることによるものである。すなわち、メモリセル容量、センスアンプのＶｔｈオフセット、ビット線容量等のメモリセルの物理的定数を考慮すると、アレイ系回路電圧ＶＡＲＹをこれ以上低下させることは難しく、アレイ系回路電圧ＶＡＲＹが加工寸法の縮小トレンドに合わせて減少しないことによる。
特開２００２−５６６７１号公報
しかしながら、上記のように内部動作電圧ＶＰＥＲＩが低くなり、アレイ系回路電圧ＶＡＲＹとの差がほとんどなくなると、カラムスイッチのオン抵抗が相対的に高くなり、カラムスイッチを介する電荷の移動が遅くなるため、ＩＯ線対からビット線対へのデータの書き込み及びビット線対からＩＯ線対へのデータの読み出しが困難となる。
また、ロウ系の信号については、外部電圧ＶＤＤよりも高い電圧ＶＰＰを用いてワード線を起動している。しかし、内部動作電圧ＶＰＥＲＩが低くなると、内部動作電圧ＶＰＥＲＩとＶＰＰとの差が大きくなるので、ＶＰＥＲＩからＶＰＰへのレベル変換に時間がかかり、ワード線の起動が遅くなるという問題がある。
上記課題を解決するため、本発明による半導体装置は、第１の振幅を有するアドレス信号を受け付ける入力バッファと、前記入力バッファから出力された前記アドレス信号の振幅を前記第１の振幅よりも小さい第２の振幅に変換する第１のレベルシフト回路と、前記第１のレベルシフト回路から出力された前記アドレス信号を受け付けるアドレス制御回路と、前記アドレス制御回路から出力される前記アドレス信号をデコードすることによりデコード信号を生成するアドレスデコーダと、少なくとも前記デコード信号の振幅レベルが前記第１の振幅となるように、前記アドレス制御回路から出力された前記アドレス信号又は前記アドレスデコーダから出力された前記デコード信号の振幅を前記第２の振幅から前記第１の振幅に変換する第２のレベルシフト回路とを備えることを特徴とする。
本発明によれば、内部動作電圧ＶＰＥＲＩが外部電圧ＶＤＤに比べて十分に低い場合であっても、ビット線対とローカルＩＯ線対との間のデータ転送が高速化された半導体装置を提供することができる。また、本発明によれば、ワード線電位の立ち上がり及び立ち下がり動作が高速化された半導体装置を提供することができる。
本発明の第１の実施形態による半導体装置１０の全体構成を示すブロック図である。 ロウデコーダ６１、カラムデコーダ６５、及びセンスアンプＳＡの構成を示す回路図である。 ワードドライバ６３の構成の一例を示す回路図である。 第１の実施形態によるレベルシフト回路１００の構成を示す回路図である。 第２の実施形態によるレベルシフト回路１１０の構成を示す回路図である。 第３の実施形態によるレベルシフト回路１２０の構成を示す回路図である。 半導体装置１０の動作を説明するための信号波形図である。 本発明の第２の実施形態による半導体装置１１の全体構成を示すブロック図である。 本発明の第３の実施形態による半導体装置１２の全体構成を示すブロック図である。 ワードドライバ６３ａの構成を示す回路図である。 本発明の好ましい実施形態による半導体装置１０を用いたデータ処理システム２００の構成を示すブロック図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の第１の実施形態による半導体装置１０の全体構成を示すブロック図である。
本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３ａ，１３ｂ、データ系端子１４及び電源端子１５ａ，１５ｂを備えている。その他、キャリブレーション端子やリセット端子なども備えられているが、これらについては図示を省略してある。
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが供給される端子である。これら外部クロック信号ＣＫ，／ＣＫは及びクロックイネーブル信号ＣＫＥは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。
クロック入力回路２１の出力は、クロック生成回路２４に供給される。クロック入力回路２１には入力バッファ２２及び第１レベルシフト回路２３が含まれている。入力バッファ２２を介してレベルシフト回路２３に入力された外部クロック信号ＣＫ，／ＣＫの振幅は、外部電圧ＶＤＤから内部動作電圧ＶＰＥＲＩにレベル変換され、この低電圧クロックがクロック生成回路２４に供給される。本実施形態において、外部電圧ＶＤＤは例えば１．５Ｖであり、内部動作電圧ＶＰＥＲＩ＝１．０Ｖである。
クロック生成回路２４は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＩＣＬＫを生成し、これをデータ出力系の回路を除く各種内部回路に供給する役割を果たす。また、ＤＬＬ回路２５は、内部クロック信号ＩＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫを生成し、データ入出力回路９０に供給する。
コマンド端子１２ａ〜１２ｅは、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。
コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３４に供給される。コマンド入力回路３１には入力バッファ３２及び第１レベルシフト回路３３が含まれており、入力バッファ３２を介してレベルシフト回路３３に入力されたコマンド信号ＣＭＤの振幅は、外部電圧ＶＤＤから内部動作電圧ＶＰＥＲＩにレベル変換され、この低電圧コマンド信号ＣＭＤがコマンドデコーダ３４に供給される。
コマンドデコーダ３４は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、コントロールロジック３５に供給される。コントロールロジック３５は、モードレジスタ及びリフレッシュコントローラを含み、モードレジスタには各種動作モード情報が保持されている。
アドレス端子１３ａ，１３ｂは、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡＮＫが供給される端子であり、供給されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡＮＫは、アドレス入力回路４１に供給される。
アドレス入力回路４１の出力は、アドレス制御回路５０に供給される。アドレス入力回路３１には入力バッファ４２及び第１レベルシフト回路４３が含まれている。入力バッファ４２を介してレベルシフト回路４３に入力されたアドレス信号ＡＤＤの振幅は、外部電圧ＶＤＤから内部動作電圧ＶＰＥＲＩにレベル変換され、この低電圧アドレス信号がアドレス制御回路５０に供給される。
アドレス制御回路５０に供給されたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウアドレスバッファ５１にラッチされ、カラムアドレスについてはカラムアドレスバッファ５２にラッチされる。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはコントロールロジック３５内のモードレジスタに供給され、これによってモードレジスタの内容が更新される。
ロウアドレスバッファ５１の出力は、第２レベルシフト回路５３を介してロウデコーダ６１に供給される。ロウアドレスバッファ５１から出力されるロウアドレス信号の振幅は、レベルシフト回路５３によって電圧ＶＤＤまで昇圧される。
ロウデコーダ６１は、ロウアドレス信号に従ってメモリセルアレイ７０内のワード線ＷＬを選択する回路である。ロウデコーダ６１の出力は、ワードドライバ６３に供給される。ロウデコーダ６１とワードドライバ６３との間には第３レベルシフト回路６２が設けられており、ロウデコーダ６１から出力されるワード線選択信号の振幅は、レベルシフト回路６２によって電圧ＶＤＤよりも高い電圧ＶＰＰまで昇圧される。特に限定されるものではないが、電圧ＶＰＰ＝２．６Ｖである。
従来のようにロウアドレスバッファ５１の出力信号の振幅がＶＰＥＲＩである場合、レベルシフト回路６２はＶＰＥＲＩからＶＰＰまで一気に昇圧しなければならないため、ＶＰＥＲＩからＶＰＰへの変化が緩慢になる。しかし、本実施形態においては、レベルシフト回路６２によってロウアドレスバッファ５１の出力信号の振幅が一旦ＶＤＤに昇圧され、これによりワード線選択信号の振幅がＶＤＤに変換されていることから、レベルシフト回路６２によるＶＤＤからＶＰＰへの変換を高速化することができる。
ワードドライバ６３は、メモリセルアレイ７０内の複数のワード線ＷＬの中から選択された一つのワード線ＷＬを活性化させる回路である。メモリセルアレイ７０は、マトリクス配置されたダイナミック型メモリセルＭＣを含み、メモリセルＭＣの選択端子はワード線ＷＬに結合され、メモリセルＭＣのデータ入出力端子はワード線ＷＬと交差するビット線ＢＬに結合されている。ビット線ＢＬは、センス回路６４内の対応するセンスアンプＳＡに接続されている。
カラムアドレスバッファ５２の出力は、第２レベルシフト回路５４を介してカラムデコーダ６５に供給される。カラムアドレスバッファ５２から出力されるカラムアドレス信号の振幅は、レベルシフト回路５４によって電圧ＶＤＤまで昇圧される。
カラムデコーダ６５は、カラムアドレス信号に従ってセンス回路６４内のいずれかのセンスアンプＳＡを選択し、これによりメモリセルアレイ７０内のビット線対ＢＬＴ，ＢＬＢを選択する回路である。カラムデコーダ６５によって選択されたビット線対ＢＬＴ，ＢＬＢは、カラムスイッチ６６及びローカルＩＯ線対ＬＯＩＴ，ＬＩＯＢを介してＩ／Ｏアンプ６７に接続される。Ｉ／Ｏアンプ６７は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、データコントロール回路６８及びリードライトバスＲＷＢＳを介してこれをデータ入出力回路９０に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路９０から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。
データ系端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子、データストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子、データマスク信号の入出力を行うための端子が含まれており、データ入出力回路９０に接続されている。図１に示すように、データ入出力回路９０はデータ入力回路９１及びデータ出力回路９４を含む。データ入力回路９１には入力バッファ９２及び第１レベルシフト回路９３が含まれており、データ出力回路９４には入力バッファ９５及び第２レベルシフト回路９６が含まれている。レベルシフト回路９３は、外部信号の振幅ＶＤＤをＶＰＥＲＩに降圧するために設けられおり、レベルシフト回路９６は、内部信号の振幅ＶＰＥＲＩをＶＤＤに昇圧するために設けられている。
データ入出力回路９０はリードライトバスＲＷＢＳに接続されており、リードライトバスＲＷＢＳはデータコントロール回路６８、Ｉ／Ｏアンプ６７を介してローカルＩＯ線対ＬＩＯＴ，ＬＩＯＢに接続されている。ローカルＩＯ線対ＬＩＯＴ，ＬＩＯＢはカラムスイッチ６６に接続されている。
電源端子１５ａ，１５ｂは、それぞれ電源電位ＶＤＤ及びＶＳＳが供給される端子である。電源電位ＶＤＤ及びＶＳＳは、各種内部回路に供給されるとともに、内部電圧発生回路１６に供給される。内部電圧発生回路１６は、電源電位ＶＤＤ及びＶＳＳに基づいて、内部電源電位ＶＰＰ，ＶＯＤ，ＶＰＥＰＩ，ＶＡＲＹを生成する回路である。これら電位の大小関係は、ＶＰＰ＞ＶＤＤ＞ＶＯＤ＞ＶＰＥＰＩ≒ＶＡＲＹ＞ＶＳＳである。本明細書においては、電源電位ＶＳＳと各電位との電位差（電圧）についても、当該電位と同じ符号を用いることがある。例えば、電圧ＶＰＰと呼ぶときには、電源電位ＶＳＳと内部電位ＶＰＰとの電位差を指す。
なお、図１において、太線のブロックは電圧ＶＤＤを取り扱う回路であり、通常線のブロックは電圧ＶＰＥＲＩを取り扱う回路であり、二重線は電圧ＶＰＰを取り扱う回路であり、破線は電圧ＶＡＲＹを取り扱う回路である。また、レベルシフト回路は太さの異なる２本の線で描かれているが、これらの線の太さは、入力側で取り扱う電圧と出力側で取り扱う電圧をそれぞれ示している。
図２は、センスアンプＳＡ及びその周辺の回路構成を示す回路図である。
図２に示すように、メモリセルＭＣはセルトランジスタ（アクセストランジスタ）Ｔ１と、セルキャパシタＣ１を含み、相補のビット線ＢＬＴ，ＢＬＢのいずれか一方とワード線ＷＬとの交点に設けられている。図中の一方のメモリセルＭＣ１はビット線ＢＬＴに接続されており、他方のメモリセルＭＣ２はビット線ＢＬＢに接続されている。セルトランジスタＴ１のゲートはワード線ＷＬに接続されており、セルトランジスタＴ１のドレインはビット線ＢＬＴ又はＢＬＢに接続されている。
メモリセルＭＣは、ドレインがビット線ＢＬＢに接続されたセルトランジスタＴ１と、一方の電極がセルトランジスタＴ１のソースに接続され、他方の電極が接地電位ＶＳＳに接続されたセルキャパシタＣ１から構成される。メモリセルＭＣが接続されたビット線対ＢＬＴ、ＢＬＢには、カラムスイッチ６６、センスアンプＳＡ、イコライズ回路ＥＱ、プリチャージ回路ＰＣＨが接続されている。
センスアンプＳＡは、ＮＭＯＳクロスカップル（プルダウン回路）ＮＤＲＶ、ＰＭＯＳクロスカップル（プルアップ回路）ＰＤＲＶからなるフリップフロップ構成を有している。ＮＭＯＳクロスカップルＮＤＲＶは、ＮＭＯＳ側コモンソース制御線ＮＣＳＢに接続されており、ＰＭＯＳクロスカップルＰＤＲＶは、ＰＭＯＳ側コモンソース制御線ＰＣＳＴに接続されている。
コモンソース制御線ＮＣＳＢはＮチャネルトランジスタＴｒ１を介して電源電位ＶＳＳに接続されており、トランジスタＴｒ１のゲートがロウデコーダ６１に接続されている。ロウデコーダ６１から出力されるＮＭＯＳ活性化信号ＳＡＮがハイレベルＶＤＤになるとトランジスタＴｒ１がオンとなり、コモンソース制御線ＮＣＳＢはＶＳＳに変化する。このとき、ロウデコーダ６１から出力されるＮＭＯＳ活性化信号ＳＡＮの振幅がＶＰＥＲＩではなくＶＤＤであることから、トランジスタＴｒ１のオン抵抗を低減させることができ、センスアンプＳＡのＮＭＯＳクロスカップルＮＤＲＶを高速に活性化させることができる。
コモンソース制御線ＰＣＳＴは、ＮチャネルトランジスタＴｒ２を介して電源電位ＶＡＲＹに接続されており、トランジスタＴｒ２のゲートはレベルシフト回路６２を介してロウデコーダ６１に接続されている。特に限定されるものではないが、本実施形態によるアレイ系回路電圧ＶＡＲＹは例えば１．０Ｖであり、周辺回路電圧ＶＰＥＲＩと等しい。ロウデコーダ６１から出力されるＰＭＯＳ活性化信号ＳＡＰ１がハイレベルになるとトランジスタＴｒ２がオンとなり、コモンソース制御線ＰＣＳＴの電位がＶＡＲＹとなり、これによりセンスアンプＳＡのＰＭＯＳクロスカップルＰＤＲＶが活性化される。
コモンソース制御線ＰＣＳＴはまた、ＮチャネルトランジスタＴｒ３を介して電源電位ＶＯＤにも接続されており、トランジスタＴｒ３のゲートはレベルシフト回路６２を介してロウデコーダ６１に接続されている。ＮチャネルトランジスタＴｒ３はＰＭＯＳクロスカップルを高速に活性化させるためのオーバードライブ回路であり、そのためオーバードライブ電圧ＶＯＤはＶＡＲＹよりも少し高い電圧に設定されている。トランジスタＴｒ３はＴｒ２と同時又は少し早めにオンとなり、コモンソース制御線ＰＣＳＴの電位がＶＡＲＹよりも高い電位ＶＯＤとなり、これによりセンスアンプのＰＭＯＳクロスカップルＰＤＲＶが高速に活性化される。ＰＭＯＳクロスカップルＰＤＲＶが活性化された後、トランジスタＴｒ３はオフとなり、トランジスタＴｒ２のみがオンとなるので、コモンソース制御線ＰＣＳＴの電位はＶＡＲＹに維持される。
ここで、ロウデコーダ６１から出力されるＰＭＯＳ活性化信号ＳＡＰ１，ＳＡＰ２の振幅がＶＰＥＲＩである場合、ＶＰＥＲＩとＶＰＰの電位差が大きいことから、レベルシフト回路６２によるＶＰＥＲＩからＶＰＰへの変換が緩慢となり、コモンソース制御線ＰＣＳＴの起動が遅くなるという問題がある。しかし、本実施形態のようにロウデコーダ６１から出力されるＰＭＯＳ活性化信号ＳＡＰ１，ＳＡＰ２の振幅がＶＤＤである場合、ＶＤＤとＶＰＰの電位差は小さいことから、レベルシフト回路６２によるＶＤＤからＶＰＰへの変換が高速となり、コモンソース制御線ＰＣＳＴを高速に活性化させることができる。
また、ロウデコーダ６１から出力されるＮＭＯＳ活性化信号ＳＡＰ１，ＳＡＰ２がＶＰＰにレベルシフトされずにそのままＴｒ２，Ｔｒ３に入力された場合、トランジスタＴｒ２，Ｔｒ３のゲートに印加される電圧が低いため、トランジスタＴｒ２，Ｔｒ３を高速に立ち上げることができず、ＮＭＯＳクロスカップルＰＤＲＶの活性化も遅くなる。しかし、ロウデコーダ６１から出力されるＮＭＯＳ活性化信号ＳＡＰ１，ＳＡＰ２はレベルシフト回路６２によって昇圧され、ＶＤＤよりも高い電圧ＶＰＰとなっていることから、トランジスタＴｒ２，Ｔｒ３のオン抵抗を低減させることができ、センスアンプＳＡのＰＭＯＳクロスカップルＰＤＲＶを高速に活性化させることができる。
カラムスイッチ６６は、カラム選択線ＹＳＬＴを介してカラムデコーダ６５に接続されている。カラムデコーダ６５からカラム選択信号ＹＳの振幅はＶＤＤである。カラム選択信号ＹＳはカラムスイッチ６６のＮチャネルトランジスタＴｒ４、Ｔｒ５のゲートに供給され、これによりカラムスイッチ６６がオンとなり、ビット線対ＢＬＴ，ＢＬＢがローカルＩＯ線対ＬＩＯＢ，ＬＩＯＴにそれぞれ結合される。
ここで、カラムデコーダ６５から出力されるカラム選択信号ＹＳの振幅がＶＰＥＲＩである場合、ビット線対ＢＬＴ，ＢＬＢの振幅ＶＡＲＹとローカルＩＯ線対ＬＩＯＴ，ＬＩＯＢの振幅ＶＰＥＲＩとの電位差が非常に小さくなり、またカラムスイッチ６６の抵抗が相対的に大きくなることで、カラムスイッチ６６を経由した電荷の移動速度が遅くなるので、ローカルＩＯ線対ＬＩＯＴ，ＬＩＯＢからビット線対ＢＬＴ，ＢＬＢへのライトデータの書き込み、或いはビット線対ＢＬＴ，ＢＬＢからローカルＩＯ線対ＬＩＯＴ，ＬＩＯＢへのリードデータの読み出しが困難となる。
しかし、本実施形態においては、カラムデコーダ６５から出力されるカラム選択信号ＹＳの振幅がＶＤＤであり、カラムスイッチのトランジスタのオン抵抗が低減されることから、カラムスイッチの抵抗が相対的に小さくなり、カラムスイッチ６６を経由した電荷の移動が速くなる。したがって、ローカルＩＯ線対ＬＩＯＴ，ＬＩＯＢからビット線対ＢＬＴ，ＢＬＢへのライトデータの書き込み、或いはビット線対ＢＬＴ，ＢＬＢからローカルＩＯ線対ＬＩＯＴ，ＬＩＯＢへのリードデータの読み出しを確実に行うことができる。
図３は、ワードドライバ６３の構成の一例を示す回路図である。
図３に示すように、本実施形態によるワードドライバ６３は、レベルシフト回路６２を介してロウデコーダ６１に接続されている。ワードドライバ６３は、メインワード線ＭＷＬを駆動するドライバ６９ａと、サブワード選択線ＦＸを駆動するドライバ６９ｂと、ＰチャネルトランジスタＰ３１及びＮチャネルトランジスタＮ３１を含み、ワード線ＷＬを駆動するドライバＳＷＤ、ワード線ＷＬをリセットするＮチャネルトランジスタＮ３２及びドライバ６９ｃとを備えている。ドライバ６９ａ，６９ｃは反転出力タイプであり、ドライバ６９ｂは非反転出力タイプである。
ロウデコーダ６１から出力されるメインワード線選択信号ＭＷＳ及びサブワード線選択信号ＳＷＳの振幅ＶＤＤはレベルシフト回路６２によって振幅ＶＰＰまで昇圧された後、メインワード線ＭＷＬ及びサブワード選択線ＦＸにそれぞれ供給される。メインワード線ＭＷＬは、ドライバ６９ａを介してドライバＳＷＤの制御端子に接続されており、サブワード選択線ＦＸは、ドライバ６９ｂを介してドライバＳＷＤの電源端子に接続されている。
ロウデコーダ６１から出力されるサブワード線選択信号ＳＷＳがハイレベル（ＶＤＤ）のとき、ドライバＳＷＤはアクティブとなり、対応するワード線ＷＬの電位（論理レベル）はメインワード線ＭＷＬの電位と同じになる。すなわち、メインワード線選択信号がハイレベル（ＶＰＰ）であればワード線ＷＬの電位はＶＰＰとなり、サブワード線選択信号がローレベル（ＶＳＳ）であればワード線ＷＬの電位はＶＳＳとなる。
ロウデコーダ６１から出力されるサブワード線選択信号ＳＷＳがローレベル（ＶＳＳ）のとき、ドライバＳＷＤはインアクティブとなり、且つ、ＮチャネルトランジスタＮ３２がオンすることから、対応するワード線ＷＬの電位は常にＶＳＳとなる。
以上ように、ロウデコーダ６１から出力されるメインワード線選択信号ＭＷＳとサブワード線選択信号ＳＷＳの両方がハイレベル（ＶＰＰ）の時にワード線ＷＬがハイレベル（ＶＰＰ）となり、少なくとも一方がローレベル（ＶＳＳ）であればワード線ＷＬはローレベル（ＶＳＳ）となる。
ここで、ロウデコーダ６１から出力されるメインワード線選択信号及びサブワード線選択信号の振幅が共にＶＰＥＲＩである場合、ＶＰＥＲＩとＶＰＰの電位差が大きいことから、レベルシフト回路６２によるＶＰＥＲＩからＶＰＰへの変換が緩慢となり、ワード線ＷＬの起動が遅くなるという問題がある。しかし、本実施形態のようにロウデコーダ６１から出力されるメインワード線選択信号ＭＷＳ及びサブワード線選択信号ＳＷＳの振幅がＶＤＤである場合、ＶＤＤとＶＰＰの電位差は比較的小さいことから、レベルシフト回路によるＶＤＤからＶＰＰへの変換を高速となり、ワード線ＷＬを高速に活性化させることができる。
図４は、第１の実施形態によるレベルシフト回路１００の構成を示す回路図である。このレベルシフト回路１００は、図１に示すロウ系のレベルシフト回路５３、６２として好ましく使用されるものである。
図４に示すように、レベルシフト回路１００は、入力信号を所定の振幅レベルに変換して出力する回路であり、一対のＰチャネルトランジスタＰ１，Ｐ２と、一対のＮチャネルトランジスタＮ１，Ｎ２と、インバータＩＮＶ１とで構成されている。
一対のトランジスタＰ１，Ｐ２は互いにフリップフロップ接続されたクロスカップルラッチ回路を構成しており、トランジスタＰ１のドレインはトランジスタＰ２のゲートに接続されており、トランジスタＰ２のドレインはトランジスタＰ１のゲートに接続されている。また、トランジスタＰ１，Ｐ２のソースは共に電源ＶＤＤに接続されている。
一対のトランジスタＮ１，Ｎ２は差動回路を構成しており、トランジスタＮ１のドレインはトランジスタＰ１のドレインに接続されており、トランジスタＮ２のドレインはトランジスタＰ２のドレインに接続されている。また、トランジスタＮ１，Ｎ２のソースは共に接地電位ＶＳＳに接続されている。
レベルシフト回路１００の入力端子１１２ａはトランジスタＮ１のゲートに接続されており、入力端子１１２ａから内部動作電圧ＶＰＥＲＩに基づく振幅レベルを有する入力信号Ａが供給される。また、入力端子１１２ａはインバータＩＮＶ１を介してトランジスタＮ２のゲートに接続されている。つまり、トランジスタＮ２のゲートには反転入力端子１１２ｂが接続されており、入力信号Ａと相補の関係を有する反転入力信号Ａｂが供給される。
レベルシフト回路１００の出力端子１１３ａはトランジスタＰ２のドレイン（トランジスタＮ２のドレイン）に接続されており、出力端子１１３ａからはＶＤＤにレベルシフトされた出力信号Ｂが取り出される。また、トランジスタＰ１のドレイン（トランジスタＮ１のドレイン）からは出力信号Ｂと相補の関係を有する反転出力信号Ｂｂを取り出すことができる。
図５は、第２の実施形態によるレベルシフト回路１１０の構成を示す回路図である。このレベルシフト回路１１０は、図１に示すカラム系のレベルシフト回路５４として好ましく使用されるものである。
本実施形態によるレベルシフト回路１１０は、図４に示した回路構成からなるレベルシフトコア回路１１１に電流供給回路１１４が追加されたものである。
電流供給回路１１４は、一対のＰチャネルトランジスタＰ３，Ｐ４と、一対のＮチャネルトランジスタＮ３，Ｎ４とを備えている。トランジスタＮ３，Ｎ４は、ＰチャネルトランジスタＰ１，Ｐ２の駆動能力不足による出力デューティの変化率の悪化を防止する機能を有し、トランジスタＰ３，Ｐ４はトランジスタＮ３，Ｎ４への大電流の供給を抑制する機能を有している。
トランジスタＰ３とトランジスタＮ３の直列回路は、電源ＶＤＤとトランジスタＮ１のドレイン（トランジスタＰ１のドレイン）との間に挿入さており、トランジスタＰ１と並列に接続されている。同様に、トランジスタＰ４とトランジスタＮ４の直列回路は、電源ＶＤＤとトランジスタＮ１のドレイン（トランジスタＰ１のドレイン）との間に挿入さており、トランジスタＰ２と並列に接続されている。ＰチャネルトランジスタＰ３，Ｐ４のソースは共に電源ＶＤＤに接続されており、ゲートは共にオン電位（グランド電位）にクランプされている。トランジスタＮ３のドレインはトランジスタＰ３のドレインに接続されており、トランジスタＮ４のドレインはトランジスタＰ４のドレインに接続されている。また、トランジスタＮ３のゲートには反転入力信号Ａｂが供給され、トランジスタＮ４のゲートには入力信号Ａが供給される。
本実施形態によるレベルシフト回路１１０は、ＮチャネルトランジスタＮ３，Ｎ１の直列回路を有するが、トランジスタＮ３は電源ＶＤＤに直接接続されておらず、トランジスタＮ３と電源ＶＤＤとの間にはＰチャネルトランジスタＰ３が介在している。また、レベルシフト回路１１０は、ＮチャネルトランジスタＮ４，Ｎ２の直列回路を有するが、トランジスタＮ４は電源ＶＤＤに直接接続されておらず、トランジスタＮ４と電源ＶＤＤとの間にはＰチャネルトランジスタＰ４が介在している。
このように、電源ＶＤＤとＮチャネルトランジスタＮ３，Ｎ４との間に電流制限素子としてのＰチャネルトランジスタＰ３，Ｐ４がそれぞれ挿入されていると、電源ＶＤＤに大きなサージが重畳されたとしても、トランジスタの破壊原因となる大きな電流はより低抵抗な所に流れることになり、ＮチャネルトランジスタＮ３，Ｎ４に大きな電流が流れることを抑制することができる。
レベルシフトコア回路１１１のみで構成された従来のレベルシフト回路の場合、ＶＤＤが低くなると入力信号Ａに対する出力信号Ｂのデューティの変化率が悪化する。これは、電圧ＶＤＤが低くなるとＰチャネルトランジスタＰ１，Ｐ２の駆動能力が小さくなり、出力信号Ｂの電位レベルがＶＳＳからＶＤＤに変化するまでに要する時間Ｔ１とＶＤＤからＶＳＳに変化するまでに要する時間Ｔ２との差Ｔ１−Ｔ２が大きくなることが原因である。しかし、レベルシフトコア回路１１１に電流供給回路１１４を設けた場合には、ＰチャネルトランジスタＰ１，Ｐ２の駆動能力不足がＮチャネルトランジスタＮ３，Ｎ４によって補われるので、出力デューティの悪化を防止することができる。
図６は、第３の実施形態によるレベルシフト回路１２０の構成を示す回路図である。このレベルシフト回路１２０は降圧に使用されるものであり、図１に示すレベルシフト回路２３，３３，４３，９３に好ましく使用されるものである。
図６に示すように、レベルシフト回路１２０は、４段直列接続されたバッファ１２１〜１２４を備え、１〜３段目のバッファ１２１〜１２３の電源端子にはＶＤＤが供給され、４段目のバッファ１２４の電源端子にはＶＰＥＲＩが供給されている。このように、降圧のためのレベルシフト回路１２０は、バッファの多段接続により構成することができる。
図７は、半導体装置１０の動作を説明するための信号波形図である。なお、この信号波形図は、各信号の振幅を説明するための図であって、リード／ライトタイミングについては概略的に示している。また、図中の破線は、従来の半導体装置の動作を示す信号波形図である。
図７に示すように、クロック入力回路２１、コマンド入力回路３１、及びアドレス入力回路４１には振幅ＶＤＤの外部信号が供給される。そのため各入力バッファ２２，３２，４２の出力信号の振幅はＶＤＤとなるが、レベルシフト回路２３，３３，４３を通過した後の振幅はＶＰＥＲＩとなる。
アクティブコマンドＡＣＴと共にロウアドレスが入力されると、ロウデコーダ６１によるロウアドレスのデコードが行われ、ロウデコーダ６１からワード線選択信号が出力される。ロウデコーダ６１の出力信号の振幅はＶＤＤとなっているので、ワード線選択信号の高電位ＶＰＰへの昇圧を高速に行うことができる。破線は従来のワードドライバの出力信号波形図であり、ロウデコーダ６１の出力信号の振幅がＶＰＥＲＩの場合、ＶＰＥＲＩからＶＰＰへの昇圧に時間がかかるため、ＶＳＳからＶＰＰへの信号の立ち上がりが緩やかであることが分かる。
次に、ワード線選択信号によってロウアドレスに対応したワード線ＷＬが選択される。このとき選択されるワード線ＷＬは、１つのメモリセルに接続された１つのワード線（例えば、図２のＷＬ１）が活性化され、待機レベルＶＳＳから選択レベルＶＰＰに遷移する。メモリセルＭＣでは、セルトランジスタＴ１がオンとなり、セルキャパシタＣ１がビット線ＢＬＴに接続され、メモリセルＭＣ１のデータがビット線ＢＬＴに読み出される。メモリセルＭＣに'Ｈ'のデータが保存されている場合、ビット線ＢＬＴの電位はプリチャージレベルＶＡＲＹ／２よりもセルキャパシタＣ１に蓄積されていた電荷分高くなる。
ワード線ＷＬが活性化されて所定の期間経過後、ＮＭＯＳセンスアンプ活性化信号ＳＡＮが非選択状態の接地電位ＶＳＳから活性化状態のワード線昇圧電にＶＰＰに遷移して、センスアンプＳＡのＮＭＯＳクロスカップルＮＤＲＶが活性化される。また、ＳＡＮとほぼ同時かあるいは少し遅れてＰＭＯＳセンスアンプ活性化信号ＳＡＰが非選択状態のワード線昇圧電位ＶＰＰから活性化状態の接地電位ＶＳＳに遷移して、センスアンプＳＡのＰＭＯＳクロスカップルＰＤＲＶが活性化される。これによって、ビット線対ＢＬＴ，ＢＬＢ間に発生していた微小電位差がＶＡＲＹまで増幅される。この状態でカラムコマンド入力待ち状態になる。実際のカラムコマンドはこのビット線振幅が十分な振幅になるのと同時か、あるいは前に入力可能となる。
外部からライトコマンドＷＲＩＴが入力された場合、ライトコマンドＷＲＩＴと同時に書き込みたいメモリセルＭＣのカラムアドレスが入力される。ライトデータは、データ入出力端子ＤＱから振幅ＶＤＤの信号として入力された後、レベルシフト回路９３によってＶＰＥＲＩに変換され、データコントロール回路６８及びＩ／Ｏアンプ６７を経由してローカルＩＯ線ＬＩＯＴ，ＬＩＯＢに転送される。このとき、ローカルＩＯ線ＬＩＯＴ，ＬＩＯＢ間に電位差が生じ、ローカルＩＯ線ＬＩＯＴの振幅はＶＰＥＲＩとなり、ローカルＩＯ線ＬＩＯＴの振幅はＶＳＳとなる。転送されたデータは、ライトコマンドＷＲＩＴと一緒に入力されたカラムアドレスに従って選択されるカラム選択信号ＹＳによって、書き込みセルの接続されているセンスアンプＳＡに書き込まれる。
センスアンプＳＡでは、ローカルＩＯ線ＬＩＯＴ，ＬＩＯＢから書き込まれたデータに従って、ビット線ＢＴＬ，ＢＬＢを駆動し、メモリセルＭＣのセルキャパシタＣ１にデータを書き込む。このとき、カラムデコーダ６５の出力信号の振幅がＶＤＤまで引き上げられているので、カラムスイッチ６６の抵抗が相対的に小さくなり、カラムスイッチ６６を経由した電荷の移動が速くなる。したがって、ローカルＩＯ線対ＬＩＯＴ，ＬＩＯＢからビット線対ＢＬＴ，ＢＬＢへのライトデータの転送を確実に行うことができる。破線は従来のビット線ＢＬＴ，ＢＬＢの信号波形図であり、カラムデコーダ６５の出力信号の振幅がＶＰＥＲＩの場合、カラムスイッチ６６を経由した電荷の移動が遅いため、ローカルＩＯ線対ＬＩＯＴ，ＬＩＯＢ間の電位差がビット線対ＢＬＴ，ＢＬＢ間に十分に反映されていないことが分かる。
外部からリードコマンドＲＥＡＤが入力された場合、リードコマンドＲＥＡＤと同時に読み出したいメモリセルＭＣのカラムアドレスが入力される。リードコマンドＲＥＡＤと同時に入力されたカラムアドレスに従って、カラムデコーダ６５からカラム選択信号ＹＳが待機時状態の接地電位ＶＳＳから選択状態の高電位ＶＤＤ（ＶＰＥＲＩではない）に遷移して活性化状態となる。これによって、センスアンプＳＡに保持されていたデータがローカルＩＯ線ＬＩＯＴ，ＬＩＯＢに転送される。
このとき、カラムデコーダ６５からの出力がＶＤＤまで引き上げられているので、カラムスイッチの抵抗が相対的に小さくなり、カラムスイッチ６６を経由した電荷の移動が速くなる。したがって、ビット線対ＢＬＴ，ＢＬＢからローカルＩＯ線対ＬＩＯＴ，ＬＩＯＢへのリードデータの読み出しを確実に行うことができる。破線は従来のビット線ＢＬＴ，ＢＬＢの信号波形図であり、カラムデコーダ６５の出力信号の振幅がＶＰＥＲＩの場合、カラムスイッチ６６を経由した電荷の移動が遅いため、ビット線対ＢＬＴ，ＢＬＢ間の電位差がローカルＩＯ線対ＬＩＯＴ，ＬＩＯＢ間の電位差として十分に反映されていないことが分かる。
その後、ローカルＩＯ線対ＬＩＯＴ，ＬＩＯＢに転送されたデータはＩ／Ｏアンプ６７で増幅され、レベルシフト回路９６によってＶＤＤに昇圧され、データ入出力端子ＤＱから出力される。
図８は、本発明の第２の実施形態による半導体装置１１の全体構成を示すブロック図である。
図８に示すように、本実施形態による半導体装置１１の特徴は、カラム系のレベルシフト回路５４がカラムデコーダ６５の後段に設けられている点にある。図１の構成では、レベルシフト回路５４がカラムアドレスバッファ５２とカラムデコーダ６５との間に設けられていたが、本実施形態のようにカラムデコーダ６５の出力をＶＤＤにレベルシフトすることも可能である。このように構成した場合でも、カラム選択信号の振幅がＶＤＤとなるので、カラムスイッチのトランジスタのオン抵抗を低減させることができる。これにより、カラムスイッチの抵抗が相対的に小さくなり、カラムスイッチ６６を経由した電荷の移動が速くなるので、第１の実施形態による半導体装置１０と同様、ローカルＩＯ線対ＬＩＯＴ，ＬＩＯＢからビット線対ＢＬＴ，ＢＬＢへのライトデータの書き込み、或いはビット線対ＢＬＴ，ＢＬＢからローカルＩＯ線対ＬＩＯＴ，ＬＩＯＢへのリードデータの読み出しを確実に行うことができる。
図９は、本発明の第３の実施形態による半導体装置１２の全体構成を示すブロック図である。
図９に示すように、本実施形態による半導体装置１２の特徴は、ロウデコーダ６１ａから出力される振幅ＶＤＤの信号がセンス回路６４のみならずワードドライバ６３にも供給されている点にある。ロウデコーダ６１ａは、振幅ＶＤＤのメインワード線選択信号を出力するが、レベルシフト回路６２によって振幅ＶＰＰに昇圧されたメインワード線選択信号ＭＷＳ１と、レベルシフト回路６２を経由しない振幅ＶＤＤのメインワード線選択信号ＭＷＳ２が生成され、これらはワードドライバ６３ａに供給される。その他の構成は第１の実施形態による半導体装置１０と同様であることから、同一の構成要素には同一の符号を付して詳細な説明を省略する。
図１０は、ワードドライバ６３ａの構成を示す回路図である。
図１０に示すように、本実施形態によるワードドライバ６３ａの特徴は、ワード線ＷＬの立ち上がり及び立ち下がり速度を高速化する高速ドライブ回路１４０をさらに備えている点にある。ロウデコーダ６１ａから出力されるメインワード線選択信号ＭＷＳとしては、レベルシフト回路６２によって振幅ＶＰＰに昇圧されたメインワード線選択信号ＭＷＳ１と、レベルシフト回路６２を経由しない振幅ＶＤＤのメインワード線選択信号ＭＷＳ２が提供され、これらの信号ＭＷＳ１，ＭＷＳ２は共に高速ドライブ回路１４０に供給される。高速ドライブ回路１４０の出力端子はドライバ６９ａを介してワード線ＷＬを駆動するドライバＳＷＤの入力端子に接続されている。その他の構成は図３に示したワードドライバ６３ａと実質的に同一であるため、同一の構成要素に同一の符号を付して詳細な説明を省略する。
高速ドライブ回路１４０は、直列接続されたドライバ６９ｄ，６９ｅと、インバータ６９ｄの入力端子を昇圧電圧ＶＰＰにプルアップするＰチャネルトランジスタＰ３２，Ｐ３３と、ドライバ６９ｅ，６９ｄ間に挿入されたＮチャネルトランジスタＮ３３とを備えている。ロウデコーダ６１ａから出力された振幅ＶＤＤのメインワード線選択信号ＭＷＳ２はドライバ６９ｅ及びＮチャネルトランジスタＮ３３に供給され、振幅ＶＰＰのメインワード線選択信号ＭＷＳ１はＰチャネルトランジスタＰ３２のゲートに供給される。ＰチャネルトランジスタＰ３３のゲートはドライバ６９ｄの出力端子（ドライバ６９ａの入力端子）に接続されている。ＰチャネルトランジスタＰ３２，Ｐ３３のドレインは昇圧電圧ＶＰＰに接続され、ソースはインバータ６９ｄの入力端子（トランジスタＮ３３のソース）に接続されている。
ロウデコーダ６１ａから出力されるメインワード線選択信号ＭＷＳ１，ＭＷＳ２がハイレベルのとき、トランジスタＮ３３がオン、トランジスタＰ３２がオフとなるため、１段目のドライバ６９ｅの出力信号は２段目のドライバ６９ｄに供給される。ドライバ６９ｅの出力信号はローレベルとなるため、ドライバ６９ｄの出力信号はハイレベル、トランジスタＰ３３はオフとなり、さらにドライバ６９ａの出力信号はローレベルとなる。
一方、ロウデコーダ６１ａから出力されるメインワード線選択信号ＭＷＳ１，ＭＷＳ２がローレベルのとき、トランジスタＮ３３がオフ、トランジスタＰ３２がオンとなるため、１段目のドライバ６９ｅの出力信号は２段目のドライバ６９ｄに供給されない。その代わりに、ＰチャネルトランジスタＰ３２がオフとなり、ドライバ６９ｄの入力端子の電位がハイレベルＶＰＰとなるので、ドライバ６９ｄの出力信号はローレベル、トランジスタＰ３３はオンとなり、さらにドライバ６９ａの出力信号はハイレベルとなる。
そして、ロウデコーダ６１ａから出力されるメインワード線選択信号ＭＷＳ１，ＭＷＳ２とサブワード線選択信号ＳＷＳの両方がハイレベル（ＶＰＰ）の時にワード線ＷＬがハイレベル（ＶＰＰ）となり、少なくとも一方がローレベル（ＶＳＳ）であればワード線ＷＬはローレベル（ＶＳＳ）となる。
このように、本実施形態によるワードドライバ６３ａは、ワード線ＷＬの立ち上がり動作と立ち下がり動作を独立に制御する。ワード線ＷＬの立ち上がり動作時には、ドライバ６９ｅの出力信号がトランジスタＮ３３を介してドライバ６９ｄに供給され、ドライバ６９ｅはロウデコーダ６１ａから出力される振幅ＶＤＤの信号によって制御される。また、ワード線ＷＬの立ち下がり動作時には、プルアップ電位ＶＰＰがＰチャネルトランジスタＰ３２を介してドライバ６９ｄの入力端子に供給され、ＰチャネルトランジスタＰ３２はロウデコーダ６１ａから出力される振幅ＶＰＰの信号によって制御される。したがって、ワード線を高速且つ安定的に駆動することができる。
図１１は、本発明の好ましい実施形態による半導体装置１０を用いたデータ処理システム２００の構成を示すブロック図である。
図１１に示すデータ処理システム２００は、データプロセッサ２２０と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス２１０を介して相互に接続された構成を有している。データプロセッサ２２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１２においては簡単のため、システムバス２１０を介してデータプロセッサ２２０とＤＲＡＭ１０とが接続されているが、システムバス２１０を介さずにローカルなバスによってこれらが接続されていても構わない。
また、図１１には、簡単のためシステムバス２１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１２に示すメモリシステムデータ処理システムでは、ストレージデバイス２４０、Ｉ／Ｏデバイス２５０、ＲＯＭ２６０がシステムバス２１０に接続されているが、これらは必ずしも必須の構成要素ではない。
ストレージデバイス２４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス２２０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス２２０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１２に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
上記構成において、データプロセッサ２２０からの信号はシステムバス２１０を介してＤＲＡＭ１０に供給される。ＤＲＡＭ１０は振幅ＶＤＤを有するデータプロセッサ２２０からの信号を内部動作電圧ＶＰＥＲＩの低電圧信号に変換して処理している。また、ＤＲＡＭ１０のメモリセルから読み出されたデータは振幅ＶＤＤを有する信号に変換された後、システムバス２１０を介してデータプロセッサ２２０に転送される。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、５０ｎｍ世代のＤＤＲ３ＳＤＲＡＭの電圧条件、すなわちＶＤＤ＝１．５Ｖ、ＶＰＥＲＩ＝１．０Ｖ、ＶＰＰ＝２．６Ｖ、ＶＡＲＹ＝１．０Ｖとして説明したが、本発明はこのような電圧条件に限定されるものではなく、ＶＰＰ＞ＶＤＤ＞ＶＰＥＲＩ≒ＶＡＲＹとなる電圧条件を満たせば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の種々の半導体装置に適用可能である。
また、上記実施形態においては、カラム系とロウ系の両方にＶＤＤ昇圧用のレベルシフト回路５３，５４をそれぞれ設けているが、いずれか一方のレベルシフト回路のみを設けた構成であってもかまわない。
１０〜１２ 半導体記憶装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ-１２ｅ コマンド端子
１３ アドレス端子
１４ データ系端子
１５ａ，１５ｂ 電源端子
１６ 内部電圧発生回路
２１ クロック入力回路
２２ 入力バッファ
２３ レベルシフト回路
２４ クロック生成回路
２５ ＤＬＬ回路
３１ コマンド入力回路
３２ 入力バッファ
３３ レベルシフト回路
３４ コマンドデコーダ
３５ コントロールロジック
４１ アドレス入力回路
４２ 入力バッファ
４３ レベルシフト回路
５０ アドレス制御回路
５１ ロウアドレスバッファ
５２ カラムアドレスバッファ
５３ レベルシフト回路
５３，５４ レベルシフト回路
６１ ロウデコーダ
６１ａ ロウデコーダ
６２ レベルシフト回路
６３ ワードドライバ
６３ａ ワードドライバ
６４ センス回路
６５ カラムデコーダ
６６ カラムスイッチ
６７ Ｉ／Ｏアンプ
６８ データコントロール回路
６９ａ〜６９ｄ ドライバ
７０ メモリセルアレイ
９０ データ入出力回路
９１ データ入力回路
９２ 入力バッファ
９３ レベルシフト回路
９４ データ出力回路
９５ 入力バッファ
９６ レベルシフト回路
１００ レベルシフト回路
１１０ レベルシフト回路
１１１ レベルシフトコア回路
１１２ａ 入力端子
１１２ｂ 反転入力端子
１１３ａ 出力端子
１１４ 電流供給回路
１２０ レベルシフト回路
１２１〜１２４ バッファ
１４０ 高速ドライブ回路
２００ データ処理システム
２１０ システムバス
２２０ データプロセッサ
２２０ デバイス
２２０ データプロセッサ
２４０ ストレージデバイス
２５０ デバイス
／ＣＡＳ カラムアドレスストローブ信号
／ＣＳ チップセレクト信号
／ＲＡＳ ロウアドレスストローブ信号
／ＷＥ ライトイネーブル信号
Ａ 入力信号
Ａｂ 反転入力信号
ＡＣＴ アクティブコマンド
ＡＤＤ アドレス信号
Ｂ 出力信号
ＢＡ バンクアドレス
ＢＡ バンクアドレス信号
Ｂｂ 反転出力信号
ＢＬ，ＢＬＴ，ＢＬＢ ビット線
Ｃ１ セルキャパシタ
ＣＩＮＶ インバータ
ＣＫ，／ＣＫ 外部クロック信号
ＣＫＥ クロックイネーブル信号
ＣＭＤ コマンド信号
ＤＱ データ入出力端子
ＤＱＳ，／ＤＱＳ データストローブ信号
ＥＱ イコライズ回路
ＦＸ サブワード選択線
ＩＣＬＫ 内部クロック信号
ＩＣＭＤ 内部コマンド
ＩＮＶ１ インバータ
ＬＣＬＫ 内部クロック
ＬＩＯＴ，ＬＩＯＢ ローカルＩＯ線対
ＭＣ，ＭＣ１，ＭＣ２ メモリセル
ＭＷＬ メインワード線
ＭＷＳ，ＭＷＳ１，ＭＷＳ２ メインワード線選択信号
Ｎ１〜Ｎ４ Ｎチャネルトランジスタ
Ｎ３１〜Ｎ３３ Ｎチャネルトランジスタ
ＮＣＳＢ コモンソース制御線
ＮＤＲＶ ＮＭＯＳクロスカップル
ＯＤＴ オンダイターミネーション信号
Ｐ１〜Ｐ４ Ｐチャネルトランジスタ
Ｐ３１〜Ｐ３３ Ｐチャネルトランジスタ
ＰＣＨ プリチャージ回路
ＰＣＳＴ コモンソース制御線
ＰＤＲＶ ＰＭＯＳクロスカップル
ＲＥＡＤ リードコマンド
ＲＷＢＳ リードライトバス
ＳＡ センスアンプ
ＳＡＮ センスアンプ活性化信号
ＳＡＰ，ＳＡＰ１，ＳＡＰ２ 活性化信号
ＳＷＤ ドライバ
ＳＷＳ サブワード線選択信号
Ｔｒ１〜Ｔｒ４ トランジスタ
ＶＡＲＹ アレイ系回路電圧
ＶＡＲＹ／２ プリチャージレベル
ＶＤＤ 外部電圧
ＶＯＤ オーバードライブ電圧
ＶＰＥＲＩ 周辺回路電圧
ＶＰＰ 昇圧電圧
ＶＳＳ 接地電位
ＷＬ ワード線
ＷＲＩＴ ライトコマンド
ＹＳ カラム選択信号
ＹＳＬＴ カラム選択線
６６ カラムスイッチ

Claims (10)

  1. 第１の振幅を有するアドレス信号を受け付ける入力バッファと、
    前記入力バッファから出力された前記アドレス信号の振幅を前記第１の振幅よりも小さい第２の振幅に変換する第１のレベルシフト回路と、
    前記第１のレベルシフト回路から出力された前記アドレス信号を受け付けるアドレス制御回路と、
    前記アドレス制御回路から出力される前記アドレス信号をデコードすることによりデコード信号を生成するアドレスデコーダと、
    少なくとも前記デコード信号の振幅レベルが前記第１の振幅となるように、前記アドレス制御回路から出力された前記アドレス信号又は前記アドレスデコーダから出力された前記デコード信号の振幅を前記第２の振幅から前記第１の振幅に変換する第２のレベルシフト回路と、を備えることを特徴とする半導体装置。
  2. 前記アドレス信号がカラムアドレスを含み、
    前記アドレス制御回路がカラムアドレス制御回路を含み、
    前記アドレスデコーダがカラムデコーダを含み、
    前記デコード信号がカラム選択信号を含み、
    前記カラム選択信号は、ビット線を選択するカラムスイッチの制御電極に供給されることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２のレベルシフト回路は、前記カラムアドレス制御回路と前記カラムデコーダとの間に設けられており、前記カラムアドレス制御回路から出力される前記カラムアドレス信号の振幅を前記第２の振幅から前記第１の振幅に変換することを特徴とする請求項２に記載の半導体装置。
  4. 前記第２のレベルシフト回路は、前記カラム選択信号の振幅を前記第２の振幅から前記第１の振幅に変換することを特徴とする請求項２に記載の半導体装置。
  5. 前記ビット線に接続されたセンスアンプをさらに備え、
    前記センスアンプは、前記第２の振幅よりも小さい振幅で前記ビット線を駆動することを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
  6. 前記アドレス信号がロウアドレスを含み、
    前記アドレス制御回路がロウアドレス制御回路を含み、
    前記アドレスデコーダがロウデコーダを含み、
    前記デコード信号がロウデコード信号を含み、
    前記ロウデコード信号に基づいてワード線を選択するワードドライバと、
    少なくとも前記ワードドライバの出力信号の振幅レベルが前記第１の振幅よりも大きい第３の振幅となるように、前記ロウデコーダから出力された前記ロウデコード信号又は前記ワードドライバの出力信号の振幅を前記第１の振幅から前記第３の振幅に変換する第３のレベルシフト回路と、をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  7. ビット線に接続されたセンスアンプと、
    前記ロウデコード信号に基づいて前記センスアンプに動作電圧を供給するセンスアンプドライバと、をさらに備えることを特徴とする請求項６に記載の半導体装置。
  8. 前記センスアンプドライバは、前記センスアンプに第１の電源電位を供給する第１のセンスアンプドライバと、前記センスアンプに第２の電源電位を供給する第２のセンスアンプドライバとを含み、
    前記第１のセンスアンプドライバの制御電極には、前記第１の振幅を有する前記ロウデコード信号が供給され、
    前記第２のセンスアンプドライバの制御電極には、前記第３の振幅を有する前記ロウデコード信号が供給されることを特徴とする請求項７に記載の半導体装置。
  9. 前記第１の電源電位と前記第２の電源電位との電位差は、前記第２の振幅よりも小さいことを特徴とする請求項８に記載の半導体装置。
  10. 請求項１乃至９のいずれか一項に記載の半導体装置と、前記半導体装置に接続されたコントローラとを備えることを特徴とするデータ処理システム。
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