JP2011129893A5 - - Google Patents

Claims (3)

1. 第１の配線と、第２の配線と、複数のメモリセルと、容量素子と、を有し、
   前記複数のメモリセルは、前記第１の配線と、前記第２の配線との間に、直列に電気的に接続され、
   前記メモリセルは、第１のトランジスタと、第２のトランジスタと、を有し、
   前記第１のトランジスタは、半導体材料を含む基板に設けられ、
   前記第２のトランジスタは、酸化物半導体を含んでいることを特徴とする半導体装置。
2. ソース線と、ビット線と、信号線と、ワード線と、を有し、
   前記ソース線と、前記ビット線との間には、複数のメモリセルが直列に接続され、
   前記複数のメモリセルの一は、
   第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
   第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
   容量素子と、を有し、
   前記第１のトランジスタは、半導体材料を含む基板に設けられ、
   前記第２のトランジスタは、酸化物半導体層を含んで構成され、
   前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、
   前記ソース線と、前記第１のソース電極とは、電気的に接続され、
   前記ビット線と、前記第１のドレイン電極とは、電気的に接続され、
   前記信号線と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
   前記ワード線と、前記第２のゲート電極と、前記容量素子の電極の他方とは、電気的に接続された半導体装置。
3. 前記半導体装置は、
   第１の選択線と、
   第２の選択線と、
   前記第１の選択線と、ゲート電極において電気的に接続された第３のトランジスタと、
   前記第２の選択線と、ゲート電極において電気的に接続された第４のトランジスタと、を有し、
   前記ビット線は、前記第３のトランジスタを介して、前記第１のドレイン電極と、電気的に接続され、
   前記ソース線は、前記第４のトランジスタを介して、前記第１のソース電極と、電気的に接続された請求項１または請求項２に記載の半導体装置。