JP2009123900A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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Abstract

【課題】新たな可変抵抗素子を用いた、セル状態の安定性及びデータ保持性を向上させた不揮発性半導体装置を提供する。
【解決手段】複数の第１の配線２７と、これら複数の第１の配線２７と交差する複数の第２の配線３６と、第１及び第２の配線２７，３６の交差部で両配線間に接続され、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化し、この抵抗値の変化で情報を記憶する可変抵抗素子３１を含むメモリセルＭＣと、可変抵抗素子３１の側面を覆い可変抵抗素子３１の側面での陽イオンの移動を抑制する保護膜３３とを備えた。
【選択図】図９

Description

本発明は、可変抵抗素子を用いた不揮発性半導体記憶装置に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲＲＡＭ素子等が知られている。（特許文献１）。
この抵抗変化型メモリはトランジスタに変えてショットキーダイオードと抵抗変化素子の直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。
特開２００６−３４４３４９号、段落００２１ 特開２００５−５２２０４５号
しかし、上述した従来の抵抗変化型メモリでは、外部から与えられるエネルギによって内部の抵抗値を変化させるが、セル状態の安定性及びデータ保持性という面では、未だ実用段階の域に達していないのが実情である。
本発明は、新たな可変抵抗素子を用いた、セル状態の安定性及びデータ保持性を向上させた不揮発性半導体装置を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、複数の第１の配線と、これら複数の第１の配線と交差する複数の第２の配線と、前記第１及び第２の配線の交差部で両配線間に接続され、抵抗値の変化で情報を記憶する可変抵抗素子を含むメモリセルと、前記可変抵抗素子の側面を覆い前記可変抵抗素子の側面での陽イオンの移動を抑制する保護膜とを備えたことを特徴とする。
本発明の他の態様に係る不揮発性半導体記憶装置は、複数の第１の配線と、これら複数の第１の配線と交差する複数の第２の配線と、前記第１及び第２の配線の交差部で両配線間に接続され、抵抗値の変化で情報を記憶する可変抵抗素子を含むメモリセルと、前記可変抵抗素子の側面を覆い前記可変抵抗素子の側面での還元反応、酸化反応及び陰イオンの移動の少なくとも一つを抑制する保護膜とを備えたことを特徴とする。
本発明によれば、新たな可変抵抗素子を用いた、セル状態の安定性及びデータ保持性を向上させた不揮発性半導体装置を提供することができる。
以下、図面を参照して、この発明の実施の形態を説明する。
［第１の実施形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
図４及び図５は、この可変抵抗素子の例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
図５の例は、電極層１１，１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは電極層１１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。
図５の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移元素イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。
この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１，１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ，１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。
非オーミック素子ＮＯは、例えば図６に示すように、（ａ）ショットキーダイオード、（ｂ）ＰＮ接合ダイオード、（ｃ）ＰＩＮダイオード等の各種ダイオード、（ｄ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｅ）ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図３と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
また、図７に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図８は、図７のII−II′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。
なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。
図９は、上述したメモリ構造を一段含む不揮発性メモリの断面図である。なお、この例では、第１の配線がビット線ＢＬ、第２の配線がワード線ＷＬとして説明しており、図２で説明したビット線ＢＬ及びワード線ＷＬの関係とは逆になっているが、本発明の本質には関係しない。ウェル２２が形成されたシリコン基板２１上には周辺回路を構成するトランジスタの不純物拡散層２３及びゲート電極２４が形成されている。その上に第1層間絶縁膜２５が堆積さされている。この第１層間絶縁膜２５には、シリコン基板２１の表面に達するビア２６が適宜形成されている。第１層間絶縁膜２５の上には、メモリセルアレイの第１の配線であるビット線ＢＬを構成する第1メタル２７が、例えばW等の低抵抗金属で形成されている。この第１メタル２７の上層に、バリアメタル２８が形成されている。なお、第1メタル２７の下層にバリアメタルを形成しても良い。これらのバリアメタルは、Ｔｉ及びＴｉＮの両方又は一方により形成することができる。バリアメタル２８の上方には、ダイオード等の非オーミック素子２９が形成されている。この非オーミック素子２９の上には、第１電極３０、可変抵抗素子３１及び第２電極３２がこの順に形成されている。これにより、バリアメタル２８から第２電極３２までがメモリセルＭＣとして構成されている。なお、第１電極３０の下部及び第２電極３２の上部にバリアメタルが挿入されていても良いし、上部電極３２の下側及び下部電極の上側にバリアメタル、接着層等が挿入されていても良い。ここで、メモリセルＭＣの側面は、イオン移動抑制膜としての保護膜３３で覆われ、隣接するメモリセルＭＣとメモリセルMCとの間は第２層間絶縁膜３４及び第３層間絶縁膜３５で埋められている（但し、第２層間絶縁膜３４は、図９では図示していない）。更に、メモリセルアレイの各メモリセルＭＣの上にビット線ＢＬと直交する方向に延びる第２の配線であるワード線ＷＬを構成する第２メタル３６が形成されている。その上に、第４層間絶縁膜３７及びメタル配線層３８が形成され、可変抵抗メモリである不揮発性メモリが形成されている。なお、多層構造を実現するためには、バリアメタル２８から上部電極３２までの積層とメモリセルＭＣ間の保護膜３３及び第２，第３層間絶縁膜３４，３５の形成を、必要な層数分だけ繰り返せば良い。
図１０Ａ〜図１０Ｃに、上述した不揮発性メモリのプロセスフローを示す。シリコン基板２１上にまず必要な周辺回路を構成するトランジスタ等を形成するためのＦＥＯＬ（Front End Of Line）プロセスを実行し（Ｓ１）、その上に第1層間絶縁膜２５を堆積させる（Ｓ２）。また、ビア２６もここで作成しておく。
続いて、第１メタル２７以降の上層部が形成される。
図１１〜図１７は、上層部の形成工程を工程順に示した斜視図である。これら図１１〜図１７を適宜参照しながら、上層部の形成プロセスを説明する。
上述したように、第１層間絶縁膜２５及びビア２６が形成されたら、その上にメモリセルアレイの第１メタル２７となる層２７ａの堆積（Ｓ３）、バリアメタル２８となる層２８ａの形成（Ｓ４）、非オーミック素子２９となる層２９ａの堆積（Ｓ５）、第１電極３０となる層３０ａの堆積、可変抵抗素子３１となる層３１ａの堆積（Ｓ７）、及び第２電極３２となる層３２ａの堆積（Ｓ８）を順次実行する。以上の工程により、図１１に示す上層部の積層構造が形成される。
ここで、可変抵抗素子３１となる層３１ａとしては、ＮｉＯ，ＴｉＯ，ＷＯのような２元系金属酸化膜、ＺｎＭｎＯ，ＭｇＭｎＯのような３元系金属酸化膜等が挙げられるが、２元系金属酸化膜の場合は、酸化することでＲset（Set時の抵抗）が増加し、還元することでＲsetが減少する。よって、この金属酸化膜を酸化、還元することでＲsetの最適化が可能となる。また、可変抵抗素子材料の側壁を酸化することで、それ以上の酸化を避け、安定したＲsetを得ることができる。また、側壁を酸化しておくことで抵抗変化素子の抵抗値が変化しづらくなり、データ保持性（Data Retention）の改善効果もある。
そこで、図１０Ｂに示すように、可変抵抗素子３１となる層３１ａの堆積工程（Ｓ７）において温度、ガス雰囲気を変更することによりＲsetの変更が可能である。また、第２電極３２となる層３２ａの堆積工程（Ｓ８）の後に、Ａｒ雰囲気中などでポストアニール（Ｓ１１）を行うことにより、還元を行うような効果となり、Ｒsetの調整が可能である。また、結晶化等の膜質改善効果もある。このときの、温度、ガス雰囲気等は変更可能である。その後、図１２に示すように、ビット線ＢＬに沿った溝４１を形成して積層体の分離を行うため、最小ピッチでのＬ／Ｓで第１のエッチング加工を行う（Ｓ１２）。これにより、可変抵抗素子３１の溝４１に面する側面が露出されるので、保護膜３３として第1の酸化膜形成を行う（Ｓ１３）。ここではＩＳＳＧ（In-Situ Steam Generation），ＲＴＡ（Rapid Thermal Annealing），ＨＴＯ（High-Temperature Oxide）等の酸化を行い、温度は可変である。これにより、図１３のような酸化膜による保護膜３３ａが形成される。
次に、保護膜３３ａで被覆された溝４１に第２層間絶縁膜３４を埋め込む（Ｓ１４）。この第２層間絶縁膜３４の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。続いてＣＭＰ等による平坦化処理を行い、余分な第２の層間絶縁膜３４及び保護膜３３ａの除去と、上部電極３２の露出を行う（Ｓ１４）。この平坦化処理後の断面図を図１４に示す。このとき、ハードマスクを使用していた場合はそのエッチング等が必要になる。
次にＣＭＰ後の平坦化部に第２メタル３６となるタングステン等の層３６ａを積層する（Ｓ１６）。この工程後の状態を図１５に示す。
その後、第１のエッチング加工（Ｓ１２）と交差する方向のＬ／Ｓで、第２のエッチング加工を行う（Ｓ１７）。これにより、図１６に示すように、ビット線ＢＬと直交するワード線ＷＬに沿った溝４２が形成され、同時にビット線ＢＬとワード線ＷＬのクロスポイントに柱状に分離されたメモリセルＭＣが自己整合的に形成される。これにより、可変抵抗素子３１の溝４２に面する側面が露出されるので、保護膜３３として第２の酸化膜形成を行う（Ｓ１８）。続いて、第３の層間絶縁膜の埋め込み（Ｓ１９）と第３の層間絶縁膜の平坦化（Ｓ２０）を行うことにより、図１７に示すようなクロスポイント型のメモリアレイ層が形成可能となる。
このように、べた膜の積み重ねから互いに直交するＬ／Ｓの２回のパターニングを行うことにより、自己整合的にずれの無いクロスポイントのセル部が形成される。
なお、以上の積層構造の形成を繰り返すことにより、多層タイプのクロスポイント型のメモリセルアレイの形成が可能である（Ｓ２１）。このとき、バリアメタル層２８の堆積（Ｓ４）から繰り返すと上層と下層で隣り合うメモリセルアレイの配線を共有化するメモリセルアレイが実現でき、また、第1の層間絶縁膜２５の形成（Ｓ２）から繰り返すことで上層と下層で隣り合うメモリセルアレイの配線を共有化しないメモリセルアレイを実現することができる。
その後、メタル配線層３８の形成を行うことにより（Ｓ２２）、本実施形態の不揮発性半導体記憶装置が形成される。
本実施形態において、イオン移動抑制膜としての保護膜３３は酸化膜であり、具体的には、クロム（Cr）、タングステン（W）、バナジウム（V）、ニオブ（Nb）、タンタル（Ta）、チタン（Ti）、ジルコニウム（Zr）、ハフニウム（Hf）、スカンジウム（Sc）、イットリウム（Y）、トリウム（Tr）、マンガン（Mn）、鉄（Fe）、ルテニウム（Ru）、オスミウム（Os）、コバルト（Co）、ニッケル（Ni）、銅（Cu）、亜鉛（Zn）、カドミウム（Cd）、アルミニウム（Al）、ガリウム（Ga）、インジウム（In）、シリコン（Si）、ゲルマニウム（Ge）、錫（Sn）、鉛（Pb）、アンチモン（Sb）、ビスマス（Bi）あるいは、ランタン（La）からルテチウム（Lu）までのいわゆる希土類元素などの酸化物を挙げることができる。また、酸化アルミニウム（Al2O3）、酸化銅（ＣｕO）、酸化シリコン（SiO2）等も形成可能である。
また、複合材料としては、例えばチタン酸バリウム（BaTiO3）、チタン酸ストロンチウム（SrTiO3）の他、チタン酸カルシウム（CaTiO3）、ニオブ酸カリウム（KNbO3）、ビスマス酸化鉄（BiFeO3）、ニオブ酸リチウム（LiNbO3）、バナジウム酸ナトリウム（Na3VO4）、バナジウム酸鉄（FeVO3）、チタン酸バナジウム（TiVO3）、クロム酸バナジウム（CrVO3）、バナジウム酸ニッケル（NiVO3）、バナジウム酸マグネシウム（MgVO3）、バナジウム酸カルシウム（CaVO3）、バナジウム酸ランタン（LaVO3）、モリブデン酸バナジウム（VMoO5）、モリブデン酸バナジウム（V2MoO8）、バナジウム酸リチウム（LiV2O5）、珪酸マグネシウム（Mg2SiO4）、珪酸マグネシウム（MgSiO3）、チタン酸ジルコニウム（ZrTiO4）、チタン酸ストロンチウム（SrTiO3）、マグネシウム酸鉛（PbMgO3）、ニオブ酸鉛（PbNbO3）、ホウ酸バリウム（BaB2O4）、クロム酸ランタン（LaCrO3）、チタン酸リチウム（LiTi2O4）、銅酸ランタン（LaCuO4）、チタン酸亜鉛（ZnTiO3）、タングステン酸カルシウム（CaWO4）等が薄膜形成可能であるため、保護膜として使用可能である。
このうち、例えば、酸化アルミニウム（Al2O3）、酸化シリコン（SiO2）、チタン酸バリウム（BaTiO3）、チタン酸ストロンチウム（SrTiO3）、チタン酸カルシウム（CaTiO3）、ニオブ酸カリウム（KNbO3）、ビスマス酸化鉄（BiFeO3）、ニオブ酸リチウム（LiNbO3）、バナジウム酸ナトリウム（Na3VO4）、珪酸マグネシウム（MgSiO3）、チタン酸ジルコニウム（ZrTiO4）、チタン酸ストロンチウム（SrTiO3）、ホウ酸バリウム（BaB2O4）、チタン酸亜鉛（ZnTiO3）等は、極めて絶縁性が高いため、保護膜として好適である。
また、バナジウム酸鉄（FeVO3）、クロム酸バナジウム（CrVO3）、バナジウム酸ランタン（LaVO3）、モリブデン酸バナジウム（V2MoO8）、マグネシウム酸鉛（PbMgO3）、クロム酸ランタン（LaCrO3）、タングステン酸カルシウム（CaWO4）等も絶縁性が比較的良好である。
上記のように２元系金属酸化物に対して酸化、還元を行い、さらに保護膜の薄膜形成を行うことにより、Ｒsetの最適化を行うことができ、金属酸化膜の側壁リーク電流を減少させることができ、かつ、データ保持性（Data Retention）に対する改善も行うことができる。
［第２の実施形態］
上記第１の実施形態では、２元系金属酸化膜の可変抵抗素子について説明したが、本実施形態では、３元系以上の金属酸化膜からなる可変抵抗素子を使用した例について説明する。ＺｎＭｎＯ，ＭｇＭｎＯのような３元系以上の金属酸化膜では酸化をしすぎることで、Oが増え、Ｒsetが上がる。また、還元しすぎることでもOがなくなり、Ｒsetが上がる場合が考えられる。また、その他の金属イオンの量が変わることによってＲsetが変わってくる。これは金属イオンと酸素イオンがどのように結合するかによって伝導体になるか、絶縁体になるかが変わるためである。このように、３元系以上の金属酸化膜ではOイオンと金属イオンの最適化とその組成が変わらないようなイオン移動抑制膜としての保護膜が必要となる。
本実施形態では、第１の実施形態と同様に、図１０ＡのステップＳ１からＳ６までのプロセスフローを実行後、可変抵抗素子となる層の堆積（Ｓ７）において、温度、ガス雰囲気を変更することにより、複数の金属イオンと酸素イオンの組成量が変わり、Ｒsetの変更が可能である。また、可変抵抗素子となる層の堆積工程（Ｓ７）又は第２電極となる層の堆積（Ｓ８）後に、Ar雰囲気中などで、図１０Ｂのポストアニール（Ｓ１１）を行うことにより、還元を行うのと同等の効果が得られ、Ｒsetの調整が可能である。また、結晶化等の膜質改善効果もある。このときの、温度、ガス雰囲気等は変更可能である。その後、第１のエッチングを行い（Ｓ１２）、可変抵抗素子材料が露出されるので、ここで第１の実施形態と同様に第１の酸化膜形成を行う（Ｓ１３）。ここではＩＳＳＧ，ＲＴＡ，ＨＴＯ等の酸化を行う。
本実施形態において、イオン移動抑制膜としての保護膜３３は酸化膜であり、具体的には、クロム（Cr）、タングステン（W）、バナジウム（V）、ニオブ（Nb）、タンタル（Ta）、チタン（Ti）、ジルコニウム（Zr）、ハフニウム（Hf）、スカンジウム（Sc）、イットリウム（Y）、トリウム（Tr）、マンガン（Mn）、鉄（Fe）、ルテニウム（Ru）、オスミウム（Os）、コバルト（Co）、ニッケル（Ni）、銅（Cu）、亜鉛（Zn）、カドミウム（Cd）、アルミニウム（Al）、ガリウム（Ga）、インジウム（In）、シリコン（Si）、ゲルマニウム（Ge）、錫（Sn）、鉛（Pb）、アンチモン（Sb）、ビスマス（Bi）あるいは、ランタン（La）からルテチウム（Lu）までのいわゆる希土類元素などの酸化物を挙げることができる。また、酸化アルミニウム（Al2O3）、酸化銅（ＣｕO）、酸化シリコン（SiO2）等も形成可能である。
また、複合材料としては、例えばチタン酸バリウム（BaTiO3）、チタン酸ストロンチウム（SrTiO3）の他、チタン酸カルシウム（CaTiO3）、ニオブ酸カリウム（KNbO3）、ビスマス酸化鉄（BiFeO3）、ニオブ酸リチウム（LiNbO3）、バナジウム酸ナトリウム（Na3VO4）、バナジウム酸鉄（FeVO3）、チタン酸バナジウム（TiVO3）、クロム酸バナジウム（CrVO3）、バナジウム酸ニッケル（NiVO3）、バナジウム酸マグネシウム（MgVO3）、バナジウム酸カルシウム（CaVO3）、バナジウム酸ランタン（LaVO3）、モリブデン酸バナジウム（VMoO5）、モリブデン酸バナジウム（V2MoO8）、バナジウム酸リチウム（LiV2O5）、珪酸マグネシウム（Mg2SiO4）、珪酸マグネシウム（MgSiO3）、チタン酸ジルコニウム（ZrTiO4）、チタン酸ストロンチウム（SrTiO3）、マグネシウム酸鉛（PbMgO3）、ニオブ酸鉛（PbNbO3）、ホウ酸バリウム（BaB2O4）、クロム酸ランタン（LaCrO3）、チタン酸リチウム（LiTi2O4）、銅酸ランタン（LaCuO4）、チタン酸亜鉛（ZnTiO3）、タングステン酸カルシウム（CaWO4）等が薄膜形成可能であるため、保護膜として使用可能である。
このうち、例えば、酸化アルミニウム（Al2O3）、酸化シリコン（SiO2）、チタン酸バリウム（BaTiO3）、チタン酸ストロンチウム（SrTiO3）、チタン酸カルシウム（CaTiO3）、ニオブ酸カリウム（KNbO3）、ビスマス酸化鉄（BiFeO3）、ニオブ酸リチウム（LiNbO3）、バナジウム酸ナトリウム（Na3VO4）、珪酸マグネシウム（MgSiO3）、チタン酸ジルコニウム（ZrTiO4）、チタン酸ストロンチウム（SrTiO3）、ホウ酸バリウム（BaB2O4）、チタン酸亜鉛（ZnTiO3）等は、極めて絶縁性が高いため、保護膜として好適である。
また、バナジウム酸鉄（FeVO3）、クロム酸バナジウム（CrVO3）、バナジウム酸ランタン（LaVO3）、モリブデン酸バナジウム（V2MoO8）、マグネシウム酸鉛（PbMgO3）、クロム酸ランタン（LaCrO3）、タングステン酸カルシウム（CaWO4）等も絶縁性が比較的良好である。
上記のように３元系以上の金属酸化物に対して酸化、還元を行い、さらに保護膜の薄膜形成を行うことにより、Ｒsetの最適化を行うことができ、金属酸化膜の側壁リーク電流を減少させることができ、かつ、データ保持性（Data Retention）に対する改善も行うことができる。
［第３の実施形態］
上述した第１の実施形態では、イオン移動抑制膜としての保護膜３３として酸化膜を使用したが、第３の実施形態では、２元系金属酸化膜の保護膜３３として窒化膜を使用する。可変抵抗素子材料の側壁を窒化することで、それ以上の金属酸化膜の酸化を避け、安定したＲsetを得ることができる。また、側壁を窒化しておくことで抵抗変化素子の抵抗値が変化しづらくなり、Data Retentionに対する改善も行うことができる。
このときのプロセスフローを図１８Ａ及び図１８Ｂに示す。図１０Ｂ及び図１０Ｃと異なる点は、第１のエッチング加工（Ｓ１２）の後に、第１の酸化膜形成（Ｓ１３）に代えて第１の窒化膜を形成する工程（Ｓ３１）が入る点と、第２のエッチング加工（Ｓ１７）の後に、第２の酸化膜形成（Ｓ１８）に代えて第２の窒化膜を形成する工程（Ｓ３２）が入る点である。
本実施形態において、イオン移動抑制膜としての保護膜３３は窒化膜であり、具体的には、窒化チタン（TiN）、窒化ガリウム（GaN）、窒化インジウム（InN）、窒化アルミニウム（AlN）、窒化ホウ素（BN）、窒化珪素（Si3N4）、窒化マグネシウム（MgN）、窒化モリブデン（MoN）、窒化カルシウム（CaN）、窒化ニオブ（NbN）、窒化タンタル（TaN）、窒化バナジウム（VN）、窒化亜鉛（ZnN）、窒化ジルコニウム（ZrN）、窒化鉄（FeN）、窒化銅（CuN）、窒化バリウム（BaN）、窒化ランタン（LaN）、窒化クロム（CrN）、窒化イットリウム（YN）、窒化リチウム（LiN）、窒化チタン（TiN）、およびこれらの複合窒化物等も適用可能である。この他、バリウムサイアロン（BaSiAlON）、カルシウムサイアロン（CaSiAlON）、セリウムサイアロン（CeSiAlON）、リチウムサイアロン（LiSiAlON）、マグネシウムサイアロン（MgSiAlON）、スカンジウムサイアロン（ScSiAlON）、イットリウムサイアロン（YSiAlON）、エルビウムサイアロン（ErSiAlON）、ネオジムサイアロン（NdSiAlON）などのIA、IIA、IIIB族のサイアロン、または多元サイアロン等の酸窒化物が適用可能である。また、窒化珪素酸ランタン（LaSiON）、窒化珪素酸ランタンユーロピウム（LaEuSi2O2N3）、酸窒化珪素（SiON3）等も適用可能である。
このうち、例えば、窒化ガリウム（GaN）、窒化インジウム（InN）、窒化アルミニウム（AlN）、窒化ホウ素（BN）、窒化珪素（Si3N4）、窒化マグネシウム（MgN）、窒化ランタン（LaN）、窒化クロム（CrN）、窒化イットリウム（YN）、バリウムサイアロン（BaSiAlON）、窒化珪素酸ランタン（LaSiON）、窒化珪素酸ランタンユーロピウム（LaEuSi2O2N3）、酸窒化珪素（SiON3）等は、極めて絶縁性が高いため、保護膜として好適である。
また、窒化モリブデン（MoN）、窒化カルシウム（CaN）、窒化ニオブ（NbN）、窒化バナジウム（VN）、窒化亜鉛（ZnN）、窒化ジルコニウム（ZrN）、窒化鉄（FeN）、窒化銅（CuN）、窒化バリウム（BaN）、窒化リチウム（LiN）、等も良好な絶縁性能を示す。
上記のように２元系金属酸化物に対して保護膜として窒化膜の薄膜化形成を行うことで、Ｒsetの最適化を行うことができ、金属酸化膜の側壁リーク電流を減少させることができ、かつ、データ保持性（Data Retention）に対する改善も行うことができる。また、窒化膜は水素をカットすることができる材料なので、還元を防ぐ効果もある。
［第４の実施形態］
上記第３の実施形態では、２元系金属酸化膜の可変抵抗素子について説明したが、本実施形態では、３元系以上の金属酸化膜からなる可変抵抗素子を使用した例について説明する。ＺｎＭｎＯ，ＭｇＭｎＯのような３元系以上の金属酸化膜では酸化をしすぎることで、Oが増え、Ｒsetが上がる。また、還元しすぎることでもOがなくなり、Ｒsetが上がる場合が考えられる。また、その他の金属イオンの量が変わることによってＲsetが変わってくる。これは金属イオンと酸素イオンがどのように結合するかによって伝導体になるか、絶縁体になるかが変わるためである。このように、3元系以上の金属酸化膜ではOイオンと金属イオンの最適化とその組成が変わらないようなイオン移動抑制膜としての保護膜が必要となる。
本実施形態では、第３の実施形態と同様に、図１０ＡのステップＳ１からＳ６までのプロセスフローを実行後、可変抵抗素子となる層の堆積（Ｓ７）において、温度、ガス雰囲気を変更することにより、複数の金属イオンと酸素イオンの組成量が変わり、Ｒsetの変更が可能である。また、可変抵抗素子となる層の堆積工程（Ｓ７）又は第２電極となる層の堆積（Ｓ８）後に、Ar雰囲気中などで、図１８Ａのポストアニール（Ｓ１１）を行うことにより、還元を行うのと同等の効果が得られ、Ｒsetの調整が可能である。また、結晶化等の膜質改善効果もある。このときの、温度、ガス雰囲気等は変更可能である。その後、第１のエッチングを行い（Ｓ１２）、可変抵抗素子材料が露出されるので、ここで第３の実施形態と同様に第１の窒化膜形成を行う（Ｓ１３）。
本実施形態において、イオン移動抑制膜としての保護膜３３は窒化膜であり、具体的には、窒化チタン（TiN）、窒化ガリウム（GaN）、窒化インジウム（InN）、窒化アルミニウム（AlN）、窒化ホウ素（BN）、窒化珪素（Si3N4）、窒化マグネシウム（MgN）、窒化モリブデン（MoN）、窒化カルシウム（CaN）、窒化ニオブ（NbN）、窒化タンタル（TaN）、窒化バナジウム（VN）、窒化亜鉛（ZnN）、窒化ジルコニウム（ZrN）、窒化鉄（FeN）、窒化銅（CuN）、窒化バリウム（BaN）、窒化ランタン（LaN）、窒化クロム（CrN）、窒化イットリウム（YN）、窒化リチウム（LiN）、窒化チタン（TiN）、およびこれらの複合窒化物等も適用可能である。この他、バリウムサイアロン（BaSiAlON）、カルシウムサイアロン（CaSiAlON）、セリウムサイアロン（CeSiAlON）、リチウムサイアロン（LiSiAlON）、マグネシウムサイアロン（MgSiAlON）、スカンジウムサイアロン（ScSiAlON）、イットリウムサイアロン（YSiAlON）、エルビウムサイアロン（ErSiAlON）、ネオジムサイアロン（NdSiAlON）などのIA、IIA、IIIB族のサイアロン、または多元サイアロン等の酸窒化物が適用可能である。また、窒化珪素酸ランタン（LaSiON）、窒化珪素酸ランタンユーロピウム（LaEuSi2O2N3）、酸窒化珪素（SiON3）等も適用可能である。
このうち、例えば、窒化ガリウム（GaN）、窒化インジウム（InN）、窒化アルミニウム（AlN）、窒化ホウ素（BN）、窒化珪素（Si3N4）、窒化マグネシウム（MgN）、窒化ランタン（LaN）、窒化クロム（CrN）、窒化イットリウム（YN）、バリウムサイアロン（BaSiAlON）、窒化珪素酸ランタン（LaSiON）、窒化珪素酸ランタンユーロピウム（LaEuSi2O2N3）、酸窒化珪素（SiON3）等は、極めて絶縁性が高いため、保護膜として好適である。
また、窒化モリブデン（MoN）、窒化カルシウム（CaN）、窒化ニオブ（NbN）、窒化バナジウム（VN）、窒化亜鉛（ZnN）、窒化ジルコニウム（ZrN）、窒化鉄（FeN）、窒化銅（CuN）、窒化バリウム（BaN）、窒化リチウム（LiN）、等も良好な絶縁性能を示す。
上記のように３元系以上の金属酸化物に対して窒化膜の薄膜化形成を行うことで、Ｒsetの最適化を行うことができ、金属酸化膜の側壁リーク電流を減少させることができ、かつ、データ保持性（Data Retention）に対する改善も行うことができる。また、窒化膜は水素をカットすることができる材料なので、還元を防ぐ効果もある。
［第５の実施形態］
上述した各実施形態では、イオン移動抑制膜として保護膜が酸化膜又は窒化膜の単一の薄膜により形成されていたが、保護膜を複数の薄膜により多層構造で形成するようにしても良い。図１９は、保護膜３３，４３の２層構造により形成された例を示している。このように、例えば、ONやNOやONO、ONONO等のように複数の薄膜を形成することにより、保護膜としてより良いものを形成可能である。これにより、薄膜内でバンドエンジニアリングされることにより、外部からの電子の進入等を防ぐことができ、金属酸化膜の更なる安定化を図ることができる。このように２元系又は３元系以上の金属酸化物に対して保護膜として複数の薄膜化形成を行うことで、Ｒsetの最適化を行うことができ、金属酸化膜の側壁リーク電流を減少させることができ、かつ、データ保持性（Data Retention）に対する改善も行うことができる。
［第６の実施形態］
上述した第１〜第５の実施形態では、イオン移動抑制膜としての保護膜３３を酸化又は窒化により形成したが、２元系及び３元系以上のどちらの金属酸化膜においても、保護膜を堆積プロセスにより形成することが可能である。このときのプロセスフローを図２０Ａ及び図２０Ｂに示す。他の実施形態と同様に、可変抵抗素子のポストアニール（Ｓ１１）を実行したのち、第１のエッチングを行い（Ｓ１２）、これにより可変抵抗素子材料が露出されるので、ここで第１の保護膜堆積を行う（Ｓ４１）。温度は可変である。これにより、図１３のような保護膜となる層３３ａの堆積が可能となる。また、図２０Ｂに示すように、第２のエッチング加工（Ｓ１７）の後も、上記と同様のプロセスにて第２の保護膜堆積を行う（Ｓ４２）。
ここでは、酸化膜（SiO2）、窒化膜、SiN、SiON、Al2O3や低誘電率絶縁膜としてSiOF(酸化シリコンにフッ素を添加したもの)、SiOC(酸化シリコンに炭素を添加したもの)、有機ポリマー系の材料等も使用することができる。更に、クロム（Cr）、タングステン（W）、バナジウム（V）、ニオブ（Nb）、タンタル（Ta）、チタン（Ti）、ジルコニウム（Zr）、ハフニウム（Hf）、スカンジウム（Sc）、イットリウム（Y）、トリウム（Tr）、マンガン（Mn）、鉄（Fe）、ルテニウム（Ru）、オスミウム（Os）、コバルト（Co）、ニッケル（Ni）、銅（Cu）、亜鉛（Zn）、カドミウム（Cd）、アルミニウム（Al）、ガリウム（Ga）、インジウム（In）、シリコン（Si）、ゲルマニウム（Ge）、錫（Sn）、鉛（Pb）、アンチモン（Sb）、ビスマス（Bi）あるいは、ランタン（La）からルテチウム（Lu）までのいわゆる希土類元素などの酸化物を堆積させるようにしても良い。また、酸化アルミニウム（AlO）、酸化銅（ＣｕO）、酸化シリコン（SiO）等を堆積させるようにしても良い。
また、複合酸化物として、例えば、チタン酸バリウム（BaTiO3）、チタン酸ストロンチウム（SrTiO3）の他、チタン酸カルシウム（CaTiO3）、ニオブ酸カリウム（KNbO3）、ビスマス酸化鉄（BiFeO3）、ニオブ酸リチウム（LiNbO3）、バナジウム酸ナトリウム（Na3VO4）、バナジウム酸鉄（FeVO3）、チタン酸バナジウム（TiVO3）、クロム酸バナジウム（CrVO3）、バナジウム酸ニッケル（NiVO3）、バナジウム酸マグネシウム（MgVO3）、バナジウム酸カルシウム（CaVO3）、バナジウム酸ランタン（LaVO3）、モリブデン酸バナジウム（VMoO5）、モリブデン酸バナジウム（V2MoO8）、バナジウム酸リチウム（LiV2O5）、珪酸マグネシウム（Mg2SiO4）、珪酸マグネシウム（MgSiO3）、チタン酸ジルコニウム（ZrTiO4）、チタン酸ストロンチウム（SrTiO3）、マグネシウム酸鉛（PbMgO3）、ニオブ酸鉛（PbNbO3）、ホウ酸バリウム（BaB2O4）、クロム酸ランタン（LaCrO3）、チタン酸リチウム（LiTi2O4）、銅酸ランタン（LaCuO4）、チタン酸亜鉛（ZnTiO3）、タングステン酸カルシウム（CaWO4）等が堆積可能となる。
また、堆積させる窒化膜としては、窒化チタン（TiN）、窒化ガリウム（GaN）、窒化インジウム（InN）、窒化アルミニウム（AlN）、窒化ホウ素（BN）、窒化珪素（SiN）、窒化マグネシウム（MgN）、窒化モリブデン（MoN）、窒化カルシウム（CaN）、窒化ニオブ（NbN）、窒化タンタル（TaN）、窒化バナジウム（BaN）、窒化亜鉛（ZnN）、窒化ジルコニウム（ZrN）、窒化鉄（FeN）、窒化銅（CuN）、窒化バリウム（BaN）、窒化ランタン（LaN）、窒化クロム（CrN）、窒化イットリウム（YN）、窒化リチウム（LiN）、窒化チタン（TiN）、およびこれらの複合窒化物等も適用可能である。この他、バリウムサイアロン（BaSiAlON）、カルシウムサイアロン（CaSiAlON）、セリウムサイアロン（CeSiAlON）、リチウムサイアロン（LiSiAlON）、マグネシウムサイアロン（MgSiAlON）、スカンジウムサイアロン（ScSiAlON）、イットリウムサイアロン（YSiAlON）、エルビウムサイアロン（ErSiAlON）、ネオジムサイアロン（NdSiAlON）などのIA、IIA、IIIB族のサイアロン、または多元サイアロン等の酸窒化物が適用可能である。また、窒化珪素酸ランタン（LaSiON）、窒化珪素酸ランタンユーロピウム（LaEuSi2O2N3）、酸窒化珪素（SiON3）等も適用可能である。
なお、第１及び第２の保護膜として、薄く均一な酸化膜又は窒化膜を形成する方法としては、例えばＡＬＤ（Atomic Layer Deposition）が利用可能である。上記のように２元系、３元系以上のどちらの金属酸化物に対しても保護膜の堆積を行うことで、Ｒsetの最適化を行うことができ、金属酸化膜の側壁リーク電流を減少させることができ、かつ、データ保持性（Data Retention）に対する改善も行うことができる。また、保護膜として窒化膜を用いた場合、窒化膜は水素をカットすることができる材料なので、還元を防ぐ効果もある。
［第７の実施形態］
以上の実施形態では、保護膜として酸化膜又は窒化膜を形成又は堆積させたが、本実施形態では、保護膜として共有結合を有する材料を使用する。この材料により、２元系、３元系以上のどちらの金属酸化膜においても、保護膜の形成を行うことが可能である。すなわち保護膜の役割としては酸素イオンの出し入れ、その他の金属イオンの出し入れを防ぐことにある。つまり、イオンが動きにくくなるような膜を形成すればよい。このときの保護膜として共有結合を持つ材料を使用すると、共有結合していることにより、保護膜自体の劣化がなくなり、イオンの移動経路がなくなり、金属酸化膜の劣化をなくすことができる。このような保護膜としては、例えば、SiO2やダイアモンド、炭素、DLC（Diamond like Carbon）等を使用することができる。
上記のように２元系、３元系以上のどちらの金属酸化物に対しても共有結合の保護膜の堆積を行うことで、Ｒsetの最適化を行うことができ、金属酸化膜の側壁リーク電流を減少させることができ、かつ、データ保持性（Data Retention）に対する改善も行うことができる。
［第８の実施形態］
以上の実施形態では、保護膜として酸化膜又は窒化膜を形成又は堆積させるか、共有結合を有する材料を使用したが、本実施形態では、イオンの価数が高いものを使用する。この材料により、２元系、３元系以上のどちらの金属酸化膜においても、保護膜の形成を行うことが可能である。すなわち、保護膜の役割としては酸素イオンの出し入れ、その他の金属イオンの出し入れを防ぐことにある。つまり、イオンが動きにくくなるような膜を形成すればよい。このときの保護膜としてイオンの価数が高いものを使用すれば、イオンの価数が高いことにより、保護膜自体のイオンが動きにくく、イオンの移動経路がなくなり、金属酸化膜のイオンの移動を防ぎ、劣化をなくすことができる。このような保護膜としては、例えばAl2O3やAlN等を使用することができる。
上記のように２元系、３元系以上のどちらの金属酸化物に対してもイオンの価数が高い保護膜の堆積を行うことで、Ｒsetの最適化を行うことができ、金属酸化膜の側壁リーク電流を減少させることができ、かつ、データ保持性（Data Retention）に対する改善も行うことができる。
［第９の実施形態］
以上の実施形態では、第１及び第２のエッチングで形成された可変抵抗素子の側面部に保護膜となる薄膜を形成してから、溝部４１，４２の間を第２及び第３の層間絶縁膜３４，３５で埋めるようにしているが、この第２及び第３の層間絶縁膜３４，３５自体を金属酸化膜の保護膜として機能させるようにしても良い。
この実施形態では、材料、成膜方法、成膜温度、雰囲気等を適宜変更することによって任意の膜形成が可能である。
保護膜としては、例えば、酸化膜（SiO2）、窒化膜、SiN、SiON、Al2O3等を用いることがでは、低誘電率絶縁膜としてSiOF(酸化シリコンにフッ素を添加したもの)、SiOC(酸化シリコンに炭素を添加したもの)、有機ポリマー系の材料等も使用することができる。更に、クロム（Cr）、タングステン（W）、バナジウム（V）、ニオブ（Nb）、タンタル（Ta）、チタン（Ti）、ジルコニウム（Zr）、ハフニウム（Hf）、スカンジウム（Sc）、イットリウム（Y）、トリウム（Tr）、マンガン（Mn）、鉄（Fe）、ルテニウム（Ru）、オスミウム（Os）、コバルト（Co）、ニッケル（Ni）、銅（Cu）、亜鉛（Zn）、カドミウム（Cd）、アルミニウム（Al）、ガリウム（Ga）、インジウム（In）、シリコン（Si）、ゲルマニウム（Ge）、錫（Sn）、鉛（Pb）、アンチモン（Sb）、ビスマス（Bi）あるいは、ランタン（La）からルテチウム（Lu）までのいわゆる希土類元素などの酸化物を挙げることができる。また、酸化アルミニウム（AlO）、酸化銅（ＣｕO）、酸化シリコン（SiO）等も形成可能である。
また、複合酸化物として、例えば、チタン酸バリウム（BaTiO3）、チタン酸ストロンチウム（SrTiO3）の他、チタン酸カルシウム（CaTiO3）、ニオブ酸カリウム（KNbO3）、ビスマス酸化鉄（BiFeO3）、ニオブ酸リチウム（LiNbO3）、バナジウム酸ナトリウム（Na3VO4）、バナジウム酸鉄（FeVO3）、チタン酸バナジウム（TiVO3）、クロム酸バナジウム（CrVO3）、バナジウム酸ニッケル（NiVO3）、バナジウム酸マグネシウム（MgVO3）、バナジウム酸カルシウム（CaVO3）、バナジウム酸ランタン（LaVO3）、モリブデン酸バナジウム（VMoO5）、モリブデン酸バナジウム（V2MoO8）、バナジウム酸リチウム（LiV2O5）、珪酸マグネシウム（Mg2SiO4）、珪酸マグネシウム（MgSiO3）、チタン酸ジルコニウム（ZrTiO4）、チタン酸ストロンチウム（SrTiO3）、マグネシウム酸鉛（PbMgO3）、ニオブ酸鉛（PbNbO3）、ホウ酸バリウム（BaB2O4）、クロム酸ランタン（LaCrO3）、チタン酸リチウム（LiTi2O4）、銅酸ランタン（LaCuO4）、チタン酸亜鉛（ZnTiO3）、タングステン酸カルシウム（CaWO4）等が形成可能となる。
また、ここでは、TiN、窒化ガリウム（GaN）、窒化インジウム（InN）、窒化アルミニウム（AlN）、窒化ホウ素（BN）、窒化珪素（SiN）、窒化マグネシウム（MgN）、窒化モリブデン（MoN）、窒化カルシウム（CaN）、窒化ニオブ（NbN）、窒化タンタル（TaN）、窒化バナジウム（BaN）、窒化亜鉛（ZnN）、窒化ジルコニウム（ZrN）、窒化鉄（FeN）、窒化銅（CuN）、窒化バリウム（BaN）、窒化ランタン（LaN）、窒化クロム（CrN）、窒化イットリウム（YN）、窒化リチウム（LiN）、窒化チタン（TiN）、およびこれらの複合窒化物等も適用可能である。この他、バリウムサイアロン（BaSiAlON）、カルシウムサイアロン（CaSiAlON）、セリウムサイアロン（CeSiAlON）、リチウムサイアロン（LiSiAlON）、マグネシウムサイアロン（MgSiAlON）、スカンジウムサイアロン（ScSiAlON）、イットリウムサイアロン（YSiAlON）、エルビウムサイアロン（ErSiAlON）、ネオジムサイアロン（NdSiAlON）などのIA、IIA、IIIB族のサイアロン、または多元サイアロン等の酸窒化物が適用可能である。また、窒化珪素酸ランタン（LaSiON）、窒化珪素酸ランタンユーロピウム（LaEuSi2O2N3）、酸窒化珪素（SiON3）等も層間絶縁膜として形成可能である。
上記のように２元系、３元系以上のどちらの金属酸化物に対しても層間絶縁膜を金属酸化膜の保護膜とすることで、Ｒsetの最適化を行うことができ、金属酸化膜の側壁リーク電流を減少させることができ、かつ、データ保持性（Data Retention）に対する改善も行うことができる。また、保護膜として窒化膜を使用した場合、窒化膜は水素をカットすることができる材料なので、還元を防ぐ効果もある。
本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。 同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。 図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態における可変抵抗素子の一例を示す模式的な断面図である。 同実施形態における可変抵抗素子の他の例を示す模式的な断面図である。 同実施形態における非オーミック素子の例を示す模式的断面図である。 本発明の他の実施形態に係るメモリセルアレイの一部を示す斜視図である。 図７におけるII−II′線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態に係る不揮発性メモリの断面図である。 同実施形態に係る不揮発性メモリの製造工程を示すフローチャートである。 同実施形態に係る不揮発性メモリの製造工程を示すフローチャートである。 同実施形態に係る不揮発性メモリの製造工程を示すフローチャートである。 同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。 同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。 同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。 同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。 同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。 同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。 同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。 本発明の第３の実施形態に係る不揮発性メモリの製造工程を示すフローチャートである。 本発明の第３の実施形態に係る不揮発性メモリの製造工程を示すフローチャートである。 本発明の第５の実施形態に係る不揮発性メモリの断面図である。 本発明の第３の実施形態に係る不揮発性メモリの製造工程を示すフローチャートである。 本発明の第３の実施形態に係る不揮発性メモリの製造工程を示すフローチャートである。
符号の説明
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ、２１…シリコン基板、２５…第１層間絶縁膜、２６…ビア、２７…第１メタル、２８…バリアメタル、２９…非オーミック素子、３０…第１電極、３１…可変抵抗素子、３２…第２電極、３３…保護膜、３４…第２層間絶縁膜、３５…第３層間絶縁膜、３６…第２メタル、３７…第４層間絶縁膜。

Claims (5)

  1. 複数の第１の配線と、
    これら複数の第１の配線と交差する複数の第２の配線と、
    前記第１及び第２の配線の交差部で両配線間に接続され、抵抗値の変化で情報を記憶する可変抵抗素子を含むメモリセルと、
    前記可変抵抗素子の側面を覆い前記可変抵抗素子の側面での陽イオンの移動を抑制する保護膜と
    を備えたことを特徴とする不揮発性半導体記憶装置。
  2. 複数の第１の配線と、
    これら複数の第１の配線と交差する複数の第２の配線と、
    前記第１及び第２の配線の交差部で両配線間に接続され、抵抗値の変化で情報を記憶する可変抵抗素子を含むメモリセルと、
    前記可変抵抗素子の側面を覆い前記可変抵抗素子の側面での還元反応、酸化反応及び陰イオンの移動の少なくとも一つを抑制する保護膜と
    を備えたことを特徴とする不揮発性半導体記憶装置。
  3. 前記保護膜は、酸化膜であることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
  4. 前記保護膜は、窒化膜であることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
  5. 前記保護膜は、多層膜であることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010287683A (ja) * 2009-06-10 2010-12-24 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP2011129705A (ja) * 2009-12-17 2011-06-30 Toshiba Corp 半導体記憶装置
US8450714B2 (en) 2010-03-19 2013-05-28 Kabushiki Kaisha Toshiba Semiconductor memory device including variable resistance element or phase-change element
US8502183B2 (en) 2010-03-23 2013-08-06 Kabushiki Kaisha Toshiba Semiconductor memory device including memory cell having rectifying element and switching element
JP2013225668A (ja) * 2012-03-23 2013-10-31 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8861257B2 (en) 2010-11-24 2014-10-14 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, nonvolatile memory device, and design support method for nonvolatile memory element
KR20150081737A (ko) * 2014-01-06 2015-07-15 삼성전자주식회사 고정 양전하 함유층을 가지는 반도체 소자
US9214628B2 (en) 2010-12-03 2015-12-15 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory element, nonvolatile memory device, and manufacturing method for the same

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8172275B2 (en) * 2003-08-21 2012-05-08 Charlotte Pipe And Foundry Company Composite polymeric transition pipe fitting for joining polymeric and metallic pipes
KR100983175B1 (ko) * 2008-07-03 2010-09-20 광주과학기술원 산화물막과 고체 전해질막을 구비하는 저항 변화 메모리소자, 및 이의 동작방법
FR2934711B1 (fr) * 2008-07-29 2011-03-11 Commissariat Energie Atomique Dispositif memoire et memoire cbram a fiablilite amelioree.
JP5531296B2 (ja) * 2008-09-02 2014-06-25 株式会社東芝 不揮発性半導体記憶装置
KR101486984B1 (ko) * 2008-10-30 2015-01-30 삼성전자주식회사 가변 저항 메모리 소자 및 그 형성방법
JP5388710B2 (ja) * 2009-06-12 2014-01-15 株式会社東芝 抵抗変化メモリ
JP2011003719A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 抵抗変化メモリ
DE102010011646A1 (de) * 2010-03-10 2011-09-15 Technische Universität Bergakademie Freiberg Verfahren zur Herstellung eines nichtflüchtigen elektronischen Datenspeichers auf Grundlage eines kristallinen Oxids mit Perowskitstruktur
US20130009128A1 (en) * 2010-03-31 2013-01-10 Gilberto Ribeiro Nanoscale switching device
US9343672B2 (en) * 2011-06-07 2016-05-17 Samsung Electronics Co., Ltd. Nonvolatile memory devices, nonvolatile memory cells and methods of manufacturing nonvolatile memory devices
JP2013069922A (ja) 2011-09-22 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置
KR101305845B1 (ko) * 2011-11-16 2013-09-06 엘지이노텍 주식회사 태양전지 및 이의 제조방법
JP2014011391A (ja) 2012-07-02 2014-01-20 Toshiba Corp 半導体記憶装置
KR20140068627A (ko) * 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법
US9583538B2 (en) * 2013-02-28 2017-02-28 Kabushiki Kaisha Toshiba Semiconductor memory device having crossing interconnects separated by stacked films
US9111941B2 (en) * 2013-03-15 2015-08-18 Globalfoundries Singapore Pte. Ltd. Non-volatile memory device with TSI/TSV application
CN104051491B (zh) * 2013-03-15 2017-06-06 新加坡商格罗方德半导体私人有限公司 具有贯穿硅中介/硅导孔应用的非易失性内存器件
JP2016018964A (ja) * 2014-07-10 2016-02-01 株式会社東芝 磁気抵抗効果素子
KR102321605B1 (ko) * 2015-04-09 2021-11-08 삼성전자주식회사 반도체 장치의 레이아웃 설계 방법 및 그를 이용한 반도체 장치의 제조 방법
US10204920B2 (en) 2015-04-09 2019-02-12 Samsung Electronics Co., Ltd. Semiconductor device including polygon-shaped standard cell
WO2017052526A1 (en) * 2015-09-23 2017-03-30 Hewlett Packard Enterprise Development Lp Sidewall anti-cation-diffusion barrier
US20190181337A1 (en) * 2016-09-25 2019-06-13 Intel Corporation Barriers for metal filament memory devices
JP6666285B2 (ja) * 2017-03-03 2020-03-13 株式会社東芝 放射線検出器
US11183390B2 (en) * 2017-08-15 2021-11-23 Nokomis, Inc. Method of enhancing a DLC coated surface for enhanced multipaction resistance
JP6487090B1 (ja) * 2018-03-19 2019-03-20 株式会社東芝 不揮発性記憶装置及びその製造方法
JP2021089905A (ja) * 2018-03-20 2021-06-10 キオクシア株式会社 半導体記憶装置
US10658297B2 (en) * 2018-06-30 2020-05-19 Intel Corporation Metal-nitride-free via in stacked memory
KR102345845B1 (ko) * 2018-12-17 2021-12-31 세종대학교산학협력단 세륨 산화물막을 활성층으로 포함하는 저항 변화 메모리 소자
US10916698B2 (en) 2019-01-29 2021-02-09 Toshiba Memory Corporation Semiconductor storage device including hexagonal insulating layer
KR20200106681A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102599124B1 (ko) * 2019-09-03 2023-11-07 한국전자통신연구원 메모리 소자
US11411181B2 (en) 2020-03-30 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-change memory device and method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005117021A1 (en) * 2004-05-03 2005-12-08 Unity Semiconductor Corporation Non-volatile programmable memory
JP2007027537A (ja) * 2005-07-20 2007-02-01 Sharp Corp 可変抵抗素子を備えた半導体記憶装置
WO2008001712A1 (fr) * 2006-06-26 2008-01-03 Nec Corporation Élément de commutation, dispositif à semi-conducteurs, circuit intégré logique réinscriptible et élément de mémoire
JP2008053709A (ja) * 2006-08-24 2008-03-06 Sharp Corp ４ｆ２のセルサイズで２ｒメモリを有する３次元ｒｒａｍの製造方法
WO2008155832A1 (ja) * 2007-06-20 2008-12-24 Fujitsu Microelectronics Limited 半導体装置及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6858482B2 (en) * 2002-04-10 2005-02-22 Micron Technology, Inc. Method of manufacture of programmable switching circuits and memory cells employing a glass layer
US7186569B2 (en) * 2002-08-02 2007-03-06 Unity Semiconductor Corporation Conductive memory stack with sidewall
US6858441B2 (en) 2002-09-04 2005-02-22 Infineon Technologies Ag MRAM MTJ stack to conductive line alignment method
KR20040054250A (ko) * 2002-12-18 2004-06-25 삼성전자주식회사 상전이 메모리 셀 및 그 형성방법
US7606059B2 (en) * 2003-03-18 2009-10-20 Kabushiki Kaisha Toshiba Three-dimensional programmable resistance memory device with a read/write circuit stacked under a memory cell array
US7009278B2 (en) * 2003-11-24 2006-03-07 Sharp Laboratories Of America, Inc. 3d rram
US7082052B2 (en) * 2004-02-06 2006-07-25 Unity Semiconductor Corporation Multi-resistive state element with reactive metal
US6972985B2 (en) * 2004-05-03 2005-12-06 Unity Semiconductor Corporation Memory element having islands
US7348590B2 (en) * 2005-02-10 2008-03-25 Infineon Technologies Ag Phase change memory cell with high read margin at low power operation
US7417245B2 (en) * 2005-11-02 2008-08-26 Infineon Technologies Ag Phase change memory having multilayer thermal insulation
JP4238248B2 (ja) 2005-11-11 2009-03-18 シャープ株式会社 可変抵抗素子を備えた不揮発性半導体記憶装置の製造方法
JP2007184419A (ja) * 2006-01-06 2007-07-19 Sharp Corp 不揮発性メモリ装置
US8896045B2 (en) 2006-04-19 2014-11-25 Infineon Technologies Ag Integrated circuit including sidewall spacer
US20080090400A1 (en) * 2006-10-17 2008-04-17 Cheek Roger W Self-aligned in-contact phase change memory device
US8097878B2 (en) * 2007-03-05 2012-01-17 Intermolecular, Inc. Nonvolatile memory elements with metal-deficient resistive-switching metal oxides
KR200454250Y1 (ko) 2009-09-21 2011-07-22 안정수 비상구 안내 기능을 구비한 ｌｅｄ 조명장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005117021A1 (en) * 2004-05-03 2005-12-08 Unity Semiconductor Corporation Non-volatile programmable memory
JP2007536680A (ja) * 2004-05-03 2007-12-13 ユニティ・セミコンダクター・コーポレーション 不揮発性プログラマブルメモリ
JP2007027537A (ja) * 2005-07-20 2007-02-01 Sharp Corp 可変抵抗素子を備えた半導体記憶装置
WO2008001712A1 (fr) * 2006-06-26 2008-01-03 Nec Corporation Élément de commutation, dispositif à semi-conducteurs, circuit intégré logique réinscriptible et élément de mémoire
JP2008053709A (ja) * 2006-08-24 2008-03-06 Sharp Corp ４ｆ２のセルサイズで２ｒメモリを有する３次元ｒｒａｍの製造方法
WO2008155832A1 (ja) * 2007-06-20 2008-12-24 Fujitsu Microelectronics Limited 半導体装置及びその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010287683A (ja) * 2009-06-10 2010-12-24 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP2011129705A (ja) * 2009-12-17 2011-06-30 Toshiba Corp 半導体記憶装置
US8405061B2 (en) 2009-12-17 2013-03-26 Kabushiki Kaisha Toshiba Semiconductor memory device using variable resistance element or phase-change element as memory device
US8772748B2 (en) 2009-12-17 2014-07-08 Kabushiki Kaisha Toshiba Semiconductor memory device using variable resistance element or phase-change element as memory device
US8450714B2 (en) 2010-03-19 2013-05-28 Kabushiki Kaisha Toshiba Semiconductor memory device including variable resistance element or phase-change element
US8502183B2 (en) 2010-03-23 2013-08-06 Kabushiki Kaisha Toshiba Semiconductor memory device including memory cell having rectifying element and switching element
US8861257B2 (en) 2010-11-24 2014-10-14 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, nonvolatile memory device, and design support method for nonvolatile memory element
US9214628B2 (en) 2010-12-03 2015-12-15 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory element, nonvolatile memory device, and manufacturing method for the same
JP2013225668A (ja) * 2012-03-23 2013-10-31 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20150081737A (ko) * 2014-01-06 2015-07-15 삼성전자주식회사 고정 양전하 함유층을 가지는 반도체 소자
KR102185282B1 (ko) 2014-01-06 2020-12-01 삼성전자 주식회사 고정 양전하 함유층을 가지는 반도체 소자

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KR20110033907A (ko) 2011-04-01
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KR20110120851A (ko) 2011-11-04

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