KR101127720B1 - 불휘발성 반도체 기억 장치 - Google Patents

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Abstract

메모리 셀은 제1 배선과 제2 배선의 각 교차부에 배치되어 있다. 각 메모리 셀은 직렬 접속된 정류 소자와 가변 저항 소자를 갖는다. 정류 소자는 p형 제1 반도체 영역과 n형 제2 반도체 영역을 포함한다. 제1 반도체 영역은 적어도 일부가 실리콘-게르마늄 혼합물 Si1 -xGex(O＜x≤1)로 형성된다. 제2 반도체 영역은 실리콘(Si)으로 형성된다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
<관련 출원에 대한 상호 참조>
본 출원은 2009년 2월 24일자로 출원된 우선권인 일본 특허 출원 제2009-40475호에 기초하며 이로부터의 우선권의 이익을 주장하며, 그 전체 내용은 참조함으로써 본 명세서에 포함된다.
본 발명은 불휘발성 반도체 기억 장치에 관한 것이며, 보다 상세하게는, 직렬 접속된 다이오드와 가변 저항 소자를 각기 포함하는 메모리 셀이 배열되어 있는 불휘발성 반도체 기억 장치에 관한 것이다.
최근, 반도체 장치의 집적도가 높아지는 것에 수반하여, 반도체 장치를 구성하는 트랜지스터 등의 회로 패턴이 점점 미세화되고 있다. 이러한 패턴의 미세화에는, 단순히 선의 폭을 가늘게 하는 것뿐만 아니라, 패턴의 치수 정밀도 및 위치 정밀도의 향상도 필요하다. 이러한 추세는 반도체 기억 장치에도 적용된다.
종래에 알려져 있고 시장에도 출시되어 있는, DRAM, SRAM 및 플래시 메모리와 같은 반도체 기억 장치들 각각은, MOSFET를 메모리 셀로서 사용하고 있다. 이로 인해, 패턴의 미세화에 수반하여, 미세화의 비율을 초과하는 비율로 치수 정밀도의 향상이 필요하다. 이로 인해, 이 패턴을 형성하는 리소그래피 기술에도 큰 부하가 부과되고 있어, 제품 비용의 상승 요인이 되고 있다.
최근, MOSFET를 메모리 셀로서 사용하는 이러한 종류의 반도체 기억 장치를 계승하는 후보로서, 저항 변화 메모리(resistive memory)가 주목받고 있다(예를 들어, 일본 특허 출원 공보(PCT 출원의 번역문) 제2005-522045호 참조). 여기서, 저항 변화 메모리 장치는 전이 금속 산화물을 기록층으로서 사용하고 그 저항치 상태를 불휘발성으로 기억하는 협의의 저항 변화 RAM(ReRAM; resistive RAM) 뿐만 아니라, 칼코게나이드 등을 기록층으로서 사용하여 결정 상태(도체) 및 비정질 상태(절연체)의 저항치 정보를 이용하는 상변화 RAM(PCRAM; Phase Change RAM)도 포함한다.
저항 변화 메모리의 가변 저항 소자는 2가지의 동작 모드를 갖는 것으로 알려져 있다. 하나는 인가 전압의 극성을 전환하는 것에 의해 고 저항 상태와 저 저항 상태를 설정하는 것으로서, 이것을 "바이폴라형"이라 한다. 다른 하나는 인가 전압의 극성을 전환하지 않고 전압 값과 전압 인가 시간을 제어함으로써 고 저항 상태와 저 저항 상태의 설정을 가능하게 하는 것으로, 이것을 "유니폴라형"이라 한다.
고밀도 메모리 셀 어레이를 실현하기 위해서는 유니폴라형이 바람직하다. 이것은, 유니폴라형 해결책이 트랜지스터 없이 비트선과 워드선 사이의 각 교차부 상에 가변 저항 소자와 다이오드와 같은 정류 소자를 겹치게 함으로써 셀 어레이를 구성할 수 있기 때문이다. 또한 이러한 메모리 셀 어레이를 3차원적으로 적층 배열함으로써, 셀 어레이 면적을 증대시키지 않고 대용량을 실현할 수 있다.
유니폴라형 ReRAM의 경우, 메모리 셀에 대한 데이터 기입은 가변 저항 소자에 소정의 전압을 단시간 동안 인가함으로써 행해진다. 이것은, 가변 저항 메모리 셀이 고 저항 상태에서 저 저항 상태로 변화하는 것을 가능하게 한다. 가변 저항 소자를 고 저항 상태에서 저 저항 상태로 변화시키는 이러한 동작을 "세팅 동작(a setting operation)"이라 한다.
한편, 메모리 셀의 데이터 소거는 세팅 동작 후의 저 저항 상태의 가변 저항 소자에 세팅 동작 시보다 작은 소정의 전압을 장시간 동안 인가함으로써 행해진다. 이것은, 가변 저항 메모리 셀이 저 저항 상태에서 고 저항 상태로 변화하는 것을 가능하게 한다. 가변 저항 소자를 저 저항 상태에서 고 저항 상태로 변화시키는 이러한 동작을 "리셋 동작(a reset operation)"이라 한다. 메모리 셀은, 예를 들어, 고 저항 상태(리셋 상태)에 있을 때 안정 상태에 있다. 메모리 셀이 2치 데이터(2-value data)를 기억하면, 메모리 셀에 대한 데이터 기입은 리셋 상태를 저 저항 상태로 변화시키는 세팅 동작에 의해 행해진다.
리셋 동작 동안에는, 리세팅 전류로서 기능하는 1㎂ 이상의 대전류를 메모리 셀에 흘려야 한다. 그러나 이 경우, 리셋 동작 완료 후에 메모리 셀들 사이에서 발생하는 전압이, 전술한 세팅 동작에 필요한 세팅 전압에 지극히 가까운 값에 도달하여 동작 마진이 작다고 하는 문제가 있다. 동작 마진이 작다고 하는 것은, 리셋 동작의 완료 후에 메모리 셀이 잘못하여 세팅 동작을 한 번 더 겪게 될 수 있음을 의미하며, 이는 바람직하지 않다.
또한, 종래의 저항 변화 메모리에서는 기입 동안 트랜지스터에 흐르는 역방향 누설 전류가 충분히 저감되지 않고, 전력 소비가 크다고 하는 문제가 있었다.
본 발명의 일 양태에 따라, 반도체 기억 장치가 제공된다. 반도체 기억 장치는, 서로 교차하도록 형성된 복수의 제1 배선 및 복수의 제2 배선, 및 반도체 기억 장치 내에 배치된 메모리 셀들을 포함하는 메모리 셀 어레이를 포함한다. 각 메모리 셀은, 상기 제1 배선과 상기 제2 배선의 각 교차부에 배치되어 있다. 각 메모리 셀은 직렬 접속된 정류 소자와 가변 저항 소자를 갖는다. 정류 소자는 p형 제1 반도체 영역, n형 제2 반도체 영역, 및 제1 반도체 영역과 제2 반도체 영역 사이에 끼워져 있도록 형성되고, 제1 및 제2 반도체 영역의 불순물 농도보다 작은 불순물 농도를 갖는 제3 반도체 영역을 포함한다. 제1 내지 제3 반도체 영역은 상기 정류 소자 내에 적층되어 있다. 제1 반도체 영역은 적어도 일부가 실리콘-게르마늄 혼합물 Si1-xGex(O＜x≤1)로 형성된다. 제2 및 제3 반도체 영역은 실리콘(Si)으로 형성된다.
본 발명의 일 실시 형태에 따른 구조로, 역방향으로의 누설을 악화시키지 않으면서 p+측 전극 계면의 저항을 작게 하여, 순방향 전류-전압 특성의 곡선을 가파르게 할 수 있다. 또한, p+형층 D1과 금속 전극 EL2 사이의 쇼트키 장벽이 낮아짐으로써, 다이오드 DI가 도통 상태에 있을 때의 다이오드 DI의 순방향 전압 Vf를 저하시킬 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 블록도.
도 2는 메모리 셀 어레이(1)의 일부의 사시도.
도 3은 도 2에 있어서의 I-I'선을 따라 절단해서 화살표 방향에서 본 하나의 메모리 셀의 단면도.
도 4는 가변 저항 소자 VR의 예를 나타내는 도면.
도 5는 가변 저항 소자 VR의 예를 나타내는 도면.
도 6은 메모리 셀 어레이의 또 다른 구성예.
도 7은 메모리 셀 어레이의 또 다른 구성예.
도 8은 메모리 셀 어레이(1) 및 그 주변 회로의 회로도.
도 9는 메모리 셀 MC에서의 다이오드 DI의 구성을 설명하는 도면.
도 10은 다이오드(10)의 동작을 나타내는 그래프.
도 11은 본 발명의 일 실시 형태의 이점을 나타내는 그래프.
도 12a는 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정들 중 하나를 설명하는 도면.
도 12b는 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정들 중 하나를 설명하는 도면.
도 12c는 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정들 중 하나를 설명하는 도면.
도 12d는 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정들 중 하나를 설명하는 도면.
도 12e는 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정들 중 하나를 설명하는 도면.
도 12f는 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정들 중 하나를 설명하는 도면.
도 12g는 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정들 중 하나를 설명하는 도면.
이하, 본 발명의 실시 형태를 도면을 참조하여 상세하게 설명한다.
[전체 구성]
도 1은 본 발명의 일 실시 형태에 따른 불휘발성 메모리의 블록도이다.
이 불휘발성 메모리는 후술하는 ReRAM(가변 저항 소자)을 갖는 메모리 셀이 매트릭스 형상으로 내부에 배치되어 있는 메모리 셀 어레이(1)를 포함한다.
비트선 BL 방향으로 메모리 셀 어레이(1)에 인접하는 위치에는 칼럼 제어 회로(2)가 설치되어 있다. 이것은 메모리 셀 어레이(1)의 비트선 BL을 제어하여, 메모리 셀에서 데이터를 소거하고, 메모리 셀에 데이터를 기입하고, 메모리 셀로부터 데이터를 판독한다.
워드선 WL 방향으로 메모리 셀 어레이(1)에 인접하는 위치에는 로우 제어 회로(3)가 설치되어 있다. 이것은 메모리 셀 어레이(1)의 워드선 WL을 선택하고, 메모리 셀에서 데이터를 소거하고, 메모리 셀에 데이터를 기입하고, 메모리 셀로부터 데이터를 판독하는 데에 필요한 전압을 인가한다.
데이터 I/O 버퍼(4)는 I/O선을 통해 도시하지 않은 외부의 호스트에 접속되어, 기입 데이터를 수신하고, 소거 명령을 수신하고, 판독 데이터를 제공하고, 어드레스 데이터 및 커맨드 데이터를 수신한다. 데이터 I/O 버퍼(4)는 수신한 기입 데이터를 칼럼 제어 회로(2)로 보내고, 칼럼 제어 회로(2)로부터 판독해낸 데이터를 수신하여 그 데이터를 외부에 제공한다.
외부로부터 데이터 I/O 버퍼(4)로 공급된 어드레스는 어드레스 레지스터(5)를 통해 칼럼 제어 회로(2) 및 로우 제어 회로(3)로 보내진다.
호스트로부터 데이터 I/O 버퍼(4)로 공급된 커맨드는 커맨드 인터페이스(6)로 보내진다. 커맨드 인터페이스(6)는, 호스트로부터 외부 제어 신호를 수신하고, 데이터 I/O 버퍼(4)에 공급된 데이터가 기입 데이터인지, 커맨드 또는 어드레스인지를 판단한다. 커맨드라면, 커맨드 인터페이스(6)는 이 커맨드를 수신된 커맨드 신호로서 상태 머신(7)에 전송한다.
상태 머신(7)은, 이 불휘발성 메모리 전체를 관리하며, 호스트로부터 커맨드를 수신하여, 판독, 기입, 소거 및 데이터의 I/O 관리를 행한다. 외부의 호스트는, 또한, 상태 머신(7)에 의해 관리되는 상태 정보(status information)를 수신하여 동작 결과를 판단한다. 이 상태 정보는 또한 기입 및 소거의 제어에도 이용된다.
상태 머신(7)은 펄스 발생기(9)를 제어한다. 이러한 제어 하에서, 펄스 발생기(9)는 임의의 타이밍에 임의의 전압의 펄스를 제공하는 것이 가능해진다. 여기서 형성된 펄스는 칼럼 제어 회로(2) 및 로우 제어 회로(3)에 의해 선택된 임의의 배선에 전달될 수 있다. 메모리 셀 어레이(1) 이외의 주변 회로 소자는, 배선층에 형성된 메모리 셀 어레이(1)의 바로 아래의 Si 기판에 형성될 수 있다. 이에 의해, 이 불휘발성 메모리의 칩 면적은 메모리 셀 어레이(1)의 면적과 거의 같아질 수 있다.
[메모리 셀 어레이 및 주변 회로]
도 2는 메모리 셀 어레이(1)의 일부의 사시도이다. 도 3은 도 2에 있어서 I-I'선을 따라 절단하여 화살표 방향에서 본 하나의 메모리 셀의 단면도이다.
제1 배선층(10)으로서 워드선 WL(WL0 내지 WL2)이 평행하게 배치되어 있고, 제2 배선층(30)으로서 비트선 BL(BL0 내지 BL2)이 평행하게 그리고 워드선과 교차하여 배치되어 있다. 메모리 셀 MC는 워드선과 비트선 사이의 교차부에 워드선과 비트선 사이에 끼워져 있도록 배치된다. 제1 및 제2의 배선층은, 열에 강하고 저 저항인 재료, 예를 들어, 텅스텐(W), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi) 등으로 만들어지는 것이 바람직하다.
[메모리 셀 MC]
메모리 셀 MC는, 도 3에 나타낸 바와 같이, 가변 저항 소자 VR과 다이오드 DI를 포함하는 직렬 접속 회로를 포함한다. 가변 저항 소자 VR은, 전압 인가에 의해 야기되는, 전류, 열, 화학적 에너지를 통해 그 저항치를 변화시킬 수 있는 재료로 형성되어 있다.
또한, 전극 EL1 및 EL2는 가변 저항 소자 VR의 위 아래에 위치하고 있다. 이들 전극 EL1 및 EL2는 배리어 금속 및 접착층으로서 기능한다. 전극 EL1 및 EL3의 재료로서는, Pt, Au, Ag, TiAlN, SrRuO, Ru, RuN, Ir, Co, Ti, TiN, TaN, LaNiO, Al, PtIrOx, PtRhOx, Rh/TaAlN, W가 사용될 수 있다. 또한, 전극 EL2의 재료로서는, 일함수(work function)를 고려하여, W, WN, TaN, TaSiN, TaSi2, TiC, TaC, Nb-TiO2가 사용될 수 있다. 전극 EL1 및 EL3의 재료는 전극 EL2의 재료와 동일할 수도 있다. 또한, 재료의 배향 특성을 균일하게 할 수 있는 금속막의 삽입도 가능하다. 또한, 버퍼층, 배리어 금속층, 접착층 등을 추가로 삽입할 수 있다.
[가변 저항 소자 VR]
가변 저항 소자 VR은, 전이 원소인 양이온을 포함하는 복합 화합물을 포함하며, 양이온의 이동을 통해 저항치가 변화하는 것(ReRAM)을 포함할 수 있다.
도 4 및 도 5는 이 가변 저항 소자 VR의 예를 나타내는 도면이다. 도 4에 나타내는 가변 저항 소자 VR은, 전극층들(11 및 13) 사이에 배치된 기록층(12)을 포함한다. 기록층(12)은 적어도 2가지 종류의 양이온 원소를 포함하는 복합 화합물로 구성된다. 양이온 원소 중 적어도 하나는 전자로 불완전하게 채워진 d-궤도를 갖는 전이 원소이며, 인접하는 양이온 원소들 간의 최단 거리는 0.32㎚ 이하이다. 구체적으로는, 화학식 AxMyXz(A와 M은 서로 다른 원소)로 표기되며, 예를 들어 스피넬 구조(AM2O4), 이르메나이트 구조(AMO3), 델라포사이트 구조(AMO2), LiMoN2 구조(AMN2), 울프라마이트 구조(AMO4), 올리빈 구조(A2MO4), 홀란다이트 구조(AxMO2), 람스델라이트 구조(AxMO2) 및 페로브스카이트 구조(AMO3)와 같은 결정 구조를 갖는 재료로 형성될 수 있다.
도 4의 예에서는, ZnMn204를 사용하고 있으며, A는 Zn을 포함하고, M은 Mn을 포함하고, X는 O를 포함한다. 가변 저항 소자 VR은, 또한, NiO, TiO2, SrZrO3 및 Pr0.7Ca0.3MnO3와 같은 재료들 중 하나로부터 만들어진 박막에 의해 구성될 수도 있다.
도 4에서, 기록층(12) 내의 작은 흰색 동그라미는 확산 이온(Zn), 큰 흰색 동그라미는 음이온(O), 그리고 작은 검은색 동그라미는 전이 원소 이온(Mn)을 나타낸다. 기록층(12)의 초기 상태는 고 저항 상태이다. 전극층(11)이 고정 전위에서 유지되고 있고, 전극층(13)에 음의 전압을 인가하면, 기록층(12) 내의 확산 이온의 일부가 전극층(13)으로 이동하여 기록층(12) 내의 확산 이온이 음이온에 비해 상대적으로 감소한다. 전극층(13)에 도달한 확산 이온은 전극층(13)으로부터 전자를 받고 금속으로서 석출함으로써, 금속층(14)을 형성한다. 기록층(12)의 내부에서는 음이온이 과잉이 되고, 결과적으로 기록층(12) 내의 전이 원소 이온의 가수(valence)가 상승한다. 그 결과, 캐리어 주입에 의해 기록층(12)이 전자 전도성을 갖게 되어서 세팅을 완료한다. 데이터 판독 시에는, 기록층(12)을 구성하는 재료가 저항 변화를 일으키지 않는 정도의 아주 작은 값의 전류를 흘릴 수 있다. 기록층(12)에 대전류를 충분한 시간 동안 공급하고, 이것은 쥴(Joule) 가열을 유발시켜 기록층(12)에서의 산화 환원 반응을 촉진함으로써, 프로그램된 상태(저 저항 상태)를 초기 상태(고 저항 상태)로 리셋할 수 있다. 세팅 시와는 역방향인 전기장을 인가함으로써 또한 리세팅이 가능할 수 있다.
도 5의 예에서는, 전극층들(11 및 13) 사이에 끼워져 있었던 기록층(15)이 제1 화합물층(15a)과 제2 화합물층(15b)의 2개의 층으로 구성되어 있다. 제1 화합물층(15a)은 전극층(11)에 가까운 측에 배치되어 있고 화학식 AxM1yX1z로 표기된다. 제2 화합물층(15b)은 전극층(13)에 가까운 측에 배치되어 있고 제1 화합물층(15a)으로부터의 양이온 원소를 수용할 수 있는 공극 사이트를 갖고 있다.
도 5의 예에서, 제1 화합물층(15a)에 있어서, A는 Mg를 포함하고, M1은 Mn을 포함하고, X1은 O를 포함한다. 제2 화합물층(15b)은 전이 원소 이온으로서 검은 색의 동그라미로 도시된 Ti를 포함한다. 제1 화합물층(15a) 내에서, 작은 흰색 동그라미는 확산 이온(Mg)을 나타내며, 큰 흰색 동그마리는 음이온(O)을 나타내며, 이중 동그라미는 전이 원소 이온(Mn)을 나타내고 있다. 제1 화합물층(15a)과 제2 화합물층(15b)은, 2층 이상과 같은 다수층으로 적층될 수 있다.
제1 화합물층(15a)이 양극으로서 기능하고 제2 화합물층(15b)이 음극으로서 기능하도록 전극층(11 및 13)에 전위를 부여하여, 기록층(15)에 전위 구배(potential gradient)를 발생시킨다. 이 경우, 제1 화합물층(15a) 내의 확산 이온의 일부가 결정을 통해 이동하여, 음극측의 제2 화합물층(15b)에 진입한다. 제2 화합물층(15b)의 결정은 확산 이온을 수용할 수 있는 공극 사이트를 포함한다. 따라서, 제1 화합물층(15a)으로부터 이동해 온 확산 이온은 이 공극 사이트에 트랩핑된다. 이로 인해, 제1 화합물층(15a) 내의 전이 원소 이온의 가수가 상승하는 반면 제2 화합물층(15b) 내의 전이 원소 이온의 가수는 감소한다. 초기 상태에서, 제1 및 제2의 화합물층(15a, 15b)은 고 저항 상태에 있을 수 있다. 이러한 경우, 제1 화합물층(15a) 내의 확산 이온의 일부가 제1 화합물층(15a)에서 제2 화합물층(15b) 내로 이동함으로써, 제1 및 제2 화합물의 결정 중에 전도 캐리어가 발생하고, 따라서 둘 모두 전기 전도성을 갖게 된다. 이전의 예에서와 마찬가지로, 쥴 가열을 위해 기록층(15)에 충분한 시간 동안 대전류를 공급하여 기록층(15)에서의 산화 환원 반응을 촉진함으로써, 프로그램된 상태(저 저항 상태)가 소거 상태(고 저항 상태)로 리셋될 수 있다. 또한, 세팅 시와는 역방향인 전기장을 인가함으로써도 리세팅이 가능할 수 있다.
도 3에 나타낸 바와 같이, 다이오드 DI는 p+형층 D1, n-형층 D2 및 n+형층 D3을 포함하는 PIN 다이오드이다. 여기서, "+" 및 "-"의 부호는 불순물 농도의 레벨을 나타냄을 유의한다.
[메모리 셀 어레이의 변형예]
상술한 이러한 메모리 구조를 복수 적층하여 도 6에 나타낸 바와 같은 3차원 구조를 형성할 수 있다. 도 7은 도 6의 II-II' 단면을 도시하는 단면도다. 도시된 예는 셀 어레이층 MA0 내지 MA3를 갖는 4층 구조의 메모리 셀 어레이에 관한 것이다. 워드선 WL0j는 상부 및 하부의 메모리 셀 MC0, MC1에 의해 공유된다. 비트선 BL1i는 상부 및 하부의 메모리 셀 MC1, MC2에 의해 공유된다. 워드선 WL1j는 상부 및 하부 메모리 셀 MC2, MC3에 의해 공유된다.
배선/셀/배선/셀의 반복 대신, 배선/셀/배선/층간 절연막/배선/셀/배선과 같이 셀 어레이 층들 사이에 층간 절연막을 개재할 수 있다.
메모리 셀 어레이(1)는, 몇몇 메모리 셀 군의 MAT로 분할될 수 있다. 상술한 칼럼 제어 회로(2) 및 로우 제어 회로(3)가 MAT마다, 섹터마다 또는 셀 어레이층 MA마다에 설치될 수 있고, 또는 이들에 의해 공유될 수도 있다. 대안으로, 면적을 줄이기 위해 복수의 비트선 BL에 의해 공유될 수도 있다.
도 8은, 메모리 셀 어레이(1) 및 그 주변 회로의 회로도이다. 설명을 간단하게 하기 위해, 메모리는 단일 층 구조를 갖는 것으로 가정하여 설명을 진행한다.
도 8에서, 메모리 셀 MC에 포함된 다이오드의 애노드는 워드선 WL에 접속되고, 캐소드는 가변 저항 소자 VR을 통해 비트선 BL에 접속되어 있다. 각 비트선 BL의 일단부는 칼럼 제어 회로(2)의 일부인 선택 회로(2a)에 접속되어 있다. 각 워드선 WL의 일단부는 로우 제어 회로(3)의 일부인 선택 회로(3a)에 접속되어 있다.
선택 회로(2a)는, 각 비트선 BL마다 설치되어 있고 게이트 및 드레인이 공통 접속된 선택 PMOS 트랜지스터 QP0 및 선택 NMOS 트랜지스터 QN0를 포함한다. 선택 PMOS 트랜지스터 QP0의 소스는 고 전위 소스 Vcc에 접속되어 있다. 선택 NMOS 트랜지스터 QN0의 소스는, 기입 펄스를 인가하고 데이터 판독 시에 검출 전류를 공급하는 데에 사용되는 비트선 측 구동 감지선 BDS에 접속되어 있다. 트랜지스터 QP0, QN0의 공통 드레인은 비트선 BL에 접속되어 있고, 공통 게이트에는 각 비트선 BL을 선택하기 위한 비트선 선택 신호 BSi가 공급되고 있다.
선택 회로(3a)는, 각 워드선 WL마다 설치되어 있고 게이트 및 드레인이 공통 접속된 선택 PMOS 트랜지스터 QP1 및 선택 NMOS 트랜지스터 QN1을 포함한다. 선택 PMOS 트랜지스터 QP1의 소스는, 기입 펄스를 인가하고 데이터 판독 시에 검출 전류를 공급하는 데에 사용되는 워드선 측 구동 감지선 WDS에 접속되어 있다. 선택 NMOS 트랜지스터 QN1의 소스는 저 전위 소스 Vss에 접속되어 있다. 트랜지스터 QP1, QN1의 공통 드레인은 워드선 WL에 접속되어 있고, 공통 게이트에는 각 워드선 WL을 선택하기 위한 워드선 선택 신호 /WSi가 공급되고 있다.
상술한 예는 메모리 셀을 개별적으로 선택하는 데에 적합하다. 이와는 대조적으로, 워드선 WL1에 접속되는 복수의 메모리 셀 MC로부터 데이터를 일괄로 판독하는 경우에는, 비트선 BL0 내지 BL2에 대해 감지 증폭기가 개별적으로 배치되고, 비트선 BLO 내지 BL2는 선택 회로(2a)를 통해 감지 증폭기에 개별적으로 접속된다. 대안으로, 메모리 셀 어레이(1)는 도 7에 나타낸 회로에 대해서는 다이오드 DI의 극성이 반대이도록, 그리고 비트선 BL로부터 워드선 WL로 전류가 흐르도록 구성될 수도 있다.
[다이오드 DI]
이제 도 9를 참조하여 메모리 셀 MC의 다이오드 DI의 구성에 관하여 더욱 상세하게 설명한다. 도 9는, 제1 실시 형태에 따른 메모리 셀 MC의 다이오드 DI의 에너지 밴드의 상태를 메모리 셀 MC의 단면도와 함께 나타내고 있다.
메모리 셀 MC는, 직렬 접속된 가변 저항 소자 VR과 다이오드 DI 뿐만 아니라 전술한 금속 전극 EL1 내지 EL3을 포함한다.
다이오드 DI는, p+형층 D1, n-형층 D2 및 n+형층 D3을 포함하는 PIN 다이오드이다. 이하의 설명에서, p+/n-/n+ 구조를 갖는 PIN 다이오드를 예로서 설명한다. p+/p-/n+ 구조의 PIN 다이오드일 수도 있다. 본 실시 형태에서는, p+형층 D1은 실리콘-게르마늄 혼합물 Si1 -xGex(O＜x≤1)로 형성되는 반면, n-형층 D2와 n+형층 D3은 실리콘(Si)으로 형성된다. 이로 인해, 다이오드 DI에 포함된 이들 층 D1 내지 D3의 에너지 준위는 도 9에 도시된 바와 같이 나타내어진다. 이러한 구조로, 역방향으로의 누설을 악화시키지 않으면서 p+측 전극 계면의 저항을 작게 하여, 순방향 전류-전압 특성의 곡선을 가파르게 할 수 있다. 또한, p+형층 D1과 금속 전극 EL2 사이의 쇼트키(Schottky) 장벽이 낮아짐으로써, 다이오드 DI가 도통 상태에 있을 때의 다이오드 DI의 순방향 전압 Vf를 또한 저하시킬 수 있다.
p+형층 D1에 주입될 Si1 -xGex(O＜x≤1)의 불순물에는, 격자 왜곡을 완화하고 격자 결함을 억제하는 관점에서, 붕소(B)가 적합함을 유의한다.
반도체-금속의 접합 계면에서는, 그 일함수의 차에 기인하는 쇼트키 장벽이 생성될 수 있다. 다이오드 DI에서, 쇼트키 장벽은, p+형층 D1과 전극 EL2 사이의 계면에, 그리고 n+형층 D3과 전극 EL3 사이의 계면에 형성된다. 본 실시 형태에서는, p+형층 D1의 재료가 Si1 -xGex(O＜x≤1)이다. 따라서, 계면에 형성되는 쇼트키 장벽의 높이가 낮아질 수 있다. 또한, 다이오드 DI의 기생 저항을 억제하여, 다이오드 DI의 동작 마진이 커질 수 있다.
한편, n-형층 D2의 재료로는, Si1 -xGex(O＜x≤1)이 아니라 실리콘(Si)이 바람직하다. 이것은, 층 D2에 Si1 -xGex(O＜x≤1)를 사용하는 것이 역 누설 전류를 증가시킬 수 있기 때문이다. p+형층 D1의 두께는 수 ㎚정도일 수 있음을 유의한다.
p+ 형층 D1과 금속 전극 EL2 사이의 계면에 정공에 대한 쇼트키 장벽이 생성되는 조건은, p+형층 D1에 포함되는 Si1 - xGex의 일함수 qΦs가 금속 전극 EL2의 일함수 qΦm보다 크다는 것이다. 장벽의 높이 qΦB는 이 두 일함수 간의 차, 즉, 이하의 식으로 표현된다. 여기서, "q"는 기본 전하량을 나타낸다.
<수학식 1>
qΦB=qΦs-qΦm
p+형층 D1의 불순물 농도가 지극히 높고, p+형층 D1의 페르미 준위가 원자가 전자대(valence band)의 상단부에 위치하고 있다고 할 때, qΦs는 약 5.2 eV가 된다. 따라서, 금속 전극 EL2의 일함수가 5.2 eV 이하인 경우, 정공에 대해 쇼트키 장벽이 형성된다.
일례로서, 금속 전극 EL1이 질화 티타늄(TiN)으로 형성되고, p+형층 D1이 실리콘(Si)으로 형성되는 경우에는, 질화 티타늄(TiN)의 일함수가 4.5 내지 4.7 eV이므로 qΦB는 양의 값을 가져, 정공에 대해 쇼트키 장벽이 형성된다. 그 외에도, 이하에 나열된 금속은 5.2 eV 이하의 일함수를 가지며, 금속 전극 EL2의 재료로서 사용될 수 있다. 각 괄호 내의 숫자가 재료의 일함수를 나타냄을 유의한다.
W (4.6 eV)
WN (4.2 내지 5.0 eV)
TaN (4.5 내지 4.7 eV)
TaSiN (4.2 eV)
TaSi2 (4.0 eV)
TiC (5.2 eV 이하)
TaC (5.2 eV 이하)
Nb-TiO2 (5.2 eV 이하)
p+형층 D1의 페르미 준위가 원자가 전자대의 상단부보다 qVp만큼 높은 위치에 있다고 하면, p+형층 D1의 일함수 qΦs는 Eg1＋qχ1?qVp이다. 여기서, Eg1은 p+형층 D1의 금지 대역폭(밴드-갭 폭)을 그리고, χ1은 p+형층 D1의 전자 친화력을 나타낸다.
Si1 -xGex(O＜x≤1)의 금지 대역폭 Eg1은 실리콘(Si)의 금지 대역폭 Eg2보다 작다. 또한, Si1 -xGex(O＜x≤1)의 금지 대역폭 Eg1은, x(Si1 - xGex에서의 게르마늄 Ge의 비율)가 증가함에 따라 감소한다.
한편, Si1 -xGex(O＜x≤1)의 전자 친화력은 실리콘(Si)의 전자 친화력과 거의 같다.
여기서, 동일한 페르미 준위를 갖는 p+형층 D1을 Si1 -xGex(O＜x≤1)로 형성했을 경우와 p+형층 D1을 실리콘(Si)으로 형성했을 경우를 비교한다. 이 비교는, Si1 -xGex(O＜x≤1)가 실리콘보다 더 작은 일함수 qΦs를 제공할 수 있음을 보여준다. 따라서, p+형층 D1의 재료로서 Si1 -xGex(O＜x≤1)을 사용하는 경우에는, 실리콘(Si)을 사용하는 경우에 비해, p+형층 D1과 금속 전극 EL2 사이의 정공에 대한 쇼트키 장벽의 높이를 낮출 수 있다. 이것은 p+형층 D1과 금속 전극 EL2 사이의 계면의 저항을 감소시키는 기능을 할 수 있다. 또한, 다이오드 DI의 기생 저항도 감소한다. 따라서, 다이오드 DI의 전류-전압 특성은 순방향 전류가 큰 영역에서 가파른 기울기를 가질 수 있다.
또한, Si1-xGex(O＜x≤1)의 전도대 하단부의 에너지 준위는 실리콘(Si)과 거의 같다. 또한, Si1-xGex(O＜x≤1)의 원자가 전자대 상단부의 에너지 준위는 실리콘(Si)보다 높다. 원자가 전자대 상단부의 에너지 준위는 x의 증가와 함께 높아진다. 따라서, 원자가 전자대 상단부의 에너지 준위는, p+형층 D1과 n-형층 D2 사이의 계면에서 불연속이다(도 9의 참조 부호 S 참조).
수 ㎚ 크기를 갖는 작은 다이오드에서, 역방향 누설 전류는 pn 접합 사이의 공핍층을 통해 흐르는 밴드간 터널 전류로 대부분 구성되어 있다. 이 밴드간 터널 전류의 확률은, 공핍층을 형성하는 영역의 금지 대역폭이 작아질수록 증대한다. 그러나, 본 실시 형태에 따른 다이오드에서는, 불순물 농도가 작은 n-형층 D2 전체가 공핍층으로 전환된다. 또, n-형층 D2가 실리콘(Si)으로 형성된다. 그러므로, 밴드간 터널 전류 발생의 확률은, 다이오드 DI 전체가 실리콘(Si)으로 형성되었을 경우에 비해 크게 다르지 않다. 따라서, 본 실시 형태의 구성에 따르면, 역방향 누설 전류가 종래의 구성에 비해 악화되지 않는다.
다음으로, 이렇게 구성된 다이오드 DI의 동작을 도 10을 참조하여 설명한다. 도 10에서, 횡축은 다이오드 DI의 단자들 간에 인가된 전압을 나타내고, 종축은 메모리 셀 MC에 흐르는 전류를 나타내고 있다. 종축은 대수 표시이기 때문에, 전류=0인 점을 정의할 수 없다. 그러나, 여기에서는 설명의 편의상, 종축의 하단부 끝을 전류=0인 점이라 한다.
도 10은, 전류-전압 특성(21 내지 24)을 나타낸다. 전류-전압 특성(21)은 저 저항 상태에서의 가변 저항 소자 VR의 전류-전압 특성이다. 전류-전압 특성(22)은 고 저항 상태에서의 가변 저항 소자 VR의 전류-전압 특성이다. 전류-전압 특성(23)은 다이오드 DI의 기생 저항이 클 때의 전류-전압 특성이다. 전류-전압 특성(24)은 다이오드 DI의 기생 저항이 작을 때의 전류-전압 특성이다. 또한 도 10은 전류 Ireset을 나타낸다. 전류 Ireset은, 가변 저항 소자 VR이 저 저항 상태에서 고 저항 상태로 전환될 때(리셋될 때)에 메모리 셀 MC에 흐르는 전류이다. 도 10에서, 다이오드 DI의 전류-전압 특성(23 및 24)이 전압(횡축)의 방향을 반전시키고, 전류 Ireset이 흐르는 점 A와 교차하도록 플롯되어 있음을 유의한다. 이것은, 가변 저항 소자 VR에 인가되는 전압과 다이오드 DI에 인가되는 전압 간의 구별을 용이하게 하기 위한 것이다.
또한, 저 저항 상태에서의 가변 저항 소자 VR의 저항치를 RL로 설정하고, 고 저항 상태에서의 가변 저항 소자 VR의 저항치를 RH로 설정한다. 여기서, 다이오드 DI의 전류-전압 특성을 함수 f라 정의하고, 그 역함수를 역함수 f-1이라 정의한다. 따라서, 다이오드 DI의 전류와 전압 간의 관계는, I=f(V) 및 V=f- 1(I)라 표현된다. 이제, 메모리 셀 MC의 리셋 동작 동안 메모리 셀 MC에 인가되는 전압을 Vreset이라 정의하면, 리세팅(점 A) 바로 직전의 상태에 대해 이하의 식이 성립된다.
<수학식 2>
IresetRL＋f-1(Ireset)=Vreset
상기 수학식 2의 좌변의 제1항은, 메모리 셀 MC에 전류 Ireset이 흐를 때에 가변 저항 소자 VR에 인가되는 전압을 나타내고, 상기 수학식 2의 좌변의 제2항은 다이오드 DI에 인가되는 전압을 나타내고 있다.
한편, 다이오드 DI의 기생 저항이 큰 경우, 리세팅 직후에 메모리 셀 MC에 흐르는 전류는, 다이오드 DI의 전류-전압 특성(23)을 따라, 점 A에서 점 B로 변화한다. 이때 흐르는 전류를 If라고 하면, 그에 인가되는 전압은 변하지 않으므로, 이하에 나타낸 수학식 3의 관계가 성립된다.
<수학식 3>
IfRH＋f-1(If)=Vreset
따라서, 리세팅 직후에 가변 저항 소자 VR에 인가되는 전압 IfRH는, 이하에 나타낸 수학식 4로 표현될 수 있다.
<수학식 4>
IfRH=IresetRL＋f-1(Ireset)-f-1(If)
여기서, 전압 IfRH가 전압 VH →L(점 C)보다 크다고 가정한다. 전압 VH →L(점 C)은, 가변 저항 소자 VR이 고 저항 상태에서 저 저항 상태로 전환하는 때의 전압이다. 이 경우, 리셋 조작이 행해졌다는 사실에도 불구하고 가변 저항 소자 VR이 다시 저 저항 상태로 복귀되고(새로이 설정되고), 메모리 셀 MC에 대해 원하는 조작이 행해지지 않는다.
상기 수학식 3으로부터 명백해진 바와 같이, 상술한 리세팅을 피하고 충분한 동작 마진을 얻기 위해서는, "f-1(Ireset)-f-1(If)"가 더 작게 될 필요가 있다, 즉, "f-1"의 기울기가 더 완만하게 될 필요가 있다. 상술한 바와 같이, "f-1"은 다이오드 DI의 전류-전압 특성 f의 역함수다. 따라서, 충분한 동작 마진을 얻기 위한 요건이 "Ireset"에 도달할 때까지의 다이오드 DI의 전류-전압 특성을 가파르게 하는 것이다라고 바꿔 말할 수 있다. 즉, 도 9의 다이오드 DI의 전류-전압 특성이 상태 "23"에서 상태 "24"로 변하면, 리세팅 바로 직후의 동작점은 점 B에서 점 B'로 시프트되어, 동작 마진을 확보할 수 있다.
다이오드 DI의 기생 저항은, 다이오드 DI에 포함된 반도체 재료 그 자체의 저항과, 다이오드 DI와 전극 간의 쇼트키 장벽에 의해 발생하는 저항을 포함한다. 전자와 관련하여, 전류 방향을 따라 다이오드 DI의 막 두께(특히, n-형층 D2의 막 두께)를 작게 하는 것이 저항 감소를 위해 효과적이다. 그러나, n-형층 D2의 막 두께를 감소시키면 역방향 누설 전류가 증가하게 된다. 역방향 누설 전류의 증가는, 세팅 동작 동안 비선택 메모리 셀의 오류 리셋 방지 및 전력 소비의 관점에서 일부 과제를 남긴다.
한편, 후자, 즉, 전극 계면의 쇼트키 장벽에 의해 발생하는 저항은, 쇼트키 장벽의 높이를 낮게 하고, 또한 쇼트키 장벽을 얇게 함으로써 저감될 수 있다. 쇼트키 장벽의 두께는, p+형층 D1 및 n+형층 D3의 불순물 농도를 증가시킴으로써 얇게 할 수 있다. 쇼트키 장벽의 높이는, p+형층 D1과 n+형층 D3이 접촉하는 금속 전극의 재료의 일함수와, p+형층 D1과 n+형층 D3의 재료의 일함수 간의 차에 의해 결정된다. 그러나, 상술한 바와 같이, 전극 EL2 및 EL3은 또한 배리어 금속으로서의 기능을 갖는다. 또한, 제조 공정에서의 제한도 있다. 따라서, 단순히, 가능한 한 작은 일함수를 갖는 재료를 선택할 수는 없다.
발명자는 디바이스 시뮬레이터를 사용하여 본 실시 형태의 다이오드 DI의 전류-전압 특성을 계산하였다. 그 계산 결과를 도 11에 나타낸다. 다이오드 DI가 22㎚×22㎚의 단면적을 갖는 것으로 한다. 또한, Si0 .85Ge0 .15가 p+형층 D1로서 사용되고, 그 두께가 25㎚이며, 그 불순물 농도는 1×1020㎝-3이다. 또한, n-형층 D2는 실리콘(Si)으로 형성된다. 실리콘의 두께는 50㎚이다. 그 불순물 농도는 1×1017㎝-3로 설정했다. 또한, n+형층 D3은 실리콘(Si)으로 형성되고, 그 두께가 25㎚이며, 그 불순물 농도는 1×1020㎝-3이다. 전극 EL2의 일함수를 4.7 eV, 즉, p+형층 D1과 전극 EL2 사이의 계면에 정공에 대한 쇼트키 장벽이 형성되는 조건으로 설정했다. 한편, 전극 EL3과 n+형층 D3 사이의 계면은 오믹 접합(ohmic junction)을 갖는 것으로 한다. 시뮬레이션은 상술한 조건 하에서 행해진다.
도 11로부터, 본 실시 형태에 따른 다이오드 DI의 구성이, 다이오드를 실리콘만으로 형성한 경우에 비해 리셋 전류로서 필요한 1㎂(1×10-6A)에 전류가 도달할 때 더 가파른 전류-전압 특성(즉, 그 기울기가 큼)을 제공한다는 것을 알 수 있다. 한편, 음의 값의 전압이 인가될 경우의 역방향 누설 전류는, 실리콘만으로 형성된 다이오드의 경우와 거의 동일하다.
상술한 실시 형태에서는, p+형층 D1의 전체를 Si1 -xGex(O＜x≤1)로 형성하지 않고 전극 EL2 사이의 계면에 접하는 p+형층 D1의 일부분만을 Si1 -xGex(O＜x≤1)로 형성하더라도 동일한 이점을 얻을 수 있음을 유의한다.
[제조 방법]
다음으로, 도 12a 내지 도 12g를 참조하여, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 설명한다. 도 12a 내지 도 12e는 I-I' 방향을 따른 단면도로 본 방법을 도시하며, 도 12f 및 도 12g는 I-I' 방향에 수직인 방향을 따른 단면도로 본 방법을 도시한다.
우선, 도 12a에 나타낸 바와 같이, 두께 720㎛의 실리콘 기판(101)의 한 표면 상에, 각종 종류의 CMOS 회로 등을 포함하는 CMOS 회로층(102)을 형성한다. 이 CMOS 회로층(102) 상에, 절연막(103), 복합막(104), 질화 티타늄막(105), n+형 반도체 영역(106), n-형 반도체 영역(107), p+형 반도체 영역(108), 질화 티타늄막(109), 저항 변화 재료막(110), 질화 티타늄막(111) 및 절연막(112)을 순차적으로 형성한다.
CMOS 회로층(102)은 통상의 CMOS 공정을 사용하여 형성된다. CMOS 회로층(102)은, 도시하지 않은 주변 회로 등에 포함되는 MOSFET 및 이들 주변 회로 등에 각종 종류의 전압 및 신호를 공급하기 위한 다층 배선을 포함한다. 또한, CMOS 회로층(102)은, 메모리 셀 어레이로의 접속을 위한 배선부 등을 포함하고 있다.
절연막(103)은, TEOS를 주원료로 하여 CVD를 행하여 실리콘 산화물막(SiO2)을 막 두께 300㎚ 정도로 CMOS 회로층(102) 상에 성막시킴으로써 형성된다.
복합막(104)은, 절연막(103) 위에 형성되는, 막 두께 10㎚의 질화 티타늄(TiN) 층과 막 두께 50㎚의 텅스텐(W) 층의 적층 구조로서 구성되며, 스퍼터링에 의해 형성된다.
질화 티타늄막(105)은, 스퍼터링법을 이용하여, 복합막(104) 상에 막 두께 10㎚의 질화 티타늄(TiN)막을 성막시킴으로써 형성된다. 이 질화 티타늄막(105)은 다이오드 DI에 포함되는 n+형층 D3으로의 불필요한 불순물의 확산을 억제하는 배리어 금속으로서 기능한다.
n+형 반도체 영역(106)은, 질화 티타늄막(105) 상에 막 두께 10㎚의 아몰퍼스 실리콘막을 성막시킨 후, 이렇게 생성된 막에 가속 전압 1 keV로 비소(As) 이온을 주입함으로써 형성된다. n+형 반도체 영역(106)은, 비소(As)를 1020㎝-3 정도의 불순물 농도가 되도록 주입함으로써 형성되는 n+형 실리콘층이다. n+형 반도체 영역(106)은 n+형층 D3으로서 기능한다.
상술한 n+형 반도체 영역(106) 상에 n-형 반도체 영역(107)이 형성된다. n -형 반도체 영역(107)은 이하와 같이 형성된다. 우선, 막 두께 80㎚의 아몰퍼스 실리콘막을 성막한다. 그 후, 모노실란(SiH4)과 모노게르만(GeH4)을 주원료로 한 저압 CVD법에 의해 막 두께 10㎚의 아몰퍼스 실리콘-게르마늄 혼합물(a-Si1 -xGex(O＜x≤1))로 이루어진 막을 성막한다. 그 후, 만들어진 막에 대해, 가속 전압 75 keV로 비소(As)의 이온 주입을 행한다. 이에 의해, 평균하여 비소(As)를 1017㎝-3 포함하는 막 두께 90㎚의 n-형 반도체 영역(107)이 형성된다. 이 n-형 반도체 영역(107)은, 다이오드 DI의 n-형층 D2로서 기능한다.
이 n-형 반도체 영역(107) 상에, p+형 반도체 영역(108)이 형성된다. p+형 반도체 영역(108)은, 가속 전압 1 keV로 붕소(B)의 이온 주입을 행하여 n-형 반도체 영역(107)의 상부를 p+형 반도체 영역으로 바꿈으로써 n-형 반도체 영역(107) 상에 형성된다. 예를 들어, p+형 반도체 영역(108)은, 1020㎝-3의 붕소(B)를 포함할 수 있고, 막 두께 10㎚일 수 있다. p+형 반도체 영역(108)은 다이오드 DI의 p+형층 D1로서 기능한다.
최종 구조에 있어서의 n+형 반도체 영역(106), n-형 반도체 영역(107) 및 p+형 반도체 영역(108)의 막 두께는, 뒤에 행해지는 열 공정으로 인해 상술한 막 두께에서 변한다. 구체적으로는, 아몰퍼스 실리콘 및 아몰퍼스 실리콘-게르마늄 혼합물 Si1 -xGex(O＜x≤1)의 결정화를 위한 열 처리와 불순물의 활성화를 위한 열 처리 동안, 이들 영역에서의 불순물이 확산된다. 따라서, 모든 제조 공정을 거친 최종 단계가 종료하면, n+형 반도체 영역(106) 및 p+형 반도체 영역(108)의 막 두께는 초기 상태보다 약 20㎚ 만큼 증가한다. 반면, n-형 반도체 영역(107)의 막 두께는 40㎚만큼 감소한다. 상술한 막 두께는, 이 현상을 미리 고려하여 설정된 것이다.
이 p+형 반도체 영역(108) 상에, 막 두께 10㎚의 질화 티타늄막(109), 막 두께 10㎚의 ZnMn204로 형성되는 저항 변화 재료막(110) 및 막 두께 10㎚의 질화 티타늄막(111)을 연속적으로 스퍼터링에 의해 형성한다.
질화 티타늄막(109) 및 질화 티타늄막(111)은 각각 저항 변화 소자 VR의 전극층으로 되고, 배리어 금속으로서 기능한다. 다음으로, TEOS를 주원료로 하는 CVD법을 이용하여 실리콘 산화물을 성막함으로써, 막 두께 150㎚의 절연막(112)이 형성된다.
다음으로, 도 12b에 나타낸 바와 같이, 복합막(104), 질화 티타늄막(105), n+형 반도체 영역(106), n-형 반도체 영역(107), p+형 반도체 영역(108), 질화 티타늄막(109), 저항 변화막(110), 질화 티타늄막(111) 및 절연막(112)을 패터닝한다. 먼저, 임프린트 리소그래피 기술을 사용하여, 피치 44㎚의 레지스트 패턴을 형성하고, 이렇게 얻어진 레지스트 패턴을 CHF3 및 CO 가스를 사용한 반응성 이온 에칭에서 마스크로서 사용하여, 절연막(112)을 패터닝한다. 여기서, 레지스트를 박리한 후, 절연막(112)으로 인해 형성된 패턴을 Cl2, Ar 및 CO 가스를 사용한 반응성 이온 에칭에서 에칭 마스크로서 사용하여, 질화 티타늄막(111, 109), p+형 반도체 영역(108), n-형 반도체 영역(107), n+형 반도체 영역(106) 및 질화 티타늄 막(105)을 순차적으로 패터닝한다. 이후, CHF3 가스 및 SF6 가스를 사용한 반응성 이온 에칭에 의해 복합막(104)이 패터닝된다.
계속해서, 도 12c에 나타낸 바와 같이, TEOS를 주원료로 하는 CVD법을 사용하여 실리콘 산화물(SiO2)로 이루어지는 절연막(115)을 형성한다. 다음으로, 도 12d에 나타낸 바와 같이, CMP 방법을 이용하여, 질화 티타늄막(111)을 스토퍼로서 사용하여 절연막(112) 및 절연막(115)을 평탄화한다. 그리고, 도 12e에 나타낸 바와 같이, 스퍼터링을 사용하여 막 두께 10㎚의 질화 티타늄(TiN)과 막 두께 50㎚의 텅스텐(W)을 적층시켜 이루어지는 복합막(116)을 형성한다. 그리고, TEOS를 주원료로 하는 CVD를 사용하여, 실리콘 산화물(SiO2)로 이루어지는 절연막(117)을 형성한다.
계속해서, 도 12f에 나타낸 바와 같이, 각 층은 I-I' 방향에 수직인 방향을 따라 가공된다. 즉, 임프린트 리소그래피 기술을 사용하여, 피치 44㎚의 스트라이프 레지스트 패턴을 형성한다. 이후, 이렇게 얻어진 레지스트 패턴을 CHF3 및 CO 가스를 사용한 반응성 이온 에칭에서 마스크로서 사용하여, 실리콘 산화물막(117)을 패터닝한다.
이후, 레지스트를 박리한 후, 절연막(117)으로 형성된 실리콘 산화물막의 패턴을 CHF3 및 SF6 가스를 사용한 반응성 이온 에칭에서 에칭 마스크로 사용하여, 복합막(116)을 패터닝한다.
계속해서, Cl2, Ar 및 CO 가스를 사용한 반응성 이온 에칭을 사용하여, 질화 티타늄막(111), 저항 변화 재료막(110), 질화 티타늄막(109), p+형 반도체 영역(108), n-형 반도체 영역(107), n+형 반도체 영역(106) 및 질화 티타늄막(105)을, I-I' 방향을 따라 순차적으로 패터닝하여 메모리 셀 MC를 형성한다. 이 공정에서, n+형 반도체 영역(106) 및 질화 티타늄막(105)은 서로 완전하게 에칭에 의해 분리될 필요가 없음을 유의한다.
다음으로, 도 12g에 나타낸 바와 같이, 스핀 코팅 가능한 실리콘 산화물막을 사용하여, 메모리 셀 MC들 간의 홈을 매립하면서 웨이퍼 전면에 실리콘 산화물로 이루어지는 절연막(118)을 형성한다.
계속해서, 도시는 생략하지만, CMOS 회로층(12)의 CMOS 회로, 복합막(104, 116)의 접속부를 형성한다. 그 후, 최종 공정으로서, 800℃에서 5초의 열처리를 행하고, 아몰퍼스 실리콘과 아몰퍼스 실리콘-게르마늄 혼합물의 결정화와 그 안의 불순물의 활성화를 동시에 행한다. 그 후, 소위 패시베이션 막이 형성된다. 그 후, 입/출력부로서의 배선 접속부를 형성한 후, 검사 및 다이싱과 같은 소위 후공정을 행하여 본 발명의 실시 형태에 따른 반도체 기억 장치를 완성한다.
메모리 셀 어레이가 다층 구조로 형성되는 경우에는(도 6), 상술한 공정을 반복하여 행함으로써 원하는 다층 구조를 얻을 수 있음을 유의한다. 상술한 제조 공정에서, 비소(As) 대신 n형 불순물로서 인(P)을 사용할 수 있다. 대안으로, 이온 주입 단계에서 주입되는 원자를 교체함으로써, 다른 적층 구조를 갖는 다이오드를 형성할 수도 있다.
상술한 예에서는, 도핑되지 않은 CVD 성막에 의해 형성된 실리콘막에 불순물 원자를 주입하는 방법을 사용하여 다이오드 DI를 형성하였다. 그러나, 도핑된 CVD 성막을 사용하여 다이오드를 형성하는 것도 가능하다. 이 경우, 비소(As)의 도핑에는 AsH3 가스를 첨가하고, 인(P)의 도핑에는 PH3 가스를 첨가하고, 붕소(B)의 도핑에는 BCl3 가스를 첨가할 수 있으며, 성막 동안 도핑량을 조정함으로써 원하는 불순물 농도 분포를 얻는 것이 가능하다.
이상 본 발명에 따른 실시 형태의 설명을 마무리하지만, 본 발명이 상술한 실시 형태에 한정되지 않고, 본 발명의 범위와 취지에서 벗어나지 않는 범위 이내에서 각종 변형, 추가 등이 가능함을 유의한다.
D1 : p+형층
D2 : n-형층
D3 : n+형층
EL1, EL2, EL3 : 전극
VR : 가변 저항 소자
MC : 메모리 셀
3 : 로우 제어 회로

Claims (17)

  1. 반도체 기억 장치로서,
    서로 교차하도록 형성된 복수의 제1 배선 및 복수의 제2 배선; 및
    메모리 셀들이 내부에 배치되어 있는 메모리 셀 어레이 -상기 각 메모리 셀은 상기 제1 배선과 상기 제2 배선의 각 교차부에 배치되어 있고, 직렬 접속된 정류 소자와 가변 저항 소자를 가짐 -;
    를 포함하고,
    상기 정류 소자는,
    p형 제1 반도체 영역;
    n형 제2 반도체 영역; 및
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워져 있도록 형성되고, 상기 제1 및 제2 반도체 영역의 불순물 농도보다 작은 불순물 농도를 갖는 제3 반도체 영역을 포함하고,
    상기 제1 내지 제3 반도체 영역은 상기 정류 소자 내에 적층되어 있고,
    상기 제1 반도체 영역은, 적어도 일부가, 실리콘-게르마늄 혼합물(Si1-xGex(O＜x≤1))로 형성되어 있고,
    상기 제2 및 제3 반도체 영역은 실리콘(Si)으로 형성되어 있고,
    상기 반도체 기억 장치는 상기 제1 반도체 영역과 쇼트키 접촉으로 접촉하는 금속 전극을 더 포함하고,
    상기 제1 반도체 영역에 포함되는 Si1-xGex의 일함수 qΦs는 상기 금속 전극에 포함되는 금속의 일함수 qΦm보다 큰, 반도체 기억 장치.
  2. 반도체 기억 장치로서,
    서로 교차하도록 형성된 복수의 제1 배선 및 복수의 제2 배선; 및
    메모리 셀들이 내부에 배치되어 있는 메모리 셀 어레이 -상기 각 메모리 셀은 상기 제1 배선과 상기 제2 배선의 각 교차부에 배치되어 있고, 직렬 접속된 정류 소자와 가변 저항 소자를 가짐 -;
    를 포함하고,
    상기 정류 소자는,
    p형 제1 반도체 영역;
    n형 제2 반도체 영역; 및
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워져 있도록 형성되고, 상기 제1 및 제2 반도체 영역의 불순물 농도보다 작은 불순물 농도를 갖는 제3 반도체 영역을 포함하고,
    상기 제1 내지 제3 반도체 영역은 상기 정류 소자 내에 적층되어 있고,
    상기 제1 반도체 영역은, 적어도 일부가, 실리콘-게르마늄 혼합물(Si1-xGex(O＜x≤1))로 형성되어 있고,
    상기 제2 및 제3 반도체 영역은 실리콘(Si)으로 형성되어 있고,
    상기 제1 반도체 영역과 상기 제3 반도체 영역 사이의 경계의 에너지 준위는 불연속인, 반도체 기억 장치.
  3. 제1항에 있어서, 상기 제1 반도체 영역은 불순물로서 붕소(B)를 포함하는, 반도체 기억 장치.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 반도체 영역과 상기 제3 반도체 영역 사이의 경계의 에너지 준위는 불연속인, 반도체 기억 장치.
  6. 제1항에 있어서, 상기 금속 전극은 5.2 eV 이하의 일함수를 갖는 재료로 형성되는, 반도체 기억 장치.
  7. 제5항에 있어서, 상기 금속 전극은, TiN, W, WN, TaN, TaSiN, TaSi2, TiC, TaC 및 Nb-TiO2 중 임의의 하나로 형성되는, 반도체 기억 장치.
  8. 제6항에 있어서, 상기 제1 반도체 영역과 상기 제3 반도체 영역 사이의 경계의 에너지 준위는 불연속인, 반도체 기억 장치.
  9. 제1항에 있어서, 상기 제1 반도체 영역은 불순물로서 붕소(B)를 포함하는, 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 제3 반도체 영역은, 상기 제2 반도체 영역의 불순물 농도보다 작은 불순물 농도를 갖는 n-형 반도체 영역인, 반도체 기억 장치.
  11. 제10항에 있어서, 상기 제1 반도체 영역과 상기 제3 반도체 영역 사이의 경계의 에너지 준위는 불연속인, 반도체 기억 장치.
  12. 제10항에 있어서, 상기 제1 반도체 영역은 불순물로서 붕소(B)를 포함하는, 반도체 기억 장치.
  13. 제1항에 있어서,
    상기 제3 반도체 영역은, 상기 제1 반도체 영역의 불순물 농도보다 작은 불순물 농도를 갖는 p-형 반도체 영역인, 반도체 기억 장치.
  14. 제13항에 있어서, 상기 제1 반도체 영역과 상기 제3 반도체 영역 사이의 경계의 에너지 준위는 불연속인, 반도체 기억 장치.
  15. 제13항에 있어서, 상기 제1 반도체 영역은 불순물로서 붕소(B)를 포함하는, 반도체 기억 장치.
  16. 반도체 기억 장치로서,
    서로 교차하도록 형성된 복수의 제1 배선 및 복수의 제2 배선; 및
    메모리 셀들이 내부에 배치되어 있는 메모리 셀 어레이 -상기 각 메모리 셀은 상기 제1 배선과 상기 제2 배선의 각 교차부에 배치되어 있고, 직렬 접속된 정류 소자와 가변 저항 소자를 가짐 -;
    를 포함하고,
    상기 정류 소자는,
    p형 제1 반도체 영역;
    n형 제2 반도체 영역; 및
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워져 있도록 형성되고, 상기 제1 및 제2 반도체 영역의 불순물 농도보다 작은 불순물 농도를 갖는 제3 반도체 영역을 포함하고,
    상기 제1 내지 제3 반도체 영역은 상기 정류 소자 내에 적층되어 있고,
    상기 제1 반도체 영역은, 적어도 일부가, 실리콘-게르마늄 혼합물(Si1-xGex(O＜x≤1))로 형성되어 있고,
    상기 제2 및 제3 반도체 영역은 실리콘(Si)으로 형성되어 있고,
    상기 제3 반도체 영역은 상기 제2 반도체 영역의 불순물 농도보다 작은 불순물 농도를 갖는 n-형 반도체 영역이고,
    상기 제1 반도체 영역과 상기 제3 반도체 영역 사이의 경계의 에너지 준위는 불연속인, 반도체 기억 장치.
  17. 반도체 기억 장치로서,
    서로 교차하도록 형성된 복수의 제1 배선 및 복수의 제2 배선; 및
    메모리 셀들이 내부에 배치되어 있는 메모리 셀 어레이 -상기 각 메모리 셀은 상기 제1 배선과 상기 제2 배선의 각 교차부에 배치되어 있고, 직렬 접속된 정류 소자와 가변 저항 소자를 가짐 -;
    를 포함하고,
    상기 정류 소자는,
    p형 제1 반도체 영역;
    n형 제2 반도체 영역; 및
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워져 있도록 형성되고, 상기 제1 및 제2 반도체 영역의 불순물 농도보다 작은 불순물 농도를 갖는 제3 반도체 영역을 포함하고,
    상기 제1 내지 제3 반도체 영역은 상기 정류 소자 내에 적층되어 있고,
    상기 제1 반도체 영역은, 적어도 일부가, 실리콘-게르마늄 혼합물(Si1-xGex(O＜x≤1))로 형성되어 있고,
    상기 제2 및 제3 반도체 영역은 실리콘(Si)으로 형성되어 있고,
    상기 제3 반도체 영역은 상기 제1 반도체 영역의 불순물 농도보다 작은 불순물 농도를 갖는 p-형 반도체 영역이고,
    상기 제1 반도체 영역과 상기 제3 반도체 영역 사이의 경계의 에너지 준위는 불연속인, 반도체 기억 장치.
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