KR20200106681A - 전자 장치 및 그 제조 방법 - Google Patents

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강현석
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Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제기판 상에 형성되고, 측면의 제1 부분이 상기 제1 부분 아래의 제2 부분에 비하여 돌출된 복수의 메모리 셀; 상기 메모리 셀의 측면을 따라 형성된 라이너막 - 여기서, 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 제1 메모리 셀과 특정 방향에서 인접한 제2 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 접촉함. - ; 및 상기 라이너막 사이의 공간의 적어도 일부를 매립하고, 상기 라이너막보다 낮은 열 전도도를 갖는 절연 물질을 포함한다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 동작 특성을 향상시킬 수 있고, 공정이 용이하고 공정 불량이 감소할 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하고, 상기 반도체 메모리는, 기판 상에 형성되고, 측면의 제1 부분이 상기 제1 부분 아래의 제2 부분에 비하여 돌출된 복수의 메모리 셀; 상기 메모리 셀의 측면을 따라 형성된 라이너막 - 여기서, 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 제1 메모리 셀과 특정 방향에서 인접한 제2 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 접촉함. - ; 및 상기 라이너막 사이의 공간의 적어도 일부를 매립하고, 상기 라이너막보다 낮은 열 전도도를 갖는 절연 물질을 포함할 수 있다.
위 반도체 메모리에 있어서, 상기 메모리 셀은, 가변 저항 패턴을 포함하는 적층 구조물 및 상기 적층 구조물 상의 상부 전극을 포함하고, 상기 제1 부분은, 상기 상부 전극의 하면에 대응하고, 상기 제2 부분은, 상기 적층 구조물의 상면에 대응할 수 있다. 상기 상부 전극은, 위에서 아래로 갈수록 폭이 증가하도록 측면 경사를 가질 수 있다. 상기 적층 구조물의 측면 경사는 상기 상부 전극의 측면 경사에 비하여 작을 수 있다. 상기 가변 저항 패턴은, 상변화 물질을 포함할 수 있다. 상기 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 특정 방향과 상이한 방향에서 상기 제1 메모리 셀과 인접한 제3 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 이격될 수 있다. 상기 복수의 메모리 셀은 제1 방향 및 제1 방향과 수직한 제2 방향을 따라 배열되고, 상기 제2 메모리 셀은 상기 제1 메모리 셀과 상기 제1 방향 및 상기 제2 방향에서 인접하고, 상기 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 제1 방향 및 상기 제2 방향에서, 상기 제2 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 접촉할 수 있다. 상기 제1 및 제2 방향과 교차하는 제3 방향에서, 상기 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 제3 방향에서 상기 제1 메모리 셀과 인접한 제3 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 이격될 수 있다. 상기 절연 물질은, 경화된 유동성 물질을 포함할 수 있다. 상기 유동성 물질은, SiOC 물질을 포함할 수 있다. 상기 라이너막은, 둘 이상의 막을 포함하는 다중막 구조를 가질 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 기판 상에, 측면의 제1 부분이 상기 제1 부분 아래의 제2 부분에 비하여 돌출된 복수의 메모리 셀을 형성하는 단계; 상기 메모리 셀의 측면을 따라 라이너막을 형성하되, 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막이, 상기 제1 메모리 셀과 특정 방향에서 인접한 제2 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 접촉하도록 상기 라이너막을 형성하는 단계; 및 상기 라이너막 사이의 공간의 적어도 일부에 상기 라이너막보다 낮은 열 전도도를 갖는 절연 물질을 매립하는 단계를 포함할 수 있다.
위 제조 방법에 있어서, 상기 메모리 셀 형성 단계는, 상기 기판 상에 가변 저항층을 포함하는 다층막을 형성하는 단계; 상기 다층막 상에 상부 전극층을 형성하는 단계; 상기 상부 전극층을 선택적으로 식각하여 상부에서 하부로 갈수록 폭이 증가하는 상부 전극을 형성하는 단계; 상기 상부 전극에 의해 드러나는 상기 다층막을 식각하여 다층막 패턴을 형성하되, 상기 다층막 패턴의 상면의 폭이 상기 상부 전극의 하면의 폭보다 작도록 상기 다층막을 식각하여 상기 상부 전극의 하면을 상기 다층막 패턴의 상면보다 돌출시키는 단계를 포함할 수 있다. 상기 상부 전극층의 식각 단계에 비하여, 상기 다층막의 식각 단계에서 등방성 식각 특성이 더 강한 방식을 이용할 수 있다. 상기 라이너막 형성 단계는, 상기 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막이, 상기 특정 방향과 상이한 방향에서 상기 제1 메모리 셀과 인접한 제3 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 이격하도록 수행될 수 있다. 상기 절연 물질 형성 단계는, 상기 제1 메모리 셀 상의 상기 라이너막과 상기 제3 메모리 셀 상의 상기 라이너막 사이의 이격 공간을 통하여, 상기 제1 메모리 셀 상의 상기 라이너막과 상기 제2 메모리 셀 상의 상기 라이너막 사이의 공간으로 유동성 물질을 들어가게 할 수 있다. 상기 절연 물질 형성 단계는, 유동성 물질을 형성하는 단계; 및 상기 유동성 물질을 경화시키는 단계를 포함할 수 있다. 상기 유동성 물질은, SiOC 물질을 포함할 수 있다. 상기 라이너막 형성 단계는, 둘 이상의 막을 순차적으로 형성하는 단계를 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 동작 특성을 향상시킬 수 있고, 공정이 용이하고 공정 불량이 감소할 수 있다.
도 1은 비교예의 메모리 장치 및 그 문제점을 설명하기 위한 단면도이다.
도 2a 내지 도 6b는 본 발명의 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타내는 사시도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 비교예의 메모리 장치 및 그 문제점을 설명하기 위한 단면도이다.
도 1을 참조하면, 비교예의 메모리 장치는, 기판(SUB) 상에 형성된 복수의 메모리 셀(MC)을 포함할 수 있다.
각 메모리 셀(MC)은 하부 전극(BE), 가변 저항층(VR) 및 상부 전극(TE)이 적층된 구조를 포함할 수 있다.
가변 저항층(VR)은 하부 전극(BE) 및 상부 전극(TE)을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장할 수 있다.
여기서, 가변 저항층(VR)은 상변화 물질을 포함할 수 있다. 상변화 물질은, 하부 전극(BE) 및 상부 전극(TE)을 통해 흐르는 전류에 따라 발생하는 주울 열(Joule's heat)에 의하여 비정질 상태(amorphous state)와 결정질 상태(crystalline state) 사이에서 스위칭할 수 있다. 상변화 물질이 비정질 상태인 경우, 상변화 물질은 상대적으로 고저항 상태에 있을 수 있고, 상변화 물질이 결정질 상태인 경우, 상변화 물질은 상대적으로 저저항 상태에 있을 수 있다. 이와 같은 상변화 물질의 저항 차이를 이용하여 데이터가 저장될 수 있다.
상변화 물질이 비정질 상태에서 결정질 상태로 바뀌는 동작을 셋(set) 동작이라 할 수 있고, 이때 요구되는 전류를 셋 전류(Iset)이라 할 수 있다. 또한, 상변화 물질이 결정질 상태에서 비정질 상태로 바뀌는 동작을 리셋(reset) 동작이라 할 수 있고, 이때 요구되는 전류를 리셋 전류(Ireset)라 할 수 있다. 상변화 물질이 결정질 상태에서 비정질 상태로 바뀌기 위해서는, 상변화 물질의 온도가 융점 이상이 되는 것이 필요한 반면, 상변화 물질이 비정질 상태에서 결정질 상태에서 바뀌기 위해서는 상변화 물질의 온도가 융점보다 낮은 결정화 온도가 되면 된다. 즉, 셋 전류에 비하여 상대적으로 큰 리셋 전류가 요구될 수 있다.
그런데, 상변화 물질의 상태 변화를 위하여 생성된 열은 주변 예컨대, 메모리 셀(MC) 사이를 매립하는 절연 물질(미도시됨)을 통하여 손실될 수 있고, 그에 따라 생성된 열 중 일부만 상변화 물질의 상태 변화에 사용될 수 있다. 이러한 열 손실 때문에 상변화 물질의 상태 변화를 위하여 큰 셋 전류 및 리셋 전류가 요구되는 문제가 있다. 특히, 리셋 동작시 상변화 물질의 온도가 크게 높아지는 것이 필요하므로, 리셋 전류의 증가가 더 문제될 수 있다.
게다가, 이러한 열은 주변으로 전달되어 인접하는 메모리 셀(MC)의 상변화 물질에 영향을 주는 열적 디스터번스(thermal disturbance) 현상을 초래할 수 있다. 열적 디스터번스 현상은 메모리 장치가 고집적화되어 메모리 셀(MC) 사이의 거리가 가까워지면서 더욱 심화될 수 있다. 열적 디스터번스 현상에 의하여 메모리 장치의 동작에 에러가 발생하고 그에 따라 메모리 장치의 신뢰성이 저하되는 문제가 발생할 수 있다.
이하에서는, 메모리 장치의 동작시 주변으로의 열 손실 및/또는 열 전달을 감소시킴으로써, 위와 같은 문제점들을 해결할 수 있는 메모리 장치 및 그 제조 방법을 제안하고자 한다.
도 2a 내지 도 6b는 본 발명의 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면으로서, 각 a도는 평면도를 나타내고, 각 b도는 대응하는 각 a도의 A-A' 선에 따른 단면도를 나타내고, 각 c도는 대응하는 각 a도의 B-B' 선에 따른 단면도를 나타낸다.
먼저, 제조 방법을 설명하기로 한다.
도 2a 및 도 2b를 참조하면, 요구되는 소정의 하부 구조물(미도시됨)이 형성된 기판(100)이 제공될 수 있다. 기판(100)은 예컨대, 메모리 셀의 하단과 접속하여 전압 또는 전류 등을 공급하기 위한 워드라인 등의 배선을 포함할 수 있다.
이어서, 기판(100) 상에 하부 전극층(110), 선택 소자층(120), 중간 전극층(130), 가변 저항층(140) 및 상부 전극층(150)을 형성할 수 있다.
하부 전극층(110)은 메모리 셀의 최하부에 배치되어 메모리 셀과 기판(100)의 일부 예컨대, 워드라인 사이의 접속을 제공하기 위한 것으로서, 저저항의 도전 물질 예컨대, 금속 또는 금속 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
선택 소자층(120)은 자신의 상단 및 하단으로 공급되는 전압의 크기가 소정 문턱 전압 미만인 경우 전류를 차단하거나 전류를 거의 흘리지 않다가 이 문턱 전압 이상에서 급격히 전류를 흐르게 하는 문턱 스위칭(threshold switching) 특성을 가질 수 있고, 그에 따라 가변 저항층(140)으로의 접근을 제어할 수 있다. 선택 소자층(120)은 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질 또는 SiO2, Al2O3 등과 같이 상대적으로 넓은 밴드 갭을 갖는 터널링 절연 물질 등을 포함할 수 있다.
중간 전극층(130)은 선택 소자층(120)과 가변 저항층(140)을 물리적으로 분리시키면서 이들을 전기적으로 도통시키는 역할을 할 수 있다. 중간 전극층(130)은 저저항의 도전 물질 예컨대, 금속 또는 금속 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
가변 저항층(140)은 자신의 상단 및 하단으로 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가짐으로써 서로 다른 데이터를 저장할 수 있다. 가변 저항층(140)은 단독으로 가변 저항 특성을 나타내는 단일막 구조 또는 둘 이상의 막의 조합으로 가변 저항 특성을 나타내는 다중막 구조를 가질 수 있다. 일례로서, 가변 저항층(140)은 자신을 통하여 흐르는 전류에 따라 발생하는 주울 열에 의하여 비정질 상태와 결정질 상태 사이에서 스위칭할 수 있는 상변화 물질을 포함할 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 즉, 페로브스카이트(perovskite)계 산화물, 전이금속 산화물 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 화합물 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 본 실시예의 가변 저항층(140)이 상변화 물질이 아닌 경우라도, 더 나아가서는 가변 저항층(140)을 이용하지 않고 다른 방식으로 데이터를 저장하는 메모리 셀에 있어서도, 메모리 셀로부터의 열 손실을 방지하거나 메모리 셀 사이에 열 전달이 차단될 필요가 있는 경우에는 본 실시예가 적용될 수 있다.
상부 전극층(150)은 메모리 셀의 최상부에 배치되어 메모리 셀과 메모리 셀 상부의 도전 요소 예컨대, 비트라인 사이의 접속을 제공하기 위한 것으로서, 저저항의 도전 물질 예컨대, 금속 또는 금속 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
이어서, 상부 전극층(150)을 선택적으로 식각하여 상부 전극(150A)을 형성할 수 있다.
평면상, 상부 전극(150A)은 섬(island) 형상을 가지면서 복수개가 서로 분리되어 배열될 수 있다. 도 2a에는, 네 개의 상부 전극(150A)이 A-A' 선과 평행한 제1 방향 및 제1 방향과 실질적으로 수직인 제2 방향을 따라 매트릭스 형태로 배열되는 경우가 도시되어 있으나, 본 실시예가 이에 한정되는 것은 아니다. 다른 실시예에서, 상부 전극(150A)의 개수 및 배열은 다양하게 변형될 수 있다. 또한, 설명의 편의를 위하여 상부 전극(150A)의 평면 형상을 사각형으로 도시하였으나, 실제 형상은 원형, 타원형 등 도시된 것과 상이할 수 있다.
단면상, 상부 전극(150A)은 상부에서 하부로 갈수록 폭이 증가함으로써 측면이 기판(100)의 표면과 예각을 이루도록 경사진 형상을 가질 수 있다. 이러한 형상의 상부 전극(150A)은, 일례로서, 다량의 폴리머를 발생시키는 식각 가스를 이용하는 비등방성 식각 방식으로 형성될 수 있다. 이 경우, 상부 전극층(150)을 식각하는 과정에서 발생하는 폴리머가 식각되는 면 상에 쌓이면서 도시된 것과 같은 형상을 갖는 상부 전극(150A)을 획득할 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 다양한 식각 방식을 통하여 폭이 점차 증가하는 사다리꼴 형태 또는 이와 유사한 형태의 상부 전극(150A)을 획득할 수 있다.
도 3a 및 도 3b를 참조하면, 상부 전극(150A)에 의해 드러나는 가변 저항층(140), 중간 전극층(130), 선택 소자층(120) 및 하부 전극층(110)을 식각하여 가변 저항 패턴(140A), 중간 전극(130A), 선택 소자 패턴(120A) 및 하부 전극(110A)을 형성할 수 있다. 하부 전극(110A), 선택 소자 패턴(120A), 중간 전극(130A), 가변 저항 패턴(140A) 및 상부 전극(150A)의 적층 구조물을 메모리 셀(MC)이라 할 수 있다.
평면상, 메모리 셀(MC)은 섬(island) 형상을 가지면서 복수개가 서로 분리되어 배열될 수 있다. 도 3a에는, 네 개의 메모리 셀(MC)이 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열되는 경우가 도시되어 있으나, 본 실시예가 이에 한정되는 것은 아니다. 다른 실시예에서, 메모리 셀(MC)의 개수 및 배열은 다양하게 변형될 수 있다. 또한, 설명의 편의를 위하여 메모리 셀(MC)의 평면 형상을 일괄하여 사각형으로 도시하였으나, 하부 전극(110A), 선택 소자 패턴(120A), 중간 전극(130A), 가변 저항 패턴(140A) 및 상부 전극(150A) 각각의 평면 형상 및 크기는 서로 상이할 수 있고 다양하게 변형될 수 있다.
단면상, 메모리 셀(MC) 중 상부 전극(150A)을 제외한 나머지 부분의 상면 예컨대, 가변 저항 패턴(140A)의 상면의 폭은 상부 전극(150A)의 하면의 폭보다 작을 수 있다. 그에 따라, 상부 전극(150A)의 아래에 언더컷(under cut) 영역이 형성될 수 있고, 상부 전극(150A)의 하면의 가장자리는 상부 전극(150A)의 나머지 부분 및 상부 전극(150A)의 아래에 위치하는 부분 예컨대, 가변 저항 패턴(140A)의 측면에 비하여 바깥으로 돌출될 수 있다. 상부 전극(150A) 하면의 가장자리를 이하, 상부 전극(150A)의 돌출부라 하기로 한다. 나아가, 도 3b에는 메모리 셀(MC) 중 상부 전극(150A)을 제외한 나머지 부분 즉, 하부 전극(110A), 선택 소자 패턴(120A), 중간 전극(130A) 및 가변 저항 패턴(140A)의 적층 구조물이 실질적으로 일정한 폭을 가짐으로써 이 적층 구조물의 측면이 실질적으로 수직인 형상을 갖는 경우가 도시되어 있다. 이 경우, 상부 전극(150A)의 하면의 폭이 메모리 셀(MC)의 모든 부분들의 폭 중 최대가 될 수 있다. 그러나, 본 실시예가 도 3b에 한정되는 것은 아니며, 상부 전극(150A)의 아래에 언더컷이 형성되어 상부 전극(150A)의 돌출부가 형성된 것을 전제로, 하부 전극(110A), 선택 소자 패턴(120A), 중간 전극(130A) 및 가변 저항 패턴(140A)의 적층 구조물은 부분에 따라 서로 다른 폭을 갖거나 위에서 아래로 갈수록 폭이 증가하는 등 다양하게 변형될 수 있다.
가변 저항층(140)의 식각시, 일례로서, 등방성 식각을 이용하면 상부 전극(150A)의 아래에 언더컷 영역 형성이 가능하고, 그에 따라 상부 전극(150A)의 하면보다 더 좁은 폭의 상면을 갖는 가변 저항 패턴(140A)이 획득될 수 있다, 더 나아가, 중간 전극층(130), 선택 소자층(120) 및 하부 전극층(110)의 식각시, 등방성 식각을 이용함으로써 상부 전극(150A)의 하면보다 더 좁은 폭을 갖는 하부 전극(110A), 선택 소자 패턴(120A) 및 중간 전극(130A)을 획득하는 것이 가능할 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 다양한 식각 방식을 통하여 상부 전극(150A)의 하면보다 작은 폭을 갖는 메모리 셀(MC)의 나머지 부분 획득이 가능하다.
도 4a 내지 도 4c를 참조하면, 기판(100) 상에 메모리 셀(MC)의 표면을 따라 라이너막(160)을 형성할 수 있다.
라이너막(160)은 제1 라이너막(160A) 및 제2 라이너막(160B)을 포함할 수 있다. 제1 라이너막(160A)은 후속 공정에서 메모리 셀(MC)을 보호하기 위하여 메모리 셀(MC)을 캡슐화(encapsulation)하는 기능을 수행할 수 있다. 일례로서, 제1 라이너막(160A)은 메모리 셀(MC)의 산화 방지를 위하여 SiN, SiCN 등의 질화물을 포함할 수 있다. 제2 라이너막(160B)은 제1 라이너막(160A)과 후술하는 메모리 셀(MC) 사이에 매립되는 물질 사이에서 계면을 보호하는 기능을 수행할 수 있다. 일례로서, 후속 공정에서 메모리 셀(MC) 사이에 유동성(flowable) 절연 물질을 매립하는 경우에, 제2 라이너막(160B)은 유동성 절연 물질 내에 기공이 발생하는 것을 방지하는 기능을 할 수 있고, SiO2 등의 산화물을 포함할 수 있다. 이와 같이, 본 실시예에서는, 라이너막(160)이 제1 라이너막(160A) 및 제2 라이너막(160B)의 이중막으로 형성된 경우를 나타내고 있으나, 이에 한정되는 것은 아니다. 다른 실시예에서, 단일막 구조의 라이너막 또는 3 이상의 막이 적층된 다중막 구조의 라이너막이 메모리 셀(MC) 및 기판(100)의 표면을 따라 형성될 수도 있다. 일례로서, 라이너막(160)은 제1 라이너막(160A)과 제2 라이너막(160B)이 교대로 반복된 다중막 구조를 가질 수도 있다. 라이너막(160)을 형성하는 막의 개수가 증가할수록 계면의 개수가 증가하므로, 메모리 셀(MC)로부터의 열 손실이나 메모리 셀(MC) 주변으로의 열 전달을 추가적으로 방지할 수 있는 효과가 있다.
여기서, 라이너막(160)은, 어느 하나의 메모리 셀(MC)의 상부 전극(150A)의 돌출부 상에 위치하는 라이너막(160)이 제1 방향 및 제2 방향에서 인접한 메모리 셀(MC)의 상부 전극(150A)의 돌출부 상에 위치하는 라이너막(160)과 접촉하도록 형성될 수 있다. 라이너막(160)끼리 접촉하는 부분을 이하, 라이너막(160)의 접촉부(CP)라 하기로 한다. 라이너막(160)의 접촉은, 라이너막(160)의 두께를 조절하거나 또는 라이너막(160)을 형성하는 막의 개수를 조절함으로써 이루어질 수 있다.
평면상, 도 4a에 도시된 것과 같이, 하나의 메모리 셀(MC)을 둘러싸는 라이너막(160)은 4 개의 접촉부(CP)를 가질 수 있다. 하나의 메모리 셀(MC)을 둘러싸는 라이너막(160)은, 제1 방향에서 이 메모리 셀(MC) 양쪽에서 인접한 두 개의 메모리 셀(MC) 각각을 둘러싸는 라이너막(160)과 두 개의 접촉부(CP)를 가질 수 있고, 제2 방향에서 이 메모리 셀(MC) 양쪽에서 인접한 두 개의 메모리 셀(MC) 각각을 둘러싸는 라이너막(160)과 두 개의 접촉부(CP)를 가질 수 있다. 또한, 제1 및 제2 방향으로 배열된 네 개의 메모리 셀(MC)을 둘러싸는 네 개의 라이너막(160)의 서로 인접한 네 개의 접촉부(CP)에 의하여 개구부(0)가 정의될 수 있다. 그에 따라, 제1 및 제2 방향에서 인접한 메모리 셀(MC) 사이는 라이너막(160)으로 덮여있지만, 제1 및 제2 방향에 대해 대각선 방향인 제3 방향 즉, B-B' 선 방향에서 인접한 메모리 셀(MC) 사이는 라이너막(160)에 의해 덮이지 않은 개구부(O)가 존재할 수 있다.
단면상, 도 4b에 도시된 것과 같이, 제1 및 제2 방향에서 인접한 메모리 셀(MC) 사이의 공간은 라이너막(160)의 접촉부(CP) 아래와 위로 구분될 수 있다. 특히, 라이너막(160)의 접촉부(CP) 아래에는 라이너막(160)에 의해 둘러싸이는 보이드(V)가 형성될 수 있다. 반면, 도 4c에 도시된 것과 같이, 제3 방향에서 인접한 메모리 셀(MC) 사이의 공간은 라이너막(160)의 접촉부(CP) 아래와 위로 구분되지 않고 일체로 연결될 수 있다.
위와 같은 라이너막(160)을 형성하는 경우 다음과 같은 이점이 있다.
우선, 라이너막(160) 형성 후 후속 도 5a 및 도 5b의 공정을 수행하기 전까지, 라이너막(160)의 접촉부(CP)에 의하여 메모리 셀(MC)이 서로 지지되므로 메모리 셀(MC)의 리닝(leaning)이 방지될 수 있다. 참고로 도 5a 및 도 5b의 공정은 보이드(V)를 충분히 매립하는 유동성 절연 물질의 형성 공정인데, 설사 여러 이유에 의하여 유동성 절연 물질의 형성 후에 보이드(V)의 적어도 일부가 잔류 또는 존재한다 할지라도 라이너막(160)의 접촉부(CP)에 의하여 메모리 셀(MC)의 리닝 방지가 가능할 수 있다.
아울러, 라이너막(160)이 메모리 셀(MC)의 표면을 따라 형성되므로 보이드(V)의 크기를 최대로 확보할 수 있다. 보이드(V)의 크기가 클수록 메모리 셀(MC) 사이에 위치하는 유동성 절연 물질의 부피 내지 양을 최대화 할 수 있으므로, 유동성 절연 물질을 사용하는 이점 예컨대, 메모리 셀(MC)로부터의 열 손실 및/또는 메모리 셀(MC) 사이의 열 전달 방지를 최대화할 수 있다.
나아가, 개구부(0) 확보에 의하여 도 5a 및 도 5b의 유동성 절연 물질 매립 공정이 가능하다.
위 이점들은 단순히 라이너막(160)의 두께를 조절하는 단순한 공정으로 확보될 수 있으므로, 본 메모리 장치의 제조 공정이 용이한 장점도 존재할 수 있다.
도 5a 내지 도 5c를 참조하면, 도 4a 내지 도 4c의 공정 결과물 상에 유동성 절연 물질(170)을 형성할 수 있다. 유동성 절연 물질(170)은 메모리 셀(MC) 사이를 매립하면서 메모리 셀(MC)을 충분히 덮는 두께로 형성될 수 있다. 이때, 유동성 절연 물질(170)은 개구부(0)를 통하여 제1 및 제2 방향에서 상부가 막혀 있는 보이드(V) 내로 들어가서 보이드(V)를 매립할 수 있다. 본 실시예에서는 보이드(V)가 유동성 절연 물질로 완전히 매립되는 것으로 나타나 있으나, 완전히 매립되지 않고 보이드(V)의 일부가 잔류할 수도 있다. 또는 보이드(V)를 유동성 절연 물질로 완전히 매립하더라도 일부가 소실되어 역시 보이드(V)의 일부가 잔류할 수도 있다.
여기서, 유동성 절연 물질(170)은 메모리 셀(MC) 사이의 절연 특성을 만족시키기 위하여 충분히 낮은 유전 상수 예컨대, k 값이 2.5 미만인 물질을 포함할 수 있고, 나아가, 메모리 셀(MC)로부터의 열 손실 및 메모리 셀(MC) 사이의 열 전달을 방지하기 위하여 충분히 낮은 열 전도도(thermal conductivity) 예컨대, K 값이 0.04W/mK 미만인 물질을 포함할 수 있다. 유동성 절연 물질(170)의 열 전도도는 라이너막(160)의 열 전도도보다 낮을 수 있다. 일례로서, 유동성 절연 물질(170)은 SiOC 물질을 포함할 수 있고, 이에 더하여, 수소(H), 질소(N) 등의 불순물을 더 포함할 수도 있다.
유동성 절연 물질(170) 매립 공정을 생략하면 메모리 셀(MC) 사이 예컨대, 보이드(V)는 진공 상태이거나 또는 공기로 채워질 수 있다. 진공 또는 공기의 열 전도도가 산화물 등에 비하여 상당히 낮음에도 불구하고, 메모리 셀(MC) 사이에 유동성 절연 물질(170)을 매립하는 것은, 보이드(V) 등이 후속 공정에서 공정 불량의 원인으로 작용할 가능성이 크기 때문이다. 따라서, 본 실시예에서는 라이너막(160)을 이용하여 보이드(V) 등 메모리 셀(MC) 사이의 공간을 최대한 크게 확보하면서도 이 공간을 유동성 절연 물질(170)을 매립하여 메모리 셀(MC)의 열 손실 및 메모리 셀(MC) 사이의 열 전달은 최소화하고 공정 불량도 방지하고자 하였다.
도시하지는 않았으나, 유동성 절연 물질(170)은 후속 공정을 통하여 또는 시간의 경과에 따라 경화될 수 있다.
도 6a 및 도 6b를 참조하면, 상부 전극(150A)의 표면이 드러날 때까지 유동성 절연 물질(170) 및 라이너막(160)에 대해 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행할 수 있다. 평탄화되어 메모리 셀(MC) 사이에 매립되는 유동성 절연 물질을 도면부호 170A로 표시하였다.
이로써, 도 6a 및 도 6b에 도시된 것과 같은 메모리 장치가 획득될 수 있다.
도 6a 및 도 6b를 다시 참조하면, 본 실시예의 메모리 장치는, 기판(100) 상에 형성되고 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열되는 복수의 메모리 셀(MC)을 포함할 수 있다.
메모리 셀(MC)의 측면의 적어도 일부는, 그 바로 아래에 비하여 더 돌출된 형상을 가질 수 있다. 본 실시예에서, 메모리 셀(MC) 각각은 하부 전극(110A), 선택 소자 패턴(120A), 중간 전극(130A), 가변 저항 패턴(140A) 및 상부 전극(150A)의 적층 구조를 포함할 수 있고, 이 중 상부 전극(150A)의 아래에 언더컷이 형성되어 상부 전극(150A)의 하면 가장자리에 돌출부가 형성될 수 있다. 가변 저항 패턴(140A)의 상면의 폭은 상부 전극(150A)의 하면의 폭보다 작을 수 있다. 더 나아가, 하부 전극(110A), 선택 소자 패턴(120A), 중간 전극(130A) 및 가변 저항 패턴(140A)의 폭은 실질적으로 일정하면서 상부 전극(150A)의 하면의 폭보다 작을 수 있다. 경우에 따라, 하부 전극(110A), 선택 소자 패턴(120A) 및 중간 전극(130A) 중 적어도 하나는 생략될 수도 있다.
메모리 셀(MC)의 측벽 상에는 메모리 셀(MC)의 측벽 형상을 따라 라이너막(160)이 형성될 수 있다. 제1 및 제2 방향에서 서로 인접한 메모리 셀(MC)의 상부 전극(150A)의 돌출부 상의 라이너막(160)은 서로 접촉할 수 있다. 반면, 제3 방향에서는 서로 인접한 메모리 셀(MC)의 상부 전극(150A)의 돌출부 상의 라이너막(160)이 서로 이격할 수 있다. 따라서, 제3 방향에서 라이너막(160)의 이격 공간을 통하여 유동성 절연 물질(170A)이 유입될 수 있고, 이 유동성 절연 물질(170A)은 제1 및 제2 방향에서 라이너막(160)에 의해 둘러싸이는 보이드(V)를 채울 수 있다. 결과적으로, 모든 방향에서 메모리 셀(MC) 사이의 공간은 유동성 절연 물질(170A)로 채워질 수 있다.
여기서, 유동성 절연 물질(170A)은 라이너막(160)에 비하여 낮은 열 전도도를 가짐으로써 메모리 셀(MC)로부터의 열 손실 또는 메모리 셀(MC) 사이의 열 전달을 감소시킬 수 있다.
결과적으로, 본 메모리 장치의 동작시 리셋 전류 등과 같은 동작 전류가 감소할 수 있고 열적 디스터번스를 방지할 수 있다.
도 7은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타내는 사시도이다.
도 7을 참조하면, 본 실시예의 메모리 장치는, 기판(미도시됨) 상에 배치되고 일 방향으로 연장하는 제1 워드라인(WL1), 제1 워드라인(WL1) 상에서 제1 워드라인(WL1)과 교차하는 방향 예컨대, 제1 워드라인(WL1)과 실질적으로 수직하는 타 방향으로 연장하는 공통 비트라인(CBL), 및 제1 워드라인(WL1)과 공통 비트라인(CBL)의 교차점과 중첩하면서 제1 워드라인(WL1)과 공통 비트라인(CBL) 사이에 개재되는 메모리 셀(MC)을 포함하는 제1 적층 구조물과, 공통 비트라인(CBL), 공통 비트라인(CBL) 상에서 일 방향으로 연장하는 제2 워드라인(WL2), 및 공통 비트라인(CBL)과 제2 워드라인(WL2)의 교차점과 중첩하면서 공통 비트라인(CBL)과 제2 워드라인(WL2) 사이에 개재되는 메모리 셀(MC)을 포함하는 제2 적층 구조물을 포함할 수 있다.
여기서, 제1 및 제2 워드라인(WL1, WL2)의 연장 방향은 전술한 도 2a 내지 도 6b에서 설명된 제1 및 제2 방향 중 어느 하나일 수 있고, 공통 비트라인(CBL)의 연장 방향은 전술한 제1 및 제2 방향 중 다른 하나일 수 있다.
메모리 셀(MC)은 전술한 도 6a 및 도 6b의 메모리 셀(MC)과 실질적으로 동일할 수 있다. 그에 따라, 메모리 셀(MC)의 측벽 상에는 도시되지 않은 라이너막이 형성될 수 있고, 라이너막 사이에 도시되지 않은 유동성 절연 물질이 매립될 수 있다. 여기서, 인접한 메모리 셀(MC)을 둘러싸는 라이너막은 제1 및 제2 워드라인(WL1, WL2)의 연장 방향 및 공통 비트라인(CBL)의 연장 방향에서는 서로 접촉하는 부분을 가질 수 있고 그 외의 방향에서는 서로 이격할 수 있다.
본 실시예에서는 두 개의 적층 구조물이 수직으로 적층된 경우가 도시되어 있으나, 하나의 적층 구조물이 형성되거나 세 개 이상의 적층 구조물이 수직으로 적층될 수도 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 8 내지 도 12는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 기판 상에 형성되고, 측면의 제1 부분이 상기 제1 부분 아래의 제2 부분에 비하여 돌출된 복수의 메모리 셀; 상기 메모리 셀의 측면을 따라 형성된 라이너막 - 여기서, 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 제1 메모리 셀과 특정 방향에서 인접한 제2 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 접촉함. - ; 및 상기 라이너막 사이의 공간의 적어도 일부를 매립하고, 상기 라이너막보다 낮은 열 전도도를 갖는 절연 물질을 포함할 수 있다. 이를 통해, 기억부(1010)의 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판 상에 형성되고, 측면의 제1 부분이 상기 제1 부분 아래의 제2 부분에 비하여 돌출된 복수의 메모리 셀; 상기 메모리 셀의 측면을 따라 형성된 라이너막 - 여기서, 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 제1 메모리 셀과 특정 방향에서 인접한 제2 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 접촉함. - ; 및 상기 라이너막 사이의 공간의 적어도 일부를 매립하고, 상기 라이너막보다 낮은 열 전도도를 갖는 절연 물질을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 동작 특성을 향상시킬 수 있다. 결과적으로, 프로세서(1100)의 동작 특성을 향상시킬 수 있다.
도 9에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판 상에 형성되고, 측면의 제1 부분이 상기 제1 부분 아래의 제2 부분에 비하여 돌출된 복수의 메모리 셀; 상기 메모리 셀의 측면을 따라 형성된 라이너막 - 여기서, 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 제1 메모리 셀과 특정 방향에서 인접한 제2 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 접촉함. - ; 및 상기 라이너막 사이의 공간의 적어도 일부를 매립하고, 상기 라이너막보다 낮은 열 전도도를 갖는 절연 물질을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 기판 상에 형성되고, 측면의 제1 부분이 상기 제1 부분 아래의 제2 부분에 비하여 돌출된 복수의 메모리 셀; 상기 메모리 셀의 측면을 따라 형성된 라이너막 - 여기서, 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 제1 메모리 셀과 특정 방향에서 인접한 제2 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 접촉함. - ; 및 상기 라이너막 사이의 공간의 적어도 일부를 매립하고, 상기 라이너막보다 낮은 열 전도도를 갖는 절연 물질을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 11의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 11의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판 상에 형성되고, 측면의 제1 부분이 상기 제1 부분 아래의 제2 부분에 비하여 돌출된 복수의 메모리 셀; 상기 메모리 셀의 측면을 따라 형성된 라이너막 - 여기서, 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 제1 메모리 셀과 특정 방향에서 인접한 제2 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 접촉함. - ; 및 상기 라이너막 사이의 공간의 적어도 일부를 매립하고, 상기 라이너막보다 낮은 열 전도도를 갖는 절연 물질을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성이 향상될 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 12를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 기판 상에 형성되고, 측면의 제1 부분이 상기 제1 부분 아래의 제2 부분에 비하여 돌출된 복수의 메모리 셀; 상기 메모리 셀의 측면을 따라 형성된 라이너막 - 여기서, 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 제1 메모리 셀과 특정 방향에서 인접한 제2 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 접촉함. - ; 및 상기 라이너막 사이의 공간의 적어도 일부를 매립하고, 상기 라이너막보다 낮은 열 전도도를 갖는 절연 물질을 포함할 수 있다. 이를 통해, 메모리(1410)의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판 상에 형성되고, 측면의 제1 부분이 상기 제1 부분 아래의 제2 부분에 비하여 돌출된 복수의 메모리 셀; 상기 메모리 셀의 측면을 따라 형성된 라이너막 - 여기서, 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 제1 메모리 셀과 특정 방향에서 인접한 제2 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 접촉함. - ; 및 상기 라이너막 사이의 공간의 적어도 일부를 매립하고, 상기 라이너막보다 낮은 열 전도도를 갖는 절연 물질을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 기판 110: 하부 전극층
120: 선택 소자층 130: 중간 전극층
140: 가변 저항층 150: 상부 전극층
160: 라이너막 170: 유동성 절연 물질

Claims (24)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상에 형성되고, 측면의 제1 부분이 상기 제1 부분 아래의 제2 부분에 비하여 돌출된 복수의 메모리 셀;
    상기 메모리 셀의 측면을 따라 형성된 라이너막 - 여기서, 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 제1 메모리 셀과 특정 방향에서 인접한 제2 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 접촉함. - ; 및
    상기 라이너막 사이의 공간 중 적어도 일부를 매립하고, 상기 라이너막보다 낮은 열 전도도를 갖는 절연 물질을 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 메모리 셀은, 가변 저항 패턴을 포함하는 적층 구조물 및 상기 적층 구조물 상의 상부 전극을 포함하고,
    상기 제1 부분은, 상기 상부 전극의 하면에 대응하고,
    상기 제2 부분은, 상기 적층 구조물의 상면에 대응하는
    전자 장치.
  3. 제2 항에 있어서,
    상기 상부 전극은, 위에서 아래로 갈수록 폭이 증가하도록 측면 경사를 갖는
    전자 장치.
  4. 제3 항에 있어서,
    상기 적층 구조물의 측면 경사는 상기 상부 전극의 측면 경사에 비하여 작은
    전자 장치.
  5. 제2 항에 있어서,
    상기 가변 저항 패턴은, 상변화 물질을 포함하는
    전자 장치.
  6. 제1 항에 있어서,
    상기 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 특정 방향과 상이한 방향에서 상기 제1 메모리 셀과 인접한 제3 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 이격된
    전자 장치.
  7. 제1 항에 있어서,
    상기 복수의 메모리 셀은 제1 방향 및 제1 방향과 수직한 제2 방향을 따라 배열되고,
    상기 제2 메모리 셀은 상기 제1 메모리 셀과 상기 제1 방향 및 상기 제2 방향에서 인접하고,
    상기 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 제1 방향 및 상기 제2 방향에서, 상기 제2 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 접촉하는
    전자 장치.
  8. 제7 항에 있어서,
    상기 제1 및 제2 방향과 교차하는 제3 방향에서, 상기 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막은, 상기 제3 방향에서 상기 제1 메모리 셀과 인접한 제3 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 이격된
    전자 장치.
  9. 제1 항에 있어서,
    상기 절연 물질은, 경화된 유동성 물질을 포함하는
    전자 장치.
  10. 제9 항에 있어서,
    상기 유동성 물질은, SiOC 물질을 포함하는
    전자 장치.
  11. 제1 항에 있어서,
    상기 라이너막은, 둘 이상의 막을 포함하는 다중막 구조를 갖는
    전자 장치.
  12. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  13. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  14. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  15. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  16. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  17. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판 상에, 측면의 제1 부분이 상기 제1 부분 아래의 제2 부분에 비하여 돌출된 복수의 메모리 셀을 형성하는 단계;
    상기 메모리 셀의 측면을 따라 라이너막을 형성하되, 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막이, 상기 제1 메모리 셀과 특정 방향에서 인접한 제2 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 접촉하도록 상기 라이너막을 형성하는 단계; 및
    상기 라이너막 사이의 공간의 적어도 일부에 상기 라이너막보다 낮은 열 전도도를 갖는 절연 물질을 매립하는 단계를 포함하는
    전자 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 메모리 셀 형성 단계는,
    상기 기판 상에 가변 저항층을 포함하는 다층막을 형성하는 단계;
    상기 다층막 상에 상부 전극층을 형성하는 단계;
    상기 상부 전극층을 선택적으로 식각하여 상부에서 하부로 갈수록 폭이 증가하는 상부 전극을 형성하는 단계;
    상기 상부 전극에 의해 드러나는 상기 다층막을 식각하여 다층막 패턴을 형성하되, 상기 다층막 패턴의 상면의 폭이 상기 상부 전극의 하면의 폭보다 작도록 상기 다층막을 식각하여 상기 상부 전극의 하면을 상기 다층막 패턴의 상면보다 돌출시키는 단계를 포함하는
    전자 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 상부 전극층의 식각 단계에 비하여, 상기 다층막의 식각 단계에서 등방성 식각 특성이 더 강한 방식을 이용하는
    전자 장치의 제조 방법.
  20. 제17 항에 있어서,
    상기 라이너막 형성 단계는,
    상기 제1 메모리 셀의 상기 제1 부분 상의 상기 라이너막이, 상기 특정 방향과 상이한 방향에서 상기 제1 메모리 셀과 인접한 제3 메모리 셀의 상기 제1 부분 상의 상기 라이너막과 이격하도록 수행되는
    전자 장치의 제조 방법.
  21. 제20 항에 있어서,
    상기 절연 물질 형성 단계는,
    상기 제1 메모리 셀 상의 상기 라이너막과 상기 제3 메모리 셀 상의 상기 라이너막 사이의 이격 공간을 통하여, 상기 제1 메모리 셀 상의 상기 라이너막과 상기 제2 메모리 셀 상의 상기 라이너막 사이의 공간으로 유동성 물질을 들어가게 하는
    전자 장치의 제조 방법.
  22. 제17 항에 있어서,
    상기 절연 물질 형성 단계는,
    유동성 물질을 형성하는 단계; 및
    상기 유동성 물질을 경화시키는 단계를 포함하는
    전자 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 유동성 물질은, SiOC 물질을 포함하는
    전자 장치의 제조 방법.
  24. 제17 항에 있어서,
    상기 라이너막 형성 단계는,
    둘 이상의 막을 순차적으로 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200106681A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102182293B1 (ko) * 2019-03-11 2020-11-24 현대모비스 주식회사 Mimo 시스템에서 도래각 추정 장치 및 방법

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7118988B2 (en) * 1994-08-15 2006-10-10 Buerger Jr Walter Richard Vertically wired integrated circuit and method of fabrication
US7045849B2 (en) * 2003-05-21 2006-05-16 Sandisk Corporation Use of voids between elements in semiconductor structures for isolation
CN100444400C (zh) * 2004-01-10 2008-12-17 HVVi半导体股份有限公司 功率半导体器件及其方法
JP5175525B2 (ja) * 2007-11-14 2013-04-03 株式会社東芝 不揮発性半導体記憶装置
TWI517156B (zh) * 2008-02-29 2016-01-11 Toshiba Kk Semiconductor memory device
US7754522B2 (en) * 2008-08-06 2010-07-13 Micron Technology, Inc. Phase change memory structures and methods
JP5342189B2 (ja) * 2008-08-06 2013-11-13 株式会社日立製作所 不揮発性記憶装置及びその製造方法
JP5322533B2 (ja) * 2008-08-13 2013-10-23 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2010225741A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
JP4945609B2 (ja) * 2009-09-02 2012-06-06 株式会社東芝 半導体集積回路装置
JP5420436B2 (ja) * 2010-01-15 2014-02-19 株式会社日立製作所 不揮発性記憶装置およびその製造方法
JP2011199197A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 半導体記憶装置
KR20120031667A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
KR20120104031A (ko) * 2011-03-11 2012-09-20 삼성전자주식회사 상변화 물질층, 상변화 물질층의 형성 방법, 상변화 메모리 장치 및 상변화 메모리 장치의 제조 방법
JP2013004540A (ja) * 2011-06-10 2013-01-07 Toshiba Corp 半導体記憶装置及びその製造方法
US20130087756A1 (en) 2011-10-07 2013-04-11 International Business Machines Corporation Heat shield liner in a phase change memory cell
KR20130087196A (ko) 2012-01-27 2013-08-06 에스케이하이닉스 주식회사 상변화 메모리 장치 및 그의 제조방법
JP2013187523A (ja) * 2012-03-12 2013-09-19 Toshiba Corp 半導体記憶装置
KR20140026176A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 디스터번스를 방지할 수 있는 가변 저항 메모리 장치 및 그 제조방법
US10249684B2 (en) * 2012-12-17 2019-04-02 Nantero, Inc. Resistive change elements incorporating carbon based diode select devices
JP5937033B2 (ja) * 2013-03-22 2016-06-22 株式会社東芝 半導体装置、半導体装置の製造方法、および半導体装置の製造装置
US20150028280A1 (en) * 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
US20150155290A1 (en) * 2013-12-04 2015-06-04 Kabushiki Kaisha Toshiba Semiconductor device
US9397143B2 (en) * 2013-12-20 2016-07-19 Intel Corporation Liner for phase change memory (PCM) array and associated techniques and configurations
KR20150085155A (ko) * 2014-01-13 2015-07-23 에스케이하이닉스 주식회사 상변화 구조물을 갖는 반도체 집적 회로 장치 및 그 제조방법
US9484196B2 (en) * 2014-02-25 2016-11-01 Micron Technology, Inc. Semiconductor structures including liners comprising alucone and related methods
US10249819B2 (en) * 2014-04-03 2019-04-02 Micron Technology, Inc. Methods of forming semiconductor structures including multi-portion liners
US9401474B2 (en) * 2014-07-01 2016-07-26 Micron Technology, Inc. Methods of forming structures
KR20160022046A (ko) * 2014-08-19 2016-02-29 에스케이하이닉스 주식회사 전자 장치
US9768378B2 (en) * 2014-08-25 2017-09-19 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9269718B1 (en) * 2014-09-05 2016-02-23 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor memory device
US9748311B2 (en) * 2014-11-07 2017-08-29 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
KR20160073792A (ko) * 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20170012792A (ko) * 2015-07-24 2017-02-03 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102323252B1 (ko) * 2015-10-07 2021-11-08 삼성전자주식회사 식각 부산물 검사 방법 및 이를 이용한 반도체 소자 제조 방법
KR102495000B1 (ko) * 2016-03-18 2023-02-02 삼성전자주식회사 반도체 소자 및 이의 제조방법
KR102510707B1 (ko) * 2016-07-12 2023-03-17 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20180134048A (ko) * 2017-06-08 2018-12-18 에스케이하이닉스 주식회사 전자 장치 및 그 제조방법
US10147875B1 (en) * 2017-08-31 2018-12-04 Micron Technology, Inc. Semiconductor devices and electronic systems having memory structures
KR102422249B1 (ko) * 2017-12-11 2022-07-19 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102635268B1 (ko) * 2018-08-20 2024-02-13 에스케이하이닉스 주식회사 칼코게나이드 재료 및 이를 포함하는 전자 장치
KR102636534B1 (ko) * 2018-08-20 2024-02-15 에스케이하이닉스 주식회사 칼코게나이드 재료 및 이를 포함하는 전자 장치
US11296277B2 (en) * 2018-10-16 2022-04-05 Samsung Electronics Co., Ltd. Variable resistance memory device having an anti-oxidation layer and a method of manufacturing the same
KR20200106681A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20210111515A (ko) * 2020-03-03 2021-09-13 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법

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