KR20040054250A - 상전이 메모리 셀 및 그 형성방법 - Google Patents

상전이 메모리 셀 및 그 형성방법 Download PDF

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KR20040054250A
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Abstract

본 발명은 상전이 메모리 셀 및 그 형성방법을 개시한다. 개시된 본 발명은, 소정의 지지층상에 하부전극을 형성하는 단계; 상기 하부전극상에 층간절연막을 형성하는 단계; 상기 층간절연막은 관통하고 상기 하부전극은 그 일부만을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀 바닥면을 제외한 내면에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 콘택홀 내부를 상전이 물질로 매립하여 상전이막을 형성하는 단계; 및 상기 층간절연막상에 상기 상전이막과 접촉하는 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 칼코겐 화합물(Chalcogenide)의 상전이 현상을 이용한 상전이 메모리 셀은 미세화되어 소자의 크기가 감소되고 상전이 영역이 국소화되어 스위칭 전류가 낮아져 셋(set)/리셋(reset) 타임이 줄어들어 상전이 속도가 향상되며, 제조 공정이 단순화되어 제조 시간과 제조 비용이 감소하는 효과가 있다.

Description

상전이 메모리 셀 및 그 형성방법{PHASE CHANGEABLE MEMORY CELL AND METHOD FOR FORMING THE SAME}
본 발명은 상전이 메모리 셀 및 그 형성방법에 관한 것으로, 보다 상세하게는 미세화되고 스위칭 전류가 낮은 상전이 메모리 셀 및 그 형성방법에 관한 것이다.
반도체 메모리 소자에 있어서 메모리 셀은 바이너리 데이터 형태로 정보를 저장하는 컴퓨터와 전자 시스템 등에 사용되는데, 외부 전원 차단시 데이터 정보의 상실 여부에 따라 동적 임의 접근 메모리(DRAM) 소자와 같은 휘발성 메모리 소자(Volatile Memory Device)와 플래시 메모리(Flash Memory) 소자와 같은 비휘발성 메모리 소자(Non-Volatile Memory Device)로 대별되는 것이 일반적이다. 최근에는 작고(compact) 전력을 적게 소모하며 저장된 정보를 수시로 변화시키는 휴대용 컴퓨터 시스템 등의 급속한 수적 신장과 아울어 판독/기록하는 반도체 메모리 소자, 특히 비휘발성 메모리 소자가 널리 사용되고 있다. 이러한 비휘발성 메모리 소자로서 단순한 형태로는 일단 기입(program)되면 재기입이 불가능한 판독 전용 피롬(PROM)이 있으며, 자외선 노출로 소거(erase)가 가능한 이피롬(EPROM)과, 전기적으로 소거가 가능한 이이피롬(EEPROM)이 있다.
그러나, 종래의 비휘발성 메모리 소자는 구조가 복잡하고 제조 공정이 매우 어려우며 기입(program)시 상대적으로 많은 전력이 필요하다. 이는 특히 휴대용 컴퓨터 시스템에게는 치명적인 약점이다. 이에 따라, 강유전성 재료에 바탕을 둔 메모리 소자가 제안된 바 있었으나, 공정상이나 재료 선택상 강유전성 재료의 광범위한 적용에 많은 문제점이 있다. 따라서, 구조가 간단하고 제조 비용이 저렴한 판독/기록 메모리 소자로서 상전이 메모리 셀이 제안된 바 있었다.
종래 기술에 따른 상전이 메모리 셀을 도 1 내지 도 3을 참조하여 설명한다.
도 1은 종래 기술에 따른 상전이 메모리 셀의 등가회로도이다.
종래 기술에 따른 상전이 메모리 셀은, 도 1에 도시된 바와 같이, 하나의 엑세스 트랜지스터(TA) 및 하나의 가변저항체(C)로 구성된다. 가변저항체(C)는 하부전극과 상부전극 및 그들 사이에 개재된 상전이막(phase changeable material layer)을 포함하여 구성된다. 가변저항체(C)의 상부전극은 플레이트 전극(PL)과 접속된다. 또한, 엑세스 트랜지스터(TA)는 하부전극과 접속된 소오스 영역과, 소오스 영역과 이격된 드레인 영역과, 소오스 영역과 드레인 영역 사이의 채널영역 상에 위치하는 게이트 전극을 포함한다. 엑세스 트랜지스터(TA)의 게이트 전극 및 드레인 영역은 각각 워드라인(WL) 및 비트라인(BL)에 접속된다. 결과적으로, 상전이 메모리 셀의 등가회로는 디램(DRAM) 셀의 등가회로도와 유사하다. 그러나, 상전이막의 성질은 디램 셀에 채택되는 유전막의 성질과 전혀 다르다. 즉, 상전이막은 온도에 따라 2개의 안정된 상(Phase)를 갖는다.
도 2는 상전이 메모리 셀을 기입(Program) 및 소거(Erase)시키는 방법을 설명하기 위한 그래프이다. 여기서, 횡축은 시간(초)을 나타내고 종축은 상전이막에 가해지는 온도(℃)를 나타낸다.
도 2를 참조하면, Ⅰ선과 같이 상전이막을 용융온도(Tm)보다 높은 온도에서 T1 시간 동안 가열한 후에 냉각시키게 되면 상전이막은 비정질 상태(Amorphous tate)로 변환한다. 이에 반하여, Ⅱ선과 같이 상전이막을 용융온도(Tm)보다는 낮으나 결정화 온도(Tc)보다 높은 온도에서 T1 시간 보다 긴 T2 시간 동안 가열한 후에 냉각시키케 되면 상전이막은 결정질 상태(Crystalline State)로 변한다. 여기서, 비정질 상태를 갖는 상전이막의 비저항은 결정질 상태를 갖는 상전이막의 비저항보다 높다. 따라서, 읽기 모드에서 상전이막을 통하여 흐르는 전류를 감지하여 상전이 메모리 셀에 저장된 정보가 논리 "1" 인지 또는 논리 "0" 인지를 판별하게 된다.
도 3은 종래 기술에 따른 상전이 메모리 셀의 구조를 개략적으로 도시한 단면도이다.
도 3을 참조하면, 종래 기술에 따른 상전이 메모리 셀은, 절연막과 같은 소정의 지지층(10) 상에 형성된 하부전극(12)과, 하부전극(12) 상에 형성된 층간절연막(14)과, 층간절연막(14)을 관통하여 하부전극(12)에 접속된 콘택 플러그(16)와, 콘택 플러그(16)에 접속되는 상전이막(18)과, 상전이막(18)과 접속하며층간절연막(14) 상에 형성된 상부전극(20)을 포함하여 구성된다.
상전이 메모리 셀의 동작을 간략하게 살펴보면, 콘택 플러그(16)를 통해 상전이막(18)으로 유입된 전류에 의해 상전이막(14)은 가열된다. 이때, 상전이막(18)은 가열되는 온도와 시간에 따라 비정질 또는 결정질로 상변태(Phase Transformation)가 일어난다. 상전이막(18)이 비정질 또는 결정질로 변화하는 메카니즘은 도 2에서 설명한 바 있다. 상전이막(18)이 비정질 상태가 되면 상전이막(18)의 저항이 높아지고, 상전이막(18)이 결정질 상태가 되면 상전이막(18)의 저항은 낮아진다. 그 결과, 상전이막(14)이 비정질 상태일때와 결정질 상태일때의 저항 차이로 인하여 상전이막(14)을 통과하는 전류의 양이 달라짐을 이용하여 데이터를 판별하게 된다. 이러한 방식으로 상전이막(14)에 기입되는 데이터는 비휘발성 특성을 갖는다.
그런데, 종래 기술에 따른 상전이 메모리 셀은 다음과 같은 문제점이 있다. 종래 기술에 있어서, 도 3에 도시된 바와 같이, 상전이막(18)과 콘택 플러그(16) 접촉면에서 접촉저항에 의해 열이 발생되면 접촉면의 중앙부분은 높은 열이 유지되지만, 접촉면의 가장자리(A)에는 온도구배(Temperature Gradient)가 생기게 되므로 열은 주변의 층간절연막(14)으로 확산되어 상변화에 필요한 온도가 되지 않을 수 있다. 이로 인하여, 상전이막(18)을 비정질화시킬때 상전이막(18)의 계면 가장자리(A)에서 비정질화되지 않은 비정상적 영역(22)이 생성될 수 있다. 그결과, 콘택 플러그(16)와 상전이막(18)의 계면 가장자리(A)의 비정질화되지 않은 영역(22)을 통해 전하(e)가 유출되어 저장된 정보의 판별의 정확도가 낮아지게 된다. 따라서, 상전이 메모리 셀의 설계시 불완전한 상전이 영역을 고려하게 되므로 궁극적으로 상전이 메모리 셀 크기의 증가를 가져와 소자의 집적도에 불리하다는 문제점이 있다. 또한, 종래에는 가열을 위한 콘택 플러그의 존재가 필요하므로 제조 공정 및 구조적인 단순화에 단점을 지니고 있으며, 콘택 플러그 구조는 상전이막과 하부전극의 접촉면적 최소화에 한계를 지니고 있는 문제점이 있다.
이에, 본 발명은 상기한 종래 기술상의 제반 문제점들을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 플러그 구조가 아닌 하부전극 내부에 상전이 영역을 갖는 구조를 구비하여 상전이 메모리 셀의 크기가 미세화되는 상전이 메모리 셀을 제공함에 있다.
또한, 본 발명의 다른 목적은 플러그 구조를 형성하지 아니하고 하부전극 내부에 상전이 영역을 형성하여 상전이 메모리 셀이 미세화되고 제조 공정이 단순화되는 상전이 메모리 셀의 형성방법을 제공함에 있다.
도 1은 종래 기술에 따른 상전이 메모리 셀의 등가회로도이다.
도 2는 상전이 메모리 셀을 기입(Program) 및 소거(Erase)시키는 방법을 설명하기 위한 그래프이다.
도 3은 종래 기술에 따른 상전이 메모리 셀의 구조를 개략적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 상전이 메모리 셀을 설명하기 위한 단면도이다.
도 5는 본 발명의 실시예에 따른 상전이 메모리 셀의 동작을 설명하기 위한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 상전이 메모리 셀을 설명하기 위한 단면도이다.
도 7 내지 도 10은 본 발명에 따른 상전이 메모리 셀의 형성방법을 설명하기 위한 공정별 단면도이다.
도 11은 본 발명에 따른 상전이 메모리 셀의 형성방법에 의해 형성된 상전이 메모리 셀의 동작을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100; 지지층 200; 하부전극
250; 하부 배리어막 300; 층간절연막
400; 상전이막 500; 스페이서
550; 상부 배리어막 600; 상부전극
상기한 목적을 달성하기 위한 본 발명에 따른 상전이 메모리 셀은, 소정의 지지층; 상기 지지층상에 형성된 하부전극; 상기 하부전극상에 형성된 층간절연막; 상기 층간절연막을 사이에 두고 상기 하부전극과 대향하는 상부전극; 상기 상부전극 및 하부전극과 각각 접촉하며, 적어도 상기 하부전극과는 상기 하부전극 표면 아래의 바닥면에서 접촉하는 상전이막; 및 상기 상전이막 측면을 둘러싸는 스페이서를 포함하여 구성되는 것을 특징으로 한다.
상기 하부전극 상면에 하부 배리어막이 더 형성되어 있거나, 상기 상부전극 하면에 상부 배리어막이 더 형성되어 있는 것을 특징으로 한다.
상기 하부 배리어막 또는 상부 배리어막은 금속 질화막으로 형성되어 있는 것을 특징으로 하며, 상기 금속 질화막은, 타이타늄 질화막(TiN)/타이타늄(Ti), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 붕소 질화막(TiBN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN), 탄탈륨 붕소 질화막(TaBN), 탄탈륨 실리콘 질화막(TaSiN), 텅스텐 질화막(WN), 텅스텐 붕소 질화막(WBN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 알루미늄 질화막(WAlN), 지르코늄 질화막(ZrN), 지르코늄 실리콘 질화막(ZrSiN), 지르코늄 알루미늄 질화막(ZrAlN), 지르코늄 붕소 질화막(ZrBN) 및 몰리브덴 질화막(MoN)으로 구성된 군으로부터 선택된 어느 하나인 것을 특징으로 한다.
상기 상전이막은 비저항이 높은 비정질상과 비저항이 낮은 결정질상으로 상전이가 가능한 물질로 형성되어 있는 것을 특징으로 하며, 상기 물질은 텔루르(Te), 셀레늄(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 비소(As), 황(S), 실리콘(Si), 인(P), 산소(O), 및 이들의 혼합물로 구성된 군으로부터 선택된 적어도 어느 하나를 포함하는 것을 특징을 한다.
구체적으로, 상기 상전이막은 칼코겐 화합물(Chalcogenide)을 포함하는 것을 특징으로 하며, 상기 칼코겐 화합물은 게르마늄(Ge)과 텔루르(Te) 및 안티몬(Sb)을 포함하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 상전이 메모리 셀의 형성방법은, 소정의 지지층상에 하부전극을 형성하는 단계; 상기 하부전극상에 층간절연막을 형성하는 단계; 상기 층간절연막은 관통하고 상기 하부전극은 그 일부만을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀 바닥면을 제외한 내면에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 콘택홀 내부를 상전이 물질로 매립하여 상전이막을 형성하는 단계; 및 상기 층간절연막상에 상기 상전이막과 접촉하는 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 하부전극과 층간절연막 사이에 하부 배리어막을 형성하는 단계를 더 포함하거나, 상기 상부전극과 층간절연막 사이에 상부 배리어막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 하부 배리어막 또는 상부 배리어막은 금속 질화막으로 형성되는 것을 특징으로 하며, 상기 금속 질화막은, 타이타늄 질화막(TiN)/타이타늄(Ti), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 붕소 질화막(TiBN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN), 탄탈륨 붕소 질화막(TaBN), 탄탈륨 실리콘 질화막(TaSiN), 텅스텐 질화막(WN), 텅스텐 붕소 질화막(WBN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 알루미늄 질화막(WAlN), 지르코늄 질화막(ZrN), 지르코늄 실리콘 질화막(ZrSiN), 지르코늄 알루미늄 질화막(ZrAlN), 지르코늄 붕소 질화막(ZrBN) 및 몰리브덴 질화막(MoN)으로 구성된 군으로부터 선택된 어느 하나로 형성되는 것을 특징으로 한다.
상기 상전이막은 비저항이 높은 비정질상과 비저항이 낮은 결정질상으로 상전이가 가능한 물질로 형성되는 것을 특징으로 하며, 상기 물질은 텔루르(Te), 셀레늄(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 비소(As), 황(S), 실리콘(Si), 인(P), 산소(O), 및 이들의 혼합물로 구성된 군으로부터 선택된 적어도 어느 하나를 포함하는 것을 특징을 한다. 구체적으로, 상기 상전이막은 칼코겐 화합물(Chalcogenide)을 포함하는 것으로 형성되는 것을 특징으로 하며, 상기 칼코겐 화합물은 게르마늄(Ge)과 텔루르(Te) 및 안티몬(Sb)을 포함하는 것을 특징으로 한다.
본 발명에 의하면, 칼코겐 화합물(Chalcogenide)의 상전이 현상을 이용한 상전이 메모리 셀은 미세화되어 소자의 크기가 감소되고 제조 공정이 단순화된다.
이하, 본 발명에 따른 상전이 메모리 셀 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(실시예)
도 4는 본 발명의 실시예에 따른 상전이 메모리 셀을 설명하기 위한 단면도이도, 도 5는 본 발명의 실시예에 따른 상전이 메모리 셀의 동작을 설명하기 위한 단면도이고, 도 6은 본 발명의 다른 실시예에 따른 상전이 메모리 셀을 설명하기 위한 단면도이다.
본 발명에 따른 상전이 메모리 셀은, 도 4에 도시된 바와 같이, 예를 들어 반도체 기판상에 형성된 여러 층간의 절연을 위한 절연막과 같은 소정의 지지층(100)상에 하부전극(200)과, 층간절연막(300)을 사이에 두고 하부전극(200)과 대향하는 상부전극(600) 사이에 스페이서(500)로 둘러싸인 상전이막(400)이 개재되어 있는 구조이다. 여기서, 상전이막(400)은 상부전극(600) 및 하부전극(200)과 각각 접촉하는데, 적어도 하부전극(200)과의 접촉면은 하부전극(200) 표면 아래의 바닥면에서 접촉한다. 또한, 상전이막(400)은 그 둘레가 스페이서(500)로 둘러싸여 있기 때문에 하부전극(200)과의 접촉면은 그 만큼 작아져 스위칭 전류를 낮출 수 있는 구조이다.
한편, 상전이막(400)은 가열 온도와 시간에 따라 비저항이 높은 비정질상(Amorphous Phase)과 비저항이 낮은 결정질상(Christalline Phase)으로 상전이가 가능한 물질로 형성되어 있다. 이러한 물질로는 텔루르(Te), 셀레늄(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 비소(As), 황(S), 실리콘(Si), 인(P), 산소(O), 및 이들의 혼합물로 구성된 군으로부터 선택된 적어도 어느 하나를 포함한다. 본 발명의 실시예에선 게르마늄(Ge)과 텔루르(Te) 및 안티몬(Sb)을 포함하는 칼코겐 화합물(Chalcogenide) 등으로 구성되어 있다. 칼코겐 화합물은 준안정상이기 때문에 전계나 빛 또는 압력 등에 의해 상전이가 용이한 물질이다. 스페이서(500)는 상전이막(400)과 하부전극(200)간의 접촉면적을 줄이기 위한 것으로 실리콘 산화막이나 실리콘 질화막으로 형성되어 있는 것이 바람직하다.
상기와 같은 구조를 갖춘 본 발명에 따른 상전이 메모리 셀은 다음과 같이 동작한다.
본 발명에 따른 상전이 메모리 셀은, 도 5에 도시된 바와 같이, 기입 또는 소거 동작시 하부전극(200)과 상전이막(400)의 접촉면에서 열이 발생하면 상전이막(400)은 비정질 또는 결정질(450)로 변화된다. 만일, 상전이막(400)을 융점(melting point)보다 높은 온도로 가열한 후에 급냉시키면 상전이막(400)은 비정질상을 갖는다. 이에 반하여, 상전이막(400)을 융점보다 낮고 결정화 온도(Crystallization Temperature)보다 높은 온도로 가열한 후에 냉각시키면 상전이막(400)은 결정질상(crystalline state)을 갖게 된다. 비정질상의 전기저항은 결정질상의 전기저항에 비하여 대단히 높고 액체상태 보다도 오히려 높은 경우도 많다. 이와 같은 비정질상의 고비저항값은 비정질 합금중의 전도 전자가 산란되어서 전자가 진행하는 평균거리(mean free path)가 수 Å 정도로 원자간 거리 정도라는 것을 의미한다. 결정질 금속이나 합금을 구성하는 입자의 배열은 장거리 질서를 갖고 있으나 비정질 금속이나 합금에 있어서는 장거리 질서를 갖고 있지 않기 때문에 에너지 밴드가 확연하지 않다. 그 비정질 금속이나 합금에 있어서는 전도전자가 지나갈 수 있는 통로에 장애물이 있다고 해석할 수 있고, 이에 따라 전도 전자의 평균거리(mean free path)가 작기 때문에 비저항이 높다고 이해된다.
본 발명에 따른 상전이 메모리 셀에 있어서 상전이막(400)은 하부전극(200)표면 아래의 바닥면에서 접촉하기 때문에 상전이막과 하부전극이 표면에서만 접촉하는 경우보다 접촉면 가장자리에서 발생한 열(①)과 접촉면 중앙부에서 발생한 열(②)은 상전이막(400)으로 온전히 전달된다. 따라서, 접촉면 가장자리에서 충분한 열이 전달되기 때문에 상전이막(400)은 불완전하게 상전이되는 영역이 없게 된다. 상전이막(400)이 하부전극(200) 표면 아래로 들어가는 최대 깊이는 접촉면에서 발생된 열이 상전이막(400)으로 전달되어 상전이(400)막의 상(Phase)이 변태할 수 있는 거리임이 바람직하다 할 것이다.
또한, 상전이막(400)은 입구보다도 바닥면이 넓게 형성되는 콘택홀(350) 내부에 형성되고, 또 그 둘레가 스페이서(500)로 둘러싸여 있기 때문에 하부전극(200)과의 접촉면은 그 만큼 작아져 스위칭 전류를 낮출 수 있게 된다. 따라서, 상전이막(400)이 비정질상에서 결정질상으로 전이하는데 요하는 시간인 셋 타임(Set Time)과, 이와 반대로 상전이막(400)이 결정질상에서 비결정질상으로 전이하는데 요하는 시간인 리셋 타임(Reset Time)이 줄어들어 상전이 속도가 향상된다.
한편, 본 발명에 따른 상전이 메모리 셀은, 도 6에 도시된 바와 같이, 하부전극(200) 상면에 하부 배리어막(250)이 더 형성되어 있을 수 있다. 하부 배리어막(250)은 상전이막(400)과는 반응하지 않는 도전막, 예를 들어, 금속 질화막으로 형성되어 있는 것이 바람직하다. 금속 질화막의 예로는, 타이타늄 질화막(TiN)/타이타늄(Ti), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 붕소 질화막(TiBN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN), 탄탈륨 붕소 질화막(TaBN), 탄탈륨 실리콘 질화막(TaSiN), 텅스텐 질화막(WN), 텅스텐 붕소 질화막(WBN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 알루미늄 질화막(WAlN), 지르코늄 질화막(ZrN), 지르코늄 실리콘 질화막(ZrSiN), 지르코늄 알루미늄 질화막(ZrAlN), 지르코늄 붕소 질화막(ZrBN) 또는 몰리브덴 질화막(MoN)을 그 예로 들 수 있다. 또한, 상부전극(600) 하면에 상부 배리어막(550)이 더 형성되어 있을 수 있다. 상부 배리어막(550)의 경우도 상전이막(400)과 반응하지 않는 도전막, 앞서 예를 들었던 금속 질화막으로 형성되어 있는 것이 바람직하다. 또한, 소정의 지지층(100)에는 실시예에 따라 상전이 메모리 셀을 동작하기에 필요한 요소, 예를 들어, 하부전극(100)과 접촉하는 플러그(90) 등이 더 형성되어 있을 수 있다.
다음으로, 본 발명에 따른 상전이 메모리 셀의 형성방법을 첨부한 도면을 참조하여 설명한다.
도 7 내지 도 10은 본 발명에 따른 상전이 메모리 셀의 형성방법을 설명하기 위한 공정별 단면도이고, 도 11은 본 발명에 따른 상전이 메모리 셀의 형성방법에 의해 형성된 상전이 메모리 셀의 동작을 설명하기 위한 단면도이다.
본 발명에 따른 상전이 메모리 셀의 형성방법은, 도 7에 도시된 바와 같이, 먼저 상하층간의 절연을 위한 절연막과 같은 소정의 지지층(100)상에 금속이나 금속을 포함하는 전도체의 증착 및 패터닝 공정으로 하부전극(200')을 형성한다. 이어서, 화학기상증착(CVD) 방식 등을 이용하여 하부전극(200')상에 산화막을 증착하여 층간절연막(300')을 형성한다. 이때, 하부전극(200')과 층간절연막(300') 사이에 필요에 따라 하부 배리어막(250')을 더 형성할 수 있다. 본 발명의 실시예에선 하부 배리어막(250')을 더 형성하는 경우를 상정한다. 하부 배리어막(250')은 후속하는 상전이막과는 반응하지 않는 도전막, 예를 들어, 금속 질화막으로 형성하는 것이 바람직하다. 금속 질화막의 예로는, 타이타늄 질화막(TiN)/타이타늄(Ti), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 붕소 질화막(TiBN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN), 탄탈륨 붕소 질화막(TaBN), 탄탈륨 실리콘 질화막(TaSiN), 텅스텐 질화막(WN), 텅스텐 붕소 질화막(WBN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 알루미늄 질화막(WAlN), 지르코늄 질화막(ZrN), 지르코늄 실리콘 질화막(ZrSiN), 지르코늄 알루미늄 질화막(ZrAlN), 지르코늄 붕소 질화막(ZrBN) 또는 몰리브덴 질화막(MoN)을 그 예로 들 수 있다.
그런다음, 도 8에 도시된 바와 같이, 층간절연막(300')과 하부 배리어막(250')은 관통하고 하부전극(200')은 그 일부만이 선택적으로 제거되도록 포토공정과 식각공정을 이용하여 콘택홀(350)을 형성한다. 이때의 식각공정으로는 특정방향, 즉 수직방향의 식각이 필요하므로 플라즈마 등을 이용한 이방성 건식 식각공정인 것이 바람직하다. 따라서, 콘택홀(350)은 이방성 건식 식각공정의 특성상 양의 경사진 측벽(Positive Sloped Sidewall)을 갖게 되어 콘택홀(350) 바닥면의 직경은 콘택홀(350) 입구의 직경보다 작게 된다.
다음으로, 도 9에 도시된 바와 같이, 콘택홀(350)이 형성된 층간절연막(300) 전면상에 실리콘 산화막이나 실리콘 질화막 등의 증착 및 에치백 공정으로콘택홀(350)의 바닥면을 제외한 내면에 스페이서(500)를 형성한다. 그런다음, 상전이 물질의 증착과 화학기계적 연마(CMP) 공정으로 스페이서(500)에 의해 그 내면이 피복된 콘택홀(350)을 소정의 물질로 매립하여 상전이막(400)을 형성한다. 상전이막(400)을 형성하는 소정의 물질로는 가열 온도와 시간에 따라 비저항이 높은 비정질상(Amorphous Phase)과 비저항이 낮은 결정질상(Christalline Phase)으로 상전이가 가능한 물질을 선택한다. 이러한 물질로는 텔루르(Te), 셀레늄(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 비소(As), 황(S), 실리콘(Si), 인(P), 산소(O), 및 이들의 혼합물로 구성된 군으로부터 선택된 적어도 어느 하나를 포함한다. 본 발명의 실시예에선 게르마늄(Ge)과 텔루르(Te) 및 안티몬(Sb)을 포함하는 칼코겐 화합물(Chalcogenide) 등으로 형성한다. 칼코겐 화합물은 준안정상이기 때문에 전계나 빛 또는 압력 등에 의해 상전이가 용이한 물질이다.
이어서, 도 10에 도시된 바와 같이, 층간절연막(300)상에 상전이막(400)과 접촉하는 상부전극(600)을 금속이나 금속을 포함하는 도전체로 형성한다. 이때, 층간절연막(300)과 상부전극(600) 전극 사이에 상부 배리어막(550)을 더 형성할 수 있다. 상부 배리어막(550)은 하부 배리어막(250)의 경우와 같이 상전이막(400)과는 반응하지 아니 하는 타이타늄 질화막(TiN)/타이타늄(Ti) 등과 같은 금속 질화막으로 형성하는 것이 바람직하다.
상기와 같은 일련의 공정에 의하면, 층간절연막(300)을 사이에 두고 서로 대향하는 하부전극(200)과 상부전극(600) 사이에 스페이서(500)로 둘러싸인상전이막(400)이 개재되어 있는 구조가 형성된다. 여기서, 상전이막(400)은 상부전극(600)과 하부전극(200)과 각각 접촉하는데, 적어도 하부전극(200)과의 접촉면은 하부전극(200) 표면이 아닌 표면 아래의 바닥면에서 접촉한다. 또한, 상전이막(400)은 이방성 건식 식각공정 특성상 입구보다도 바닥면이 넓게 형성되는 콘택홀(350) 내부에 형성되고, 또 그 둘레가 스페이서(500)로 둘러싸여 있기 때문에 하부전극(200)과의 접촉면은 그 만큼 작아져 스위칭 전류를 낮출 수 있게 된다. 따라서, 상전이막(400)이 비정질상에서 결정질상으로 전이하는데 요하는 시간인 셋 타임(Set Time)과, 이와 반대로 상전이막(400)이 결정질상에서 비결정질상으로 전이하는데 요하는 시간인 리셋 타임(Reset Time)이 줄어들어 상전이 속도가 향상된다.
또한, 도 11에 도시된 바와 같이, 상전이막(400)이 하부전극(200) 표면 아래의 바닥면에서 접촉하기 때문에 상전이막과 하부전극이 표면에서만 접촉하는 경우보다 접촉면 가장자리에서 발생한 열(①)과 접촉면 바닥에서 발생한 열(②)이 상전이막(400)으로 온전히 전달될 수 있다. 따라서, 접촉면 가장자리에서 충분한 열이 전달되기 때문에 상전이막(400)은 불완전하게 상전이되는 영역이 없게 된다. 즉, 기입 또는 소거 동작시 하부전극(200)과 상전이막(400)의 접촉면에서 열이 발생하면 상전이막(400)은 비정질 또는 결정질(450)로 변화된다. 상전이막(400)이 하부전극(200) 표면 아래로 들어가는 최대 깊이는 접촉면에서 발생된 열이 전달되어 상전이(400)막의 상(Phase)이 변태할 수 있는 거리임이 바람직하다 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 상전이 메모리 셀 및 그 형성방법에 의하면, 칼코겐 화합물(Chalcogenide)의 상전이 현상을 이용한 상전이 메모리 셀은 미세화되어 소자의 크기가 감소되고 상전이 영역이 국소화되어 스위칭 전류가 낮아져 셋(set)/리셋(reset) 타임이 줄어들어 상전이 속도가 향상된다. 또한, 제조 공정이 단순화되어 제조 시간과 제조 비용이 감소하는 효과가 있다.

Claims (20)

  1. 소정의 지지층;
    상기 지지층상에 형성된 하부전극;
    상기 하부전극상에 형성된 층간절연막;
    상기 층간절연막을 사이에 두고 상기 하부전극과 대향하는 상부전극;
    상기 상부전극 및 하부전극과 각각 접촉하며, 적어도 상기 하부전극과는 상기 하부전극 표면 아래의 바닥면에서 접촉하는 상전이막; 및
    상기 상전이막 측면을 둘러싸는 스페이서를 포함하여 구성되는 것을 특징으로 하는 상전이 메모리 셀.
  2. 제1항에 있어서,
    상기 하부전극 상면에 배리어막이 더 형성되어 있는 것을 특징으로 하는 상전이 메모리 셀.
  3. 제1항에 있어서,
    상기 상부전극 하면에 배리어막이 더 형성되어 있는 것을 특징으로 하는 상전이 메모리 셀.
  4. 제2항 또는 제3항에 있어서,
    상기 배리어막은 금속 질화막으로 형성되어 있는 것을 특징으로 하는 상전이 메모리 셀.
  5. 제4항에 있어서,
    상기 금속 질화막은, 타이타늄 질화막(TiN)/타이타늄(Ti), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 붕소 질화막(TiBN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN), 탄탈륨 붕소 질화막(TaBN), 탄탈륨 실리콘 질화막(TaSiN), 텅스텐 질화막(WN), 텅스텐 붕소 질화막(WBN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 알루미늄 질화막(WAlN), 지르코늄 질화막(ZrN), 지르코늄 실리콘 질화막(ZrSiN), 지르코늄 알루미늄 질화막(ZrAlN), 지르코늄 붕소 질화막(ZrBN) 및 몰리브덴 질화막(MoN)으로 구성된 군으로부터 선택된 어느 하나인 것을 특징으로 하는 상전이 메모리 셀.
  6. 제1항에 있어서,
    상기 스페이서는 실리콘 산화막과 실리콘 질화막 중에서 어느 하나로 형성되어 있는 것을 특징으로 하는 상전이 메모리 셀.
  7. 제1항에 있어서,
    상기 상전이막은 비저항이 높은 비정질상과 비저항이 낮은 결정질상으로 상전이가 가능한 물질로 형성되어 있는 것을 특징으로 하는 상전이 메모리 셀.
  8. 제7항에 있어서,
    상기 물질은 텔루르(Te), 셀레늄(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 비소(As), 황(S), 실리콘(Si), 인(P), 산소(O), 및 이들의 혼합물로 구성된 군으로부터 선택된 적어도 어느 하나를 포함하는 것을 특징을 하는 상전이 메모리 셀.
  9. 제7항에 있어서,
    상기 상전이막은 칼코겐 화합물(Chalcogenide)을 포함하는 것을 특징으로 하는 상전이 메모리 셀.
  10. 제9항에 있어서,
    상기 칼코겐 화합물은 게르마늄(Ge)과 텔루르(Te) 및 안티몬(Sb)을 포함하는 것을 특징으로 하는 상전이 메모리 셀.
  11. 소정의 지지층상에 하부전극을 형성하는 단계;
    상기 하부전극상에 층간절연막을 형성하는 단계;
    상기 층간절연막은 관통하고 상기 하부전극은 그 일부만을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀 바닥면을 제외한 내면에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 콘택홀 내부를 상전이 물질로 매립하여 상전이막을 형성하는 단계; 및
    상기 층간절연막상에 상기 상전이막과 접촉하는 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상전이 메모리 셀의 형성방법.
  12. 제11항에 있어서,
    상기 하부전극과 층간절연막 사이에 배리어막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상전이 메모리 셀의 형성방법.
  13. 제11항에 있어서,
    상기 상부전극과 층간절연막 사이에 배리어막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상전이 메모리 셀의 형성방법.
  14. 제12항 또는 제13항에 있어서,
    상기 배리어막은 금속 질화막으로 형성되는 것을 특징으로 하는 상전이 메모리 셀의 형성방법.
  15. 제14항에 있어서,
    상기 금속 질화막은, 타이타늄 질화막(TiN)/타이타늄(Ti), 타이타늄질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 붕소 질화막(TiBN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN), 탄탈륨 붕소 질화막(TaBN), 탄탈륨 실리콘 질화막(TaSiN), 텅스텐 질화막(WN), 텅스텐 붕소 질화막(WBN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 알루미늄 질화막(WAlN), 지르코늄 질화막(ZrN), 지르코늄 실리콘 질화막(ZrSiN), 지르코늄 알루미늄 질화막(ZrAlN), 지르코늄 붕소 질화막(ZrBN) 및 몰리브덴 질화막(MoN)으로 구성된 군으로부터 선택된 어느 하나인 것을 특징으로 하는 상전이 메모리 셀의 형성방법.
  16. 제11항에 있어서,
    상기 스페이서는 실리콘 산화막과 실리콘 질화막 중에서 어느 하나로 형성되는 것을 특징으로 하는 상전이 메모리 셀의 형성방법.
  17. 제11항에 있어서,
    상기 상전이막은 비저항이 높은 비정질상과 비저항이 낮은 결정질상으로 상전이가 가능한 물질로 형성되는 것을 특징으로 하는 상전이 메모리 셀의 형성방법.
  18. 제17항에 있어서,
    상기 물질은 텔루르(Te), 셀레늄(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 비소(As), 황(S), 실리콘(Si), 인(P), 산소(O),및 이들의 혼합물로 구성된 군으로부터 선택된 어느 하나 이상을 포함하는 것을 특징을 하는 상전이 메모리 셀의 형성방법.
  19. 제17항에 있어서,
    상기 상전이막은 칼코겐 화합물(Chalcogenide)을 포함하는 것으로 형성되는 것을 특징으로 하는 상전이 메모리 셀의 형성방법.
  20. 제19항에 있어서,
    상기 칼코겐 화합물은 게르마늄(Ge)과 텔루르(Te) 및 안티몬(Sb)을 포함하는 것을 특징으로 하는 상전이 메모리 셀의 형성방법.
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