JP2014011391A

JP2014011391A - 半導体記憶装置

Info

Publication number: JP2014011391A
Application number: JP2012148633A
Authority: JP
Inventors: Kei Sakamoto; 圭阪元; Takayuki Okamura; 隆之岡村; Nobuaki Yasutake; 信昭安武; Jun Nishimura; 潤西村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-07-02
Filing date: 2012-07-02
Publication date: 2014-01-20
Also published as: US20140003127A1; US8937830B2; US20150124516A1; US9368196B2

Abstract

【課題】メモリセルの動作特性を改善することのできる半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る半導体記憶装置は、基板上に配置された複数の第１配線と、第１配線と交差するように配置された複数の第２配線と、第１配線と第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなるメモリセルを含むメモリセルアレイと、第１配線及び第２配線を選択駆動するように構成された制御回路とを備える。メモリセルの側面には、電流整流素子及び可変抵抗素子の側面に設けられ、シリコンと他の元素との組成比が第１の値である第１のシリコン窒化膜と、第１のシリコン窒化膜の側面に設けられたシリコン酸化膜と、シリコン酸化膜の側面に設けられ、シリコンと他の元素との組成比が第２の値である第２のシリコン窒化膜とが形成されている。第１の値は第２の値より小さい。
【選択図】図５

Description

本明細書に記載の実施の形態は、可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。

抵抗変化メモリ装置のメモリセルアレイは、可変抵抗素子とダイオード等の電流整流素子とからなるメモリセルをビット線及びワード線の交差部に配置する。このようなメモリセルアレイでは、ダイオード等の電流整流素子を利用してメモリセルの選択を行うことができる。また、ビット線及びワード線を交互に積層させ、メモリセルアレイを三次元的に積層配列することで、高密度メモリセルアレイを実現することもできる。

このようなメモリセルアレイの場合、層間絶縁膜に用いられる材料からの影響や、繰り返し行われる動作により、可変抵抗素子や電流整流素子の特性が劣化することがある。その場合、ダイオードのオフ時におけるリーク電流の発生や、可変抵抗素子のスイッチング特性が劣化する等の影響が起こり、メモリセルに対して所望の動作を実行することができない可能性がある。

特願２０１１−７１３８０号公報

本発明は、メモリセルの動作特性を改善することのできる半導体記憶装置を提供することを目的とする。

一の実施の形態に係る半導体記憶装置は、基板上に配置された複数の第１配線と、第１配線と交差するように配置された複数の第２配線と、第１配線と第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなるメモリセルを含むメモリセルアレイと、第１配線及び第２配線を選択駆動するように構成された制御回路とを備える。メモリセルの側面には、電流整流素子及び可変抵抗素子の側面に設けられ、シリコンと他の元素との組成比が第１の値である第１のシリコン窒化膜と、第１のシリコン窒化膜の側面に設けられたシリコン酸化膜と、シリコン酸化膜の側面に設けられ、シリコンと他の元素との組成比が第２の値である第２のシリコン窒化膜とが形成されている。第１の値は第２の値より小さい。

本発明の第１の実施の形態に係る半導体記憶装置のブロック図である。メモリセルアレイ１の一部の斜視図である。図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。メモリセルアレイ１及びその周辺回路の回路図である。第１の実施の形態のメモリセル及びその周囲を示す断面図である。比較例のメモリセル及びその周囲を示す断面図である。比較例のメモリセル及びその周囲を示す断面図である。第２の実施の形態のメモリセル及びその周囲を示す断面図である。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。

［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリの構成を示すブロック図である。この不揮発性メモリは、後述する可変抵抗素子ＶＲを使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。

メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ビット線ＢＬの電圧を制御するカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うためにワード線ＷＬの電圧を制御するロウ制御回路３が電気的に接続されている。

［メモリセルアレイ１］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が、半導体基板Ｓの表面に平行なＹ方向に配設され、これと交差するように複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が、半導体基板Ｓの表面に平行なＸ方向に配設される。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２との各交差部には、両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＮ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。

［メモリセルＭＣ］
図３に示すように、メモリセルＭＣは、可変抵抗素子ＶＲと、例えばダイオードＤＩ等の電流整流素子とが半導体基板Ｓに垂直なＺ方向に直列接続された回路である。可変抵抗素子ＶＲ及びダイオードＤＩの上下には、バリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２、ＥＬ３が配置される。電極ＥＬ１上にはダイオードＤＩが配置され、ダイオードＤＩ上には電極ＥＬ２が配置されている。電極ＥＬ２上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ３が配置されている。電極ＥＬ１、ＥＬ２、ＥＬ３の電極材料としては、例えば窒化チタン（ＴｉＮ）を用いることができる。また、電極ＥＬ１、ＥＬ２、ＥＬ３の材料をそれぞれ、異なる材料とすることもできる。電極の材料として、例えばＰｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯ_ｘ、ＰｔＲｈＯ_ｘ、Ｒｈ、ＴａＡｌＮ、Ｗ、ＷＮ、ＴａＳｉＮ、ＴａＳｉ_２、ＴｉＳｉ、ＴｉＣ、ＴａＣ、Ｎｂ−ＴｉＯ_２、ＮｉＳｉ、ＣｏＳｉ等を用いることもできる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。また、ダイオードＤＩと可変抵抗素子ＶＲとの、Ｚ方向積層の順番を変更した構造も本発明の実施の形態に含まれる。

［可変抵抗素子］
可変抵抗素子ＶＲとしては、電圧印加によって、電界、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非結晶状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠陥等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。

［電流整流素子］
メモリセルＭＣに用いられる電流整流素子は、電圧・電流特性において電流整流特性を有する素子であれば、材質、構造等は、特に限定されない。電流整流素子としては、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）で作製したダイオードＤＩが挙げられる。ダイオードＤＩの一例としては、不純物を含有するｐ型層及びｎ型層と、このｐ型層及びｎ型層の間に挿入された不純物を含有しないｉ層を有するＰＩＮダイオードを用いることができる。また他にも、ダイオードＤＩとして、ｐ型層及びｎ型層を備えるＰＮ接合ダイオードや、ショットキーダイオード等の各種ダイオード、パンチスルーダイオード等を用いることもできる。

［メモリセルアレイ及びその周辺回路］
図４は、メモリセルアレイ１及びその周辺回路の回路図である。図４において、メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＤＩにより構成されている。ダイオードＤＩは、選択ビット線ＢＬから選択ワード線ＷＬに、選択されたメモリセルＭＣを通って電流が流れるように電流整流特性を有している。各ビット線ＢＬの一端はカラム制御回路２の一部であるカラム系周辺回路２ａに接続されている。また、各ワード線ＷＬの一端はロウ制御回路３の一部であるロウ系周辺回路３ａに接続されている。このカラム系周辺回路２ａ及びロウ系周辺回路３ａにより、ビット線ＢＬ及びワード線ＷＬに動作に必要な電圧が供給される。カラム系周辺回路２ａ及びロウ系周辺回路３ａには、ビット線ＢＬ及びワード線ＷＬの動作制御に必要な異なる機能をそれぞれ付加することが可能である。

［メモリセルＭＣの周囲の構成］
以下、図５を参照して、本実施の形態におけるメモリセルＭＣの周囲の構成について説明する。図５は、本実施の形態のメモリセルＭＣ及びその周囲を示す断面図である。上述のように、メモリセルＭＣは、可変抵抗素子ＶＲ、ダイオードＤＩ、及び電極ＥＬ１、ＥＬ２、ＥＬ３がＺ方向に積層された構造である。

ここで、本実施の形態におけるメモリセルＭＣは、その側面に３層の膜が形成されている。可変抵抗素子ＶＲ、ダイオードＤＩ、電極ＥＬ１、ＥＬ２、ＥＬ３の側面には、シリコン窒化膜１１が設けられている。このシリコン窒化膜１１は、シリコン窒化膜１１を構成するシリコンと窒素との組成比（Ｎ／Ｓｉ）が、例えば１．３３よりも小さい値となるように形成された膜である。（ここで、シリコン窒化膜１１を構成するシリコンと窒素との組成比とは、シリコン窒化膜１１を構成する窒素原子の数をシリコン原子の数で除した値のことをいうものとする。例えば、組成式Ｓｉ_３Ｎ_４で表されるシリコン窒化膜の組成比は、１．３３となる。）また、シリコン窒化膜１１は、例えば、１ｎｍ〜３ｎｍ程度の膜厚で設けられる。

また、シリコン窒化膜１１の側面には、シリコン酸化膜１２が設けられている。シリコン酸化膜１２は、例えば、１ｎｍ以上の厚さ、望ましくは、シリコン窒化膜１１よりも厚い膜厚で設けられる。

そして、シリコン酸化膜１２の側面には、シリコン窒化膜１３が設けられている。このシリコン窒化膜１３は、シリコン窒化膜１３を構成するシリコンと窒素との組成比（Ｎ／Ｓｉ）が、例えば１．３３となるように形成された膜である。シリコン窒化膜１３は、例えば、１ｎｍ以上の厚さ、望ましくは、シリコン窒化膜１１よりも厚い膜厚で設けられる。ここで、シリコン窒化膜１１を構成するシリコンと窒素との組成比（Ｎ／Ｓｉ）は、シリコン窒化膜１３を構成するシリコンと窒素との組成比よりも小さければよい。後述するように、シリコンと窒素との組成比が小さいシリコン窒化膜１１と、シリコン酸化膜１２とを設けることにより、ダイオードＤＩの特性が向上するからである。

メモリセルＭＣと、メモリセルＭＣの側面に形成されたシリコン窒化膜１１、シリコン酸化膜１２、シリコン窒化膜１３とは、層間絶縁膜１４により埋め込まれる。層間絶縁膜１４としては、例えばポリシラザン（ＰＳＺ）が用いられる。

［効果］
以下、本実施の形態におけるメモリセルＭＣの側面に形成されたシリコン窒化膜１１、シリコン酸化膜１２、シリコン窒化膜１３の効果を、比較例を参照して説明する。図６及び図７は、比較例のメモリセル及びその周囲を示す断面図である。

図６に示す比較例は、メモリセルＭＣの側面にシリコン窒化膜１１が形成されていない点において、図５に示す実施の形態の構造と異なる。また、図７に示す比較例は、シリコン窒化膜１１の側面にシリコン酸化膜１２及びシリコン窒化膜１３が形成されていない点において、図５に示す実施の形態の構造と異なる。

図６に示すように、シリコン酸化膜１２及びシリコン窒化膜１３が形成されていれば、層間絶縁膜１４から放出される炭素や酸素等の不純物がメモリセルＭＣに到達することを抑止できる。しかし、シリコン窒化膜１１が形成されていない構造では、可変抵抗素子ＶＲがシリコン酸化膜１２に直接接する。このとき可変抵抗素子ＶＲは、シリコン酸化膜１２の酸素により酸化され、所定の電圧で動作が完了しないという動作不良が生じるおそれがある。また、ダイオードＤＩとシリコン酸化膜１２との界面には、電子や正孔がトラップされ易く、ダイオードＤＩのオフ時に流れるリーク電流が増大してしまう。その結果、図６に示す比較例の構成ではメモリセルＭＣの動作特性が悪化する。

また、図７に示すように、シリコンと窒素との組成比が小さいシリコン窒化膜１１が１層だけ形成されている場合、ダイオードＤＩとシリコン窒化膜１１との界面のトラップ準位が層間絶縁膜１４から放出される酸素により低減される。これにより、ダイオードＤＩのオフ時に流れるリーク電流を低減することができる。しかし、シリコン窒化膜１１が層間絶縁膜１４から放出される酸素により酸化されると、可変抵抗素子ＶＲもシリコン窒化膜１１の酸素により酸化され、所定の電圧で動作が完了しない動作不良が生じるおそれがある。その結果、図７に示す比較例の構成でもメモリセルＭＣの動作特性が悪化する。

これに対し、本実施の形態の構造では、図５に示すように、メモリセルＭＣの側面にシリコン窒化膜１１、シリコン酸化膜１２、及びシリコン窒化膜１３が形成されている。この場合、メモリセルＭＣの側面にはシリコン窒化膜１１が接している。このシリコン窒化膜１１の側面に加え、さらにシリコン酸化膜１２及びシリコン窒化膜１３が形成されているため、層間絶縁膜１４から放出される酸素による可変抵抗素子ＶＲの酸化はシリコン窒化膜１１までで確実に防ぐことができ、メモリセルＭＣの動作不良を抑制できる。ここで、可変抵抗素子ＶＲの酸化を防ぐことができれば、シリコン窒化膜１１の膜厚は、シリコン酸化膜１２及びシリコン窒化膜１３の膜厚よりも薄いことが望ましい。

また、シリコン窒化膜１１と、シリコン窒化膜１３との間にシリコン酸化膜１２を挟むことにより、メモリセルＭＣと層間絶縁膜１４との距離を長くすることができ、層間絶縁膜１４から放出される酸素や炭素等の不純物の影響を軽減することができる。さらにシリコン酸化膜１２は、シリコンと窒素との組成比が小さいシリコン窒化膜１１とダイオードＤＩとの界面に酸素を供給し、ダイオードＤＩ側面近傍のトラップ準位を低減することができる。その結果、ダイオードＤＩの側面に電子等がトラップされにくくなり、ダイオードＤＩのオフ時に流れるリーク電流を低減することもできる。

そして、シリコン窒化膜１３をシリコン酸化膜１２と層間絶縁膜１４との間に形成することにより、層間絶縁膜１４から放出される酸素や炭素等の不純物の影響をさらに軽減できる。ただし、シリコン窒化膜１３の膜厚を厚くし過ぎるとメモリセルＭＣ間の寄生容量が大きくなってしまう。シリコン酸化膜１２をシリコン窒化膜１１とシリコン窒化膜１３との間に挟むのは、誘電率を下げる効果もある。

本実施の形態の半導体記憶装置では、メモリセルＭＣの側面にシリコン窒化膜１１、シリコン酸化膜１２、及びシリコン窒化膜１３を形成することにより、可変抵抗素子ＶＲの動作不良を抑えるとともに、ダイオードＤＩのリーク電流を低減することができる。その結果、メモリセルＭＣの動作特性を改善することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態を、図８を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第１の実施の形態は、メモリセルＭＣの側面に接するようにシリコン窒化膜１１を形成する構成について説明した。以下の第２の実施形態では、シリコン窒化膜１１にかえて、シリコン酸窒化膜を形成する構成について説明する。

［メモリセルＭＣの周囲の構成］
図８は、本実施の形態のメモリセルＭＣ及びその周囲を示す断面図である。上述のように、メモリセルＭＣは、可変抵抗素子ＶＲ、ダイオードＤＩ、及び電極ＥＬ１、ＥＬ２、ＥＬ３がＺ方向に積層された構造である。

ここで、本実施の形態におけるメモリセルＭＣの側面には、シリコン酸窒化膜１１’が設けられている。このシリコン酸窒化膜１１’は、シリコン酸窒化膜１１’を構成するシリコンと他の元素（酸素と窒素）との組成比（Ｏ、Ｎ／Ｓｉ）が、例えば１．３３よりも小さい値となるように形成された膜である。また、シリコン酸窒化膜１１’は、例えば、１ｎｍ〜３ｎｍ程度の膜厚で設けられる。

シリコン酸化膜１２及びシリコン窒化膜１３の構成は上述の第１の実施の形態と同様である。シリコン酸化膜１２及びシリコン窒化膜１３は、例えば、１ｎｍ以上の厚さ、望ましくは、シリコン酸窒化膜１１’よりも厚い膜厚で設けられる。シリコン窒化膜１３を構成するシリコンと窒素との組成比（Ｎ／Ｓｉ）は、シリコン酸窒化膜１１’を構成するシリコンと他の元素との組成比よりも大きければよい。メモリセルＭＣと、メモリセルＭＣの側面に形成されたシリコン酸窒化膜１１’、シリコン酸化膜１２、シリコン窒化膜１３とは、層間絶縁膜１４により埋め込まれる。層間絶縁膜１４としては、例えばポリシラザン（ＰＳＺ）が用いられる。

［効果］
本実施の形態の構造では、メモリセルＭＣの側面にシリコン酸窒化膜１１’、シリコン酸化膜１２、及びシリコン窒化膜１３が形成されている。このシリコン酸窒化膜１１’により、層間絶縁膜１４やシリコン酸化膜１２からの酸素による可変抵抗素子ＶＲの酸化を防ぐことができ、メモリセルＭＣの動作不良を抑制できる。また、シリコン酸化膜１２により、層間絶縁膜１４から放出される酸素や炭素等の不純物の影響を軽減することができる。さらにシリコン酸化膜１２は、シリコン酸窒化膜１１’とダイオードＤＩとの界面に酸素を供給し、ダイオードＤＩ側面近傍のトラップ準位を低減することができる。その結果、ダイオードＤＩのオフ時に流れるリーク電流を低減することもできる。さらに、シリコン窒化膜１３をシリコン酸化膜１２と層間絶縁膜１４との間に形成することにより、層間絶縁膜１４から放出される酸素や炭素等の不純物の影響をさらに軽減できる。

本実施の形態の半導体記憶装置でも、メモリセルＭＣの側面にシリコン酸窒化膜１１’、シリコン酸化膜１２、及びシリコン窒化膜１３を形成することにより、可変抵抗素子ＶＲの動作不良を抑えるとともに、ダイオードＤＩのリーク電流を低減することができる。その結果、メモリセルＭＣの動作特性を改善することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＭＣ・・・メモリセル、ＶＲ・・・可変抵抗素子、ＤＩ・・・ダイオード、ＥＬ・・・電極。

Claims

基板上に配置された複数の第１配線と、
前記第１配線と交差するように配置された複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなるメモリセルを含むメモリセルアレイと、
前記第１配線及び前記第２配線を選択駆動するように構成された制御回路とを備え、
前記メモリセルの側面には、
前記電流整流素子及び可変抵抗素子の側面に設けられ、シリコンと他の元素との組成比が第１の値である第１のシリコン窒化膜と、
前記第１のシリコン窒化膜の側面に設けられたシリコン酸化膜と、
前記シリコン酸化膜の側面に設けられ、シリコンと他の元素との組成比が第２の値である第２のシリコン窒化膜とが形成されており、
前記第１の値は前記第２の値より小さく、
前記第１のシリコン窒化膜は、前記第１の値が１．３３より小さいシリコン窒化膜であり、
前記第１のシリコン窒化膜の膜厚は、前記シリコン酸化膜又は前記第２のシリコン窒化膜の膜厚よりも薄い
ことを特徴とする半導体記憶装置。
基板上に配置された複数の第１配線と、
前記第１配線と交差するように配置された複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなるメモリセルを含むメモリセルアレイと、
前記第１配線及び前記第２配線を選択駆動するように構成された制御回路とを備え、
前記メモリセルの側面には、
前記電流整流素子及び可変抵抗素子の側面に設けられ、シリコンと他の元素との組成比が第１の値である第１のシリコン窒化膜と、
前記第１のシリコン窒化膜の側面に設けられたシリコン酸化膜と、
前記シリコン酸化膜の側面に設けられ、シリコンと他の元素との組成比が第２の値である第２のシリコン窒化膜とが形成されており、
前記第１の値は前記第２の値より小さい
ことを特徴とする半導体記憶装置。
前記第１のシリコン窒化膜は、前記第１の値が１．３３より小さいシリコン窒化膜である
ことを特徴とする請求項２に記載の半導体記憶装置。
前記第１のシリコン窒化膜は、前記第１の値が１．３３より小さいシリコン酸窒化膜である
ことを特徴とする請求項２に記載の半導体記憶装置。
前記第１のシリコン窒化膜の膜厚は、前記シリコン酸化膜又は前記第２のシリコン窒化膜の膜厚よりも薄い
ことを特徴とする請求項２乃至４のいずれかに記載の半導体記憶装置。